KR100447232B1 - 듀얼 다머신 구조의 금속 배선 형성 방법 - Google Patents

듀얼 다머신 구조의 금속 배선 형성 방법 Download PDF

Info

Publication number
KR100447232B1
KR100447232B1 KR10-2001-0087094A KR20010087094A KR100447232B1 KR 100447232 B1 KR100447232 B1 KR 100447232B1 KR 20010087094 A KR20010087094 A KR 20010087094A KR 100447232 B1 KR100447232 B1 KR 100447232B1
Authority
KR
South Korea
Prior art keywords
copper
thin film
precursor
copper thin
depositing
Prior art date
Application number
KR10-2001-0087094A
Other languages
English (en)
Other versions
KR20030056795A (ko
Inventor
최경근
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR10-2001-0087094A priority Critical patent/KR100447232B1/ko
Publication of KR20030056795A publication Critical patent/KR20030056795A/ko
Application granted granted Critical
Publication of KR100447232B1 publication Critical patent/KR100447232B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 1가 구리 전구체(I)와 2가 구리 전구체(Ⅱ)를 동시에 이용하여 연속적으로 콘택 영역 내부에 화학 기상 증착 공정을 수행하여 스텝 커버리지(step coverage) 특성을 향상시킨 듀얼 다머신 구조의 금속 배선 형성 방법에 관한 것으로, 기판상에 증착된 층간 절연막을 듀얼 다머신 구조로 제거하여 하부 금속 배선과의 콘택 영역 및 트렌치를 형성하는 단계와, 상기 콘택 영역 및 트렌치 내부에 확산 방지막을 증착하는 단계와, 상기 확산 방지막 상에 1가 구리(Ⅰ) 전구체의 제 1 구리 박막을 증착하고, 계속하여 2가 구리(Ⅱ) 전구체의 제 2 구리 박막을 증착하는 단계와, 상기 제 1, 제 2 구리 박막을 씨드층으로 하여 상기 콘택 영역 및 트렌치 내부를 금속으로 매립하는 단계를 포함하여 구성됨을 특징으로 한다.

Description

듀얼 다머신 구조의 금속 배선 형성 방법 {Method for Forming Metal Line in Dual Damascene Structure}
본 발명은 금속 배선의 제조 방법 관한 것으로 특히, 1가 구리(I) 전구체와2가 구리(Ⅱ) 전구체를 동시에 이용하여 싸이클릭(cyclic)하게 화학 기상 증착 공정을 수행하여 스텝 커버리지(step coverage) 특성을 향상시킨 듀얼 다머신(dual damascene) 구조의 금속 배선 형성 방법에 관한 것이다.
이하, 종래의 금속 배선 형성 방법을 설명하면 다음과 같다.
기판상에 콘택 식각 방지막, 제 1 절연막, 트렌치 식각 방지막, 제 2 절연막을 차례로 증착한다.
상기 트렌치 식각 방지막을 엔드 포인트(end point)로 하여 제 2 절연막을 선택적으로 제거하여 트렌치를 형성한다.
이어, 상기 콘택 식각 방지막을 엔드 포인트로 하여 제 1 절연막을 선택적으로 제거하여 콘택 영역을 형성한다.
상기 트렌치 및 콘택 영역 내부에 식각 방지막을 표면에 증착하고, 금속을 매립한다.
이 때, 금속 매립 방식은 상기 트렌치 및 콘택 영역을 모두 매립시킬 정도로 충분히 상기 제 2 절연막 상에 금속을 증착하고, 상기 제 2 절연막 표면을 엔드 포인트로 하여 평탄화하여 진행한다.
그러나, 상기와 같은 종래의 금속 배선 형성 방법은 다음과 같은 문제점이 있다.
도 1은 종래의 콘택 영역 내부에 구리 박막 증착한 후의 개략적인 단면도이다.
도 1과 같이, 종래의 콘택 영역 내부에 구리 박막을 증착하는 것은 상기 콘택 영역을 구리 배선으로 매립시킬 때 일어나는 현상이며, 이와 같이, 구리 박막을 형성하는 이유는 상기 구리 박막을 씨드층으로 하여 이후의 구리 배선 공정을 완료하기 위함이다.
이 때, 증착 방식은 화학 기상 증착(Chemical Vapor Deposition) 방법으로 단일형의 구리 전구체를 이용하여 증착한다.
일반적으로 구리 전구체는, 크게 1가 구리(Ⅰ) 전구체와 2가 구리(Ⅱ) 전구체로 나뉘며, 증착되는 조건이 각각 상이하다. 상기 1가 구리(I) 전구체는 저온(70 내지 200℃) 증착이 가능하고 상기 2가 구리(Ⅱ) 전구체는 고온(150 내지 400℃) 증착이 가능하다.
그러나, 1가 구리(I) 전구체는 열적 안정성이 떨어지는 문제점이 있다.
또한, 2가 구리(Ⅱ) 전구체는 열적으로 안정하나 박막 내에 불순물을 다량 함유하여 박막의 비저항이 높고 고온에서 증착이 가능하기 때문에 박막의 스텝 커버리지(step coverage) 특성이 열악하다는 문제점이 있다. 따라서, 소자가 고집적화됨에 따라 종래 2가 구리(Ⅱ) 전구체에 의한 구리 박막 증착은 깊고 좁은 콘택과 콘택 영역에서 우수한 스텝 커버리지 특성을 얻기 어렵고 소자의 신뢰성 향상에 문제가 있었다.
즉, 1가 구리 전구체나 2가 구리 전구체, 2형의 전구체 모두 단일형으로 구성하게 되면 안정적인 금속 배선을 형성하지 못한다는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 1가 구리(I)전구체와 2가 구리(Ⅱ) 전구체를 동시에 이용하여 싸이클릭(cyclic)하게 화학 기상 증착 공정을 수행하여 스텝 커버리지(step coverage) 특성을 향상시킨 듀얼 다머신(dual damascene) 구조의 금속 배선 형성 방법을 제공하는 데, 그 목적이 있다.
도 1은 종래의 콘택 영역 내부에 구리 박막 증착한 후의 개략적인 단면도
도 2a 내지 도 2d는 본 발명의 듀얼 다머신 구조의 금속 배선 형성 방법을 나타낸 공정 단면도
도 3은 본 발명의 구리 박막 증착법으로 구리 박막을 콘택 영역 내부에 증착한 후의 개략적인 단면도
도면의 주요 부분에 대한 부호 설명
21 : 기판 22 : 콘택 식각 방지막
23 : 제 1 절연막 24 : 트렌치 식각 방지막
25 : 제 2 절연막 26 : 확산 방지막
27 : 제 1 구리 박막 28 : 제 2 구리 박막
29 : 금속 30 : 금속 확산 방지막
상기와 같은 목적을 달성하기 위한 본 발명의 듀얼 다머신 구조의 금속 배선 형성 방법은, 기판상에 증착된 층간 절연막을 듀얼 다머신 구조로 제거하여 하부 금속 배선과의 콘택 영역 및 트렌치를 형성하는 단계와, 상기 콘택 영역 및 트렌치 내부에 확산 방지막을 증착하는 단계와, 상기 확산 방지막 상에 1가 구리(Ⅰ) 전구체의 제 1 구리 박막을 증착하고, 계속하여 2가 구리(Ⅱ) 전구체의 제 2 구리 박막을 증착하는 단계와, 상기 제 1, 제 2 구리 박막을 씨드층으로 하여 상기 콘택 영역 및 트렌치 내부를 금속으로 매립하는 단계를 포함하여 구성됨을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 듀얼 다머신 구조의 금속 배선 형성 방법을 상세히 설명하면 다음과 같다.
도 2a 내지 도 2d는 본 발명의 듀얼 다머신 구조의 금속 배선 형성 방법을 나타낸 공정 단면도이다.
도 2a와 같이, 기판 상에 층간 절연막을 증착하고 이를 선택적으로 제거하여 듀얼 다머신 구조의 콘택 영역 및 트렌치를 형성한다.
이를 자세히 설명하면 다음과 같다.
먼저, 기판(21)상에 콘택 식각 방지막(22), 제 1 절연막(23), 트렌치 식각 방지막(24), 제 2 절연막(25)을 차례로 증착한다.
상기 트렌치 식각 방지막(24)을 엔드 포인트(end point)로 하여 제 2 절연막(25)을 선택적으로 제거하여 트렌치를 형성한다.
이어, 상기 콘택 식각 방지막(22)을 엔드 포인트로 하여 제 1 절연막(23)을 선택적으로 제거하여 콘택 영역을 형성한다.
이어, 상기 콘택 영역 및 트렌치 표면에 확산 방지막(26)을 증착한다. 이러한 확산 방지막(26)은 콘택 영역 및 트렌치 내부에 채워지는 배선이 제 1 절연막(23) 또는 제 2 절연막(25)과 같은 층간 절연막으로 확산되는 현상을 방지하기 위해서 증착하는 것이다.
도 2b와 같이, 상기 확산 방지막(26) 상에 각각 1가 구리 전구체를 저온에서 균일하게 제 1 구리 박막(27)으로 형성하고, 이어, 상기 제 1 구리 박막(27)을 씨드층으로 하여 2가 구리 전구체 성분의 제 2 구리 박막(28)을 증착한다.
상기 제 1, 제 2 구리 박막(27, 28)의 증착은 동일한 반응기에 1가 구리 전구체 및 2가 구리 전구체를 각각 연결시켜 히터를 통해 내부 온도를 조절함으로써 연속적으로 증착하여 진행하거나, 각각 1가 구리 전구체, 2가 구리 전구체에 해당 반응기를 별도로 연결하여 같은 방법으로 조절함으로써 진행한다.
이 때, 상기 반응기가 0.01 내지 100 Torr의 압력과, 1 내지 5000sccm의 Ar, N2, H2의 수송 가스 분위기의 조건을 취한 상태에서 확산 방지막(26)상에 제 1, 제2 구리 박막(27, 28)을 증착한다.
또한, 상기 반응기는 제 1 구리 박막(27)을 증착시킬 때는 70 내지 200℃의 온도에서, 50 내지 500Å의 두께로 증착시키며, 제 2 구리 박막(28)을 증착시킬 때는 150 내지 300℃의 온도에서 수소 환원 반응을 시켜 50 내지 5000Å의 두께로 증착한다.
상기 반응기는 상기 제 2 구리 박막(28)을 증착시킬 때, 상기 제 1 구리 박막(27)을 증착시킬 때보다 고온으로 유지되어야 한다. 별도의 반응기로 각각의 구리 박막(27, 28)을 증착시에는 각 반응기가 상기 설명한 각각의 증착 온도(1가 구리 전구체는 70 내지 200℃, 2가 구리 전구체는 150 내지 400℃)를 유지하여 증착 공정을 진행한다.
상기 1가 구리 전구체가 제 1 구리 박막으로 증착되는 과정을 화학식으로 표현하면 다음과 같다.
2(HFAC)Cu(I)L -> Cu + Cu(Ⅱ)(HFAC)2+ 2L
여기서 L(neutral ligund)은 중성의 리건드이며, VCH(VinylCycloHexane) 또는 DMP(3, 3-dimetyl-1-butane) 등의 성분이다.
이와 같이, 상기 1가 구리 전구체가 구리로 환원되어 확산 방지막(26)상으로 증착되는 것이다.
상기 2가 구리 전구체가 제 2 구리 박막으로 증착되는 과정을 화학식으로 표면하면 다음과 같다.
2(HFAC)Cu(Ⅱ)2+ H2-> 2Cu + 2(HFAC)H
마찬가지로, 2가 구리 전구체가 구리로 환원되어 상기 제 1 구리 박막(27)에 증착된다.
상기 화학식처럼 각각의 구리 전구체가 구리로 환원되기 위해서는 상기에서 설명한 반응기의 공정 조건이 요구된다.
이와 같이, 1가 구리 전구체를 이용하여 저온에서 균일한 제 1 구리 박막을 형성하며, 이어 고온에서 2가 구리 전구체 성분의 제 2 구리 박막을 증착함으로써, 구리 박막간의 접합력을 향상시키고 스텝 커버리지가 우수한 구리 박막을 얻을 수 있다. 또한, 상기 제 1 구리 박막이 제 2 구리 박막의 씨드 층으로 작용하므로, 제 2 구리 박막의 성장 잠복기(incubation time)를 줄일수 있다.
도 2c와 같이, 금속(29)을 상기 제 2 절연막(25) 상부 표면을 엔드 포인트로 하여 평탄화하여 금속 배선(29a)을 형성한다.
도 2d와 같이, 상기 제 2 절연막(25) 상에 금속 확산 방지막(30)을 증착한다.
도면에 제시한 본 발명의 실시례에서는 상기 금속(29)을 구리로 사용하여 상기 금속(29)과 씨드층으로 이용되는 제 1, 제 2 구리 박막(27, 28)과의 접촉 저항을 줄이도록 한다.
본 발명의 듀얼 다머신 구조의 금속 배선 형성 방법은 1가 구리 전구체와 2가 구리 전구체를 동시에 이용하여 싸이클릭(cyclic) 화학 기상 증착(CVD) 공정을수행함으로써 각 구리 전구체의 단점을 보완하고, 스텝 커버리지가 우수하며 접합력이 우수한 박막을 제조할 수 있게 한다.
도 3은 본 발명의 구리 박막 증착법으로 구리 박막을 콘택 영역 내부에 증착한 후의 개략적인 단면도이다.
도 3과 같이 1가 구리 전구체와 2가 구리 전구체를 연속적으로 증착하게 되면 콘택 내부의 표면에 스텝 커버리지가 높고, 접합성이 좋게 구리 박막이 증착되게 된다.
상기에서 설명한 바와 같이 제 1, 제 2 구리 박막을 씨드층으로 하여 금속 배선을 증착하는 방법과는 별개로 제 1, 제 2 구리 박막을 연속적으로 증착하는 방식을 반복하여 콘택 영역 및 트렌치를 매립할 수 방법도 있다. 이 때는 별개의 공정으로 진행되었던 구리 배선(상기에서는 금속 배선으로 설명) 증착 공정이 생략되는 것이다.
본 발명의 듀얼 다머신 구조의 금속 배선 형성 방법은 반도체 소자 제조 BEOL(Back End Of Line) 공정 중에서 구리 박막을 제조하는 데 이용할 수 있다.
상기와 같은 본 발명의 듀얼 다머신 구조의 금속 배선 형성 방법은 다음과 같은 효과가 있다.
단일형의 구리 전구체(1가 구리 전구체, 2가 구리 전구체)로서 구리 박막을 형성시 접착성이 스텝 커버리지 특성이 악화되는 문제점을 방지하고, 번갈아 1가, 2가 구리 전구체를 증착함으로써, 각각의 전구체의 문제점을 보완하여 구리 박막이생성되는 곳의 스텝 커버리지(step coverage-층덮임) 특성을 우수하게 할 수 있다.

Claims (9)

  1. 기판상에 증착된 층간 절연막을 듀얼 다머신 구조로 제거하여 하부 금속 배선과의 콘택 영역 및 트렌치를 형성하는 단계;
    상기 콘택 영역 및 트렌치 내부에 확산 방지막을 증착하는 단계;
    상기 확산 방지막 상에 1가 구리(Ⅰ) 전구체의 제 1 구리 박막을 증착하고, 계속하여 2가 구리(Ⅱ) 전구체의 제 2 구리 박막을 증착하는 단계;
    상기 제 1, 제 2 구리 박막을 씨드층으로 하여 상기 콘택 영역 및 트렌치 내부를 구리 금속으로 매립하는 단계를 포함하여 구성됨을 특징으로 하는 듀얼 다머신 구조의 금속 배선 형성 방법.
  2. 삭제
  3. 제 1항에 있어서, 상기 확산 방지막상에 제 1 구리 박막과 제 2 구리 박막을 증착하는 단계는 동일한 반응기에 1가 전구체 및 2가 전구체를 각각 연결시켜 히터를 통해 내부 온도를 조절함으로써 연속적으로 증착하여 진행함을 특징으로 하는 듀얼 다머신 구조의 금속 배선 형성 방법.
  4. 제 3항에 있어서, 상기 반응기는 0.01 내지 100 Torr의 압력과, 1 내지 5000sccm의 Ar, N2, H2의 수송 가스 분위기의 조건을 취함을 특징으로 하는 듀얼 다머신 구조의 금속 배선 형성 방법.
  5. 제 3항에 있어서, 상기 반응기는
    제 1 구리 박막을 증착시킬 때는 70 내지 200℃의 온도에서, 50 내지 500Å의 두께로 증착시키며,
    제 2 구리 박막을 증착시킬 때는 150 내지 400℃의 온도에서 50 내지 5000Å의 두께로 증착함을 특징으로 하는 듀얼 다머신 구조의 금속 배선 형성 방법.
  6. 삭제
  7. 제 1항에 있어서, 상기 확산 방지막상에 제 1 구리 박막과 제 2 구리 박막을 증착하는 단계는 1가 전구체가 연결된 제 1 반응기와 2가 전구체가 연결된 제 2 반응기를 통해 증착하여 진행함을 특징으로 하는 듀얼 다머신 구조의 금속 배선 형성 방법.
  8. 제 7항에 있어서, 상기 제 2 반응기는 상기 제 1 반응기보다 고온으로 유지됨을 특징으로 하는 듀얼 다머신 구조의 금속 배선 형성 방법.
  9. 기판상에 증착된 층간 절연막을 선택적으로 제거하여 하부 금속 배선과의 콘택 영역 및 트렌치를 형성하는 단계;
    상기 콘택 영역 및 트렌치 내부에 확산 방지막을 증착하는 단계;
    상기 확산 방지막 상에 1(Ⅰ)가 전구체의 제 1 구리 박막을 증착하고, 계속하여 2(Ⅱ)가 전구체의 제 2 구리 박막을 증착하는 단계를 연속하여 반복적으로 진행하여 상기 콘택 영역 및 트렌치 내부를 채우는 단계를 포함하여 구성됨을 특징으로 하는 듀얼 다머신 구조의 금속 배선 형성 방법.
KR10-2001-0087094A 2001-12-28 2001-12-28 듀얼 다머신 구조의 금속 배선 형성 방법 KR100447232B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-2001-0087094A KR100447232B1 (ko) 2001-12-28 2001-12-28 듀얼 다머신 구조의 금속 배선 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2001-0087094A KR100447232B1 (ko) 2001-12-28 2001-12-28 듀얼 다머신 구조의 금속 배선 형성 방법

Publications (2)

Publication Number Publication Date
KR20030056795A KR20030056795A (ko) 2003-07-04
KR100447232B1 true KR100447232B1 (ko) 2004-09-04

Family

ID=32214954

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2001-0087094A KR100447232B1 (ko) 2001-12-28 2001-12-28 듀얼 다머신 구조의 금속 배선 형성 방법

Country Status (1)

Country Link
KR (1) KR100447232B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100966928B1 (ko) * 2005-03-23 2010-06-29 도쿄엘렉트론가부시키가이샤 성막 장치 및 성막 방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6130161A (en) * 1997-05-30 2000-10-10 International Business Machines Corporation Method of forming copper interconnections with enhanced electromigration resistance and reduced defect sensitivity
KR20010003614A (ko) * 1999-06-24 2001-01-15 김영환 반도체 소자의 상감형 금속배선 형성방법
KR20010063028A (ko) * 1999-12-21 2001-07-09 이경수 구리배선 형성방법
JP2001230219A (ja) * 2000-02-18 2001-08-24 Fujitsu Ltd 配線の形成方法及び半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6130161A (en) * 1997-05-30 2000-10-10 International Business Machines Corporation Method of forming copper interconnections with enhanced electromigration resistance and reduced defect sensitivity
KR20010003614A (ko) * 1999-06-24 2001-01-15 김영환 반도체 소자의 상감형 금속배선 형성방법
KR20010063028A (ko) * 1999-12-21 2001-07-09 이경수 구리배선 형성방법
JP2001230219A (ja) * 2000-02-18 2001-08-24 Fujitsu Ltd 配線の形成方法及び半導体装置

Also Published As

Publication number Publication date
KR20030056795A (ko) 2003-07-04

Similar Documents

Publication Publication Date Title
EP0869544B1 (en) Method for depositing a diffusion barrier
KR100583637B1 (ko) 반도체 소자의 텅스텐 콘택 형성 방법 및 텅스텐 콘택형성 장비
US7470612B2 (en) Method of forming metal wiring layer of semiconductor device
KR100215846B1 (ko) 반도체장치의 배선형성방법
KR19990016693A (ko) 반도체 장치의 금속 배선층을 형성하는 방법
JP4168397B2 (ja) 高アスペクト比の半導体デバイス用のボロンドープ窒化チタン層
JPH11150087A (ja) 窒化チタン障壁層の形成方法及び窒化チタン障壁層を含む半導体デバイス
JP2005322882A (ja) 低温バリア金属層を用いた半導体素子の金属配線製造方法
KR20050046056A (ko) 반도체 소자의 금속 배선 형성 방법
KR100447232B1 (ko) 듀얼 다머신 구조의 금속 배선 형성 방법
JPH09232313A (ja) 埋め込み導電層の形成方法
KR100499401B1 (ko) 반도체 소자의 금속배선 형성방법
KR100307827B1 (ko) 반도체소자의 금속배선 콘택 형성방법
KR100652317B1 (ko) 반도체 소자의 금속 패드 제조 방법
KR100587600B1 (ko) 듀얼 다마신 공정을 이용한 금속배선 형성방법
KR100247643B1 (ko) 금속 배선 형성용 반응 챔버 및 이를 이용한 반도체 소자의 금속배선 형성방법
KR100735524B1 (ko) 반도체 소자의 금속 배선 형성 방법
KR100571387B1 (ko) 반도체 소자의 구리 배선 제조 방법
KR100275331B1 (ko) 반도체소자의금속배선형성방법
KR20040001523A (ko) 적층된 에스아이엔을 이용한 구리확산방지막 형성방법
KR100333392B1 (ko) 금속 배선 형성 방법
KR20030090872A (ko) 반도체 소자의 콘택 형성 방법
KR100197992B1 (ko) 반도체 소자의 금속배선 형성방법
KR0168162B1 (ko) 반도체 소자의 금속배선 형성방법
KR20020048720A (ko) 구리를 사용한 대머신 금속배선 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120720

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20130821

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20150716

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20160718

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20170719

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20180717

Year of fee payment: 15

FPAY Annual fee payment

Payment date: 20190716

Year of fee payment: 16