KR20050046056A - 반도체 소자의 금속 배선 형성 방법 - Google Patents

반도체 소자의 금속 배선 형성 방법 Download PDF

Info

Publication number
KR20050046056A
KR20050046056A KR1020030080034A KR20030080034A KR20050046056A KR 20050046056 A KR20050046056 A KR 20050046056A KR 1020030080034 A KR1020030080034 A KR 1020030080034A KR 20030080034 A KR20030080034 A KR 20030080034A KR 20050046056 A KR20050046056 A KR 20050046056A
Authority
KR
South Korea
Prior art keywords
forming
film
metal
layer
semiconductor device
Prior art date
Application number
KR1020030080034A
Other languages
English (en)
Other versions
KR100538633B1 (ko
Inventor
최경근
Original Assignee
매그나칩 반도체 유한회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 매그나칩 반도체 유한회사 filed Critical 매그나칩 반도체 유한회사
Priority to KR10-2003-0080034A priority Critical patent/KR100538633B1/ko
Priority to US10/744,494 priority patent/US6869871B1/en
Priority to TW093119264A priority patent/TW200516711A/zh
Priority to CNA2004100565658A priority patent/CN1617322A/zh
Priority to JP2004234089A priority patent/JP2005150690A/ja
Publication of KR20050046056A publication Critical patent/KR20050046056A/ko
Application granted granted Critical
Publication of KR100538633B1 publication Critical patent/KR100538633B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76855—After-treatment introducing at least one additional element into the layer
    • H01L21/76858—After-treatment introducing at least one additional element into the layer by diffusing alloying elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H01L21/76873—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers for electroplating

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 반도체 소자의 금속 배선 형성 방법은 비아홀과 트렌치로 이루어진 듀얼 다마신 패턴 내부에 장벽 금속층(Barrier metal layer), Zr막 및 구리 박막을 순차적으로 형성하고, 구리 박막의 상부에 Zr막을 형성한 후, 열처리 공정으로 Cu의 결정립과 결정립의 계면으로 Zr을 확산시켜 깊이에 상관없이 Cu(Zr) 결합을 균일하게 형성함으로써, 좁고 깊은 비아홀에서도 Cu 박막의 EM(Electro Migration) 특성을 향상시켜 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있다.

Description

반도체 소자의 금속 배선 형성 방법{Method of forming a metal wiring in a semiconductor device}
본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 특히 금속 배선의 EM(Electro Migration) 특성을 향상시키기 위한 반도체 소자의 금속 배선 형성 방법에 관한 것이다.
반도체 소자의 집적도가 높아짐에 따라, 금속 배선의 저항을 낮추기 위하여 비저항이 낮은 금속 물질로 금속 배선을 형성하는 시도가 이루어지고 있다. 최근에는 구리를 이용하여 금속 배선을 형성하는 시도가 이루어지고 있는데, 구리는 비저항이 낮지만 EM(Electro Migration) 특성이 열악한 문제점이 있다.
금속 배선의 EM 특성을 향상시키기 위하여 금속 박막에 Zr을 물리기상 증착법(Physical Vapor Deposition)으로 주입하는 방법이 시도되고 있다. Zr은 금속 물질(특히, Cu)과의 고용도가 거의 없는 원소이면서, 금속 박막(특히, Cu 박막)의 EM 특성을 향상시킬 수 있는 것으로 알려져 있다. 한편, Zr의 첨가로 금속 박막의 저항이 높아질 수 있으나, 소량의 Zr 첨가는 금속 박막의 비저항을 크게 증가시키지 않는 것으로 알려져 있다.
그러나, 소자의 집적도가 높아짐에 따라, Zr을 PVD 방법으로 주입하는 과정에서 좁고 깊은 듀얼 다마신 패턴의 비아홀 부분까지 Zr이 주입되지 않아, 비아 플러그 부분에서의 EM 특성을 향상시키는 데에는 어려움이 있다.
이에 대하여, 본 발명이 제시하는 반도체 소자의 금속 배선 형성 방법은 비아홀과 트렌치로 이루어진 듀얼 다마신 패턴 내부에 장벽 금속층(Barrier metal layer), Zr막 및 구리 박막을 순차적으로 형성하고, 구리 박막의 상부에 Zr막을 형성한 후, 열처리 공정으로 Cu의 결정립과 결정립의 계면으로 Zr을 확산시켜 깊이에 상관없이 Cu(Zr) 결합을 균일하게 형성함으로써, 좁고 깊은 비아홀에서도 Cu 박막의 EM(Electro Migration) 특성을 향상시켜 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있다.
본 발명의 실시예에 따른 반도체 소자의 금속 배선 형성 방법은 반도체 소자를 형성하기 위한 여러 요소가 형성된 반도체 기판 상에 층간 절연막을 형성하는 단계와, 층간 절연막에 듀얼 다마신 패턴을 형성하는 단계와, 듀얼 다마신 패턴을 포함한 전체 구조 상에 장벽 금속층을 형성하는 단계와, 장벽 금속층 상에 제1 Zr막을 형성하는 단계와, 듀얼 다마신 패턴을 도전층으로 매립하는 단계와, 도전층을 포함한 전체 구조 상에 제2 Zr막을 형성하는 단계와, 열처리 공정으로 도전층과 제1 및 제2 Zr막의 Zr 성분을 반응시켜 Zr 화합 금속층을 형성하는 단계, 및 층간 절연막 상의 Zr 화합 금속층 및 장벽 금속층을 제거하여 금속 배선을 형성하는 단계를 포함한다.
상기에서, 장벽 금속층은 TaN/Ta로 이루어진 적층 구조로 형성될 수 있다. 이때, TaN막은 50Å 내지 150Å의 두께로 형성되고, Ta막은 100Å 내지 300Å의 두께로 형성될 수 있다.
제1 Zr막 또는 제2 Zr막은 CVD법 또는 PECVD법으로 형성될 수 있다. 제1 Zr막 또는 제2 Zr막 형성 시 전구체로 Zr(N(C2H5)2)4 또는 Zr(N(CH 3)2)4이 공급되고, 운반 가스로 Ar 또는 He와 같은 불활성 가스가 공급되고, 반응 가스로 H2 가스가 공급될 수 있다. 이때, 전구체의 공급 유량은 30sccm 내지 1000sccm으로 설정되고, 반응 가스의 공급 유량은 100sccm 내지 3000sccm으로 설정될 수 있다. 그리고, 제1 Zr막 또는 제2 Zr막은 300℃ 내지 400℃의 온도에서 형성되며 200W 내지 5000W의 전력이 인가된다. 제1 Zr막은 50Å 내지 1000Å의 두께로 형성될 수 있다. 한편, 제2 Zr막은 물리기상 증착법으로 형성될 수도 있다.
도전층은 금속 시드층을 형성한 후 금속 시드층을 이용한 전기 도금법으로 형성될 수 있으며, 금속 시드층이나 도전층은 구리로 형성될 수 있다.
열처리 공정은 N2/H2 분위기에서 퍼니스 어닐링 방식으로 실시될 수 있으며, N2와 H2의 혼합비는 5:1 내지 15:1로 설정할 수 있다. 이러한 열처리 공정은 100℃ 내지 300℃의 온도로 20분 내지 40분간 실시될 수 있다.
금속 배선을 형성한 후, 금속 배선을 포함한 전체 구조 상에 캡핑층을 형성할 수 있으며, 캡핑층은 SiN으로 형성될 수 있다. 이때, SiN은 200℃ 내지 600℃의 온도에서 SiH4 가스, N2 가스 및 NH3 가스를 사용하여 100Å 내지 300Å의 두께로 형성될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
한편, 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다라고 기재되는 경우에 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제3의 막이 개재되어질 수도 있다. 또한 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었다. 도면 상에서 동일 부호는 동일한 요소를 지칭한다.
도 1a 내지 도 1h는 본 발명의 실시예에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위한 소자의 단면도들이다.
도 1a를 참조하면, 트랜지스터, 커패시터 또는 메모리 셀과 같은 반도체 소자를 형성하기 위한 여러 요소(도시되지 않음)가 형성된 반도체 기판(101)이 제공된다. 이때, 반도체 기판(101)에는 반도체 소자를 형성하기 위한 여러 요소 중 하나로 비트라인이나 하부 금속 배선(102)이 최상부층으로 형성되어 있을 수 있다.
이어서, 하부 금속 배선(102)을 포함한 반도체 기판(101) 상에 제1 캡핑층(103), 제1 층간 절연막(104) 및 식각 정지층(105) 및 제2 층간 절연막(106)을 순차적으로 형성한다.
상기에서, 제1 캡핑층(103)은 SiN막으로 형성될 수 있으며, 하부 금속 배선(102)의 금속 성분이 제1 층간 절연막(104)으로 확산되는 것을 방지하기 위하여 형성된다. 제1 캡핑층(103)을 SiN막으로 형성할 경우, SiN막은 200℃ 내지 600℃의 온도에서 SiH4 가스, N2 가스 및 NH3 가스를 사용하여 100Å 내지 300Å의 두께로 형성할 수 있다.
제1 층간 절연막(104)과 제2 층간 절연막(106)은 FSG(Fluorine-doped Silicate Glass)로 형성할 수 있다. 이때, 제1 층간 절연막(104)의 두께에 따라 비아 플러그의 높이가 결정되므로, 제1 층간 절연막(104)의 두께는 후속 공정에서 형성될 비아 플러그의 높이를 고려하여 조절하는 것이 바람직하다. 그리고, 제2 층간 절연막(106)의 두께는 후속 공정에서 형성될 상부 금속 배선의 두께를 고려하여 조절하는 것이 바람직하며, 상부 금속 배선과 동일한 두께로 형성할 수 있다.
한편, 식각 정지층(105)은 후속 공정에서 식각 공정으로 제2 층간 절연막(106)에 트렌치를 형성할 때 제1 층간 절연막(104)이 식각되는 것을 방지하기 위하여 형성하며, SiN막으로 형성할 수 있다.
도 1b를 참조하면, 식각 공정으로 제1 층간 절연막(104)에는 비아홀(104a)을 형성하고, 제2 층간 절연막(106)에는 트렌치(106a)를 형성하여, 비아홀(104a)과 트렌치(106a)로 이루어진 듀얼 다마신 패턴(107)을 형성한다. 듀얼 다마신 패턴(107)이 형성되면서 하부 금속 배선(102)의 일부 영역이 비아홀(104a)과 트렌치(106a)를 통해 노출된다.
상기에서, 듀얼 다마신 패턴(107)은 비아홀(104a)을 먼저 형성한 후 트렌치(106a)를 형성하는 방식이나, 트렌치(106a)를 먼저 형성한 후 비아홀(104a)을 형성하는 방식으로 형성될 수 있다. 예로써, 비아홀(104a)을 먼저 형성하는 방식으로 듀얼 다마신 패턴(107)을 형성하는 과정을 설명하면 다음과 같다. 먼저, 식각 공정으로 비아홀이 형성될 영역의 제2 층간 절연막(106), 식각 정지층(105) 및 제1 층간 절연막(104) 및 제1 캡핑층(103)을 순차적으로 식각하여 비아홀(104a)을 형성한다. 이어서, 트랜치가 형성될 영역의 제2 층간 절연막(106)을 식각하여 트렌치(106a)를 형성한다. 이때, 제1 층간 절연막(104)은 식각 정지층(105)에 의해 식각되지 않기 때문에, 제1 층간 절연막(104)에는 비아홀(104a)의 형태가 그대로 유지된다. 이로써, 비아홀(104a)과 트렌치(106a)로 이루어진 듀얼 다마신 패턴(107)이 형성된다.
도 1c를 참조하면, 듀얼 다마신 패턴(107)을 포함한 전체 구조 상에 장벽 금속층(108)을 형성한다. 장벽 금속층(108)은 TaN/Ta로 이루어진 적층 구조로 형성할 수 있다. 이 경우, TaN막은 50Å 내지 150Å의 두께로 형성하고, Ta막은 100Å 내지 300Å의 두께로 형성할 수 있다.
도 1d를 참조하면, 장벽 금속층(108) 상에 제1 Zr막(109)을 형성한다. 제1 Zr막(109)은 CVD(Chemical Vapor Deposition)법이나 PECVD(Plasma Enhanced Chemical Vapor Deposition)법으로 형성할 수 있다. 이 경우, 전구체로 Zr(N(C2H5)2)4 또는 Zr(N(CH3)2)4 를 공급하고, 운반 가스로 Ar 또는 He와 같은 불활성 가스를 공급하고, 반응 가스로 H2 가스를 공급하여, 하기의 화학식 1 또는 화학식 2에 기재된 H2 환원 반응으로 제1 Zr막(109)을 형성할 수 있다. 부산물
이때, 전구체의 공급 유량은 30sccm 내지 1000sccm으로 설정하고, 반응 가스의 공급 유량은 100sccm 내지 3000sccm으로 설정할 수 있으며, 300℃ 내지 400℃의 온도에서 200W 내지 5000W의 전력을 인가하여 50Å 내지 1000Å의 두께로 제1 Zr막(109)을 형성할 수 있다.
상기에서와 같이, 제1 Zr막(109)을 PECVD법으로 형성함으로써, 폭이 좁고 깊은 비아홀(104a)의 측벽 및 저면에도 제1 Zr막(109)을 균일하게 형성할 수 있다.
도 1e를 참조하면, 제1 Zr막(109) 상에 금속 시드층(110)을 형성한다. 이때, 금속 시드층(110)은 구리로 형성하는 것이 바람직하며, 1000Å 내지 2000Å의 두께로 형성할 수 있다. 이어서, 듀얼 다마신 패턴(107)이 완전히 매립되도록 전체 구조 상에 금속층(111)을 형성한다. 금속층(111)도 구리로 형성하는 것이 바람직하며, 전기도금법을 이용하여 6000Å 내지 10000Å의 두께로 형성할 수 있다. 이후, 금속층(111) 상에 제2 Zr막(112)을 형성한다. 제2 Zr막(112)은 물리기상 증착법으로 형성할 수 있으며, 제1 Zr막(109)을 형성하는 방법과 동일한 방법으로 형성할 수도 있다.
도 1f를 참조하면, 열처리 공정으로 Zr 화합 금속층(110a 및 111a)을 형성한다. 열처리 공정을 실시하면 제1 Zr막(도 1e의 109)의 Zr 성분이 금속 시드층(도 1e의 110)으로 확산되면서 금속 시드층(도 1e의 110)의 금속 성분과 반응함과 동시에, 제2 Zr막(도 1e의 112)의 Zr 성분이 금속층(111)으로 확산되면서 금속층(도 1e의 111)의 금속 성분과 반응하여 Zr 화합 금속층(110a 및 111a)이 형성된다. 좀 더 구체적으로 설명하면, 금속 시드층(도 1e의 110)과 금속층(도 1e의 111)을 Cu로 형성한 경우, 열처리 공정에 의해 Cu의 결정립과 결정립의 계면으로 Zr이 확산되면서 Cu(Zr) 결합이 형성된다. 이때, 제1 Zr막(도 1e의 109)에 의해 Zr이 상부로 확산되고, 제2 Zr막(도 1e의 112)에 의해 Zr이 하부로도 동시에 확산되기 때문에, 좁고 깊은 비아홀(104a)에서도 깊이에 상관없이 Cu(Zr) 결합이 균일하게 이루어진다.
이러한 열처리 공정은 N2/H2 분위기에서 100℃ 내지 300℃의 온도로 20분 내지 40분간 퍼니스 어닐링(Furnace anneal) 방식으로 실시할 수 있다. 이때, N2와 H2의 혼합비는 5:1 내지 15:1로 설정할 수 있다.
도 1g를 참조하면, 제2 층간 절연막(106) 상의 Zr 화합 금속층(111a 및 110a) 및 장벽 금속층(108)을 제거하고, 듀얼 다마신 패턴(106a 및 104a) 내부에만 잔류시켜 소정의 패턴으로 이루어진 금속 배선(113)을 형성한다. 이때, 제2 층간 절연막(106) 상의 Zr 화합 금속층(111a 및 110a) 및 장벽 금속층(108)은 화학적 기계적 연마 공정으로 제거할 수 있다.
도 1h를 참조하면, 금속층(113)을 포함한 전체 상부에 제2 캡핑층(114)을 형성한다. 제2 캡핑층(114)은 제1 캡핑층(103)과 동일한 목적으로 형성되며, 제1 캡핑층(103)과 동일한 방법으로 형성할 수 있다.
상술한 바와 같이, 본 발명은 비아홀과 트렌치로 이루어진 듀얼 다마신 패턴 내부에 장벽 금속층(Barrier metal layer), Zr막 및 구리 박막을 순차적으로 형성하고, 구리 박막의 상부에 Zr막을 형성한 후, 열처리 공정으로 Cu의 결정립과 결정립의 계면으로 Zr을 확산시켜 깊이에 상관없이 Cu(Zr) 결합을 균일하게 형성함으로써, 좁고 깊은 비아홀에서도 Cu 박막의 EM(Electro Migration) 특성을 향상시켜 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있다.
도 1a 내지 도 1h는 본 발명의 실시예에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위한 소자의 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
101 : 반도체 기판 102 : 하부 금속 배선
103 : 제1 캡핑층 104 : 제1 층간 절연막
104a : 비아홀 105 : 식각 정지층
106 : 제2 층간 절연막 106a : 트렌치
107 : 듀얼 다마신 패턴 108 : 장벽 금속층
109 : 제1 Zr막 110 : 금속 시드층
111 : 금속층 110a, 111a : Zr 화합 금속층
112 : 제2 Zr막 113 : 금속 배선
114 : 제2 캡핑층

Claims (17)

  1. 반도체 소자를 형성하기 위한 여러 요소가 형성된 반도체 기판 상에 층간 절연막을 형성하는 단계;
    상기 층간 절연막에 듀얼 다마신 패턴을 형성하는 단계;
    상기 듀얼 다마신 패턴을 포함한 전체 구조 상에 장벽 금속층을 형성하는 단계;
    상기 장벽 금속층 상에 제1 Zr막을 형성하는 단계;
    상기 듀얼 다마신 패턴을 도전층으로 매립하는 단계;
    상기 도전층을 포함한 전체 구조 상에 제2 Zr막을 형성하는 단계;
    열처리 공정으로 상기 도전층과 상기 제1 및 제2 Zr막의 Zr 성분을 반응시켜 Zr 화합 금속층을 형성하는 단계; 및
    상기 층간 절연막 상의 상기 Zr 화합 금속층 및 상기 장벽 금속층을 제거하여 금속 배선을 형성하는 단계를 포함하는 반도체 소자의 금속 배선 형성 방법.
  2. 제 1 항에 있어서,
    상기 장벽 금속층이 TaN/Ta로 이루어진 적층 구조로 형성되는 반도체 소자의 금속 배선 형성 방법.
  3. 제 2 항에 있어서,
    상기 TaN막이 50Å 내지 150Å의 두께로 형성되고, 상기 Ta막이 100Å 내지 300Å의 두께로 형성되는 반도체 소자의 금속 배선 형성 방법.
  4. 제 1 항에 있어서,
    상기 제1 Zr막 또는 제2 Zr막이 CVD법 또는 PECVD법으로 형성되는 반도체 소자의 금속 배선 형성 방법.
  5. 제 4 항에 있어서,
    상기 제1 Zr막 또는 제2 Zr막 형성 시 전구체로 Zr(N(C2H5)2)4 또는 Zr(N(CH3)2)4이 공급되고, 운반 가스로 Ar 또는 He와 같은 불활성 가스가 공급되고, 반응 가스로 H2 가스가 공급되는 반도체 소자의 금속 배선 형성 방법.
  6. 제 5 항에 있어서,
    상기 전구체의 공급 유량은 30sccm 내지 1000sccm으로 설정되고, 반응 가스의 공급 유량은 100sccm 내지 3000sccm으로 설정되는 반도체 소자의 금속 배선 형성 방법.
  7. 제 4 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 제1 Zr막 또는 제2 Zr막은 300℃ 내지 400℃의 온도에서 형성되며 200W 내지 5000W의 전력이 인가되는 반도체 소자의 금속 배선 형성 방법.
  8. 제 1 항에 있어서,
    상기 제1 Zr막이 50Å 내지 1000Å의 두께로 형성되는 반도체 소자의 금속 배선 형성 방법.
  9. 제 1 항에 있어서,
    상기 도전층은 금속 시드층을 형성한 후 상기 금속 시드층을 이용한 전기 도금법으로 형성되는 반도체 소자의 금속 배선 형성 방법.
  10. 제 1 항 또는 제 9 항에 있어서,
    상기 도전층은 구리로 형성되는 반도체 소자의 금속 배선 형성 방법.
  11. 제 1 항에 있어서,
    상기 제2 Zr막이 물리기상 증착법으로 형성되는 반도체 소자의 금속 배선 형성 방법.
  12. 제 1 항에 있어서,
    상기 열처리 공정이 N2/H2 분위기에서 퍼니스 어닐링 방식으로 실시되는 반도체 소자의 금속 배선 형성 방법.
  13. 제 12 항에 있어서,
    상기 N2와 H2의 혼합비가 5:1 내지 15:1인 반도체 소자의 금속 배선 형성 방법.
  14. 제 1 항 또는 제 12 항에 있어서,
    상기 열처리 공정이 100℃ 내지 300℃의 온도로 20분 내지 40분간 실시되는 반도체 소자의 금속 배선 형성 방법.
  15. 제 1 항에 있어서, 상기 금속 배선을 형성한 후,
    상기 금속 배선을 포함한 전체 구조 상에 캡핑층을 형성하는 단계를 더 포함하는 반도체 소자의 금속 배선 형성 방법.
  16. 제 15 항에 있어서,
    상기 캡핑층이 SiN으로 형성되는 반도체 소자의 금속 배선 형성 방법.
  17. 제 16 항에 있어서,
    상기 SiN은 200℃ 내지 600℃의 온도에서 SiH4 가스, N2 가스 및 NH3 가스를 사용하여 100Å 내지 300Å의 두께로 형성되는 반도체 소자의 금속 배선 형성 방법.
KR10-2003-0080034A 2003-11-13 2003-11-13 반도체 소자의 금속 배선 형성 방법 KR100538633B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR10-2003-0080034A KR100538633B1 (ko) 2003-11-13 2003-11-13 반도체 소자의 금속 배선 형성 방법
US10/744,494 US6869871B1 (en) 2003-11-13 2003-12-23 Method of forming metal line in semiconductor device including forming first and second zirconium films
TW093119264A TW200516711A (en) 2003-11-13 2004-06-30 Method of forming metal line in semiconductor device
CNA2004100565658A CN1617322A (zh) 2003-11-13 2004-08-10 在半导体装置中形成金属线的方法
JP2004234089A JP2005150690A (ja) 2003-11-13 2004-08-11 半導体素子の金属配線形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2003-0080034A KR100538633B1 (ko) 2003-11-13 2003-11-13 반도체 소자의 금속 배선 형성 방법

Publications (2)

Publication Number Publication Date
KR20050046056A true KR20050046056A (ko) 2005-05-18
KR100538633B1 KR100538633B1 (ko) 2005-12-22

Family

ID=34270772

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2003-0080034A KR100538633B1 (ko) 2003-11-13 2003-11-13 반도체 소자의 금속 배선 형성 방법

Country Status (5)

Country Link
US (1) US6869871B1 (ko)
JP (1) JP2005150690A (ko)
KR (1) KR100538633B1 (ko)
CN (1) CN1617322A (ko)
TW (1) TW200516711A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010077875A2 (en) * 2008-12-31 2010-07-08 Applied Materials, Inc. Method for improving electromigration lifetime of copper interconnection by extended post anneal

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100564801B1 (ko) 2003-12-30 2006-03-28 동부아남반도체 주식회사 반도체 제조 방법
KR100538444B1 (ko) * 2003-12-31 2005-12-22 동부아남반도체 주식회사 비아 홀 및 트렌치 형성 방법
JP2006165115A (ja) * 2004-12-03 2006-06-22 Toshiba Corp 半導体装置
US7287325B2 (en) * 2005-05-10 2007-10-30 International Business Machines Corporation Method of forming interconnect structure or interconnect and via structures using post chemical mechanical polishing
CN101627459B (zh) * 2007-02-27 2012-02-29 株式会社爱发科 半导体器件制造方法以及半导体器件制造设备
JP2010087094A (ja) * 2008-09-30 2010-04-15 Nec Electronics Corp 半導体装置及び半導体装置の製造方法
EP2779224A3 (en) * 2013-03-15 2014-12-31 Applied Materials, Inc. Methods for producing interconnects in semiconductor devices
CN105336670B (zh) * 2014-07-14 2018-07-10 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US10354969B2 (en) * 2017-07-31 2019-07-16 Advanced Semiconductor Engineering, Inc. Substrate structure, semiconductor package including the same, and method for manufacturing the same
US10390440B1 (en) * 2018-02-01 2019-08-20 Nxp B.V. Solderless inter-component joints

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6184121B1 (en) * 1997-07-10 2001-02-06 International Business Machines Corporation Chip interconnect wiring structure with low dielectric constant insulator and methods for fabricating the same
US6303498B1 (en) * 1999-08-20 2001-10-16 Taiwan Semiconductor Manufacturing Company Method for preventing seed layer oxidation for high aspect gap fill
US6395632B1 (en) * 2000-08-31 2002-05-28 Micron Technology, Inc. Etch stop in damascene interconnect structure and method of making

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010077875A2 (en) * 2008-12-31 2010-07-08 Applied Materials, Inc. Method for improving electromigration lifetime of copper interconnection by extended post anneal
WO2010077875A3 (en) * 2008-12-31 2010-09-10 Applied Materials, Inc. Method for improving electromigration lifetime of copper interconnection by extended post anneal
US8349724B2 (en) 2008-12-31 2013-01-08 Applied Materials, Inc. Method for improving electromigration lifetime of copper interconnection by extended post anneal

Also Published As

Publication number Publication date
TW200516711A (en) 2005-05-16
JP2005150690A (ja) 2005-06-09
CN1617322A (zh) 2005-05-18
KR100538633B1 (ko) 2005-12-22
US6869871B1 (en) 2005-03-22

Similar Documents

Publication Publication Date Title
US20060246714A1 (en) Method of forming a conductive contact
CN101188210A (zh) 半导体结构的形成方法
KR100538633B1 (ko) 반도체 소자의 금속 배선 형성 방법
JP2005527098A (ja) 高アスペクト比の半導体デバイス用のボロンドープ窒化チタン層
JP2004505447A (ja) 界面および接着性が改良された銅配線キャップ層を形成する方法
CN108063117B (zh) 互连结构及其形成方法
KR100769144B1 (ko) 에스아이피 구조의 반도체 장치 및 그 제조방법
US10600684B2 (en) Ultra-thin diffusion barriers
KR20080114056A (ko) 반도체 소자의 배선 및 그의 형성방법
KR100960929B1 (ko) 반도체 소자의 금속배선 및 그 형성방법
CN108573942B (zh) 内连线结构及其制作方法
KR100967130B1 (ko) 반도체 소자의 금속배선 및 그의 형성방법
KR100945503B1 (ko) 반도체 소자의 금속배선 형성방법
KR100935193B1 (ko) 반도체 소자의 금속배선 및 그의 형성방법
KR100499401B1 (ko) 반도체 소자의 금속배선 형성방법
KR20080062563A (ko) 반도체 소자의 금속배선 형성방법
KR100691935B1 (ko) 반도체 소자의 금속배선 형성방법
KR101373338B1 (ko) 반도체 소자의 제조 방법
KR100895811B1 (ko) 반도체 소자의 금속배선 형성방법
KR100587600B1 (ko) 듀얼 다마신 공정을 이용한 금속배선 형성방법
KR100532741B1 (ko) 반도체 소자의 식각 정지막 제조 방법
KR100571387B1 (ko) 반도체 소자의 구리 배선 제조 방법
TW533542B (en) Manufacturing method of damascene copper wire
KR101029105B1 (ko) 반도체 소자의 금속배선 및 그 형성방법
KR101044007B1 (ko) 반도체 소자의 금속배선 및 그 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
N231 Notification of change of applicant
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20111129

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20121129

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee