KR100583637B1 - 반도체 소자의 텅스텐 콘택 형성 방법 및 텅스텐 콘택형성 장비 - Google Patents

반도체 소자의 텅스텐 콘택 형성 방법 및 텅스텐 콘택형성 장비 Download PDF

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Abstract

텅스텐 콘택 형성 방법 및 텅스텐 콘택 형성 장비를 제공한다. 본발명에 따르면, 층간절연막을 관통하여 반도체 기판을 노출시키는 콘택홀의 적어도 바닥을 덮는 텅스텐실리사이드막을 형성한다. 텅스텐질화막을 전면적으로 콘포말하게 형성한다. 그리고, 상기 텅스텐질화막 상에 텅스텐막을 형성하여 상기 콘택홀을 채운다. 상기 텅스텐실리사이드막은 원자박막증착 방법으로 형성된다. 또는 텅스텐막을 원자박막증착 방법으로 형성하고 열처리하여 형성한다. 상기 텅스텐질화막은 원자박막증착 방법으로 형성한다. 이로써, 텅스텐 콘택을 보다 용이하고 간편하며 신뢰성 있게 형성할 수 있다.
텅스텐 실리사이드, 텅스텐 질화막, 텅스텐 콘택

Description

반도체 소자의 텅스텐 콘택 형성 방법 및 텅스텐 콘택 형성 장비{Method of forming a tungsten contact in a semiconductor device and equipment of forming a tungsten contact}
도 1, 2 및 3a는 본 발명의 첫번째 방법 실시예에 따른 반도체 소자의 텅스텐 콘택 형성 방법을 순차적으로 나타내는 공정 단면도들이다.
도 3b는 본 발명의 두번째 방법 실시예에 따른 반도체 소자의 텅스텐 콘택 형성 방법을 나타내는 공정 단면도이다.
도 4 및 5a는 본 발명의 세번째 방법 실시예에 따른 반도체 소자의 텅스텐 콘택 형성 방법을 순차적으로 나타내는 공정 단면도들이다.
도 5b는 본 발명의 네번째 방법 실시예에 따른 반도체 소자의 텅스텐콘택 형성 방법을 나타내는 공정 단면도이다.
도 6, 7 및 8은 본 발명의 다섯번째 방법 실시예에 따른 반도체 소자의 텅스텐 콘택 형성 방법을 순차적으로 나타내는 공정 단면도들이다.
도 9는 본 발명의 일 장비 실시예에 따른 텅스텐 콘택 형성 장비를 개략적으로 나타낸다.
본 발명은 반도체 제조 방법 및 반도체 제조 장비에 관한 것으로, 좀 더 상세하게는 반도체 소자의 텅스텐 콘택 형성 방법 및 텅스텐 콘택 형성 장비에 관한 것이다.
반도체 소자가 고집적화됨에 따라 콘택홀의 크기도 작아지고 있다. 또한 콘택홀의 가로세로비가 증가하고 있다. 따라서, 콘택플러그를 형성할때 스텝 커버리지가 좋은 텅스텐을 주로 사용하고 있다. 또한 텅스텐은 융점이 3400℃ 이상으로 매우 높아 내열성이 좋으며 Electromigration에 대한 저항이 매우 큰 장점을 갖는다.
층간절연막을 통해 반도체 기판을 노출시키는 콘택홀을 텅스텐으로 매립하기 전에 반도체 기판과 텅스텐과의 전기적 저항 차이에 의한 문제를 해결하기 위하여 오믹층(Ohmic layer)으로서 종래에는 티타늄을 적층하고 열처리하여 티타늄실리사이드(TiSiX)를 형성하였다. 티타늄실리사이드 막 상에 매립성이 좋은 텅스텐을 화학기상증착(CVD) 방법으로 적층할 때, 소스가스 중에 하나인 불화텅스텐(WF6) 가스는 티타늄실리사이드막에 손상을 준다. 또한 상기 텅스텐은 층간절연막을 이루는 실리콘산화막과 접착력이 좋지 않다. 따라서 접착력을 높이고 티타늄실리사이드막의 손상을 방지하기 위하여 텅스텐막을 증착하기 전에, 베리어막으로서 티타늄질화막(TiN)을 형성한다.
그러나, 티타늄과 티타늄질화막등은 내열온도가 600℃ 정도로 낮다. 후속에 600℃ 이상의 고온이 가해질 경우 텅스텐과 반도체 기판이 반응을 일으켜 콘택의 전기적 접속 특성이 열화될 수 있다. 티타늄을 종래에는 TiCl4을 소스가스로 이용하는 화학기상증착 방법을 이용하여 형성하는데 이는 650℃ 이상의 고온의 공정을 요구하여 커패시터의 유전막등이 열화될 수 있다. 또한 반도체 소자를 사용하는데 있어서 금속의 Electromigration에 의한 전기적 저항의 증가나 단선 불량등이 발생할 수 있다. 이러한 문제는 특히 서로 다른 재료들간의 접합 계면에서 현저하게 발생한다. 따라서 텅스텐막과 티타늄질화막 사이에 Electromigration에 의한 문제등이 발생할 수 있다. 이러한 문제점등은 반도체 소자의 신뢰성을 저하시킨다.
또한 텅스텐으로 콘택을 형성하는데 있어서 오믹층과 베리어막으로 티타늄실리사이드막과 티타늄질화막을 형성할 때 소스 가스가 틀리고, 공정 조건등이 다르기때문에 하나의 클러스터 시스템 구조의 장비에서 공정을 진행하기가 쉽지 않다. 따라서 장비를 옮겨서 공정을 진행해야 하기때문에 공정이 복잡해진다.
이러한 문제점등을 해결하기 위하여, 우수한 내열성과 Electromigration에 대한 높은 저항성을 갖는 동종의 텅스텐이 제시되고 있다. 즉, 종래의 티타늄실리사이드막 대신에 텅스텐실리사이드막을, 그리고 종래의 티타늄질화막 대신에 텅스텐질화막을 사용하는 것이 제시된다. 그러나 종래의 텅스텐 실리사이드막 또는 텅스텐 질화막등은 화학기상증착 방법으로 형성되나 이는 스텝커버리지 특성이 나빠 콘택의 신뢰성을 저하시킬 수 있다.
따라서, 본 발명에 따른 기술적 과제는 반도체 소자의 신뢰성을 향상시킬 수 있는 텅스텐 콘택 형성 방법 및 텅스텐 콘택 형성 장비를 제공하는데 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 텅스텐 콘택 형성 방법은 다음과 같다. 먼저, 층간절연막을 관통하여 반도체 기판을 노출시키는 콘택홀을 형성한다. 적어도 상기 콘택홀의 바닥을 덮는 텅스텐실리사이드막을 형성한다. 텅스텐질화막을 전면적으로 콘포말하게 형성한다. 그리고, 상기 텅스텐질화막 상에 텅스텐막을 형성하여 상기 콘택홀을 채운다.
본 명세서에 있어서 어떠한 막을 "콘포말하게" 형성한다는 뜻은 어떠한 막을 하부 구조의 굴곡에 따라 일정한 두께로 형성하는 것을 의미한다.
상기 방법에 있어서, 상기 텅스텐 실리사이드막은 전면적으로 콘포말하게 형성되되, 원자박막증착(Atomic layer deposition, ALD) 방법을 이용하여 형성된다. 이때, 상기 텅스텐 실리사이드막의 형성을 위한 상기 원자박막증착 방법은, 보레인(B2H6) 가스를 공급하는 단계, 불화텅스텐(WF6) 가스를 공급하는 단계, 및 실레인(SiH4) 가스를 공급하는 단계를 반복적으로 수행하여 진행될 수 있다. 또는 상기 텅스텐 실리사이드막의 형성을 위한 상기 원자박막증착 방법은, 실레인(SiH4) 가스를 공급하는 단계, 및 불화텅스텐(WF6) 가스를 공급하는 단계를 반복적으로 수행하여 진행될 수 있다. 상기 텅스텐실리사이드막의 형성을 위한 상기 원자박막증착방법은 600℃이하의 온도에서 진행될 수 있다.
상기 방법에 있어서, 상기 텅스텐 실리사이드막은 텅스텐막을 전면적으로 제 1 두께로 콘포말하게 적층하고, 열처리 공정을 진행하여 형성될 수 있으며, 이때 상기 콘택홀 바닥에 위치하는 상기 텅스텐막이 모두 텅스텐실리사이드막으로 변한다. 또는 상기 텅스텐 실리사이드막은 텅스텐막을 전면적으로 제 2 두께로 콘포말하게 적층하고, 열처리 공정을 진행하여 형성될 수 있으며, 이때, 상기 제 2 두께는 상기 제 1 두께보다 두꺼우며, 상기 콘택홀 바닥과 접하는 상기 텅스텐막의 일부만이 텅스텐 실리사이드막으로 변한다. 상기 열처리 공정은 400~700℃에서 진행될 수 있다.
상기 방법에 있어서, 상기 텅스텐질화막을 형성하기 전에, 접착 텅스텐막을 콘포말하게 전면적으로 형성할 수 있다. 이때, 상기 접착 텅스텐막은 원자박막증착(ALD) 방법으로 형성될 수 있다. 상기 접착 텅스텐막의 형성을 위한 상기 원자박막증착 방법은, 보레인(B2H6) 가스를 공급하는 단계 및 불화텅스텐(WF6 ) 가스를 공급하는 단계를 반복적으로 진행하여 수행될 수 있다.
상기 방법에 있어서, 상기 텅스텐질화막은 원자박막증착 방법으로 형성될 수 있다. 이때 상기 텅스텐질화막 형성을 위한 상기 원자박막증착 방법은, 보레인(B2H6) 가스를 공급하는 단계, 불화텅스텐(WF6) 가스를 공급하는 단계 및 암모니아(NH3) 가스를 공급하는 단계를 반복적으로 진행하여 수행될 수 있다.
상기 원자박막증착 방법들에 있어서, 각각의 가스를 공급하는 단계 후에 불활성 가스로 퍼지하는 단계가 각각 구비될 수 있다.
상기 방법에 있어서, 상기 텅스텐실리사이드막, 상기 텅스텐 질화막 및 접착텅스텐막등이 모두 원자박막증착 방법을 이용하여 형성되기에 스텝 커버리지 특성이 매우 뛰어나다. 따라서 신뢰성 있는 텅스텐 콘택을 형성할 수 있다.
상기 방법에 있어서, 상기 텅스텐막은 바람직하게는 화학기상증착(Chemical Vapor Deposition, CVD) 방법으로 형성된다.
상기 방법은 본 발명에 따른 텅스텐 콘택 형성 장비에서 수행될 수 있다.
상기 콘택 형성 장비는 콘택홀이 형성된 웨이퍼 또는 콘택플러그가 형성된 웨이퍼가 로딩되는 로드락 챔버(Loadlock chamber); 상기 로드락 챔버와 연결되며 웨이퍼를 이송하는 로봇암이 구비된 트랜스퍼 챔버(Transfer chamber); 상기 트랜스퍼 챔버와 연결되며, 콘택홀이 형성된 웨이퍼를 세정하기 위한 세정 챔버(Cleaning chamber); 상기 트랜스퍼 챔버와 연결되며, 세정된 웨이퍼에 형성된 콘택홀의 적어도 바닥을 덮는 텅스텐실리사이드막을 형성하기 위한 제 1 공정 챔버; 상기 트랜스퍼 챔버와 연결되며, 상기 웨이퍼 상에 텅스텐질화막을 형성하기 위한 제 2 공정 챔버; 및 상기 트랜스퍼 챔버와 연결되며, 상기 텅스텐질화막 상에 텅스텐막을 형성하여 상기 콘택홀을 채우기 위한 제 3 공정 챔버를 구비한다.
상기 제 1 공정챔버는 상기 텅스텐 실리사이드막을 상기 웨이퍼 상에 전면적으로 콘포말하게 형성하는 원자박막증착(Atomic layer deposition, ALD) 장비이다. 상기 제 1 공정챔버는, 불화텅스텐(WF6) 가스를 공급하는 공급 수단; 및 실레인(SiH4) 가스를 공급하는 공급 수단을 구비할 수 있다. 또한 상기 제 1 공정 챔버는 보레인(B2H6) 가스를 공급하는 공급 수단을 더 구비할 수 있다.
상기 콘택 형성 장비는 제 1 공정챔버와 제 2 공정 챔버 사이에, 상기 트랜스퍼 챔버와 연결되며 접착 텅스텐막을 상기 웨이퍼 상에 콘포말하게 전면적으로 형성하기 위한 제 4 공정 챔버를 더 구비할 수 있다. 이때 상기 제 4 공정 챔버는 상기 접착 텅스텐막을 형성하는 원자박막증착(ALD) 장비이다. 상기 제 4 공정 챔버는 보레인(B2H6) 가스를 공급하는 공급 수단; 및 불화텅스텐(WF6) 가스를 공급하는 공급 수단을 구비할 수 있다.
상기 제 2 공정 챔버는 상기 텅스텐질화막을 형성하는 원자박막증착 장비이며, 보레인(B2H6) 가스를 공급하는 공급 수단; 불화텅스텐(WF6) 가스를 공급하는 공급 수단; 및 암모니아(NH3) 가스를 공급하는 공급 수단을 구비할 수 있다.
상기 제 1, 2 및 4 공정 챔버들은 불활성 가스로 퍼지하기 위한 퍼지 수단을 더 구비할 수 있다.
상기 제 3 공정 챔버는 상기 텅스텐막을 형성하는 화학기상증착(Chemical Vapor Deposition, CVD) 장비이다.
상기 세정 챔버는 불화 가스 또는 불활성 가스를 이용하는 건식 세정 장비이다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 층이 다른 층 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다.
<첫번째 방법 실시예>
도 1, 2 및 3a는 본 발명의 첫번째 방법 실시예에 따른 반도체 소자의 콘택 형성 방법을 순차적으로 나타내는 공정 단면도들이다.
도 1을 참조하면, 반도체 기판(1) 상에 소자분리막(미도시)을 형성하여 활성영역(미도시)을 한정한다. 상기 반도체 기판(1)의 활성영역(미도시)에 N+ 또는 P+ 타입의 불순물 이온을 주입하여 불순물 영역(미도시)을 형성한다. 상기 불순물 영역(미도시)이 형성된 상기 반도체 기판(1)의 전면 상에 층간절연막(3)을 적층한다. 상기 층간절연막(3)은 PECVD(Plasma-enhanced chemical vapor deposition), LPCVD(Low-pressure chemical vapor deposition), ALD(Atomic layer deposition), 및 SOG(Spin on glass)를 포함하는 그룹에서 선택되는 적어도 하나의 방법을 이용하여, HSQ(Hydrogen Silsesquioxane), BPSG(Boron Phosphorus Silicate Glss), HDP(High density plasma) 산화막, PETEOS(plasma enhanced tetraethyl orthosilicate), USG(Undoped Silicate Glass), PSG(Phosphorus Silicate Glss), PE-SiH4 및 Al2O3를 포함하는 그룹에서 선택되는 적어도 하나의 물질로 형성될 수 있다. 상기 층간절연막(3)을 패터닝하여 상기 반도체 기판(1)내의 상기 불순물 영역( 미도시)을 노출시키는 콘택홀(5)을 형성한다.
도 2를 참조하면, 상기 콘택홀(5)이 형성된 상기 반도체 기판(1)의 전면 상에 텅스텐실리사이드막(7)을 콘포말하게 적층한다. 이때, 상기 텅스텐실리사이드막(7)은 원자박막증착(Atomic layer deposition, ALD) 방법에 의해 형성된다. 상기 원자박막증착 방법은 다음과 같은 방법으로 수행될 수 있다. 먼저, 보레인(B2H6)가스를 공급하여 상기 층간절연막(3)과 상기 반도체 기판(1)의 표면에 붕소원자들을 1층 증착시킨다. 불활성 가스로 예를 들면 아르곤(Ar)을 공급하여 미반응된 가스 또는 반응후의 가스들을 퍼지(purge)시킨다. 그리고 불화텅스텐(WF6) 가스를 공급하여 상기 증착된 붕소원자들을 텅스텐원자들로 치환시킨다. 아르곤을 공급하여 미반응된 가스 또는 반응후의 가스들을 완전히 퍼지시킨후에 실레인(SiH4) 가스를 공급하여 상기 텅스텐원자들과 실리콘원자들을 반응시켜 텅스텐실리사이드막을 원자크기의 두께로 1층 형성한다. 또한 아르곤을 공급하여 미반응된 가스 또는 반응후의 가스들을 완전히 퍼지시킨다. 이러한 사이클은 반복적으로 수행되어 원하는 두께의 텅스텐 실리사이드막을 완성한다. 상기 공급되는 가스들은 예를 들면 400~600sccm의 유량으로 공급될 수 있으며 상기 공정은 1mTorr~100Torr의 압력에서 600℃ 이하의 온도에서 수행될 수 있다.
또는 상기 원자박막증착 방법은 다음과 같이 수행될 수 있다. 먼저, 실레인 (SiH4)가스를 공급하여 상기 층간절연막(3)과 상기 반도체 기판(1)의 표면에 실리콘 원자를 증착시킨다. 아르곤 가스를 공급하여 퍼지시키고, 불화텅스텐(WF6) 가스를 공급하여 상기 증착된 실리콘 원자와 텅스텐 원자를 반응시켜 텅스텐 실리사이드막을 형성한다. 또한 아르곤 가스를 공급하여 퍼지시킨다. 이러한 사이클은 반복적으로 수행되어 원하는 두께의 텅스텐 실리사이드막을 완성한다. 상기 공급되는 가스들은 예를 들면 400~600sccm의 유량으로 공급될 수 있으며 상기 공정은 1mTorr~100Torr의 압력에서 600℃ 이하의 온도에서 수행될 수 있다.
도 3a를 참조하면, 상기 텅스텐 실리사이드막(7) 상에 텅스텐질화막(11)을 증착한다. 상기 텅스텐 질화막(11)은 원자박막증착 방법으로 형성될 수 있다. 상기 텅스텐 질화막(11) 형성을 위한 상기 원자박막증착 방법은 다음과 같이 수행될 수 있다. 먼저 보레인(B2H6) 가스를 공급하여 상기 텅스텐실리사이드막(7) 표면에 붕소 원자를 증착시킨다. 아르곤 가스를 이용하여 퍼지한 후, 불화텅스텐(WF6) 가스를 공급하여 상기 증착된 붕소 원자들을 텅스텐 원자들로 치환시킨다. 아르곤 가스를 이용하여 퍼지한 후, 암모니아 가스를 공급하여 상기 텅스텐 원자들과 질소 원자들을 반응시켜 텅스텐 질화막(11)을 형성한다. 그 후 아르곤 가스를 공급하여 퍼지한다. 이러한 사이클은 반복적으로 수행되어 원하는 두께의 텅스텐 질화막(11)을 완성한다. 상기 공급되는 가스들은 예를 들면 400~600sccm의 유량으로 공급될 수 있으며 상기 공정은 1mTorr~100Torr의 압력에서 600℃ 이하의 온도에서 수행될 수 있다.
그리고 상기 텅스텐 질화막(11) 상에 텅스텐막(13)을 증착하여 상기 콘택홀(5)을 채운다. 상기 텅스텐막(13)은 화학기상증착 방법으로 형성될 수 있다. 상기 텅스텐막(13)이 텅스텐으로 이루어질 경우, 상기 화학기상증착 방법은 300~400℃의 온도에서 불화텅스텐(WF6) 가스와 실레인(SiH4) 가스를 소스가스로 이용하여 진행될 수 있다.
<두번째 방법 실시예>
도 3b는 본 발명의 두번째 방법 실시예에 따른 반도체 소자의 콘택 형성 방법을 나타내는 공정 단면도이다.
도 3b를 참조하면, 도 2의 상태에서 도3a의 텅스텐 질화막(11)을 형성하기 전에 접착 텅스텐막(9)을 형성하는 것을 특징으로 한다. 상기 접착 텅스텐막(9)은 상기 텅스텐 실리사이드막(7)과 상기 텅스텐 질화막(11)의 사이에 개재되며 두 막의 접착력을 좀 더 개선하는 역할을 한다.
상기 접착 텅스텐막(9)은 원자박막증착방법으로 형성할 수 있다. 상기 접착 텅스텐막(9) 형성을 위한 상기 원자박막증착 방법은 다음과 같이 수행될 수 있다. 먼저, 보레인(B2H6) 가스를 공급하여 상기 텅스텐실리사이드막(7) 상에 붕소 원자를 증착시킨다. 아르곤 가스를 이용하여 퍼지한 후, 불화텅스텐 가스(WF6)를 공급하여 상기 붕소원자들과 텅스텐 원자들을 치환시켜 접착 텅스텐막(9)을 형성한다. 그 후 아르곤 가스를 이용하여 퍼지한다. 이러한 사이클은 반복적으로 수행되어 원하는 두께의 접착 텅스텐막(9)을 완성한다. 상기 공급되는 가스들은 예를 들면 400~600sccm의 유량으로 공급될 수 있으며 상기 공정은 1mTorr~100Torr의 압력에서 600℃ 이하의 온도에서 수행될 수 있다.
그리고 도 3a의 첫번째 방법 실시예와 같이, 동일한 방법으로 텅스텐질화막(11)과 텅스텐막(13)을 형성한다.
<세번째 방법 실시예>
도 4 및 5a는 본 발명의 세번째 방법 실시예에 따른 반도체 소자의 콘택 형성 방법을 순차적으로 나타내는 공정 단면도들이다.
도 4를 참조하면, 도 1과 같은 상태에서 텅스텐막(8a)을 전면적으로 콘포말하게 제 1 두께로 형성한다. 상기 텅스텐막(8a)은 상기 접착 텅스텐막(9)과 동일한 방법으로 형성될 수 있다. 즉, 원자박막증착 방법을 이용하여 형성되며 이는 다음과 같이 수행될 수 있다. 먼저, 보레인(B2H6) 가스를 공급하여 상기 층간절연막(3) 상에 붕소 원자를 증착시킨다. 아르곤 가스를 이용하여 퍼지한 후, 불화텅스텐 가스(WF6)를 공급하여 상기 붕소원자들과 텅스텐 원자들을 치환시켜 텅스텐막(8a)을 형성한다. 그 후 아르곤 가스를 이용하여 퍼지한다. 이러한 사이클은 반복적으로 수행되어 제 1 두께의 텅스텐막(8a)을 완성한다. 상기 공급되는 가스들은 예를 들면 400~600sccm의 유량으로 공급될 수 있으며 상기 공정은 1mTorr~100Torr의 압력에서 600℃ 이하의 온도에서 수행될 수 있다.
도 5a를 참조하면, 상기 텅스텐막(8a)에 대해 열처리 공정을 실시하여 상기 콘택홀(5) 바닥에서 상기 반도체 기판(1)과 접하는 상기 텅스텐막(8a)이 모두 텅스텐 실리사이드막(7)으로 변하게 된다. 상기 열처리 공정은 400~700℃에서 진행된 다.
그리고 텅스텐질화막(11)을 콘포말하게 전면적으로 적층한다. 상기 텅스텐질화막(11)은 첫번째 방법 실시예의 도 3a에서와 같이 동일한 원자박막증착 방법으로 형성될 수 있다. 상기 텅스텐질화막(11) 상에 텅스텐막(13)을 적층하여 상기 콘택홀(5)을 채운다. 상기 텅스텐막(13)도 첫번째 방법 실시예의 도 3a와 같이 동일한 화학기상증착 방법으로 형성될 수 있다.
<네번째 방법 실시예>
도 5b는 본 발명의 네번째 방법 실시예에 따른 반도체 소자의 콘택 형성 방법을 나타내는 공정 단면도이다.
도 5b를 참조하면, 도 5a에서 텅스텐실리사이드막(7)을 형성한 후, 텅스텐 질화막(11)을 형성하기 전에, 상기 텅스텐실리사이드막(7)과 상기 텅스텐질화막(11) 사이의 접착력을 좀 더 향상시키기 위하여, 접착 텅스텐막(9)을 형성한다. 상기 접착텅스텐막(9)은 두번째 방법 실시예와 동일한, 접착텅스텐막(9) 형성을 위한 원자박막증착 방법을 이용하여 형성될 수 있다.
<다섯번째 방법 실시예>
도 6, 7 및 8은 본 발명의 다섯번째 방법 실시예에 따른 반도체 소자의 콘택 형성 방법을 순차적으로 나타내는 공정 단면도들이다.
도 6을 참조하면, 도 1의 상태에서 텅스텐막(8b)을 전면적으로 콘포말하게 제 2의 두께로 형성한다. 상기 제 2 두께는 상기 제 1 두께보다 두꺼운 것을 특징으로 한다. 상기 텅스텐막(8b)은 세번째 방법 실시예의 텅스텐막(8a)과 동일한 원 자박막증착 방법에 의해 형성될 수 있다.
도 7을 참조하면, 열처리 공정을 실시하여 상기 콘택홀(5)의 바닥에서 상기 반도체 기판(1)과 접하는 상기 텅스텐막(8b)의 일부가 텅스텐실리사이드막(7)으로 변하게 된다. 열처리 공정은 400~700℃의 온도에서 진행되며, 공정시간은 조절될 수 있다. 이러한 공정에서는 네번째 방법 실시예에서와 같이 접착텅스텐막을 추가로 증착하지 않아도 상기 텅스텐막(8b)의 노출된 표면이 상기 접착텅스텐막과 같이 모두 텅스텐막으로 이루어지므로 후속의 텅스텐질화막(11)이 잘 적층될 수 있다. 도 8을 참조하면, 텅스텐질화막(11)과 텅스텐막(13)이 전면적으로 콘포말하게 적층되어 상기 콘택홀(5)을 채울 수 있다. 이때 상기 텅스텐질화막(11)과 상기 텅스텐막(13)은 첫번째 방법 실시예와 동일한 방법으로 형성될 수 있다.
<장비 실시예>
도 9는 본 발명의 일 장비 실시예에 따른 콘택 형성 장비를 개략적으로 나타낸다.
도 9를 참조하면, 본 발명에 따른 콘택형성장비는 다음과 같은 클러스터(Cluster) 시스템 구조를 갖는다. 즉, 가운데 웨이퍼를 이송하는 로봇암(110)이 구비된 트랜스퍼 챔버(Transfer chamber, 100)가 가운데 위치하며, 상기 트랜스퍼 챔버(100)의 일측에는 콘택홀이 형성된 웨이퍼 또는 콘택플러그가 형성된 웨이퍼가 로딩되는 로드락 챔버(Loadlock chamber, 101)이 위치한다. 상기 트랜스퍼 챔버(100)와 연결되며, 콘택홀이 형성된 웨이퍼를 세정하기 위한 세정 챔버(Cleaning chamber, 102)가 상기 로드락 챔버(101)의 일측에 위치한다. 상기 트랜스퍼 챔버(100)와 연결되며, 세정된 웨이퍼에 형성된 콘택홀의 적어도 바닥을 덮는 텅스텐실리사이드막을 형성하기 위한 제 1 공정 챔버(103)이 상기 세정 챔버(102)의 일측에 위치한다. 상기 트랜스퍼 챔버(100)와 연결되며 접착 텅스텐막을 상기 웨이퍼 상에 콘포말하게 전면적으로 형성하기 위한 제 4 공정 챔버(104)가 상기 제 1 공정 챔버(103)의 일측에 위치할 수 있다. 상기 트랜스퍼 챔버(100)와 연결되며, 상기 웨이퍼 상에 텅스텐질화막을 형성하기 위한 제 2 공정 챔버(105)가 상기 제 4 공정 챔버의 일측에 위치할 수 있다. 그리고 상기 트랜스퍼 챔버(100)와 연결되며, 상기 텅스텐질화막 상에 텅스텐막을 형성하여 상기 콘택홀을 채우기 위한 제 3 공정 챔버(106)이 상기 제 2 공정 챔버(105)와 상기 로드락 챔버(101) 사이에 위치할 수 있다.
상기 세정 챔버(102)에서는 층간절연막을 관통하여 반도체 기판을 노출시키는 콘택홀을 구비하는 웨이퍼에 대해 불화 가스 또는 불활성 가스를 이용하는 건식 세정이 진행되어 상기 콘택홀 바닥의 부산물들을 제거한다. 이때 상기 불화가스로는 NF3등을 사용할 수 있으며 상기 불활성 가스로는 아르곤 가스를 사용할 수 있다.
상기 제 1 공정 챔버(103) 안에서 상기 텅스텐 실리사이드막은 첫번째 방법 실시예의 도 2와 같이 원자박막증착 방법으로 형성될 수 있다.
상기 제 4 공정 챔버(104) 안에서 상기 접착 텅스텐막은 두번째 방법 실시예의 도 3b에서와 같이 원자박막증착 방법으로 형성될 수 있다.
상기 제 2 공정챔버(105) 안에서 상기 텅스텐질화막은 첫번째 방법 실시예의 도 3a에서와 같이 원자박막증착 방법으로 형성될 수 있다.
상기 제 3 공정챔버(106) 안에서 상기 텅스텐막은 첫번째 방법 실시예의 도 3a에서와 같이 화학기상증착 방법으로 형성될 수 있다.
다음은 첫번째 방법 실시예를 예로 들어 상기 콘택 형성 장비의 동작 순서를 설명하면 다음과 같다.
도 1 및 9를 참조하면, 층간절연막(3)을 관통하여 반도체 기판(1)을 노출시키는 콘택홀(5)을 구비하는 웨이퍼가 로드락 챔버(101) 안으로 이송된다. 트랜스퍼 챔버(100) 안의 로봇암(110)은 상기 로드락 챔버(101)안의 웨이퍼를 세정 챔버(102)안으로 이송한다. 여기서 상기 콘택홀(5) 내의 부산물등을 세정한다.
도 2 및 9를 참조하면, 세정이 완료된 웨이퍼는 상기 로봇암(110)에 의해 제 1 공정챔버(103)로 이송된다. 여기서 텅스텐실리사이드막(7)이 첫번째 방법 실시예와 같이 원자박막증착 방법에 의해 형성된다.
도 3a 및 도 9를 참조하면, 상기 텅스텐실리사이드막(7)의 형성이 완료된 웨이퍼는 상기 로봇암(110)에 의해 제 2 공정챔버(105)로 이송된다. 여기서 텅스텐질화막(11)이 첫번째 방법 실시예와 같이 원자박막증착 방법에 의해 형성된다. 상기 텅스텐질화막(11)의 형성이 완료된 웨이퍼는 상기 로봇암(110)에 의해 제 3 공정챔버(106)로 이송되고 여기서 텅스텐막(13)이 첫번째 방법 실시예와 같이 화학기상증착 방법에 의해 형성된다. 텅스텐막(13)의 형성이 완료된 웨이퍼는 상기 로봇암(110)에 의해 로드락 챔버(101)로 이송되고, 밖으로 이송된다.
상기 텅스텐 콘택 형성 장비에서 알 수 있듯이 각각의 공정 챔버들이 필요로 하는 소스가스 및 공정 조건이 유사하여 하나의 클러스터 시스템의 구조를 구현할 수 있다. 따라서 종래의 티타늄실리사이드막 또는 티타늄질화막을 형성할 때처럼 다른 장비로 이송하지 않아도 되며, 하나의 장비 내에서 텅스텐 콘택의 형성이 가능하여 공정을 단순화할 수 있다.
따라서, 본 발명에 따른 텅스텐 콘택 형성 방법 및 텅스텐 콘택 형성 장비에 따르면 신뢰성 있는 텅스텐 콘택을 형성할 수 있으며 공정을 단순화할 수 있다.

Claims (26)

  1. 층간절연막을 관통하여 반도체 기판을 노출시키는 콘택홀을 형성하는 단계;
    적어도 상기 콘택홀의 바닥을 덮는 텅스텐실리사이드막을 형성하는 단계;
    상기 텅스텐 실리사이드막이 형성된 상기 반도체 기판의 전면 상에 접착 텅스텐막을 콘포말하게 전면적으로 형성하는 단계;
    원자박막증착 방법을 이용하여 텅스텐질화막을 전면적으로 콘포말하게 형성하는 단계; 및
    상기 텅스텐질화막 상에 텅스텐막을 형성하여 상기 콘택홀을 채우는 단계를 구비하되,
    상기 텅스텐 실리사이드막을 형성하는 단계는 적어도 원자박막증착(Atomic layer deposition, ALD) 방법을 이용하는 것을 특징으로 하는 콘택 형성 방법.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 텅스텐 실리사이드막은 전면적으로 콘포말하게 형성되며,
    상기 텅스텐 실리사이드막을 형성하기 위한 상기 원자박막증착 방법은,
    보레인(B2H6) 가스를 공급하는 단계;
    불화텅스텐(WF6) 가스를 공급하는 단계; 및
    실레인(SiH4) 가스를 공급하는 단계를 반복적으로 수행하여 진행되는 것을 특징으로 하는 콘택 형성 방법.
  4. 제 1 항에 있어서,
    상기 텅스텐 실리사이드막은 전면적으로 콘포말하게 형성되며,
    상기 텅스텐 실리사이드막을 형성하기 위한 상기 원자박막증착 방법은,
    실레인(SiH4) 가스를 공급하는 단계; 및
    불화텅스텐(WF6) 가스를 공급하는 단계를 반복적으로 수행하여 진행되는 것을 특징으로 하는 콘택 형성 방법.
  5. 제 1 항에 있어서,
    상기 텅스텐 실리사이드막의 형성을 위한 상기 원자박막증착 방법은 600℃ 이하의 온도에서 진행되는 것을 특징으로 하는 콘택 형성 방법.
  6. 제 1 항에 있어서,
    상기 텅스텐 실리사이드막을 형성하는 단계는,
    상기 콘택홀이 형성된 상기 반도체 기판의 전면 상에, 원자박막증착 방법을 이용하여 텅스텐막을 전면적으로 콘포말하게 적층하는 단계; 및
    열처리 공정을 진행하는 단계를 구비하되,
    상기 콘택홀 바닥에 위치하는 상기 텅스텐막이 모두 텅스텐실리사이드막으로 변하는 것을 특징으로 하는 콘택 형성 방법.
  7. 제 1 항에 있어서,
    상기 텅스텐 실리사이드막을 형성하는 단계는,
    상기 콘택홀이 형성된 상기 반도체 기판의 전면 상에, 원자박막증착 방법을 이용하여 텅스텐막을 전면적으로 콘포말하게 적층하는 단계; 및
    열처리 공정을 진행하는 단계를 구비하되,
    상기 콘택홀 바닥과 접하는 상기 텅스텐막의 일부만이 텅스텐 실리사이드막으로 변하고, 상기 텅스텐 실리사이드막 상에 변하지 않은 상기 텅스텐막이 남는 것을 특징으로 하는 콘택 형성 방법.
  8. 제 6 또는 제 7 항에 있어서,
    상기 열처리 공정은 400~700℃에서 진행되는 것을 특징으로 하는 콘택 형성 방법.
  9. 삭제
  10. 제 1 항에 있어서,
    상기 접착 텅스텐막은 원자박막증착(ALD) 방법으로 형성되는 것을 특징으로 하는 콘택 형성 방법.
  11. 제 10 항에 있어서,
    상기 접착 텅스텐막의 형성을 위한 상기 원자박막증착 방법은,
    보레인(B2H6) 가스를 공급하는 단계; 및
    불화텅스텐(WF6) 가스를 공급하는 단계를 반복적으로 진행하여 수행되는 것을 특징으로 하는 콘택 형성 방법.
  12. 삭제
  13. 제 1 항에 있어서,
    상기 텅스텐질화막 형성을 위한 상기 원자박막증착 방법은
    보레인(B2H6) 가스를 공급하는 단계;
    불화텅스텐(WF6) 가스를 공급하는 단계; 및
    암모니아(NH3) 가스를 공급하는 단계를 반복적으로 진행하여 수행되는 것을 특징으로 하는 콘택 형성 방법.
  14. 제 3, 4, 11 및 13 항 중에 어느 하나의 항에 있어서,
    각각의 가스를 공급하는 단계 후에 불활성 가스로 퍼지하는 단계를 각각 구비하는 것을 특징으로 하는 콘택 형성 방법.
  15. 제 1 항에 있어서,
    상기 텅스텐막은 화학기상증착(Chemical Vapor Deposition, CVD) 방법으로 형성되는 것을 특징으로 하는 콘택 형성 방법.
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
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US11/671,779 US20070128866A1 (en) 2003-08-19 2007-02-06 Apparatus for fabricating tungsten contacts with tungsten nitride barrier layers in semiconductor devices

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100709467B1 (ko) 2005-04-11 2007-04-18 주식회사 하이닉스반도체 반도체 소자의 제조방법
KR101001151B1 (ko) 2008-07-23 2010-12-15 주식회사 하이닉스반도체 반도체 소자 및 비휘발성 메모리 소자의 제조방법
US8278207B2 (en) 2009-01-16 2012-10-02 Samsung Electronics Co., Ltd. Methods of manufacturing semiconductor devices

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100604089B1 (ko) * 2004-12-31 2006-07-24 주식회사 아이피에스 Ｉｎ-ｓｉｔｕ 박막증착방법
KR100705488B1 (ko) * 2005-03-09 2007-04-11 (주)대 유 체와부돌출과 방지제 및 그의 사용 방법
US9202758B1 (en) * 2005-04-19 2015-12-01 Globalfoundries Inc. Method for manufacturing a contact for a semiconductor component and related structure
US20070066060A1 (en) * 2005-09-19 2007-03-22 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices and fabrication methods thereof
KR100780689B1 (ko) * 2005-09-30 2007-11-30 주식회사 하이닉스반도체 반도체 소자의 제조방법
JP4287421B2 (ja) * 2005-10-13 2009-07-01 株式会社ルネサステクノロジ 半導体装置の製造方法
KR100665230B1 (ko) 2005-10-24 2007-01-09 삼성전자주식회사 반도체 메모리 소자 및 그 제조 방법
JP2007311540A (ja) * 2006-05-18 2007-11-29 Renesas Technology Corp 半導体装置の製造方法
US7416989B1 (en) 2006-06-30 2008-08-26 Novellus Systems, Inc. Adsorption based material removal process
US7977249B1 (en) 2007-03-07 2011-07-12 Novellus Systems, Inc. Methods for removing silicon nitride and other materials during fabrication of contacts
KR100890047B1 (ko) * 2007-06-28 2009-03-25 주식회사 하이닉스반도체 반도체소자의 배선 형성방법
KR101225642B1 (ko) * 2007-11-15 2013-01-24 삼성전자주식회사 Ｈ2 원격 플라즈마 처리를 이용한 반도체 소자의 콘택플러그 형성방법
US8187486B1 (en) 2007-12-13 2012-05-29 Novellus Systems, Inc. Modulating etch selectivity and etch rate of silicon nitride thin films
KR20090070517A (ko) * 2007-12-27 2009-07-01 주식회사 동부하이텍 텅스텐 플러그 형성 방법
US7981763B1 (en) 2008-08-15 2011-07-19 Novellus Systems, Inc. Atomic layer removal for high aspect ratio gapfill
US8058179B1 (en) 2008-12-23 2011-11-15 Novellus Systems, Inc. Atomic layer removal process with higher etch amount
KR101635085B1 (ko) * 2009-11-18 2016-07-01 주식회사 원익아이피에스 박막증착장치
US8865594B2 (en) * 2011-03-10 2014-10-21 Applied Materials, Inc. Formation of liner and barrier for tungsten as gate electrode and as contact plug to reduce resistance and enhance device performance
US8461043B2 (en) 2011-04-11 2013-06-11 Micron Technology, Inc. Barrier layer for integrated circuit contacts
US9093266B2 (en) * 2011-04-11 2015-07-28 Micron Technology, Inc. Forming high aspect ratio isolation structures
US8641828B2 (en) 2011-07-13 2014-02-04 United Microelectronics Corp. Cleaning method of semiconductor manufacturing process
US9431268B2 (en) 2015-01-05 2016-08-30 Lam Research Corporation Isotropic atomic layer etch for silicon and germanium oxides
US9425041B2 (en) 2015-01-06 2016-08-23 Lam Research Corporation Isotropic atomic layer etch for silicon oxides using no activation
US10199267B2 (en) * 2017-06-30 2019-02-05 Lam Research Corporation Tungsten nitride barrier layer deposition
WO2019226341A1 (en) 2018-05-25 2019-11-28 Lam Research Corporation Thermal atomic layer etch with rapid temperature cycling
US11637022B2 (en) 2018-07-09 2023-04-25 Lam Research Corporation Electron excitation atomic layer etch
CN114242688A (zh) * 2020-09-09 2022-03-25 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN113690178A (zh) * 2021-08-23 2021-11-23 长江先进存储产业创新中心有限责任公司 金属导电结构的制造方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4699805A (en) * 1986-07-03 1987-10-13 Motorola Inc. Process and apparatus for the low pressure chemical vapor deposition of thin films
KR100261017B1 (ko) * 1997-08-19 2000-08-01 윤종용 반도체 장치의 금속 배선층을 형성하는 방법
KR100274603B1 (ko) 1997-10-01 2001-01-15 윤종용 반도체장치의제조방법및그의제조장치
KR19990059074A (ko) 1997-12-30 1999-07-26 김영환 반도체 소자의 금속 배선 형성 방법
JP2000040673A (ja) 1998-07-24 2000-02-08 Toshiba Corp 半導体装置及びその製造方法
JP3528665B2 (ja) * 1998-10-20 2004-05-17 セイコーエプソン株式会社 半導体装置の製造方法
KR100548596B1 (ko) 1999-03-30 2006-02-02 주식회사 하이닉스반도체 반도체장치의 제조방법
KR100289739B1 (ko) * 1999-04-21 2001-05-15 윤종용 전기 도금 방법을 이용한 샐프얼라인 스택 커패시터의 제조방법
US6524952B1 (en) * 1999-06-25 2003-02-25 Applied Materials, Inc. Method of forming a titanium silicide layer on a substrate
US6924226B2 (en) * 1999-10-02 2005-08-02 Uri Cohen Methods for making multiple seed layers for metallic interconnects
US6207558B1 (en) * 1999-10-21 2001-03-27 Applied Materials, Inc. Barrier applications for aluminum planarization
KR100688481B1 (ko) 2000-10-26 2007-03-08 삼성전자주식회사 텅스텐 실리사이드층 형성 방법
US6811651B2 (en) * 2001-06-22 2004-11-02 Tokyo Electron Limited Gas temperature control for a plasma process
KR100425581B1 (ko) 2001-09-13 2004-04-03 한국전자통신연구원 선택적 질화 방식을 이용하여, 홀에 잘 매립된 금속배선층을 갖는 반도체 소자 및 그 제조방법
US6998014B2 (en) * 2002-01-26 2006-02-14 Applied Materials, Inc. Apparatus and method for plasma assisted deposition
WO2004113585A2 (en) * 2003-06-18 2004-12-29 Applied Materials, Inc. Atomic layer deposition of barrier materials

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100709467B1 (ko) 2005-04-11 2007-04-18 주식회사 하이닉스반도체 반도체 소자의 제조방법
KR101001151B1 (ko) 2008-07-23 2010-12-15 주식회사 하이닉스반도체 반도체 소자 및 비휘발성 메모리 소자의 제조방법
US8278207B2 (en) 2009-01-16 2012-10-02 Samsung Electronics Co., Ltd. Methods of manufacturing semiconductor devices
US8969196B2 (en) 2009-01-16 2015-03-03 Samsung Electronics Co., Ltd. Semiconductor devices and methods of manufacturing the same

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