KR100780689B1 - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은, 하부구조물이 구비된 반도체기판의 결과물 상에 베리어용 금속막을 형성하는 단계와, 상기 베리어용 금속막 상에 배선용 금속막을 형성하는 단계와, 상기 배선용 금속막과 베리어용 금속막을 식각하여 배선을 형성하는 단계를 포함하는 반도체 소자의 제조방법에 있어서, 상기 배선용 금속막을 형성하는 단계는, 상기 베리어용 금속막 상에 씨드막으로서 제1금속막을 형성하는 제1단계와, 상기 제1금속막 상에 벌크막으로서 제2금속막을 형성하는 제2단계, 및 상기 제2금속막 형성시 그 표면으로부터 돌출되도록 형성된 결정들을 상기 제2단계에서 사용한 소오스 가스, NF3 가스, ClF3 가스 및 F2 가스 중 어느 하나를 사용해서 선택적으로 식각하여 상기 제2금속막의 표면을 평탄화시키는 제3단계를 포함하는 것을 특징으로 한다.

Description

반도체 소자의 제조방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
도 2는 종래 기술의 문제점을 설명하기 위한 반도체 소자의 단면사진.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
도 4는 본 발명의 실시예에 따른 반도체 소자의 단면사진.
도 5는 본 발명의 공정순서를 설명하기 위한 도면.
도 6a 및 도 6b는 본 발명의 다른 실시예에 따른 반도체 소자의 단면사진 및 평면사진.
<도면의 주요부분에 대한 부호의 설명>
300 : 반도체기판 301 : 소자분리막
302 : 게이트 303 : 게이트 스페이서
304a : 소오스영역 304b : 드레인영역
305 : 제1층간절연막 306a, 306b : 랜딩플러그
307 : 제2층간절연막 308 : Ti막
309 : TiN막 310a : 제1텅스텐막
310b : 제2텅스텐막 310, 310', 310" : 텅스텐막
H : 비트라인용 콘택홀
본 발명은 반도체 소자의 제조방법에 관한 것으로서, 보다 상세하게는, 텅스텐과 같은 금속 재질의 배선 형성시 금속막의 표면 거칠기(roughness) 상태를 개선할 수 있는 방법에 관한 것이다.
주지된 바와 같이, 디램(DRAM)과 같은 반도체 소자에서의 비트라인(Bit line)은 셀지역의 접합영역과 콘택되도록 형성되어, 채널을 통해 캐패시터에 전하가 저장되도록 전류를 접합영역에 공급하거나, 캐패시터에 저장된 전하가 데이터화 될 수 있도록 캐패시터간 전하량 차이를 증폭소자(sense amplifier)에 전달하는 역할을 한다.
상기 비트라인의 재료로서는 종래에는 일반적으로 전도성을 갖도록 도핑된 폴리실리콘막(Poly-Si)과 텅스텐실리사이드막(WSi2)의 적층막을 사용하였으나, 상기 적층막이 배선의 저저항 구현에 한계가 있기 때문에, 최근에는 상기 적층막 보다 면저항이 낮은 텅스텐(W)을 비트라인 재료로 적용하고 있다. 텅스텐을 비트라인으로 적용하면, 기존의 폴리실리콘막과 텅스텐실리사이드막의 적층막 보다 콘택 저항을 낮출 수 있어서 반도체 소자의 동작 속도를 개선할 수 있다.
한편, 상기 텅스텐은 앞서 설명한 바와 같이 비트라인 재료로 사용될 뿐만 아니라, 알루미늄 보다 매립특성이 매우 우수하기 때문에, 캐패시터 형성 이후 금속 배선 공정에서의 콘택플러그 물질, 즉 하부 금속배선과 상부 금속배선을 전기적으로 연결시키는 금속 배선용 콘택플러그 물질로서도 사용된다.
이하에서는 도 1a 및 도 1b를 참조하여 텅스텐을 적용한 비트라인 형성 공정을 포함하는 종래의 반도체 소자의 제조방법을 설명하도록 한다.
도 1a를 참조하면, 트렌치형의 소자분리막(101)이 구비되고, 게이트(102)와 게이트 스페이서(103)가 형성됨과 아울러, 상기 게이트 스페이서(103)를 포함한 게이트(102) 사이의 기판(100) 상에 게이트(102) 높이의 랜딩플러그(106a, 106b) 및 제1층간절연막(105)이 형성된 반도체기판(100)을 마련한다.
미설명된 도면부호 104a는 소오스영역을, 그리고 104b는 드레인영역을 각각 나타낸다.
도 1b를 참조하면, 상기 기판 결과물 상에 제2층간절연막(107)을 형성한 후, 상기 제2층간절연막(107)을 식각하여 드레인영역(104b) 상에 형성된 랜딩플러그(106b)를 선택적으로 노출시키는 비트라인용 콘택홀(H)을 형성한다.
그런 다음, 상기 콘택홀(H)을 포함한 결과물 전면 상에 일정한 두께로 오옴성 접촉(ohmic contact)을 위한 Ti막(108)을 형성하고, 이어서, 상기 Ti막(108) 상에 베리어용 TiN막(109)을 형성한다. 계속해서, 상기 베리어용 TiN막(109) 상에 콘택홀(H)을 매립하도록 비트라인용 텅스텐막(110)을 화학 기상 증착(Chemical vaporization deposition : CVD) 방식으로 증착한다. 여기서, 상기 텅스텐막의 화학 기상 증착은 일반적으로 SiH4와 같은 반응가스와 WF6와 같은 소오스가스를 사용 하여 씨드막(seed layer)(110a)을 형성한 후, 상기 씨드막(110a) 상에 H2와 같은 반응가스와 WF6와 같은 소오스가스를 사용하여 벌크막(bulk layer)(110b)을 형성하는 방식으로 진행한다. 상기 씨드막(110a)은 H2에 의한 TiN막(109)의 열화를 방지하는 보호막 역할도 수행한다.
다음으로, 도시하지는 않았지만, 공지의 포토 및 식각공정을 따라, 상기 텅스텐막(110), 베리어용 TiN막(109) 및 Ti막(108)을 차례로 식각하여 드레인영역(104b) 상에 형성된 랜딩플러그(106b)들과 콘택되는 수 개의 비트라인들을 형성한다. 그런 후, 공지의 후속 공정을 차례로 수행하여 반도체 소자를 제조한다.
그러나, 전술한 종래 기술에서는, 도 2에 도시된 바와 같이, 화학 기상 증착 방식으로 증착한 텅스텐막(110)의 표면 거칠기(roughness) 상태가 불량하여 후속 공정인 포토 및 식각공정에서 난반사가 많아 미세하고 균일한 텅스텐 배선을 구현하기가 용이하지 않다는 문제점이 있다.
자세하게, 통상 전술한 종래의 화학 기상 증착 방식에 따른 텅스텐막은 BCC(Body centered cubic) 구조로서 (110) 방향을 주결정 방향으로 형성되지만, 텅스텐막 하부에 존재하는 TiN막과 같은 다결정막의 영향으로 (111), (100), (211), (123) 및 (144)와 같은 부수적인 방향을 갖는 결정면들이 표면에 분포하게 되어 다결정성 막으로 형성된다. 이에 따라, 증착되는 텅스텐막의 표면 거칠기 상태가 불량해지고 포토 및 식각공정에서 조사되는 빛이 난반사하여 미세 폭의 배선을 구현하기가 어렵게 된다. 최근 반도체 소자의 고집적화로 배선의 폭이 점차 감소하고 있는 추세에서 상기 텅스텐막의 표면 불량 문제는 더욱 증대되고 있다.
한편, 텅스텐막을 화학 기상 증착(CVD) 방식이 아닌 물리 기상 증착(Physical vaporization deposition : PVD) 방식으로 형성하는 경우, 증착되는 텅스텐막의 표면 상태는 어느 정도 개선할 수는 있지만, 상기 물리 기상 증착 방식에 따른 텅스텐막은 화학 기상 증착 방식에 따른 텅스텐막에 비해 단차 피복성(step coverage)이 좋지 않아 고집적 소자에서 종횡비(aspect ratio)가 큰 미세 콘택홀을 매립하기 어렵다는 문제가 있다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 단차 피복성이 우수한 화학 기상 증착 방식으로 배선용 텅스텐막을 증착함에 있어서 증착되는 텅스텐막의 표면 거칠기 상태를 개선할 수 있는 방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은, 하부구조물이 구비된 반도체기판의 결과물 상에 베리어용 금속막을 형성하는 단계; 상기 베리어용 금속막 상에 배선용 금속막을 형성하는 단계; 및 상기 배선용 금속막과 베리어용 금속막을 식각하여 배선을 형성하는 단계를 포함하는 반도체 소자의 제조방법에 있어서, 상기 배선용 금속막을 형성하는 단계는, 상기 베리어용 금속막 상에 씨드막으로서 제1금속막을 형성하는 제1단계와, 상기 제1금속막 상에 벌크막으로서 제2금속막을 형성하는 제2단계, 및 상기 제2금속막 형성시 그 표면으로부터 돌출되도록 형성된 결정들을 상기 제2단계에서 사용한 소오스 가스, NF3 가스, ClF3 가스 및 F2 가스 중 어느 하나를 사용해서 선택적으로 식각하여 상기 제2금속막의 표면을 평탄화시키는 제3단계를 포함하는 것을 특징으로 한다.
여기서, 상기 배선용 금속막은 제1단계와 제2단계 및 제3단계를 순차적으로 수행하여 형성하거나, 상기 제1단계를 수행한 후, 제2단계와 제3단계를 교번적으로 반복 수행하여 형성하거나, 또는 상기 제1단계와 제2단계를 교번적으로 반복 수행한 후, 제3단계를 수행하여 형성하는 것을 특징으로 한다.
상기 배선용 금속막이 텅스텐막인 경우, 상기 제1단계는 반응가스로서 SiH4 또는 Si2H6을 사용한다.
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(실시예)
이하에서는, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명한다.
도 3a 내지 도 3e는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 3a를 참조하면, 트렌치형의 소자분리막(301)이 구비된 반도체기판(300)을 마련한 후, 상기 기판(300) 상에 게이트(302) 및 게이트 스페이서(303)를 형성하고, 계속해서, 상기 게이트 스페이서(303)를 포함한 게이트(302) 사이의 기판(300) 내에 소오스영역(304a)과 드레인영역(304b)를 포함하는 접합영역을 형성한다.
그런 다음, 상기 결과물을 덮도록 게이트(302) 높이로 제1층간절연막(305)을 형성하고, 상기 제1층간절연막(305) 부분을 선택적으로 식각하여 접합영역과 콘택되는 게이트(302) 높이의 랜딩플러그(306a, 306b)들을 형성한다.
도 3b를 참조하면, 상기 기판 결과물 상에 제2층간절연막(307)을 형성한 후, 상기 제2층간절연막(307)을 식각하여 드레인영역(304b) 상에 형성된 랜딩플러그(306b)를 선택적으로 노출시키는 비트라인용 콘택홀(H)을 형성한다.
다음으로, 상기 콘택홀(H)을 포함한 결과물 전면 상에 일정한 두께로 오옴성 접촉을 위한 Ti막(308)을 형성하고, 이어서, 상기 Ti막(308) 상에 베리어용 TiN막(309)을 형성한다.
도 3c를 참조하면, 상기 베리어용 TiN막(309)이 형성된 기판 결과물을 화학 기상 증착을 위한 챔버 내에 위치시키고 상기 챔버 내에 제1반응가스인 SiH4 또는 Si2H6 가스를 주입(on/off)하여 TiN막(309) 표면 상에 SiHx 핵을 형성한다. 이어서, 상기 챔버 내에 텅스텐의 소오스가스인 WF6 가스를 주입(on/off)하여, WF6와 SiHx 핵을 반응시켜 상기 TiN막(309) 상에 10nm 이하의 두께를 갖는 씨드(seed) 텅스텐막으로서 제1텅스텐막(310a)을 형성한다. 한편, 상기 WF6 가스의 주입시에는 운반가스로서 비활성 기체인 Ar 가스를 함께 주입한다.
여기서, 상기 SiH4 또는 Si2H6의 환원 반응에 의한 제1텅스텐막(310a) 형성 단계는 280∼350℃ 온도 및 1 torr 이하의 압력에서, 반응가스와 소오스가스의 유량비(SiH4/WF6)가 1 이하가 되도록 제어하면서 수행하는데, 비정질 또는 결정 입자 가 작고 비저항이 낮은 알파상의 텅스텐 입자를 형성하기 위해서는 낮은 온도에서 수행함이 바람직하다.
또한, 상기 제1텅스텐막(310a)의 형성 두께는 제1반응가스 및 소오스가스의 주입 시간에 의해 조절 가능하며, 필요에 따라, 상기 제1반응가스 주입공정(on/off)과 소오스가스 주입공정(on/off)을 반복 수행하여 그 두께를 두껍게 할 수도 있다. 상기 제1반응가스로서 SiH4를 이용하는 경우 제1텅스텐막(310a) 형성 공정의 반응식은 아래의 반응식(1)과 같다.
반응식(1) : WF6 + 2SiH4 → W(s) + 2SiHF3(g) + 3H2(g) (씨드막 형성)
한편, 상기 반응가스로서 SiH4를 사용하는 경우 250℃ 이상의 온도에서 제1텅스텐막(310a)의 증착이 가능하나, Si2H6을 사용하는 경우에는 150℃ 정도의 온도에서도 제1텅스텐막(310a)의 증착이 가능하다. 그러므로, 상기 Si2H6를 반응가스로 사용하는 경우 제1텅스텐막(310a)을 비정질로 형성하기 더욱 용이하고, 제1텅스텐막(310a) 상에 형성될 제2텅스텐막(310b)의 입자 크기를 최소화하기에 용이하다.
도 3d를 참조하면, 상기 제1텅스텐막(310a)이 형성된 기판 결과물에 대하여 제2반응가스인 H2 가스 주입공정(on/off)과 텅스텐의 소오스가스인 WF6 가스 주입공정(on/off)을 교번적으로 반복 수행하여 상기 제1텅스텐막(310a) 상에 비트라인용 콘택홀(H)을 매립하도록 벌크(bulk) 텅스텐막으로서 제2텅스텐막(310b)을 형성한다. 그리고, 상기 WF6 가스 주입공정시에는 제1텅스텐막(310a)의 경우와 마찬가지로 운반가스로서 Ar 가스를 함께 흘려준다.
여기서, 상기 H2와 WF6의 반응에 의해 형성되는 제2텅스텐막(310b)은 BCC 구 조로서 (110)의 주결정면을 가지지만 (111)과 (100)와 같은 다양한 부결정면을 포함하기 때문에, 그 표면의 거칠기 상태가 좋지 못하다. 아래의 반응식(2)는 상기 제2텅스텐막(310b)의 형성 공정을 나타낸다.
반응식(2) : WF6 + 3H2 → W(s) + 6HF2(g) (벌크막 형성)
도 3e를 참조하면, 상기 기판 결과물에 대하여 WF6 가스 및 운반가스인 Ar 가스 주입공정(on/off)을 수행하여 상기 제2텅스텐막(310b)의 돌출된 부결정면을 선택적으로 식각하여, 제2텅스텐막(310b)의 표면을 평탄화시킨다.
그런 다음, 도시하지는 않았지만, 공지의 포토 및 식각공정을 따라, 상기 텅스텐막(310), 베리어용 TiN막(309) 및 Ti막(308)을 차례로 식각하여 드레인영역(304b) 상에 형성된 랜딩플러그(306b)들과 콘택되는 수 개의 비트라인들을 형성한다. 그런 후, 공지의 후속 공정을 차례로 수행하여 본 발명의 반도체 소자를 제조한다.
상기 본 발명의 선택적 식각(selective etching) 공정은 아래의 반응식(3)과 같으며, 이하에서는 상기 선택적 식각의 원리에 대해 좀더 자세하게 설명하도록 한다.
반응식(3) : W + WF5*(또는 WF4* 또는 F* 또는 F2*) → WF6*(g) + WF4*(g)
(선택적 식각)
상기 선택적 식각은 결정면의 종류에 따라 흡착 계수 및 흡착된 물질의 분해능이 다르고, 이에 따라 결정방향에 따라 식각되는 속도도 달라진다는 원리를 이용한다. 즉, 하부 결정의 결정방향에 따라 흡착되는 반응물의 양이 다르고, 흡착된 반응물에 공급하는 활성화 에너지의 크기가 다르기 때문에, 결정방향에 따라 흡착된 반응물이 하부 결정으로부터 자유 전자를 제공받아 식각을 일으킬 수 있는 여기체가 될 확률이 달라진다.
실례로, FCC(Face centered cubic)의 경우 (111), (100), (110) 순서로 결정면의 안정도가 감소하여 (111) 결정면 상에 흡착된 반응물이 (110) 결정면 상에 흡착된 반응물에 비해 상대적으로 여기체가 될 가능성이 높다. 그러므로, 상기 반응식(3)과 같은 식각이 수행되는 경우 표면 상에 존재하는 (111), (100), (110) 면들 중에서 (110) 방향을 갖는 결정면이 가장 빠르게 식각된다. 반면, BCC의 경우에는 (110), (100), (111) 결정면 순으로 그 안정도가 감소하여, (110) 방향을 갖는 결정면이 그 밖의 방향을 갖는 결정면에 비하여 낮은 식각 선택비를 갖게 되어, 선택적 식각이 진행될수록 (111), (100) 등의 돌출된 부방향면들은 식각되고, (110) 방향의 주방향 결정면의 비율이 증가하게 된다.
본 발명에서 형성시킨 제2텅스텐막(310b)은 BCC 구조로서, 주방향면인 (110) 방향 결정면이 (111), (100) 등과 같은 돌출된 부방향면들에 비해 식각 안정도가 높기 때문에, 상기 반응식(3)과 같은 선택적 식각은 부향항면들 상에서 주로 발생하게 된다. 즉, 상기 선택적 식각시 (111), (100) 면과 같은 부방향면 상에 흡착된 WF6가 주방향면인 (110) 결정면 상에 흡착된 WF6에 비해 쉽게 해리되어 상기 부방향면 상에 WF5*, WF4*, F* 또는 F2*와 같은 여기체가 많이 존재하게 되는데, 상기 여기체 중에서 F*와 F2*는 하부의 텅스텐과 결합하여 WF4의 형태로 승화되므로, (111) 및 (100) 면을 갖는 결정에 대한 선택적 식각이 이루어진다. 상기 여기체 중 에서 WF5*와 WF4*는 20℃ 이상의 온도에서 승화되어 기판에서부터 떨어져 나간다. 이와 같이, 본 발명에서는 선택적 식각의 원리를 이용해서 흡착된 반응물을 여기체로 쉽게 분해할 수 있는 반응성 높은 결정면들을 선택적으로 제거함으로써, 주결정 방향인 (110) 방향 결정의 비율을 높여 제2텅스텐막(310b)의 표면 거칠기 상태를 양호하게 할 수 있다.
또한, 상기 선택적 식각 공정의 식각 속도는 기판의 온도 및 식각 기체인 WF6의 압력에 의존하며, (110) 방향 결정에 대한 선택비도 어느 정도 조절이 가능하다. 그리고, 상기 선택적 식각시에도 주결정면인 (110) 결정면도 일부 두께가 손실되는데 이를 고려하여 초기 증착 두께를 설정해야 하며, 상기 주결정면의 손실량을 최소화하기 위해서는 선택적 식각의 공정 온도를 제2텅스텐막(310b) 형성시의 공정 온도 보다 낮춰 주어야 한다.
앞서 설명한 바 있듯이, 도 2는 종래의 기술에 따라 텅스텐막을 형성시킨 반도체 소자의 단면사진으로서, 이를 참조하면, 텅스텐막(110) 두께(180nm)의 1/2 수준인 약 90nm 정도의 기둥형 돌출부가 발생되어 표면 거칠기 상태가 좋지 않음을 확인할 수 있다.
한편, 도 4는 본 발명의 실시예에 따라, 즉 SiH4를 반응가스로 사용하여 10nm 정도의 제1텅스텐막(310a)을 형성한 후, H2 환원 반응에 의한 제2텅스텐막(310b) 증착 및 부결정면에 대한 선택적 식각 반응을 차례로 수행한 반도체 소자의 단면사진으로서, 이를 참조하면, 본 발명의 경우 부결정면이 식각되어 그 높이가 종래의 90nm 정도에서 30nm 이하로 낮아지므로 종래에 비해 텅스텐막의 표면이 매 우 평탄하고 거칠기 상태가 양호한 것을 확인할 수 있다. 이에 따라, 본 발명의 방법에 따르면 텅스텐막의 반사도(reflective index : RI)는 종래의 115%에서 125%로 개선되는데, 이것은 텅스텐막 표면의 거칠기 상태가 개선되어 난반사가 덜 발생한다는 것을 나타낸다.
도 4에 나타난 텅스텐막의 구체적인 형성 조건은 다음과 같다.
첫째 단계인, SiH4 환원시 WF6 가스는 9sccm을, SiH4 가스는 40sccm을 플로우시키고, 상기 가스들에 대한 기판 결과물의 노출시간은 1msec∼10sec으로 하되, 약 10nm 정도 두께의 제1텅스텐막(310a)을 얻기 위해 SiH4 가스 주입공정 및 WF6 가스 주입공정을 수회 반복 수행하였다. 둘째 단계인, H2 환원 반응에 의한 제2텅스텐막(310b) 형성 공정은 400℃ 온도로 수행하되, 소망하는 텅스텐막의 두께 보다 두꺼운 막이 얻어질 때까지 H2 가스 주입단계와 WF6 가스 주입단계를 반복 수행하였다. 마지막 단계인, 선택적 식각시에는 400℃ 온도 및 10 torr 압력하에서 WF6 가스는 10sccm을, Ar 가스는 100sccm을 플로우시키되, 상기 식각 반응을 2분간 지속하였다.
상기한 본 발명의 텅스텐막 증착 과정을 단계별로 정리하면 도 5와 같다.
도 5을 참조하면, 전술한 본 발명의 실시예는 제1텅스텐막(310a) 형성은 SiH4 환원 반응에 의해 씨드 텅스텐을 증착하는 제1단계를 진행한 후, H3 환원 반응에 의해 제2텅스텐막(310b)을 비트라인용 콘택홀(H)을 매립하도록 증착하는 제2단계를 진행한 다음, 상기 제2텅스텐막(310b)의 부결정면들에 대한 선택적 식각공정을 수행하는 제3단계를 순차로 수행하는 제1공정순서를 따랐다.
그러나, 본 발명은 상기 제1단계와 제2단계 및 제3단계를 순차로 수행하여 소망하는 두께의 텅스텐막(310)을 형성하는 제1공정순서에 국한되지 아니하고, 제1단계 진행 후, 제2단계와 제3단계를 교번적으로 반복 수행하는 제2공정순서, 또는 제1단계와 제2단계를 반복 수행한 후, 제3단계를 수행하는 제3공정순서를 따를 수도 있다.
상기 제2공정순서를 따르는 경우, 제1단계로 제1텅스텐막(310a)을 형성한 후, 제2단계와 제3단계를 교번적으로 반복 수행하는 것으로서, H2 환원 반응에 의해 10nm 이하의 제2텅스텐막(310b)을 형성하는 제2단계 공정과 선택적 식각으로 부결정면을 식각하는 제3단계 공정을 되풀이하여 최종적으로 소망하는 두께의 텅스텐막(310')을 형성하는데, 이 경우, 제1공정순서에 따른 텅스텐막(310) 보다 표면 거칠기 정도를 더욱 양호하게 만들 수 있지만 반복적인 선택적 식각 공정에 따라 공정 시간이 다소 지연되는 단점이 있다.
도 6a 및 6b는 상기 제2공정순서에 따라 텅스텐막(310')을 증착시킨 반도체 소자의 단면사진 및 평면사진이다.
도 6a를 참조하면, 상기 제2공정순서에 따르는 경우 텅스텐막(310')의 표면 거칠기 상태가 매우 양호하기 때문에 종횡비(aspect raion)가 12인 콘택홀 매립시 콘택홀 양측벽에서부터 성장한 텅스텐막(310')들이 서로 접하는 부분에서 발생하는 심(seam)의 상태가 종래 보다 개선된다.
또한, 도 6b를 참조하면, 증착된 텅스텐막(310')의 표면 거칠기 상태가 양호한 것을 확인할 수 있는데, 반사도를 측정한 결과 제1공정순서에 따른 텅스텐막 (310) 보다 개선된 132%의 반사도(RI) 값을 나타내었다.
한편, 상기 제3공정순서에 따르는 경우, SiH4(또는 Si2H6)의 환원 반응에 의해 제1텅스텐막(310a)을 형성하는 제1단계 공정과 H2 환원 반응에 의해 제2텅스텐막(310b)을 형성하는 제2단계 공정을 반복 수행하여 소망하는 두께 보다 두꺼운 텅스텐막을 형성시킨 후, 상기 텅스텐막의 부결정면에 대한 선택적 식각공정을 수행하여 최종적으로 소망하는 두께의 텅스텐막(310")을 형성하는데, 이 경우, 증착되는 제2텅스텐막(310b)의 입자 크기를 최소화할 수 있으며, 제2공정순서에 따르는 경우 보다 선택적 식각 공정 시간을 감소시킬 수 있다.
한편, 전술한 본 발명의 실시예에서는 텅스텐 배선 형성 공정에 대해 도시하고 설명하였지만, 본 발명의 원리는 텅스텐 배선의 형성시 뿐만 아니라 알루미늄 배선이나 몰리브덴 배선 등 다른 금속 재질의 배선을 형성할 때에도 적용이 가능하다. 이와 같이, 텅스텐이 아닌 다른 금속 배선의 형성시에는 상기 제3단계에서 식각가스로서 NF3, SF6, ClF3 및 F2로 구성된 그룹으로부터 선택되는 어느 하나의 가스를 사용할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 화학 기상 증착 방식에 따라 텅스텐과 같은 금 속 재질의 배선을 형성함에 있어서, 금속의 소오스가스와 반응가스의 반응에 따라 기판 결과물 상에 형성되는 금속막 표면 상에 존재하는 돌출 결정들을 결정 방향에 따라 식각 속도가 달라지는 선택적 식각(selective etching) 공정을 사용하여 선택적으로 식각해줌으로써, 종래에 비해 표면 거칠기(roughness) 상태가 양호한 금속막을 형성할 수 있다.
그러므로, 본 발명은 상기 금속막의 패터닝을 위한 포토 및 식각 공정시 난반사율을 감소시켜 종래 보다 미세하고 균일한 폭을 갖는 금속 배선을 용이하게 구현할 수 있고, 아울러서 금속 배선의 비저항을 감소시킬 수 있다.
또한, 본 발명에서 씨드막(제1금속막)과 벌크막(제2금속막)을 교번적으로 반복 증착한 후 선택적 식각 공정을 수행하거나, 또는 씨드막 형성 후 벌크막 형성 공정과 선택적 식각 공정을 교번적으로 반복 수행하는 경우, 증착되는 금속막의 결정 크기를 감소시키고 표면 거칠기 상태를 더욱 양호하게 할 수 있어서, 배선의 비저항을 더욱 감소시킬 수 있다.
부가해서, 상기 본 발명의 선택적 식각 공정은 별도의 설비 추가 없이 현 수준의 설비를 그대로 활용하여 수행할 수 있어 공정에 적용하기 용이하다는 잇점이 있다.

Claims (8)

  1. 하부구조물이 구비된 반도체기판의 결과물 상에 베리어용 금속막을 형성하는 단계; 상기 베리어용 금속막 상에 배선용 금속막을 형성하는 단계; 및 상기 배선용 금속막과 베리어용 금속막을 식각하여 배선을 형성하는 단계;를 포함하는 반도체 소자의 제조방법에 있어서,
    상기 배선용 금속막을 형성하는 단계는,
    상기 베리어용 금속막 상에 씨드막으로서 제1금속막을 형성하는 제1단계;
    상기 제1금속막 상에 벌크막으로서 제2금속막을 형성하는 제2단계; 및
    상기 제2금속막 형성시 그 표면으로부터 돌출되도록 형성된 결정들을 상기 제2단계에서 사용한 소오스 가스, NF3 가스, ClF3 가스 및 F2 가스 중 어느 하나를 사용해서 선택적으로 식각하여 상기 제2금속막의 표면을 평탄화시키는 제3단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서, 상기 배선용 금속막은 제1단계와 제2단계 및 제3단계를 순차적으로 수행하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서, 상기 배선용 금속막은 제1단계를 수행한 후, 제2단계와 제3단계를 교번적으로 반복 수행하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 1 항에 있어서, 상기 배선용 금속막은 제1단계와 제2단계를 교번적으로 반복 수행한 후, 제3단계를 수행하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 1 항에 있어서, 상기 배선용 금속막은 텅스텐막인 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 5 항에 있어서, 상기 제1단계는 반응가스로서 SiH4 또는 Si2H6을 사용하는 것을 특징으로 하는 반도체 소자의 제조방법.
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