KR20030025494A - 루테늄막과 금속층간의 콘택을 포함하는 반도체 장치 및그의 제조 방법 - Google Patents

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Abstract

루테늄막 상면에 베리어막을 형성 할때, 할라이드를 포함하지 않는 반응소스를 사용하고 PVD, ALD 또는 MOCVD를 이용하여 베리어막을 형성하거나, 루테늄막과 베리어막 사이에 할라이드를 포함하지 않은 반응 소스를 사용하되 PVD, ALD 또는 MOCVD를 이용하여 형성된 도전 패드층를 형성하여, 루테늄과 금속층간의 콘택이 양호한 반도체 장치 및 그의 제조 방법이 개시된다. 베리어막 또는 도전 패드층이 MOCVD에 의해 형성된 TiN일때 사용될 수 있는 반응 소스는 PDEAT(pentakis(diethylamino)titanium), TDEAT(tetrakis(diethylamino)titanium), TDMAT(tetrakis(dimethylamino)titanium) 또는 PDMAT(pentakis(dimethylamino)titanium)을 포함한다.

Description

루테늄막과 금속층간의 콘택을 포함하는 반도체 장치 및 그의 제조 방법{Semiconductor device having contact between ruthenium layer and metal layer and method for manufacturing the same}
본 발명은 루테늄층과 금속층 사이의 콘택을 포함하는 반도체 장치 및 그의 형성 방법에 관한 것으로, 특히 루테늄막과 금속층간의 계면 특성을 향상시킬 수 있는 콘택을 구비한 반도체 장치 및 그의 형성 방법에 관한 것이다.
반도체 장치는 적층된 다수의 도전층과 다수의 유전층으로 이루어지고, 다수의 도전층 중 소정 동작과 관련된 도전층들이 상호 연결되어 콘택을 형성한다. 그런데, 콘택에 있어, 접촉하는 층들 간의 물리적 또는 전기적 특징의 상이, 예를 들면 적층된 도전층간의 열팽창계수의 상이 등에 의한 계면 특성의 열화, 예를 들면 박리현상, 그리고 후속 공정시 발생될 수 있는 도전층 간의 불순물의 확산을 방지하기 위해, 하부 도전층과 상부 도전층 사이에 접착층/베리어막을 형성하고 있다. 예를 들어 실리콘 기판과 비트 라인 콘택 플러그(텅스텐 플러그)사이 또는 실리콘 기판과 스토리 전극 콘택 플러그(텅스텐 플러그) 사이, 상기 텅스텐 플러그와 비트 라인용 알루미늄층 사이, 상기 텅스텐 플러그와 MIS(Metal-Insulator-Silicon) 캐패시터의 하부 전극용 다결정실리콘층 사이 또는 텅스텐 플러그와 MIM(Metal-Insulator-Metal)캐패시터의 하부 전극용 금속층과의 사이, 및 캐패시터의 상부 전극을 형성하는 금속층과 배선용 금속층 예를 들면 알루미늄층 사이 등에, 접합층과 베리어막이 개재되어 있다.
텅스텐과 다결정 실리콘 사이 및 텅스텐과 알루미늄 사이에 접착층/베리어막으로 Ti/TiN막을 사용하고 있다. 배선층으로 구리가 사용될 경우에는 베리어막으로 Ti/TiN외에도 Ta/TaN이 보편적으로 사용되고 있다.
이런 베리어막은 PVD(Physical Vopor Deposition) 또는 CVD(Chemical Vapor Deposition)에 의해 형성될 수 있는데, 반도체 장치가 고집적화됨에 따라 접착층/베리어막의 양호한 단차 도포성을 확보하기 위해, PVD법 보다는 CVD법을 이용하여 접착층/베리어막을 형성하고 있다. 그런데, 접착층/베리어막이 루테늄막 상면에 형성될 경우에는 접착층/베리어막과 루테늄막간의 계면 특성이 불량하게 된다.
보다 자세히 살펴보면, 도 1에 도시된 것과 같이, 반도체 기판(미도시) 상에 CVD를 이용하여 루테늄막을 형성한다(S1). 다음, 루테늄막이 형성된 약 600℃의 반도체 기판이 놓여 있는 CVD 챔버 내로 가스 상태의 TiCl4와 NH3가스를 도입하면, 즉, 6TiCl4(g) +8NH3(g) →6TiN(s) +24HCl(g)+ N2(g) 에 의해 TiN막이 형성된다(S2). 그리고, TiN으로 이루어진 베리어막 상에 배선용 금속층을 형성한다(S3).
그런데, TiN 형성용 챔버가 680℃의 고온이므로, TiN 형성을 위해 도입되는 TiCl4가 NH3와만 반응하지 않고, 루테늄막과도 반응하여, RuCl3(g)와 같은 루테늄-할라이드(halide) 또는 RuCl3*H2O 염이 발생하게 된다. RuCl3(g)은 아웃가싱되면서 TiN을 루테늄막으로부터 박리시키며, RuCl3*H2O 염은 절연체로서 루테늄막과TiN사이에 위치하여 Ru막과 TiN 계면의 전기적 특성을 저하시키게 된다. 이런 현상은 도 2의 SEM 사진의 사본에 나타나 있다.
한편, TiN의 박리 현상은 TiN형성용 소스가 할라이드를 포함하고 있음에 기인하는 것이다. 그런데 접착층인 Ti 또는 Ta 그리고 베리어막인 TaN을 CVD 또는 ALD을 이용하여 형성할 경우에도, 이들의 소스에도 Cl-또는 Br-와 같은 할라이드가 포함되어 있다. 따라서, CVD에 의한 Ti, Ta 또는 TaN의 형성 시에도 TiN에서와 같은 문제가 발생한다.
한편, 반도체 장치의 고집적화하에서 캐패시턴스의 증가를 위해, 귀금속, 예를 들면 루테늄막을 화학기상증착법으로 형성하여, 캐패시터의 상부 전극으로 이용하게 되었다. 따라서, 전술한 이유에 의해 루테늄막을 상부 전극으로 이용한 캐패시터에서도, 캐패시터와 금속 배선과의 사이에 존재하는 Ti/TiN 또는 Ta/TaN과 같은 접착층/베리어막이 캐패시터 상부 전극으로부터 박리되거나 캐패시터의 상부 전극과 금속 배선 사이에 루테늄염이 존재하게 되어, 캐패시터의 누설 전류가 증가하게 되고, 캐패시턴스가 감소하게 되는 문제가 있었다.
따라서 본 발명이 이루고자 하는 기술적 과제는 루테늄막과 금속 배선간의 계면 특성 열화를 방지할 수 있는 콘택을 포함하는 반도체 장치 및 그의 제조 방법을 제공하는 것이다.
또한 본 발명이 이루고자 하는 또 다른 기술적 과제는 루테늄막으로 이루어진 상부 전극을 갖는 캐패시터와 금속 배선간의 계면 특성 열화를 방지할 수 있는콘택을 갖는 반도체 장치 및 그의 형성 방법을 제공하는 것이다.
도 1은 종래 기술에 따른 루테늄막과 금속층간의 콘택 형성 과정의 일예를 보여주는 흐름도이다.
도 2는 종래 기술에 따른 루테늄막과 금속층간의 콘택에서의 금속 배선의 박리 현상을 보여주는 주사 전자 현미경 사진(SEM:Scanning Electronics Miceroscope)의 사본이다.
도 3은 본 발명의 일 관점에 따른 루테늄막과 금속층간의 콘택 형성 과정을 보여주는 흐름도이다.
도 4는 본 발명의 다른 관점에 따른 루테늄막과 금속층간의 콘택 형성 과정을 보여주는 흐름도이다.
도 5는 본 발명에 따라 형성된 루테늄막과 금속층간의 콘택을 보여주는 SEM사진의 사본이다.
도 6a 내지 도 6c는 본 발명의 일실시예에 따라 형성된 루테늄으로 이루어진 캐패시터의 상부 전극과 금속 배선층간의 콘택 형성 과정을 보여주는 도면들이다.
도 7a 및 도 7b는 본 발명의 다른 실시예에 따라 형성된 루테늄으로 이루어진 캐패시터의 상부 전극과 금속 배선층간의 콘택 형성 과정을 보여주는 도면들이다.
본 발명이 이루고자 하는 기술적 과제들을 달성하기 위해, 본 출원인은 루테늄막 상면에 베리어막을 형성 할때, 할라이드를 포함하지 않는 반응소스를 사용하여 PVD, ALD 또는 MOCVD를 이용하여 베리어막을 형성한다.베리어막은 TiN, TaN, WN 또는 MoN일 수 있다. 특히 베리어막이 MOCVD 또는 ALD에 의해 형성된 TiN일때 사용될 수 있는 반응 소스는 PDEAT(pentakis(diethylamino)titanium), TDEAT(tetrakis(diethylamino)titanium), TDMAT(tetrakis(dimethylamino)titanium) 또는 PDMAT(pentakis(dimethylamino)titanium)을 포함한다. 그리고, 베리어막이 MOCVD 또는 ALD에 의해 형성된 TaN일 경우에는 반응 소스로서, TBTDET(t-butyltrikis(diethlyamino)tantalum), PDEAT(pentakis(diethylamino)tantalum), TDEAT(tetrakis(diethylamino)tantalum), TDMAT(tetrakis(dimethylamino)tantalum) 또는 PDMAT(pentakis(dimethylamino)tantalum)를 사용할 수 있다.
본 발명이 이루고자 하는 과제들을 달성하기 위해, 루테늄막과 베리어막 사이에 할라이드를 포함하지 않은 반응 소스를 이용하여 형성된 도전 패드층를 형성한다. 도전 패드층은 PVD, MOCVD 및 ALD로 구성된 군에서 선택된 어느 하나에 의해 형성된다. 그리고, 도전 패드층은 Ti, TiN, Ta 및 TaN으로 이루어지는 군에서 선택된 어느 하나로 이루어진다. 특히 도전패드층이 MOCVD 또는 ALD에의해 형성된 Ti, TiN일 경우, 반응 소스로 PDEAT(pentakis(diethylamino)titanium), TDEAT(tetrakis(diethylamino)titanium), TDMAT(tetrakis(dimethylamino)titanium)또는 PDMAT(penakis(dimethylamino)titanium)이 사용될 수 있다. 그리고, 도전패드층이 MOCVD 또는 ALD에 의해 형성된 Ta 또는 TaN일 수 있으며 이때의 반응 소스는 TBTDET(t-butyltrikis(diethlyamino)tantalum), PDEAT(pentakis(diethylamino)tantalum), TDEAT(tetrakis(diethylamino)tantalum), TDMAT(tetrakis(dimethylamino)tantalum) 또는 PDMAT(penkis(dimethylamino)tantalum)이다. 도전패턴층의 다른 예로 PVD 에 의해 형성된 Ti 또는 Ta이 포함될 수 있다. 루테늄막과 도전패드층에 의해 루텐늄막과 베리어막의 직접적인 접촉이 차단되므로, 베리어막은 공정 챔버내로 공급되는 할라이드를 포함하는 반응 소스를 이용하는 CVD에 의해 형성될 수도 있다.
한편 본 발명의 과제를 달성하기 위한 반도체 장치는, 반도체 기판 상에 형성된 루테늄막, 루테늄막 상에, 할라이드를 포함하지 않은 반응 소스를 이용하여 형성된 도전 패드층, 도전 패드층이 형성된 반도체 기판 상면에 형성되며, 그 내부에 상기 도전 패드층의 일부를 노출시키는 콘택홀을 구비한 평탄화된 절연층, 최소한 상기 콘택홀의 바닥에 형성된 베리어막, 및 베리어막 상면, 콘택홀의 내측벽 및 상기 절연층 상면에 형성된 금속층을 포함하는 루테늄막과 금속층간의 콘택을 포함한다. 여기서, 상기 베리어막은 콘택홀의 내측벽 및 절연층의 상면에도 형성될 수 있다. 그리고, 도전 패드층은 Ta, TaN, Ti 및 TiN으로 구성된 군에서 선택된 어느 하나로 이루어지고, 베리어막은 TiN, TaN, WN 또는 MoN으로 이루어진다.
이하 첨부된 도면을 참고로 본 발명을 상세히 설명한다.
도 3은 본 발명의 일 관점에 따른 루테늄막과 상부 도전층 사이에 위치하는베리어막을 형성하는 과정을 보여준다. 증착 공정이 진행될 챔버(미도시)내에 놓여진 반도체 기판(미도시) 상에 루테늄막을 형성한다(S11). 루테늄막은 PVD, CVD 또는 ALD(Atomic Layer Deposition)에 의해 형성될 수 있다. 다음, 공정 챔버 내로 할라이드 미포함 반응 소스와 "N"을 포함하는 반응 가스를 공급하여 ALD 또는 MOVCD(Metal Organic CVD)를 실시하여 질화물 베리어막(미도시)을 형성한다(S12). 질화물 베리어막으로는 TiN, TaN, WN 또는 MoN이 사용될 수 있다. MOCVD 또는 ALD를 통해 TiN을 형성하기 위해서는 반응 소스인 프리커서로 PDEAT(pentakis(diethylamino)titanium), TDEAT(tetrakis(diethylamino)titanium), TDMAT(tetrakis(dimethylamino)titanium) 또는 PDMAT(pentakis(dimethylamino)titanium)이 사용될 수 있다. 한편, MOCVD 또는 ALD로 TaN 베리어막을 형성하기 위해서는 반응 소스인 프리커서로 TBTDET(t-butyltrikis(diethlyamino)tantalum), PDEAT(pentakis(diethylamino)tantalum), TDEAT(tetrakis(diethylamino)tantalum), TDMAT(tetrakis(dimethylamino)tantalum) 또는 PDMAT(pentakis(dimethylamino)tantalum)이 사용될 수 있다.
또한 공정 챔버내로 아르곤 가스와 질소 가스를 공급하고, 공정 챔버 내에 금속 타겟, 예를 들면 Ti 또는 Ta과 같은 금속을 제공하고 스퍼터링함으로써 TiN 또는 TaN과 같은 질화물 베리어막을 형성할 수 도 있다(S13).
다음, 질화물 베리어막 상면에 금속층을 형성한다.(S14) 이 금속층은 예를 들면 배선층일 수 있으며, 특히 알루미늄, 알루미늄 합금, 구리 또는 텅스텐으로 이루어질 수 있다.
한편, TiN 베리어막 이전에 접착층으로서 Ti를 형성할 수 있으며, Ti는 PVD를 이용하여 형성한다. 그리고 TaN 베리어막 이전에 접착층으로 Ta를 PVD 또는 MOCVD를 이용하여 형성한다. Ta용 MOCVD 프리커서는 TaN MOCVD 프리커서와 동일한 것을 사용할 수 있다.
본 실시예에서는 베리어막을 형성하기 위한 프리커서 또는 타겟이 Cl-, Br- 또는 F-와 같은 할라이드를 포함하지 않으므로, 이 할라이드와 Ru와의 반응도 원천적으로 발생되지 않는다. 따라서, 베리어막을 박리시키는 성분 예를 들면 RuCl3(g)와 같은 루테늄 할라이드 가스 또는 루테늄막과 도전층 사이에서 절연층으로 작용하는 예를 들면 RuCl3*H2O와 같은 루테늄 할라이드 염이 발생되지 않는다. 결과적으로, 루테늄막과상부 도전층과의 계면의 전기적 및 물리적 특성 열화가 억제된다.
도 4는 본 발명의 다른 실시예에 따른 루테늄막과 상부 도전층간 사이에 위치하는 베리어막을 형성하는 과정을 보여준다.
제 1 실시예에서와 같이 증착 공정이 진행될 챔버(미도시)내에 놓여진 반도체 기판(미도시) 상에 루테늄막을 형성한다(S21). 다음, 공정 챔버 내로 할리이드 미포함 반응 소스 및/또는 반응 가스를 공급하되 원자층 증착법 또는 금속 유기 화학기상증착법을 실시하여 도전 패드층(미도시)을 형성한다(S22). 도전 패드층으로는 Ti, Ta, TiN 또는 TaN이 사용될 수 있다. MOCVD 또는 ALD를 통해 Ti, TiN 도전 패드층을 형성하기 위해서는 반응 소스인 프리커서로 PDEAT(pentakis(diethylamino)titanium), TDEAT(tetrakis(diethylamino)titanium),TDMAT(tetrakis(dimethylamino)titanium) 또는 PDMAT(pentakis(dimethylamino)titanium)이 사용될 수 있다. 한편, MOCVD 또는 ALD로 Ta 또는 TaN 도전 패드층을 형성하기 위해서는 반응 소스인 프리커서로 TBTDET(t-butyltrikis(diethlyamino)tantalum), PDEAT(pentakis(diethylamino)tantalum), TDEAT(tetrakis(diethylamino)tantalum), TDMAT(tetrakis(dimethylamino)tantalum) 또는 PDMAT(pentakis(dimethylamino)tantalum)이 사용될 수 있다.
또한 공정 챔버내로 아르곤 가스와 반응 가스(질소 성분을 포함하는 경우와 질소 성분이 포함되지 않는 경우가 있음)를 공급하고, 공정 챔버 내에 금속 타겟, 예를 들면 Ti 또는 Ta과 같은 금속을 제공하고 스퍼터링함으로써 Ti, TiN, Ta 또는 TaN의 도전 패드층을 형성할 수 도 있다(S22).
다음, 도전 패드층 상면에 베리어막을 형성한다(S23). 여기서 베리어막은 도전 패드층에 의해 루테늄막과 직접 접촉하지 않게 된다. 따라서, 할라이드를 포함하는 반응 소스를 사용하는 ALD 또는 CVD을 이용하여 베리어막을 형성하여도, 베리어막이 들린다거나, 루테늄막과 베리어막 계면에 루테늄 할라이드 염이 발생하지 않게 된다. 물론 베리어막은 할라이드를 포함하지 않는 반응 소스(프리커서)를 이용하는 ALD 또는 MOCVD 또는 금속 타겟을 사용하는 PVD에 의해서도 형성될 수 있다. 이어서, 베리어막 상면에 금속층을 형성한다(S24).
한편 도 5는 본 발명의 일 관점이 적용된 베리어막을 갖는 콘택의 주사 전자 현미경 사진으로, 루테늄막 상에 PVD Ti/TiN 후에 CVD Ti/TiN을 실시하여 형성된베리어막 패턴을 보여주고 있다. 도 5를 보면, 베리어막이 루테늄막 표면에 잘 접착되어 있어, 루테늄막의 표면으로부터 박리되지 않음을 알 수 있다. 박리 예방은 PVD Ti/TiN에 의해 달성된 것이며, PVD의 불량한 단차 도포성을 보완하기 위해 이후에 CVD Ti/TiN 공정을 실시하였다.
본 발명의 일관점이 적용된 반도체 장치의 일실시예가 도 6a 내지 도 6c에 도시되어 있다.
도 6a에서, 셀 영역(C)과 주변 회로 영역(P)을 포함하는 반도체 기판 상에 게이트(G1, G2, G3, G4, G5, G6, G7 및 G8)가 형성되어 있다. 게이트(G1, G2, G3, G4, G5, G6, G7 및 G8) 각각은 소자 분리막(102)에 의해 절연되고, 게이트 절연막(104), 폴리실리콘(108), 금속 실리사이드(110) 및 질화막으로 이루어진 캐핑막(111)으로 이루어져 있다. 게이트의 측벽에는 절연막 스페이서(106)가 형성되어 있다. 게이트의 양측 기판에는 소스/드레인 영역(103, 105)이 형성되어 있다. 게이트들은 평탄화된 층간 절연막(116)으로 덮혀있다. 층간 절연막(116) 내에는 소스(104)에 접촉하는 비트라인 연결용 플러그(114b)가 형성되어 있다. 층간 절연막(116) 상면에는 비트라인(120)과 비트 라인용 캐핑층(122)이 형성되어 있다. 한편, 주변 회로 영역에는 게이트(G5)의 금속 실리사이드(110)와 비트라인(120)을 연결시키는 플러그(118c)가 형성되어 있다. 비트라인(120)과 비트라인 캐핑층(122)은 층간 절연막(124)에 의해 덮혀있으며, 층간 절연층(124)과 그 하부의 층간 절연층(116)내에는 드레인(105)과 연결되는 스토리지 전극용 플러그(114a, 114c)가 형성되어 있다.
이상에서 설명한 층간 절연막(124)의 상부에 CVD, ALD 또는 PVD를 이용하여 캐패시터의 스토리지 전극(126)과 유전막(128)을 형성한다. 스토리지 전극(126)은 폴리실리콘 또는 루테늄과 같은 금속으로 형성될 수도 있다. 그리고, 유전막(128)은 SiO2, SiN3, Ta2O5또는 BST등과 같은 물질로 이루어질 수 있다.
도 6b에서, 유전막(128) 상면에 CVD, ALD 또는 PVD를 이용하여 루테늄으로 이루어진 캐패시터 상부 전극(130)을 형성한다. 상부 전극(130)이 형성된 셀 영역(C)과 주변 회로 영역(P)전면에 절연물질을 도포하고 CMP(Chemical Mechanical Polishing), SOG(Spin On Glass) 큐어링 또는 리플로우 공정을 적용하여 평탄화함으로써 평탄화된 층간 절연막(132)을 형성한다. 그리고 층간 절연막(132)의 소정 부분을 식각하여, 캐패시터의 상부 전극(130)의 일부, 주변 회로 영역(P)의 비트라인(120), 소스 영역(103) 및 게이트(G8)의 금속 실리사이드(110)를 노출시키는 콘택홀(134a, 134b, 134c 및 134d)을 형성한다.
도 6c에서, 콘택홀(134a, 134b, 134c 및 134d)을 포함하는 층간 절연막(132) 전면에, 본 발명의 사상에 따른 베리어 물질층(미도시)을 형성한다. 베리어 물질층은 할라이드를 포함하지 않는 반응 소스와 질소 성분을 포함하는 반응 가스를 이용하는 MOCVD 또는 ALD에 의해 형성된다. 다른 방법으로는 베리어 물질용 금속 타겟과 질소 성분을 포함하는 반응 가스를 이용하는 PVD에 의해서도 형성될 수 있다. 그러나, 반도체 장치의 고집적화에 따른 콘택홀(134a, 134b, 134c 및 134d)의 어스펙트비의 증가 그리고 베리어막의 단차 도포성을 확보하기 위해서는 MOCVD 또는 ALD를이용하는 것이 바람직하다. 베리어 물질층으로는 TaN, TiN, WN 또는 MoN 이사용될 수 있다. 특히 TiN을 MOCVD 또는 ALD로 형성하기 위한 반응 소스인 프리커서로는 PDEAT(pentakis(diethylamino)titanium), TDEAT(tetrakis(diethylamino)titanium), TDMAT(tetrakis(dimethylamino)titanium) 또는 PDMAT(pentakis(dimethylamino)titanium)이 사용될 수 있다. 그리고 TaN을 MOCVD 또는 ALD로 형성하기 위한 프리커서로는 TBTDET(t-butyltrikis(diethlyamino)tantalum), PDEAT(pentakis(diethylamino)tantalum), TDEAT(tetrakis(diethylamino)tantalum), TDMAT(tetrakis(dimethylamino)tantalum) 또는 PDMAT(pentakis(dimethylamino)tantalum)이 사용될 수 있다. ALD 또는 MOCVD가 적용되는 공정 챔버의 온도 및 압력등을 포함하는 공정 조건은 사용되는 프리커서의 종류, 형성하고자 하는 베리어막의 종류, 베리어막의 두께 등에 따라 적절하게 조절될 수 있다.
그리고 베리어 물질층 상면에 배선 물질층(미도시)을 형성한다. 배선 물질층은 화학기상증착법 또는 원자층 증착법에 의해 형성될 수 있으며, 알루미늄, 텅스텐, 구리 또는 알루미늄 함금으로 이루어질 수 있다. 이어 금속 배선 물질층과 베리어 물질층을 패터닝하여 배리어막(136a, 136b, 136c 및 136d)과 배선층(138a, 138b, 138c, 138d)을 형성한다.
베리어막(136a, 136b, 136c 및 136d) 형성시 사용되는 반응 소스, 즉 프리커서 또는 타겟으로부터 루테늄 할라이드 가스 또는 루테늄 할라이드 염이 발생하지 않게 되므로, 상부 전극(130)과 베리어막(136a)의 사이에 틈이 생기거나 루테늄 할라이드 염으로 이루어진 절연층이 형성되지 않게되므로, 캐패시터(126, 128 및130)의 누설전류가 발생되지 않으며, 캐패시턴스 감소도 억제된다.
다음 본 발명의 다른 관점을 적용한 반도체 장치의 다른 실시예가 7a와 도 7b에 도시되어 있다.
도 7a를 참조하면, 캐패시터의 하부 전극 및 유전막 까지의 형성 과정은 도 6a의 것과 동일하며, 상부 전극도 도 6a에서 설명된 방법을 사용한다. 다음, 상부 전극(130) 전면에 도전 패드층(140)을 형성한다. 도전 패드층(140)은 상부 전극을 구성하는 루테늄과 반응하지 않는 물질로 구성되어야 한다. 따라서, 도전 패드층(140)은 할라이드를 포함하지 않은 반응 소스를 이용하는 ALD 또는 MOCVD에 의해 형성된다. 또는 도전 패드층(140)은 금속 타겟을 사용하는 PVD에 의해서도 형성될 수 있다. 이런 도전 패드층(140)은 상부 전극(130)과 양호한 접착력을 가지면서 이후에 형성될 베리어막(도 7b의 146a)과도 양호한 접착력을 유지할 수 있는 물질로 구성되어야 한다. 전술한 요건들을 충족시킬 수 있는 물질로는 Ti, TiN, Ta 또는 TaN 등이 있다. 특히, PVD 법을 이용할 경우에는 Ti, TiN, Ta 및 TaN의 형성이 가능하다. MOCVD를 사용할 경우에는 TiN, Ta 및 TaN의 형성이 가능하다. MOCVD로 형성된 TiN의 도전 패드층을 얻기 위해서는 반응 소스인 프리커서로 PDEAT(pentakis(diethylamino)titanium), TDEAT(tetrakis(diethylamino)titanium), TDMAT(tetrakis(dimethylamino)titanium) 또는 PDMAT(pentakis(dimethylamino)titanium)이 사용가능하다. 그리고 MOCVD로 Ta 또는 TaN의 도전패드층을 얻기 위해서는 TBTDET(t-butyltrikis(diethlyamino)tantalum), PDEAT(pentakis(diethylamino)tantalum), TDEAT(tetrakis(diethylamino)tantalum),TDMAT(tetrakis(dimethylamino)tantalum) 또는 PDMAT(pentakis(dimethylamino)tantalum)이 사용가능하다. 그리고, ALD는 MOCVD를 이용하는 방법에서 사용한 것과 동일한 소스를 사용할 수 있다.
다음, 층간 절연막(142)을 형성하고(도 7a), 층간 절연막(142) 내에 콘택홀(144a, 144b, 144c 및 144d)을 형성한다. 그리고 도 7b에 도시된 것과 같이, 콘택홀 내에 베리어막(146a, 146b, 146c 및 146d)과 배선층(148a, 148b, 148c 및 148d) 을 형성한다. 도전 패드층(140)에 의해 루테늄 상부 전극(138)과 베리어막(146a, 146b, 146c 및 146d)이 직접 접촉하지 않으므로, 베리어막(146a, 146b, 146c 및 146d)은 종래 기술에서 사용한 방법 즉 할라이드가 포함된 반응 소스, 예를 들면 TiCl4사용하는 화학기상증착법에 의해 형성될 수도 있다. 물론 할라이드가 포함되지 않는 프리커서 또는 금속 타겟을 기초로 하여 베리어막(146a, 146b, 146c 및 146d)을 형성할 수 도 있다.
도 7b에 도시된 캐패시터와 배선층간의 콘택에서, 베리어막(146a, 146b, 146c 및 146d)과 루테늄 캐패시터 상부 전극 사이에 루테늄 할라이드 가스에 기인한 베리어막의 박리 및/또는 루테늄 할라이드 염에 기인한 캐패시터(126, 128 그리고 130)의 누설전류와 캐패시턴스 감소가 억제되는 효과가 있다.
도 6a 내지 도 6c 그리고 도 7a과 도 7b에서는, 베리어막만을 도시하였으나, 일반적으로, 베리어막 형성 바로 이전에 Ti 또는 Ta의 접착층을 형성하는 단계를 더 실시한다.
도 6a 내지 도 6c에서 적용될 Ti는 PVD 에 의해 형성될 수 있으며, Ta는 PVD 또는 MOCVD에 의해 형성될 수 있다. 그리고 도 7a 내지 도 7b에서 적용될 Ti와 Ta는 할리이드를 포함한 소스를 이용한 CVD, MOCVD, PVD 또는 ALD를 이용하여 형성될 수 있다.
이상에서 설명한 바에 의하면, 루테늄막과 상부 도전층 간의 사이에 위치하는 접착층/베리어막을 형성할 때, 루테늄 할라이드 가스 또는 루테늄 할라이드 염이 발생되지 않게 된다. 따라서, 루테늄막으로부터 접착층/베리어막 또는 상부 도전층이 박리되거나 루테늄막과 상부 도전층간의 도전 특성의 열화가 방지된다. 특히 루테늄막을 캐패시터의 상부 전극으로 사용하는 경우에는 캐패시터의 캐패시턴스의 감소 또는 누설 전류의 증가를 막을 수 있다.

Claims (21)

  1. 소정의 공정 챔버 내에 위치하는 반도체 기판 상에 루테늄막을 형성하는 단계,
    상기 공정 챔버로 공급된 할라이드를 포함하지 않은 반응 소스를 이용하여 상기 루테늄막 상면에 베리어막을 형성하는 단계, 및
    상기 베리어막 상면에 금속층을 형성하는 단계를 포함하는 루테늄막과 금속층간의 콘택을 갖는 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서, 상기 베리어막은 TiN, TaN, WN 또는 MoN인 반도체 장치의 제조 방법.
  3. 제 2 항에 있어서, 상기 베리어막은 PVD, MOCVD 및 ALD로 구성된 군에서 선택된 어느 하나에 의해 형성되는 반도체 장치의 제조 방법.
  4. 제 2 항에 있어서, 상기 베리어막은 MOCVD 또는 ALD에 의해 형성된 TiN이며, 상기 반응 소스로서 PDEAT(pentakis(diethylamino)titanium), TDEAT(tetrakis(diethylamino)titanium), TDMAT(tetrakis(dimethylamino)titanium) 또는 PDMAT(pentakis(dimethylamino)titanium)인 반도체 장치의 제조 방법.
  5. 제 2 항에 있어서, 상기 베리어막은 MOCVD 또는 ALD에 의해 형성된 TaN으로서, 상기 반응 소소는 TBTDET(t-butyltrikis(diethlyamino)tantalum), PDEAT(pentakis(diethylamino)tantalum), TDEAT(tetrakis(diethylamino)tantalum), TDMAT(tetrakis(dimethylamino)tantalum) 또는 PDMAT(pentakis(dimethylamino)tantalum)인 반도체 장치의 제조 방법.
  6. 제 1 항에 있어서, 상기 루테늄막 형성 단계 이후 및 상기 베리어막 형성 단계 이전에, 상기 루테늄막 상면에 평탄화된 절연층을 형성하는 단계, 상기 절연층의 소정 부분을 식각하여 상기 루테늄막의 일부를 노출시키는 콘택홀을 형성하는단계를 더 포함하고, 상기 베리어막은 상기 콘택홀내의 바닥에서 노출된 루테늄막 상에 형성되는 반도체 장치의 제조 방법.
  7. 소정의 공정 챔버 내에 위치하는 반도체 기판 상에 루테늄막을 형성하는 단계,
    상기 공정 챔버로 공급된 할라이드를 포함하지 않은 반응 소스를 이용하여 상기 루테늄막 상에 도전 패드층을 형성하는 단계,
    상기 도전 패드층 상에 베리어막을 형성하는 단계, 및
    상기 베리어막 상면에 금속층을 형성하는 단계를 포함하는 루테늄막과 금속층간의 콘택을 갖는 반도체 장치의 제조 방법.
  8. 제 7항에 있어서, 상기 도전 패드층은 PVD, MOCVD 및 ALD로 구성된 군에서 선택된 어느 하나에 의해 형성되는 반도체 장치의 제조 방법.
  9. 제 8에 있어서, 상기 도전 패드층은 Ti, TiN, Ta 및 TaN으로 이루어지는 군에서 선택된 어느 하나로 이루어지는 반도체 장치의 제조 방법.
  10. 제 9에 있어서, 상기 도전패드층은 MOCVD 또는 ALD에 의해 형성된 TiN이며, 상기 반응 소스로 PDEAT(pentakis(diethylamino)titanium), TDEAT(tetrakis(diethylamino)titanium), TDMAT(tetrakis(dimethylamino)titanium)또는 PDMAT(penakis(dimethylamino)titanium)인 반도체 장치의 제조 방법.
  11. 제 9에 있어서, 상기 도전패드층은 MOCVD 또는 ALD에 의해 형성된 Ta 또는 TaN이며, 상기 반응 소스는 TBTDET(t-butyltrikis(diethlyamino)tantalum), PDEAT(pentakis(diethylamino)tantalum), TDEAT(tetrakis(diethylamino)tantalum), TDMAT(tetrakis(dimethylamino)tantalum) 또는 PDMAT(penkis(dimethylamino)tantalum)인 반도체 장치의 제조 방법.
  12. 제 9항에 있어서, 상기 도전 패드층은 PVD 에 의해 형성된 Ti 또는 Ta 인 반도체 장치의 제조 방법.
  13. 제 7에 있어서, 상기 베리어막은 상기 공정 챔버내로 공급되는 할라이드를 포함하는 반응 소스를 이용하는 CVD에 의해 형성되는 반도체 장치의 제조 방법.
  14. 제 7항에 있어서, 상기 도전 패드층 형성 단계 이후 및 상기 베리어막 형성 단계 이전에, 상기 도전 패드층이 형성된 반도체 기판 상면에 평탄화된 절연층을 형성하는 단계, 상기 절연층의 소정 부분을 식각하여 상기 도전 패드층의 일부를 노출시키는 콘택홀을 형성하는 단계를 더 포함하고, 상기 베리어막은 상기 콘택홀내의 바닥에서 노출된 도전 패드층 상에 형성되는 반도체 장치의 제조 방법.
  15. 제 6항 또는 제 14항에 있어서, 상기 베리어막은 상기 콘택홀의 내측벽과 상기 내측벽에서 연장된 상기 절연층의 일부에도 형성되는 반도체 장치의 제조 방법.
  16. 제 15항에 있어서, 상기 루테늄막은 캐패시터의 상부 전극인 반도체 장치의 제조 방법.
  17. 제 1 항 또는 제 7항에 있어서, 상기 금속층은 알루미늄, 알루미늄 합금, 텅스텐 및 구리로 이루어진 군에서 선택된 어느 하나인 반도체 장치의 제조 방법.
  18. 반도체 기판 상에 형성된 루테늄막,
    상기 루테늄막 상에, 할라이드를 포함하지 않은 반응 소스를 이용하여 형성된 도전 패드층,
    상기 도전 패드층이 형성된 반도체 기판 상면에 형성되며, 그 내부에 상기 도전 패드층의 일부를 노출시키는 콘택홀을 구비한 평탄화된 절연층,
    최소한 상기 콘택홀의 바닥에 형성된 베리어막, 및
    상기 베리어막 상면, 상기 콘택홀의 내측벽 및 상기 절연층 상면에 형성된 금속층을 포함하는 루테늄막과 금속층간의 콘택을 포함하는 반도체 장치.
  19. 제 18항에 있어서, 상기 베리어막은 상기 콘택홀의 내측벽 및 상기 절연층의 상면에도 형성되는 반도체 장치.
  20. 제 18항에 있어서, 상기 도전 패드층은 Ta, TaN, Ti 및 TiN으로 구성된 군에서 선택된 어느 하나로 이루어진 반도체 장치.
  21. 제 18항에 있어서, 상기 베리어막은 TiN, TaN, WN 또는 Mon인 반도체 장치.
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