KR100800136B1

KR100800136B1 - 반도체 소자의 제조방법

Info

Publication number: KR100800136B1
Application number: KR1020020036718A
Authority: KR
Inventors: 김장식
Original assignee: 주식회사 하이닉스반도체
Priority date: 2002-06-28
Filing date: 2002-06-28
Publication date: 2008-02-01
Also published as: KR20040001500A

Abstract

본 발명은 스토리지 노드 배리어 메탈 TiN의 크랙 및 Cl의 침투를 방지할 수 있는 반도체 소자의 제조방법에 관한 것으로, 반도체 기판상에 비트라인을 형성하는 단계; 상기 비트라인 사이에 플러그를 형성하는 단계; 상기 플러그상에 TiSi₂막을 형성하는 단계; 상기 TiSi₂막상에 ALD TiN으로 염소의 확산을 저지하는 제1배리어막을 형성하는 단계; 상기 제1배리어막상에 TiCl₄를 소스로 하는 CVD TiN으로 제2배리어막을 인시튜로 형성하는 단계; 상기 제2배리어막상에 TiCl₄를 소스로 하는 CVD TiN으로 염소의 확산을 저지하는 제3배리어막을 인시튜로 형성하고 NH₃ 처리를 하는 단계; 상기 비트라인이 노출되도록 상기 제1배리어막, 제2배리어막 및 제3배리어막을 화학기계적 연마하여 연마된 제1배리어막, 제2배리어막 및 제3배리어막으로 이루어진 복합배리어막을 형성하는 단계; 상기 복합배리어막 및 비트라인 전면상에 옥사이드 증착과 식각으로 콘택홀을 가진 캡 옥사이드층을 형성하는 단계; 및 상기 콘택홀 내면에 스토리지 노드와 절연체 및 스토리지 플레이트를 순차로 형성하는 것을 특징으로 하며, 스토리지 노드 배리어 메탈 TiN 박막의 크랙을 방지함과 동시에 후속 열공정시 박막내의 Cl의 침투를 억제하여 Cl에 의한 소자의 열화를 막아 소자의 동작성능 및 신뢰성을 향상시킬 수 있는 효과가 있는 것이다.

Description

반도체 소자의 제조방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}

도 1은 종래 기술에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도.

도 2 내지 도 8은 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 각 공정별 단면도.

* 도면의 주요부분에 대한 부호의 설명 *

110; 반도체 기판 120; 비트라인

130; 플러그 140; TiSi₂막

150; 복합배리어막 151,151a; 제1배리어막

153,153a; 제2배리어막 155,155a; 제3배리어막

160; 캡 옥사이드층 165; 콘택홀

170; 스토리지 노드 180; 절연체

190; 스토리지 플레이트

본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는 3단계 증착을 통해 스토리지 노드 배리어 메탈(storage node barrier metal)인 TiN의 크 랙 및 Cl의 침투를 방지할 수 있는 반도체 소자의 제조방법에 관한 것이다.

종래 기술에 따른 반도체 소자의 제조방법, 특히 금속-절연체-금속(MIM)의 오목형(concave) 캐패시터를 형성하는 방법을 개략적으로 설명하면 다음과 같다.

종래 기술에 따른 반도체 소자의 제조방법은, 도 1에 도시된 바와 같이, 먼저 실리콘 기판(10)상에 비트라인(20)을 형성하고, 상기 비트라인(20) 사이에 고밀도 플라즈마 옥사이드(미도시;HDP Oxide)와 스토리지 노드 콘택 플러그(30;storage node contact plug)를 증착한다.

그다음, 상기 스토리지 노드 콘택 플러그(30)상에 TiSi₂층(40)과 스토리지 노드 배리어 메탈 TiN(50)을 형성한다.

이어서, 증착 및 CMP 공정으로 캡 옥사이드(70)를 형성한 다음, 상기 캡 옥사이드(70) 내면에 스토리지 노드(70;storage node)를 형성한다. 계속하여, 상기 스토리지 노드(70) 위에 절연체(80;dielectric)와 스토리지 플레이트(90;storage plate) 순차로 형성한다.

그러나, 종래 기술에 따른 반도체 소자의 제조방법에 있어서는 다음과 같은 문제점이 있다.

종래 기술에 있어서, 스토리지 노드 배리어 메탈(storage node barrier metal) 증착은 스토리지 노드(storage node)가 금속이기 때문에 필요하다. 이때, 증착 두께는 약 800~1,000Å 정도이며, 스텝 커버리지(step coverage)가 매우 우수 한 무기물질 TiCl₄를 소스로 하는 CVD TiN 박막을 사용하고 있다.

한편, PVD TiN이나 MOCVD TiN은 스텝 커버리지 문제나 증착시간 등의 문제 등으로 TiCl₄를 소스로 하는 CVD TiN이 사용된다. 그렇지만, TiCl₄를 소스로 하는 TiN은 박막 두께가 증가함에 따라 박막 내에 크랙(crack)이 발생하는 문제점이 있으며, 증착 온도가 낮을수록 크랙 발생정도는 더 심해진다.

이러한 크랙이 발생하는 원인으로는 레시피(recipe)내 NH₃ 후처리 때문인 것으로 밝혀져 있다. NH₃ 후처리는 증착후 프로세스 가스(process gas)인 TiCl₄와 NH중 NH₃만을 흘려 박막 내의 Cl(염소)을 제거하여 표면의 미반응 TiCl₄를 반응시키는 역할을 담당한다.

그런데, NH₃후처리시 빠져나가는 Cl(염소) 때문에 그레인(grain)간의 응력(inter-grain stress)이 형성되어 입계(grain boundary)를 따라 크랙이 발생한다. 이러한 크랙은 하부의 옥사이드에까지 전파되어 캐패시터의 전기적 특성(누설전류)에 악영향을 미친다.

만일, 크랙을 방지하고자 NH₃ 후처리를 생략하게 되면 박막내의 Cl이 그대로 남아있어(3~5%) 소자의 특성 및 신뢰성에 악영향을 미칠 수 있는 가능성이 존재한다. 즉, 후속 열공정시 Cl이 하부의 폴리실리콘/TiSi₂ 계면으로 침투하거나 상부의 스토리지 노드(storage node), 절연체 및 스토리지 플레이트(storage plate)에까지 침투하여 문제를 일으킬 수 있는 문제가 있다.

이에, 본 발명은 상기한 종래 기술상의 문제점을 해결하기 위하여 안출된 것으로, 본 발명의 목적은 스토리지 노드 배리어 메탈 TiN을 3단계로 나누어 증착함으로써 TiN의 크랙 발생 및 Cl의 침투를 억제할 수 있는 반도체 소자의 제조방법을 제공함에 있다.

상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조방법은, 반도체 기판상에 비트라인을 형성하는 단계; 상기 비트라인 사이에 플러그를 형성하는 단계; 상기 플러그상에 TiSi₂막을 형성하는 단계; 상기 TiSi₂막상에 ALD TiN으로 염소의 확산을 저지하는 제1배리어막을 형성하는 단계; 상기 제1배리어막상에 TiCl₄를 소스로 하는 CVD TiN으로 제2배리어막을 인시튜로 형성하는 단계; 상기 제2배리어막상에 TiCl₄를 소스로 하는 CVD TiN으로 염소의 확산을 저지하는 제3배리어막을 인시튜로 형성하고 NH₃ 처리를 하는 단계; 상기 비트라인이 노출되도록 상기 제1배리어막, 제2배리어막 및 제3배리어막을 화학기계적 연마하여 연마된 제1배리어막, 제2배리어막 및 제3배리어막으로 이루어진 복합배리어막을 형성하는 단계; 상기 복합배리어막 및 비트라인 전면상에 옥사이드 증착과 식각으로 콘택홀을 가진 캡 옥사이드층을 형성하는 단계; 및 상기 콘택홀 내면에 스토리지 노드와 절연체 및 스토리지 플레이트를 순차로 형성하는 것을 특징으로 한다.

본 발명에 의하면, TiN 박막에 크랙이 발생하는 것을 막아줄 뿐 아니라, NH₃ 처리를 생략하는 단계는 박막에 함유되어 있는 Cl이 소자의 상하부로 침투하는 것 을 막는 역할을 하게 된다.

이하, 본 발명에 따른 반도체 소자의 제조방법을 첨부한 도면을 참조하여 상세히 설명한다.

도 2 내지 도 8은 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 각 공정별 단면도이다.

본 발명에 따른 반도체 소자의 제조방법은, 도 2에 도시된 바와 같이, 먼저

반도체 기판(110)상에 도전물질로써 비트라인(120)을 형성한다. 그런다음, 스토리지 노드 콘택(storage node contact)용 플러그(plug)를 형성하기 위하여 폴리실리콘의 증착 및 식각 공정으로 리세스(recess)된 형태로 플러그(130)를 형성한다. 한편, 도면에는 도시하지 않았지만 분리(isolation)을 위해 상기 비트라인(120) 사이에 고밀도 플라즈마 옥사이드(HDP Oxide)를 채워넣는다.

이어서, 상기 비트라인(120) 사이에 리세스(recess)된 플러그(130)상에 Ti를 증착하여 TiSi₂막(140)을 형성한다. 그런다음, 잔류 Ti를 제거하기 위하여 SC-1 세정(cleaning)을 실시한다.

그다음, 도 3에 도시된 바와 같이, 상기 TiSi₂막(140)상에 스토리지 노드 배리어 메탈(storage node barrier metal)을 형성하기 위하여 하기 제2배리어막(153)내의 Cl(염소)의 확산을 저지하는 ALD(atomic layer deposition) TiN으로 이루어진 제1배리어막(151)을 약 50~150Å 두께로 얇게 형성한다.

상기 제1배리어막(151)인 ALD TiN막 형성 챔버와 하기 제2 및 3배리어막인 CVD TiN막 형성 챔버를 같은 시스템에 부착하여 ALD TiN막 증착후 진공 브레이크(vacuum break) 없이 인시튜로 CVD(chemical vapor deposition) TiN막 증착이 진행될 수 있도록 한다.

그다음, 도 4에 도시된 바와 같이, 상기 제1배리어막(151)상에 제2배리어막(153)을 TiCl₄를 소스로 하는 CVD TiN을 사용하여 인시튜(in situ)로 약 300~1,300Å 두께로 형성한다. 이 경우에는 NH₃ 처리를 하지 않는다. 즉, NH₃ 처리 단계를 생략하고 기체 흐름을 안정화시키는 셋 플로우(set flow) 단계와, 증착 압력을 맞추는 셋 프레셔(set pressure)와, TiCl₄ + NH₃ 열반응을 통하여 제1배리어막(151)으로서 TiN박막을 증착하는 데포지션(deposition)와, 퍼지 및 펌프 단계만을 진행한다.

이어서, 도 5에 도시된 바와 같이, 상기 제2배리어막(153)상에 상기 제2배리어막(153)내의 Cl(염소)의 확산을 저지하는 제3배리어막(155)을 TiCl₄를 소스로 하는 CVD TiN을 사용하여 약 100~300Å 두께로 인시튜로 형성한다.

상기 제3배리어막(155)은 셋 플로우(set flow) 단계와, 증착 압력을 맞추는 셋 프레셔(set pressure) 단계와, 데포지션(deposition) 단계와, 퍼지 및 펌프(purge & pummp) 단계와, 반응하지 않은 TiCl₄을 소진시키면서 상기 제1배리어막(155)으로부터 Cl(염소)를 제거하여 박막의 비저항(resistivity)를 감소시키는 NH₃ 처리 단계와, 최종 퍼지 및 펌프(final purge & pump) 단계를 순차로 진행하여 형성한다.

그런다음, 도 6에 도시된 바와 같이, 상기 비트라인(120)이 노출되도록 상기 제1배리어막(151), 제2배리어막(153) 및 제3배리어막(155)을 화학기계적 연마하여 연마된 제1배리어막(151a), 제2배리어막(153a) 및 제3배리어막(155a)으로 이루어진 복합배리어막(150)을 약 800~1,500Å 두께로 형성한다.

상기한 바와 같이, 상기 복합배리어막(150)의 형성은 적어도 3회에 걸쳐서 증착하여 형성하며, 제3배리어막(155) 형성시에는 NH₃ 처리 단계를 실시하고, 상기 제2배리어막(153) 형성시에는 NH₃ 처리 단계를 생략한다.

TiCl₄를 소스로 하는 TiN 박막은 NH₃ 처리를 하였을 경우에는 약 300Å 정도의 깊이까지는 크랙(crack)이 없다. 따라서, 상기 제2배리어막(153) 형성시 전체 두께, 즉 상기 복합배리어막(150) 두께를 맞추도록 한다.

상기 복합배리어막(150)에 있어서, 제1배리어막(151a) 및 제3배리어막(155a)이 전체 복합배리어막(150)의 응력(stress)을 완화시켜주는 완충막 역할을 하여 크랙을 방지한다. 이와 아울러, 상기 제1배리어막(151a)은 상기 제2배리어막(153a)에 함유된 염소(Cl)가 소자의 하부로 확산하여 침투하는 것을 막아주는 장벽 역할을 한다. 그리고, 상기 제3배리어막(155a)은 화학기계적 연마 이후 상기 제2배리어막(153a)의 노출을 최소화시켜 후속공정시 소자의 상부로 확산 침투해 들어가는 염소(Cl)의 양을 무시할 수 있을 정도로 줄여주는 장벽 역할을 한다.

이어서, 도 7에 도시된 바와 같이, 상기 복합배리어막(150) 및 비트라인(120) 전면상에 옥사이드의 증착과 식각으로 콘택홀(165)을 가진 캡 옥사이드층(160)을 형성한다.

그다음, 도 8에 도시된 바와 같이, 상기 콘택홀(165) 내면에 스토리지 노드(170)와 절연체(180) 및 스토지지 플레이트(190)를 순차로 형성한다.

이후, 예정된 후속 공정을 진행하여 반도체 소자를 완성한다.

한편, 본 발명은 스토리지 노드 콘택에 폴리실리콘 플러그 대신에 TiN 플러그를 사용하는 라인형(line type) 자기정렬콘택(SAC) 구조에서도 적용될 수 있으며, 또한 TiN 플러그를 배리어 메탈로 사용하는 FeRAM에서도 사용 가능하다.

본 발명의 원리와 정신에 위배되지 않는 범위에서 여러 실시예는 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명할 뿐만 아니라 용이하게 실시할 수 있다. 따라서, 본원에 첨부된 특허청구범위는 이미 상술된 것에 한정되지 않으며, 하기 특허청구범위는 당해 발명에 내재되어 있는 특허성 있는 신규한 모든 사항을 포함하며, 아울러 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해서 균등하게 처리되는 모든 특징을 포함한다.

이상에서 설명한 바와 같이, 본 발명에 따른 반도체 소자의 제조방법에 있어서는 다음과 같은 효과가 있다.

본 발명에 있어서는, 스토리지 노드 배리어 메탈 TiN 박막의 크랙을 방지함과 동시에 후속 열공정시 박막내의 Cl의 침투를 억제하여 Cl에 의한 소자의 열화를 막아 소자의 동작성능 및 신뢰성을 향상시킬 수 있는 효과가 있다.

Claims

반도체 기판상에 비트라인을 형성하는 단계;

상기 비트라인 사이에 플러그를 형성하는 단계;

상기 플러그상에 TiSi₂막을 형성하는 단계;

상기 TiSi₂막상에 ALD TiN으로 염소의 확산을 저지하는 제1배리어막을 형성하는 단계;

상기 제1배리어막상에 TiCl₄를 소스로 하는 CVD TiN으로 제2배리어막을 인시튜로 형성하는 단계;

상기 제2배리어막상에 TiCl₄를 소스로 하는 CVD TiN으로 염소의 확산을 저지하는 제3배리어막을 인시튜로 형성하고 NH₃ 처리를 하는 단계;

상기 비트라인이 노출되도록 상기 제1배리어막, 제2배리어막 및 제3배리어막을 화학기계적 연마하여 연마된 제1배리어막, 제2배리어막 및 제3배리어막으로 이루어진 복합배리어막을 형성하는 단계;

상기 복합배리어막 및 비트라인 전면상에 옥사이드 증착과 식각으로 콘택홀을 가진 캡 옥사이드층을 형성하는 단계; 및

상기 콘택홀 내면에 스토리지 노드와 절연체 및 스토리지 플레이트를 순차로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
제1항에 있어서,

상기 제1배리어막, 제2배리어막 및 제3배리어막으로 이루어진 복합배리어막은 800~15,000Å 두께인 것을 특징으로 하는 반도체 소자의 제조방법.
제2항에 있어서,

상기 제1배리어막은 50~200Å 두께이고, 상기 제2배리어막은 300~1,300Å 두께이며, 상기 제3배리어막은 100~300Å 두께인 것을 특징으로 하는 반도체 소자의 제조방법.
제1항에 있어서,

상기 제2배리어막 형성후 NH₃ 처리를 하지 아니하는 것을 특징으로 하는 반도체 소자의 제조방법.