KR20040086858A - 반도체소자의 비트라인 형성방법 - Google Patents
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Abstract
본 발명은 반도체소자의 비트라인 형성방법에 관한 것으로,
비트라인 콘택 매립 특성과 비트라인 정전용량의 감소를 위하여,
비트라인 콘택홀 표면에 식각장벽층을 형성하고 그 상부에 ALD 나 PNL 방법으로 텅스텐을 형성한 다음, 상기 콘택홀을 매립하는 제1 CVD 텅스텐층을 증착후 상기 식각장벽층을 노출시키는 CMP 공정으로 콘택플러그를 형성하고 그 상부에 접합층과 제2 CVD 텅스텐층으로 형성된 비트라인을 형성함으로써 반도체소자의 고집적화 적합한 비트라인을 형성하여 반도체소자의 특성 및 신뢰성을 향상시키고 그에 따른 고집적화를 가능하게 하는 기술이다.
Description
본 발명은 반도체소자의 비트라인 형성방법에 관한 것으로, 특히 비트라인 콘택홀을 매립하는 방법을 달리하여 콘택 매립 특성을 향상시킴으로써 반도체소자의 고집적화에 적합한 비트라인을 형성할 수 있도록 하는 방법에 관한 것이다.
디램의 고집적화가 진행됨에 따라 RC 딜레이에 의한 소자의 동작 속도 문제가 발생하게 되므로 배선 재료의 저항을 낮게 만드는 것은 소자의 동작 속도 측면에서 매우 중요한 항목이다.
디램은 캐패시터에 저장된 저하의 변화를 감지하여 증폭기로 보내는 비트라인의 경우 기존의 텅스텐실리사이드 계열 물질을 사용하였으나 더 낮은 저항을 갖는 텅스텐으로 대체되고 있다.
이때, 상기 텅스텐은 단차피복비가 우수한 CVD 방법으로 증착한다.
비트라인의 정전용량 Cb 는 캐패시터와 비트라인의 전자 입출력을 통한 전하 교환시 전압의 크기를 결정하므로 가능한 작은 값을 갖도록 하여야 한다.
상기 비트라인의 정전용량을 감소시키기 위해서는 가능한 비트라인의 두께를 감소시켜야 한다.
그러나, 비트라인 콘택플러그 및 비트라인을 CVD W 으로 한번에 형성하는 W 와이어링 ( wiring ) 공정은 상기 비트라인의 두께를 감소하는 경우 비트라인 콘택홀 내부를 전부 매립하기에 불충분하므로 콘택홀 내부에 심 ( seam ) 이 발생될 수 있다.
따라서, 상기 심의 유발을 방지하기 위하여 충분한 두께의 텅스텐을 증착하여 콘택홀 내부를 충분히 매립한 다음, CMP 공정을 이용하여 콘택홀 내부에만남겨 비트라인 콘택플러그를 형성하고 CVD 텅스텐을 원하는 두께로 증착하여 패터닝하는 공정으로 비트라인을 형성하기도 한다.
그러나, 디자인룰 ( design rule ) 이 감소하여 비트라인의 콘택홀 크기가 작아지고 있으며, 절연체의 종류에 따라 세정후 콘택홀 내부에 보우잉 ( bowing ) 현상이 발생되는 경우 기존의 CVD 텅스텐으로 매립한다고 해도 콘택홀 내부의 심 ( seam )을 완전히 제거할 수 없게 되고, 상기 콘택홀 입구가 텅스텐으로 막혀 있다 해도 CMP 공정이 계속 진행되는 동안 콘택홀 내부의 심이 노출되며 CMP 공정의 슬러리 ( slurry ) 가 주입되어 소자의 안정성을 크게 손상시킬 수 있는 문제점이 있다.
상기한 바와 같이, 종래기술에 따른 반도체소자의 비트라인 형성방법은, 콘택홀 내부의 심을 완전히 제거할 수 없으며 비트라인의 두께가 두꺼울 경우 구동전압을 증가시킬 수 있어 반도체소자의 고집적화를 어렵게 하는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 단원자 증착 ( atomic layer deposition, ALD ) 방법이나 피.엔.엘. ( pulsed nucleation layer, PNL ) 방법을 이용하여 비트라인의 콘택홀을 완전하게 매립함으로써 반도체소자의 특성 및 신뢰성을 향상시킬 수 있는 반도체소자의 비트라인 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1d 는 본 발명에 따른 반도체소자의 비트라인 형성방법을 도시한 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
11 : 반도체기판 13 : 소자분리막
15 : 게이트산화막 17 : 폴리실리콘막
19 : 게이트전극용 금속층 21 : 하드마스크층
23 : 소오스/드레인 접합영역, 티타늄실리사이드층
25 : 절연막 스페이서 27 : 하부절연층
29 : 비트라인 콘택홀 31 : 식각장벽층(Ti/TiN)
33 : 단원자 증착 텅스텐층 35 : 제1 CVD 텅스텐층
37 : 접합층(TiN)
39 : 제2 CVD 텅스텐층, 비트라인용 도전층
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 비트라인 형성방법은,
반도체기판의 불순물 접합영역을 노출시키는 비트라인 콘택홀이 형성된 하부절연층을 형성하는 공정과,
상기 비트라인 콘택홀을 포함하는 전체표면상부에 식각장벽층인 Ti/TiN 을 형성하는 공정과,
상기 비트라인 콘택홀을 매립하는 텅스텐층을 ALD 방법이나 PNL 방법으로 형성하는 공정과,
상기 비트라인 콘택홀을 매립하는 제1 CVD 텅스텐층을 형성하는 공정과,
상기 식각장벽층을 노출시키는 CMP 공정으로 비트라인 콘택플러그를 형성하는 공정과,
전체표면상부에 접합층과 제2 CVD 텅스텐층을 적층하고 비트라인 마스크를 이용한 사진식각공정으로 비트라인을 형성하는 공정을 포함하는 것과,
상기 ALD 방법이나 PNL 방법에 의한 텅스텐층은 50 ∼ 250 Å 두께만큼 형성하는 것과,
상기 ALD 방법이나 PNL 방법에 의한 텅스텐층은
WF6 와 SiH4 를 번갈아 분사하여 반도체기판 상에 원자단위로 텅스텐을 성장시켜 형성하되, 300 ∼ 400 ℃ 의 온도에서 실시하여 형성하는 것과,
상기 ALD 방법이나 PNL 방법에 의한 텅스텐층은
B2H6 와 WF6 가스를 번갈아 분사하여 반도체기판 상에 원자단위로 텅스텐을 성장시켜 형성하되, 300 ∼ 400 ℃ 의 온도에서 실시하여 형성하는 것과,
상기 WF6/SiH4 또는 B2H6/WF6 가스 분사 공정은 Ar 가스를 이용하여 퍼지 ( purge ) 공정이 수반되는 것과,
상기 제1 CVD 텅스텐층은 WF6/H2 가스를 이용하여 350 ∼ 450 ℃ 온도에서 형성하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하면 다음과 같다.
도 1a 내지 도 1d 는 본 발명의 실시예에 따른 반도체소자의 비트라인 형성방법을 도시한 단면도이다.
도 1a 를 참조하면, 반도체기판(11) 상에 활성영역을 정의하는 소자분리막(13)을 형성한다.
상기 반도체기판(11) 상에 게이트산화막(15), 폴리실리콘막(17), 게이트전극용 금속층(19), 하드마스크층(21)의 적층구조로 게이트전극을 형성한다.
상기 게이트전극을 마스크로 하여 상기 반도체기판(11)에 소오스/드레인 접합영역(23)을 형성하고 상기 게이트전극 측벽에 절연막 스페이서(25)를 형성한다.
전체표면상부에 하부절연층(27)을 형성한다.
비트라인 콘택마스크(도시안됨)를 이용한 사진식각공정으로 상기 하부절연층(27)을 식각하여 상기 소오스/드레인 접합영역(23)을 노출시키는 비트라인 콘택홀(29)을 형성한다.
상기 비트라인 콘택홀(29)을 포함한 전체표면상부에 식각장벽층(31)인 Ti/TiN 적층구조를 형성하고 RTP ( rapid thermal processing )을 실시하여 상기 식각장벽층(31)인 Ti/TiN 구조와 상기 소오스/드레인 접합영역(23)을 반응시킴으로써 상기 소오스/드레인 접합영역(23)을 티타늄 실리사이드층으로 변화시킨다.
상기 비트라인 콘택홀(29)을 포함한 전체표면상부에 단원자 증착 텅스텐층(33)을 50 ∼ 250 Å 두께만큼 형성한다. 상기 단원자 증착 텅스텐층(33)은 PNL 방법으로 대신할 수도 있다.
여기서, 상기 단원자 증착 방법이나 PNL 방법으로 형성된 텅스텐층(33)은 웨이퍼 위에 WF6 와 SiH4 를 번갈아 분사하거나 B2H6 와 WF6 가스를 번갈아 분사하여 웨이퍼에서 원자단위로 텅스텐을 성장시켜 형성하되, 300 ∼ 400 ℃ 의 온도에서 실시하여 형성한 것이다. 이때, 상기 WF6/SiH4 또는 B2H6/WF6 가스를 분사한 후 잔류하는 기체를 완전히 챔버 바깥쪽으로 배출시키기 위하여 Ar 가스를 이용하여 퍼지 ( purge ) 한다.
상기 단원자 증착 방법이나 PNL 방법으로 형성된 텅스텐층(33)은 한번 층이 형성되면 후속 공정에서 더 이상 반응이 일어나지 않는 셀프 리미팅 컨트롤 ( self-limiting control ) 특성으로 인해 기존의 CVD 방법에 의한 텅스텐층보다 탁월한 단차피복성을 갖는다.
상기한 방법으로 형성된 텅스텐층(33)과 같이 핵성장층 레벨에서 단차피복성이 확보되면 콘택홀에서의 단차피복성이 향상된다.
도 1b 및 도 1c 를 참조하면, 전체표면상부에 제1 CVD 텅스텐층(35)을 형성하고 상기 식각장벽층(31)를 노출시키는 CMP 공정으로 비트라인 콘택플러그를 형성한다. 이때, 상기 비트라인 콘택플러그는 상기 단원자 증착 텅스텐층(33)과 제1 CVD 텅스텐층(35)으로 형성된 것이다.
여기서, 상기 제1 CVD 텅스텐층(35)은 WF6/H2 가스를 이용하여 350 ∼ 450 ℃ 온도에서 형성한 것이다.
상기 CMP 공정은 후속 공정으로 형성되는 비트라인의 두께를 감소시키기 위한 것이다.
도 1d를 참조하면, 전체표면상부에 접합층(37)인 TiN 을 증착하고 그 상부에 제2 CVD 텅스텐층(39)을 형성한다.
비트라인 마스크(도시안됨)를 이용한 사진식각공정으로 상기 제2 CVD 텅스텐층(39) 및 접합층(37)을 식각하여 비트라인을 형성한다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 비트라인 형성방법은, ALD 방법이나 PNL 방법을 이용하여 비트라인 콘택홀을 완전히 매립할 수 있는 단차피복성을 확보하고 CMP 공정으로 비트라인의 두께를 감소시켜 비트라인의 정전용량을 감소시킴으로써 비트라인의 특성 및 신뢰성을 향상시키고 반도체소자의 고집적화를 가능하게 하는 효과를 제공한다.
Claims (6)
- 반도체기판의 불순물 접합영역을 노출시키는 비트라인 콘택홀이 형성된 하부절연층을 형성하는 공정과,상기 비트라인 콘택홀을 포함하는 전체표면상부에 식각장벽층인 Ti/TiN 을 형성하는 공정과,상기 비트라인 콘택홀을 매립하는 텅스텐층을 ALD 방법이나 PNL 방법으로 형성하는 공정과,상기 비트라인 콘택홀을 매립하는 제1 CVD 텅스텐층을 형성하는 공정과,상기 식각장벽층을 노출시키는 CMP 공정으로 비트라인 콘택플러그를 형성하는 공정과,전체표면상부에 접합층과 제2 CVD 텅스텐층을 적층하고 비트라인 마스크를 이용한 사진식각공정으로 비트라인을 형성하는 공정을 포함하는 반도체소자의 비트라인 형성방법.
- 제 1 항에 있어서,상기 ALD 방법이나 PNL 방법에 의한 텅스텐층은 50 ∼ 250 Å 두께만큼 형성하는 것을 특징으로 하는 반도체소자의 비트라인 형성방법.
- 제 1 항에 있어서,상기 ALD 방법이나 PNL 방법에 의한 텅스텐층은WF6 와 SiH4 를 번갈아 분사하여 반도체기판 상에 원자단위로 텅스텐을 성장시켜 형성하되, 300 ∼ 400 ℃ 의 온도에서 실시하여 형성하는 것을 특징으로 하는 반도체소자의 비트라인 형성방법.
- 제 1 항에 있어서,상기 ALD 방법이나 PNL 방법에 의한 텅스텐층은B2H6 와 WF6 가스를 번갈아 분사하여 반도체기판 상에 원자단위로 텅스텐을 성장시켜 형성하되, 300 ∼ 400 ℃ 의 온도에서 실시하여 형성하는 것을 특징으로 하는 반도체소자의 비트라인 형성방법.
- 제 3 항 또는 제 4 항 중 어느 한 항에 있어서,상기 WF6/SiH4 또는 B2H6/WF6 가스 분사 공정은 Ar 가스를 이용하여 퍼지 ( purge ) 공정이 수반되는 것을 특징으로 하는 반도체소자의 비트라인 형성방법.
- 제 1 항에 있어서,상기 제1 CVD 텅스텐층은 WF6/H2 가스를 이용하여 350 ∼ 450 ℃ 온도에서 형성하는 것을 특징으로 하는 반도체소자의 비트라인 형성방법.
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| KR1020030017949A KR20040086858A (ko) | 2003-03-22 | 2003-03-22 | 반도체소자의 비트라인 형성방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20040086858A true KR20040086858A (ko) | 2004-10-13 |
Family
ID=37369121
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030017949A KR20040086858A (ko) | 2003-03-22 | 2003-03-22 | 반도체소자의 비트라인 형성방법 |
Country Status (1)
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|---|---|
| KR (1) | KR20040086858A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100435316C (zh) * | 2006-05-15 | 2008-11-19 | 中芯国际集成电路制造(上海)有限公司 | 形成高深宽比连接孔的方法 |
| US9070446B1 (en) | 2013-12-27 | 2015-06-30 | SK Hynix Inc. | Semiconductor device |
-
2003
- 2003-03-22 KR KR1020030017949A patent/KR20040086858A/ko not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100435316C (zh) * | 2006-05-15 | 2008-11-19 | 中芯国际集成电路制造(上海)有限公司 | 形成高深宽比连接孔的方法 |
| US9070446B1 (en) | 2013-12-27 | 2015-06-30 | SK Hynix Inc. | Semiconductor device |
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