KR20080071648A - 반도체 소자의 배선 및 이의 형성 방법 - Google Patents

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Abstract

간단한 공정을 통해 형성될 수 있는 반도체 소자의 배선 및 그 제조 방법에서, 배선은 기판 상에 위치하고 개구부를 포함하는 층간 절연막과, 상기 개구부 내부를 채우고 소오스 가스의 반응을 이용하는 증착 공정에 의해 형성된 제1 텅스텐으로 이루어지는 콘택 플러그와, 상기 소오스 가스의 반응을 이용하는 증착 공정에 의해 형성된 제1 텅스텐 및 물리기상증착 공정에 의해 형성된 제2 텅스텐이 적층된 형상을 갖고, 상기 콘택 플러그의 상부면과 접촉하는 도전성 패턴을 포함한다. 상기 배선을 형성할 때 평탄화 공정이 요구되지 않는다. 또한, 상기 도전성 패턴의 표면 모폴로지 특성이 우수하다.

Description

반도체 소자의 배선 및 이의 형성 방법{Wiring of semiconductor device and method for manufacturing the same}
도 1은 본 발명의 실시예 1에 의한 반도체 장치의 배선을 나타내는 단면도이다.
도 2 내지 도 5는 도 1에 도시된 반도체 장치의 배선 형성 방법을 나타내는 단면도이다.
도 6은 본 발명의 실시예 2에 의한 디램 장치의 비트 라인 구조물을 나타내는 사시도이다.
도 7 내지 11은 도 6에 도시된 디램 장치의 비트 라인 구조물 제조 방법을 설명하기 위한 단면도이다.
도 12는 본 발명의 실시예 3에 의한 NAND형 플래시 메모리 장치를 나타내는 사시도이다.
도 13 내지 16은 도 12에 도시된 NAND형 플래시 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 17은 실험예 1에 의해 수득한 SEM 사진이고, 도 18은 실험예 2에 의해 수득한 SEM 사진이고, 도 19는 실험예 3에 의해 수득한 SEM 사진이다.
본 발명은 반도체 소자의 배선 및 이의 형성 방법에 관한 것으로, 더욱 상세하게는 텅스텐을 포함하는 반도체 소자의 배선 및 이의 형성 방법에 관한 것이다.
반도체 소자에 있어서, 콘택 플러그 및 도전성 라인 등을 포함하는 배선은 저항이 작은 알루미늄, 구리 및 텅스텐 등과 같은 금속을 사용하여 주로 형성된다. 상기 금속들 중에 텅스텐은 다른 금속들에 비해 스텝 커버리지 특성이 우수하고 건식 식각 공정을 통해 쉽게 패터닝이 가능하기 때문에, 반도체 소자가 고집적화됨에 따라 점점 사용 빈도가 높아지고 있다. 또한, 상기 텅스텐은 융점이 3400℃ 이상으로 매우 높아 내열성이 좋으며 전자이동(Electromigration)에 대한 단선이 거의 발생되지 않는 장점을 갖는다.
따라서, 상기 텅스텐을 사용하여 콘택 플러그 및 도전성 패턴을 포함하는 반도체 소자의 배선을 형성하는 방법이 다양하게 연구되고 있다. 상기 반도체 소자의 배선에 사용되는 텅스텐을 증착하는 방법은 화학기상증착(Chemical vapor deposition, CVD)법, 원자층 적층(Atomic layer deposition, ALD)법, 물리기상증착(Physical vapor deposition, PVD)법 등이 있다. 이 중, 상기 화학기상증착법은 좁은 개구 내부를 매립하는 특성이 우수하므로 최근의 고집적화된 반도체 소자의 배선에 주로 사용되고 있다.
그러나, 상기 화학기상증착법에 의해 형성되는 텅스텐막은 상부 표면의 거칠기 특성이 매우 나쁘다. 이는, 상기 화학기상증착 시에 텅스텐 소오스 가스와 환원 가스의 화학반응이 일어나고, 이 때 텅스텐들은 각각 독립적인 결정들로 성장하기 때문에 표면에서 결정과 결정 사이에 홈이 발생되기 때문이다. 상기와 같이 텅스텐막의 표면 모폴로지 특성이 양호하지 않는 경우에는 후속의 사진 공정에서 포토레지스트의 접착 불량 및 포토레지스트 패턴 측벽에 노칭(Notching)이 형성되는 문제를 야기시켜 패터닝된 배선의 프로파일(Profile)이 나빠지게 된다. 또한, 식각 공정을 수행할 때 상기 텅스텐막의 표면이 돌출된 부위가 완전하게 식각되지 못하여 패턴과 패턴 간의 브릿지 불량이 발생될 수도 있다.
이러한 문제를 극복하기 위한 하나의 방법으로, 갭 매립 특성이 우수한 화학기상증착법에 의해 텅스텐을 증착한 후 연마함으로써 상기 콘택 플러그를 형성하고, 물리기상증착법을 수행하여 텅스텐을 형성한 후 패터닝함으로써 상기 콘택 플러그와 연결되는 도전성 패턴을 형성할 수 있다. 상기 방법은 대한민국 공개특허 2005-52630호에 개시되어 있다. 그러나, 상기 방법에 의하면, 화학기상증착법에 의해 텅스텐막을 증착한 후 화학기계적 연마 공정을 수행하여야 한다. 또한, 상기 화학기계적 연마 공정을 수행한 이 후에 필수적으로 세정 공정 및 표면 개선을 위한 처리 공정들이 수반되어야 한다. 때문에, 공정이 복잡해지고 이로 인해 배선을 형성하는데 소요되는 비용이 증가하게 된다.
따라서, 본 발명의 목적은 간단한 공정에 의해 형성될 수 있고 상부 표면의 모폴로지 특성이 우수한 반도체 소자의 배선을 제공하는데 있다.
본 발명의 다른 목적은 상기한 반도체 소자의 배선을 형성하는 방법을 제공 하는데 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 배선은, 기판 상에 위치하고 개구부를 포함하는 층간 절연막과, 상기 개구부 내부를 채우고 소오스 가스의 반응을 이용하는 증착 공정에 의해 형성된 제1 텅스텐으로 이루어지는 콘택 플러그와, 상기 소오스 가스의 반응을 이용하는 증착 공정에 의해 형성된 제1 텅스텐 및 물리기상증착 공정에 의해 형성된 제2 텅스텐이 적층된 형상을 갖고, 상기 콘택 플러그의 상부면과 접촉하는 도전성 패턴을 포함한다.
상기 제1 텅스텐을 형성하기 위한 증착 공정은 화학기상증착법 및 원자층 적층법을 포함할 수 있다.
상기 도전성 패턴에 포함되는 제1 텅스텐은 상기 개구부의 내부 폭의 1/2 보다 두껍고 상기 개구부 내부 폭보다는 얇은 두께를 갖는 것이 바람직하다.
상기 도전성 패턴에 포함되는 제1 텅스텐은 100 내지 500Å의 두께를 갖는 것이 바람직하다.
상기 개구부의 측벽 및 저면에는 베리어 금속막이 형성될 수 있다.
상기한 목적을 달성하기 위한 본 발명의 일실시예에 따른 반도체 소자의 배선 형성 방법으로, 우선 기판 상에 개구부를 포함하는 층간 절연막을 형성한다. 소오스 가스의 반응을 이용하는 증착 공정을 수행하여 제1 텅스텐을 증착함으로써, 상기 개구부 내부를 채우면서 상기 층간 절연막 상부면을 덮는 제1 금속막을 형성한다. 물리기상증착 공정을 수행하여 제2 텅스텐을 증착함으로써, 상기 제1 금속막 상에 제2 금속막을 형성한다. 다음에, 상기 제1 및 제2 금속막을 패터닝하여 제1 텅스텐으로 이루어지는 콘택 및 제1 및 제2 텅스텐으로 이루어지는 도전성 패턴을 형성한다.
상기 소오스 가스의 반응을 이용하는 증착 공정은 화학기상증착법 및 원자층 적층법을 포함할 수 있다.
상기 화학 기상증착법에 의해 상기 제1 금속막을 형성할 시에는 수소 가스와 육불화텅스텐(WF6) 가스를 공급하는 단계를 포함한다.
상기 수소 가스와 육불화텅스텐(WF6) 가스를 공급하기 이 전에, 모노실란(SiH4), 디실란(Si2H6), 사플르오르화규소(SiF4), 디클로로실란(SiCl2H2) 및 디보란(B2H6)으로 이루어지는 그룹에서 선택되는 적어도 하나의 가스와 육불화텅스텐(WF6) 가스를 공급하는 단계를 더 포함할 수 있다.
상기 원자층 적층법에 의해 상기 제1 금속막을 형성하는 경우에, 환원 가스를 공급하는 단계와, 퍼지가스를 공급하여 퍼지하는 단계와, 텅스텐 소스 가스를 공급하는 단계 및 퍼지 가스를 공급하여 퍼지하는 단계를 주기적으로 반복한다.
상기 제1 금속막은 상기 개구부의 내부폭의 1/2 보다 두껍고 상기 개구부 내부폭보다는 얇은 두께로 형성되는 것이 바람직하다.
상기 제1 금속막은 100 내지 500Å의 두께로 형성되는 것이 바람직하다.
상기 개구부의 측벽 및 저면에 베리어 금속막을 증착하는 단계를 더 포함할 수 있다.
상기한 목적을 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 소자의 배선 형성 방법으로, 기판의 불순물 영역들을 노출시키는 제1 개구부를 포함하는 제1 층간 절연막을 형성한다. 상기 제1 개구부 내부에 불순물이 도핑된 폴리실리콘으로 이루어지는 제1 콘택 플러그를 형성한다. 상기 제1 층간 절연막 상에, 상기 제1 콘택 플러그의 상부면을 노출시키는 제2 개구부를 포함하는 제2 층간 절연막을 형성한다. 소오스 가스의 반응을 이용하는 증정을 수행하여 제1 텅스텐을 증착함으로써, 상기 제2 개구부 내부를 채우면서 상기 제2 층간 절연막 상부면을 덮는 제1 금속막을 형성한다. 물리기상증착 공정을 수행하여 제2 텅스텐을 증착함으로써, 상기 제1 금속막 상에 제2 금속막을 형성한다. 다음에, 상기 제1 및 제2 금속막을 패터닝하여 제1 텅스텐으로 이루어지는 제2 콘택 플러그 및 제1 및 제2 텅스텐으로 이루어지는 도전성 패턴을 형성한다.
상기 제1 텅스텐을 형성하기 위한 증착 공정은 화학기상증착법 및 원자층 적층법을 포함한다.
상기 도전성 패턴에 포함되는 제1 텅스텐은 상기 개구부의 내부폭의 1/2 보다 두껍고 상기 개구부 내부폭 보다는 얇은 두께를 가질 수 있다.
상기한 목적을 달성하기 위한 본 발명의 또다른 실시예에 따른 반도체 소자의 배선 형성 방법으로, 기판 상에 셀 게이트 구조물, 스트링 선택 라인 및 접지 선택 라인을 형성한다. 상기 셀 게이트 구조물, 스트링 선택 라인 및 접지 선택 라인을 덮는 제1 층간 절연막을 형성한다. 상기 제1 층간 절연막을 관통하여 상기 접 지 선택 라인의 일측 기판과 접촉하는 공통 소오스 라인을 형성한다. 상기 제1 층간 절연막 상에 제2 층간 절연막을 형성한다. 상기 제2 층간 절연막 및 제1 층간 절연막을 관통하는 개구부를 형성한다. 소오스 가스의 반응을 이용하는 증착 공정을 수행하여 제1 텅스텐을 증착함으로써, 상기 개구부 내부를 채우면서 상기 제2 층간 절연막 상부면을 덮는 제1 금속막을 형성한다. 물리기상증착 공정을 수행하여 제2 텅스텐을 증착함으로써, 상기 제1 금속막 상에 제2 금속막을 형성한다. 다음에, 상기 제1 및 제2 금속막을 패터닝하여 제1 텅스텐으로 이루어지는 콘택 플러그 및 제1 및 제2 텅스텐으로 이루어지는 도전성 패턴을 형성한다.
상기 제1 텅스텐을 형성하기 위한 증착 공정은 화학기상증착법 및 원자층 적층법을 포함한다.
상기 도전성 패턴에 포함되는 제1 텅스텐은 상기 개구부의 내부 폭의 1/2 보다 두껍고 상기 개구부 내부 폭보다는 얇은 두께를 갖는 것이 바람직하다.
설명한 방법에 의하면, 단순한 공정을 통해 콘택 플러그 및 상기 콘택 플러그와 연결되는 도전성 패턴을 형성할 수 있다. 또한, 상기 도전성 패턴의 상부 표면 모폴로지 특성이 양호해짐에 따라, 이웃하는 도전성 패턴 간의 브릿지 불량 및 도전성 패턴이 끊어지는 불량 등이 감소된다. 따라서, 저 비용으로 고성능을 갖는 반도체 장치의 배선을 형성할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
실시예 1
도 1은 본 발명의 실시예 1에 의한 반도체 장치의 배선을 나타내는 단면도이다.
도 1을 참조하면, 단결정 실리콘 기판(100)이 구비된다. 상기 단결정 실리콘 기판(100)에는 도전성 구조물이(도시안됨) 형성될 수 있다.
상기 단결정 실리콘 기판(100) 상에는 개구부(104)를 포함하는 층간 절연막(102)이 구비된다. 상기 층간 절연막(102)은 실리콘 산화물로 이루어질 수 있다. 상기 개구부(104)의 저면에는 상기 단결정 실리콘 기판(100)의 상부면이 노출될 수 있다. 상기 기판(100)에 도전성 구조물이 형성되어 있는 경우에는, 상기 개구부(104)의 저면은 상기 도전성 구조물의 상부면을 노출할 수 있다.
상기 개구부(104)의 내부폭이 300Å보다 작으면, 상기 개구부(104) 내부에 형성되어 있는 콘택 플러그(108a)의 접촉 면적이 좁아져서 상기 콘택 플러그(108a)의 접촉 저항이 증가되고, 상기 개구부(104)의 내부폭이 1000Å보다 크면 콘택 플러그(108a)를 형성하기 위한 수평 면적이 증가되어 고집적화된 반도체 장치를 형성하기가 어려워진다. 때문에, 상기 개구부(104)의 내부폭은 300 내지 1000Å인 것이 바람직하다.
상기 개구부(104)의 측벽 및 저면에는 베리어 금속막 패턴(106a)이 형성되어 있다. 상기 베리어 금속막 패턴(106a)은 티타늄 패턴/티타늄 질화막 패턴이 적층된 형상을 가질 수 있다.
상기 개구부(104) 내부에는 증착 소오스 가스의 반응을 이용하는 증착 공정에 의해 형성된 제1 텅스텐으로 이루어지는 콘택 플러그(108a)가 구비된다. 여기 서, 증착 소오스 가스의 반응을 이용하는 증착 공정은 구체적으로 화학기상증착법 및 원자층 적층법을 포함한다. 그런데, 원자층 적층법에 의해 형성된 텅스텐에 비해 화학기상증착법에 의해 형성된 텅스텐의 저항이 더 낮다. 때문에, 상기 제1 텅스텐은 화학기상증착법에 의해 형성된 텅스텐인 것이 더 바람직하다.
상기 층간 절연막(102) 상에는 상기 콘택 플러그(108a)의 상부면과 접촉하는 도전성 패턴(116)이 구비된다.
상기 도전성 패턴(116)은 상기 증착 소오스 가스의 반응을 이용하는 증착 공정에 의해 형성된 제1 텅스텐(112)과 물리 기상 증착 공정에 의해 형성된 제2 텅스텐(114)이 적층된 형상을 갖는다. 상기 도전성 패턴(116)의 하부를 이루는 제1 텅스텐(112)은 상기 콘택 플러그(108a)를 이루는 제1 텅스텐과 동일한 증착 공정을 통해 형성된다.
상기 도전성 패턴(116)에 포함되는 제1 텅스텐(112)이 상기 개구부(104) 내부폭의 1/2 보다 얇게 형성되는 경우, 상기 개구부(104) 내부가 상기 제1 텅스텐으로 충분히 채워지지 않을 수 있다. 반면에, 상기 도전성 패턴(116)에 포함되는 제1 텅스텐(112)이 상기 개구부(104)의 내부폭보다 두껍게 형성되는 경우, 상기 도전성 패턴(116) 내에 포함되는 제1 텅스텐(112)의 두께가 증가되어 표면 거칠기가 양호하지 않을 수 있다. 따라서, 상기 도전성 패턴(116) 내에 포함되는 제1 텅스텐(112)은 상기 개구부(104)의 내부폭의 1/2 보다는 두껍고, 상기 개구부(104)의 내부폭보다는 얇게 형성되는 것이 바람직하다.
또한, 상기 도전성 패턴(116)에 포함되는 제1 텅스텐(112)은 500Å보다 얇은 두께를 갖는 것이 바람직하다. 이는, 상기 제1 텅스텐(112)이 증착 소오스 가스의 반응을 이용하는 증착 공정에 의해 형성되므로, 500Å보다 더 두껍게 형성되는 경우에는 표면 모폴로지 특성이 급격하게 나빠지기 때문이다. 상기 표면 모폴로지의 특성이 양호한 제1 텅스텐(112)을 수득하기 위하여, 상기 제1 텅스텐(112)은 300Å보다 얇은 두께를 갖는 것이 더 바람직하다.
본 실시예에서와 같이, 상기 개구부(104)의 내부폭이 300 내지 1000Å인 경우에, 상기 도전성 패턴(116)에 포함되는 제1 텅스텐(112)은 150 내지 500Å의 두께를 가질 수 있다.
도 2 내지 도 5는 도 1에 도시된 반도체 장치의 배선 형성 방법을 나타내는 단면도이다.
도 2를 참조하면, 단결정 실리콘 기판(100) 상에 실리콘 산화물을 증착시켜 층간 절연막(102)을 형성한다. 이 후, 사진 식각 공정을 수행하여 상기 층간 절연막(102)의 일부분을 식각함으로써 상기 기판(100) 표면을 노출시키는 개구부(104)를 형성한다.
상기 개구부(104)의 내부면 및 상기 층간 절연막(102) 상부면에 베리어 금속막(106)을 형성한다. 상기 베리어 금속막(106)은 티타늄막 및 티타늄 질화막을 적층시켜 형성할 수 있다. 구체적으로, 사염화티탄(TiCl4) 가스를 이용한 화학 기상 증착(chemical vapor deposition; CVD) 방법에 의해 티타늄막을 증착한 후, 그 위 에 TiCl4 및 NH3 가스를 소오스 가스를 이용한 화학 기상 증착 방법으로 티타늄 질화막을 형성한다.
상기 베리어 금속막(106)은 후속 공정에서 화학 기상 증착 방법에 의해 텅스텐을 증착할 시에 글루막(glue layer)의 역할을 할 뿐 아니라, 육불화텅스텐(WF6) 가스에 포함되어 있는 불소(F)의 어택을 방지하는 역할을 한다.
이때, 티타늄 질화막을 사용하지 않고 티타늄막의 단일막으로 베리어 금속막(106)을 형성하는 경우, 후속의 텅스텐막을 증착할 때 사용되는 텅스텐 소오스 가스와 티타늄(Ti)이 반응하여 원하지 않는 반응 생성물, 예컨대 티타늄 플루오라이드(TiF4)를 형성하게 된다. 따라서, 티타늄막과 티타늄 질화막의 이중 막으로 베리어 금속막(106)을 형성하는 것이 바람직하다.
도 3을 참조하면, 소오스 가스의 반응을 이용하는 증착 공정을 수행하여 제1 텅스텐을 증착함으로써, 상기 개구부(104) 내부를 채우면서 상기 층간 절연막(102) 상부면을 덮는 제1 금속막(108)을 형성한다. 상기 소오스 가스의 반응을 이용하는 증착 공정은 화학기상증착법 및 원자층 적층법을 포함한다. 즉, 상기 제1 금속막(108)은 화학기상증착법에 의해 형성될 수도 있고, 원자층 적층법에 의해 형성될 수도 있다. 그런데, 원자층 적층법에 의해 형성된 텅스텐에 비해 화학기상증착법에 의해 형성된 텅스텐의 저항이 더 낮다. 때문에, 상기 제1 금속막(108)은 화학기상증착법에 의해 형성된 텅스텐막인 것이 더 바람직하다.
먼저, 상기 화학기상증착법에 의해 제1 금속막(108)을 형성하는 방법에 대해 설명한다.
환원 가스와 텅스텐 소오스 가스를 공급하여 텅스텐 시드층을 형성한다. 이 때, 상기 환원 가스는 모노실란(SiH4), 디실란(Si2H6), 디클로로실란(SiCl2H2) 및 디보란(B2H6) 등을 포함하며, 이들 중 적어도 하나를 공급할 수 있다. 또한, 상기 텅스텐 소오스 가스는 육불화텅스텐(WF6) 가스, WCl6 및 W(CO6)등을 포함하며, 이들 중 적어도 하나를 공급할 수 있다.
다음에, 수소 가스와 텅스텐 소오스 가스를 공급하여 상기 텅스텐 시드층과 표면 반응시킴으로써 텅스텐막을 형성한다.
상기 화학기상 증착공정을 수행할 시에 적절한 공정 온도는 360 내지 440℃이다.
상기와 같이, 텅스텐 시드층을 형성한 후 상기 텅스텐 시드층과의 표면 반응에 의해 텅스텐막을 형성하는 경우 상기 개구부 내부를 용이하게 매립할 수 있다. 그러나, 이와는 달리 상기 텅스텐 시드층을 형성하지 않은 상태에서 상기 텅스텐 소오스 가스 및 수소 가스를 유입함으로써 텅스텐막을 형성할 수도 있다.
다음에, 상기 원자층 적층법에 의해 제1 금속막(108)을 형성하는 방법에 대해 설명한다.
우선, 기판에 환원 가스를 공급한다 상기 환원 가스는 모노실란(SiH4), 디실란(Si2H6), 디클로로실란(SiCl2H2) 및 디보란(B2H6) 등을 예로 들 수 있다. 이들은 단독으로 사용되는 것이 바람직하나, 혼합하여 사용될 수 있다. 상기와 같이 환원 가스를 공급하면, 상기 기판 표면에 텅스텐의 핵 성장 사이트로 작용하는 실리콘이 흡착된다.
다음에, 상기 기판에 퍼지 가스를 공급한다. 상기 퍼지 가스는 질소, 아르곤, 헬륨을 포함하며, 이들은 단독 또는 혼합하여 사용될 수 있다. 상기 퍼지 가스를 공급하면, 반응하지 않은 환원 가스가 제거된다.
다음에, 상기 기판에 텅스텐 소오스 가스를 공급한다. 상기 텅스텐 소오스 가스는 육불화텅스텐(WF6) 가스, WCl6 및 W(CO6)등을 포함하며, 이들은 단독으로 사용되는 것이 바람직하나, 혼합하여 사용될 수 있다. 상기 텅스텐 소오스 가스를 공급하면, 상기 실리콘은 상기 텅스텐으로 치환되고, 상기 소오스 가스에서 텅스텐과 결합하고 있는 나머지 부분은 상기 실리콘과 결합하여 가스 상태가 된다.
다음에, 상기 기판에 퍼지 가스를 공급한다. 상기 퍼지에 의해 상기 실리콘과 결합된 가스 및 반응하지 않은 텅스텐 소오스 가스는 제거된다.
상기와 같이, 환원 가스의 공급, 퍼지 가스의 공급, 텅스텐 소오스 가스의 공급 및 퍼지 가스의 공급하는 과정을 하나의 싸이클이라 하고, 상기 싸이클을 반복 수행함으로써 원하는 두께의 제1 텅스텐이 형성된다.
상기 원자층 적층 공정을 수행할 시에 적절한 공정 온도는 300 내지 350℃이다.
이하에서는, 상기 화학기상증착법에 의해 제1 텅스텐으로 이루어지는 제1 금 속막(108)을 형성하는 것으로 설명한다. 상기 화학기상증착법에 의해 도전막을 형성하는 경우, 물리기상증착법에 의해 도전막을 형성하는 경우에 비해 형성된 막의 스텝커버러지 특성이 양호하다. 그러므로, 높은 종횡비를 갖는 개구부 내부를 보이드 없이 매립할 수 있다.
상기 제1 금속막(108)은 상기 개구부(104) 내부를 채우도록 형성되어야 한다. 그런데, 상기 제1 금속막(108)을 두껍게 형성할수록, 독립적으로 성장되는 각 텅스텐 결정들 사이에서 홈이 더욱 심하게 발생하게 되어 표면 거칠기가 매우 불량해진다. 따라서, 상기 제1 금속막(108)은 상기 개구부(104) 내부를 채울수 있는 최소한의 두께로 형성되는 것이 바람직하다.
구체적으로, 상기 제1 금속막(108)은 상기 개구부(104)의 내부 폭의 1/2 보다 두껍고 상기 개구부(104) 내부 폭보다는 얇은 두께로 형성되는 것이 바람직하다. 이는, 상기 제1 금속막(108)이 상기 개구부(104) 내부 폭의 1/2 보다 얇게 형성되는 경우, 상기 개구부(104) 내부가 상기 제1 금속막으로 충분히 채워지지 않을 수 있기 때문이다. 또한, 상기 제1 금속막(108)이 상기 개구부(104)의 내부 폭보다 두껍게 형성되는 경우, 상기 제1 금속막 표면 거칠기가 양호하지 않을 수 있다.
또한, 상기 제1 금속막(108)은 500Å보다 얇은 두께로 형성되는 것이 바람직하다. 이는, 상기 제1 금속막(108)이 500Å보다 더 두껍게 형성되는 경우에는 표면 모폴로지 특성이 급격하게 나빠지기 때문이다. 상기 표면 모폴로지 특성을 더욱 양호하게 하기 위해서, 상기 제1 금속막(108)은 300Å보다 얇은 두께로 형성되는 것이 더 바람직하다. 본 실시예에서와 같이, 상기 개구부(104)의 내부 폭이 300 내 지 1000Å인 경우에, 상기 제1 금속막(108)은 150 내지 500Å의 두께를 가질 수 있다.
상기 제1 금속막(108)을 형성함으로써, 상기 개구부(104) 내부에는 상기 제1 텅스텐으로 이루어지는 콘택 플러그(108a)가 완성된다.
도 4를 참조하면, 물리기상 증착법에 의해 제2 텅스텐을 형성함으로써 상기 제1 금속막(108) 상에 제2 금속막(110)을 형성한다. 구체적으로, 상기 제2 금속막은 2 내지 10kW의 DC 전력 및 1E-7 내지 1E-8 torr의 챔버 압력하에서, 기판을 200 내지 400℃로 가열하여 수행할 수 있다. 이 때, 챔버압력은 불활성 가스를 이용하여 조절할 수 있다.
상기 물리기상증착법에 의해 형성된 제2 텅스텐은 상기 제1 텅스텐에 비해 낮은 저항을 갖는다. 또한, 상기 물리기상증착법에 의해 형성되는 제2 텅스텐은 제1 텅스텐에 비해 표면 거칠기 특성이 매우 양호하다.
따라서, 본 실시예에서와 같이, 개구부 내부를 채울 수 있는 최소한의 두께로 제1 텅스텐으로 이루어지는 제1 금속막(108)을 형성하고, 이 후 표면 거칠기 특성이 양호한 제2 텅스텐으로 이루어지는 제2 금속막(110)을 형성함으로써, 최종적으로 패터닝되는 부위의 표면 거칠기 특성을 양호하게 할 수 있다.
그러나, 상기 제1 텅스텐으로 이루어지는 제1 금속막(108)의 두께가 500Å 이상 두꺼울 경우에는 상기 제1 금속막(108)의 표면 거칠기가 상기 제2 금속막(110)에도 전사되어 상기 제2 금속막(110)의 거칠기 특성이 양호하지 않을 수 있다.
도 5를 참조하면, 상기 제2 금속막(110) 상에 하드 마스크 패턴(도시안됨)을 형성한다. 상기 하드 마스크 패턴은 실리콘 질화물을 증착하고 사진 식각 공정에 의해 상기 실리콘 질화물을 패터닝함으로써 형성할 수 있다.
상기 하드 마스크 패턴을 식각 마스크로 사용하여 상기 제2 금속막(110), 제1 금속막(108) 및 베리어 금속막(106)을 식각함으로써 상기 콘택 플러그(108a)와 접속하는 도전막 패턴(116)을 형성한다. 상기 도전막 패턴(116)은 상기 콘택 플러그(108a)와 접속하면서 일 방향으로 연장되는 라인 형상을 가질 수도 있고, 고립된 섬 형상을 가질 수도 있다.
상기 제2 금속막(110)의 거칠기 특성이 양호하므로, 상기 패터닝 공정을 수행하여 도전막 패턴(116)을 형성할 때 돌출된 부위가 충분한 식각이 이루어지지 않아 발생되는 브릿지 불량, 함몰된 부위가 과도하게 식각되어 하지막이 손상되는 불량 및 사진 공정 시의 낫칭 발생에 의한 패턴 선폭 불량 등이 감소될 수 있다.
또한, 상기 제1 금속막(108)을 형성한 다음 별도의 연마 공정이 수행되지 않아도 된다. 더구나, 상기 연마 공정에 의해 수반되는 세정 공정 및 표면 처리 공정 등도 수행되지 않는다. 때문에, 배선 형성 공정이 매우 단순해지게 되어 공정을 수행하는데 소요되는 비용을 감소시킬 수 있다.
실시예 2
도 6은 본 발명의 실시예 2에 의한 디램 장치의 비트 라인 구조물을 나타내는 사시도이다.
도 6을 참조하면, 소자 분리막(202)에 의해 액티브 영역 및 소자 분리영역이 구분된 기판이 구비된다. 기판(200) 상에는 게이트 산화막(204), 워드 라인으로 제공되는 게이트 전극(206) 및 소오스/드레인 영역(210)을 포함하는 MOS 트랜지스터들을 형성한다. 상기 게이트 전극(206)의 상면에는 실리콘 질화물로 이루어진 제1 하드 마스크 패턴(208)이 구비된다. 또한, 상기 게이트 전극(206) 및 제1 하드 마스크 패턴(208)의 측벽에는 스페이서(212)가 형성된다.
상기 기판(200) 상에는 상기 MOS 트랜지스터들을 덮는 제1 층간 절연막(214)이 구비된다. 상기 제1 층간 절연막(214)은 평탄한 상부면을 갖는다.
상기 제1 층간 절연막(214)에는 상기 소오스/드레인 영역(210)을 노출시키는 제1 개구부(216)들을 포함하고 있다. 상기 제1 개구부(216)들은 상기 제1 하드 마스크 패턴(208) 및 스페이서(212)에 자기 정렬되면서 형성된 것이다. 그러므로, 상기 제1 개구부(216)들의 측벽에는 제1 하드 마스크 패턴(208) 및 스페이서(212)의 일부가 노출된다.
상기 제1 개구부(216)들의 내부에는 콘택 플러그(218)들이 구비된다. 상기 콘택 플러그(218)는 불순물이 도핑된 폴리실리콘으로 이루어진다. 상기 콘택 플러그(218)는 상기 소오스/드레인 영역(210)과 접속하는 랜딩 패드의 역할을 한다. 즉, 비트 라인 콘택(226a) 및 스토리지 노드 콘택(도시안됨)이 기판의 소오스/드레인 영역과 직접 접촉되는 경우 콘택의 깊이가 지나치게 깊어지므로, 상기 랜딩 패드의 역할을 하는 콘택 플러그(218)가 구비되어 비트 라인 콘택(226a) 및 스토리지 노드 콘택과 각각 접촉하도록 하는 것이다.
상기 콘택 플러그(218)들 및 제1 층간 절연막(214) 상에는 제2 층간 절연막(220)이 구비된다. 상기 제2 층간 절연막(220)에는 일부의 콘택 플러그를 노출시키는 제2 개구부(222)를 포함하고 있다. 구체적으로, 상기 제2 개구부(222)의 저면에는 상기 소오스 영역과 접속하고 있는 콘택 플러그(218)의 표면이 노출되어 있다.
상기 제2 개구부(222)의 측벽 및 저면에는 베리어 금속막 패턴(224a)이 형성되어 있다. 상기 베리어 금속막 패턴(224a)은 티타늄/티타늄 질화막이 적층된 형상을 가질 수 있다.
상기 제2 개구부(222) 내부에는 증착 소오스 가스의 반응을 이용한 증착 공정에 의해 형성된 제1 텅스텐으로 이루어지는 비트 라인 콘택(226a)이 구비된다. 여기서, 증착 소오스 가스의 반응을 이용하는 증착 공정은 구체적으로 화학기상증착법 및 원자층 적층법을 포함한다. 그런데, 원자층 적층법에 의해 형성된 텅스텐에 비해 화학기상증착법에 의해 형성된 텅스텐의 저항이 더 낮다. 때문에, 상기 제1 텅스텐은 화학기상증착법에 의해 형성된 텅스텐인 것이 더 바람직하다.
상기 제2 층간 절연막(220) 상에는 상기 비트 라인 콘택(226a)과 접촉하는 비트 라인(236)이 구비된다. 상기 비트 라인(236)은 상기 증착 소오스 가스의 반응을 이용하는 증착 공정에 의해 형성된 제1 텅스텐(232)과 물리 기상 증착 공정에 의해 형성된 제2 텅스텐(234)이 적층된 형상을 갖는다. 상기 비트 라인(236)의 하부를 이루는 제1 텅스텐(232)은 상기 비트 라인 콘택(226a)을 이루는 제1 텅스텐과 동일한 증착 공정을 통해 형성된다.
상기 비트 라인(236)에 포함되는 제1 텅스텐은 상기 제2 개구부(222)의 내부 폭의 1/2 보다 두껍고 상기 제2 개구부(222) 내부 폭보다는 얇은 두께를 갖는 것이 바람직하다. 구체적으로, 상기 비트 라인(236)에 포함되는 제1 텅스텐은 500Å보다 얇은 두께를 갖는 것이 바람직하다.
도시하지는 않았지만, 디램 장치를 구현하기 위하여, 상기 비트 라인(236)을 덮는 제3 층간 절연막, 상기 제2 및 제3 층간 절연막을 관통하여 상기 드레인 영역과 연결되어 있는 콘택 플러그와 접속하는 스토리지 노드 콘택, 상기 스토리지 노드 콘택과 접속하는 실린더형의 커패시터가 더 구비될 수 있다.
도 7 내지 11은 도 6에 도시된 디램 장치의 비트 라인 구조물 제조 방법을 설명하기 위한 단면도이다.
도 7을 참조하면, 단결정 실리콘 기판(200)에 셸로우 트렌치 소자분리(shallow trench isolation; STI)와 같은 통상의 소자분리 공정을 수행하여 소자 분리막을 형성함으로써 소자분리 영역 및 액티브 영역을 정의한다.
상기 기판(200) 상에 게이트 산화막(204), 게이트 전극용 도전막, 제1 하드 마스크 패턴(208)을 형성하고, 상기 제1 하드 마스크 패턴(208)을 식각 마스크로 사용하여 상기 게이트 전극용 도전막을 식각함으로써 게이트 전극(206)을 형성한다. 이 후, 상기 게이트 전극(206) 양측으로 노출되어 있는 기판(200) 표면 아래에 불순물을 주입함으로써 소오스/드레인 영역(210)을 형성한다. 상기 공정을 수행함으로써, 상기 기판 상에는 게이트 산화막(204), 게이트 전극(206) 및 소오스/드레 인 영역(210)으로 이루어지는 MOS트랜지스터를 형성한다.
다음에, 상기 제1 하드 마스크 패턴(208) 및 게이트 전극(206) 양측벽에 실리콘 질화물로 이루어진 게이트 스페이서(212)를 형성한다.
상기 기판(200) 상에 상기 MOS 트랜지스터를 덮는 절연막을 형성하고, 상기 절연막의 상부면을 화학 기계적 연마(chemical mechanical polishing : CMP) 공정 또는 에치백 공정에 의해 평탄화함으로써 제1 층간 절연막(214)을 형성한다.
이 후, 사진 식각 공정을 통해 상기 질화물에 대해 높은 식각 선택비를 갖는 식각 조건으로 상기 제1 층간 절연막(214)을 식각함으로써, 상기 소오스/드레인 영역(210)을 노출시키는 제1 개구부(216)들을 형성한다. 이 때, 상기 제1 층간 절연막(214)은 상기 제1 하드 마스크 패턴(208) 및 스페이서(212)에 의해 자기 정렬되면서 식각되기 때문에, 상기 제1 개구부(216)의 측벽에는 제1 하드 마스크 패턴(208) 및 스페이서(212)의 일부분이 노출되어 있다.
도 8을 참조하면, 상기 제1 개구부(216)의 내부 및 상기 제1 층간 절연막(214) 상에 불순물이 도핑된 폴리실리콘막을 증착한다. 다음에, 화학기계적 연마공정 또는 에치백 공정을 수행하여 상기 폴리실리콘층을 노드 분리함으로써 상기 소오스/드레인 영역(210)과 접촉하는 콘택 플러그(218)들을 형성한다. 본 실시예에서, 상기 소오스 영역과 접촉하는 콘택 플러그는 후속 공정을 통해 비트 라인과 전기적으로 연결되고, 상기 드레인 영역과 접촉하는 콘택 플러그는 후속 공정을 통해 커패시터와 전기적으로 연결된다.
도 9를 참조하면, 상기 제1 층간 절연막(214) 및 콘택 플러그(218)의 상부에 제2 층간 절연막(220)을 형성한다. 이 후, 상기 제2 층간 절연막(220)의 일부분을 사진, 식각 공정을 통해 제거함으로써, 상기 소오스 영역(210)과 접촉하는 콘택 플러그(218)의 상부면을 노출하는 제2 개구부(222)를 형성한다.
상기 제2 개구부(222)의 내부면 및 상기 제2 층간 절연막(220) 상부면에 베리어 금속막(224)을 형성한다. 상기 베리어 금속막(224)은 티타늄막 및 티타늄 질화막을 적층시켜 형성할 수 있다. 구체적으로, 사염화티탄(TiCl4) 가스를 이용한 화학 기상 증착(chemical vapor deposition; CVD) 방법에 의해 티타늄막을 증착한 후, 그 위에 TiCl4 및 NH3 가스를 소오스 가스를 이용한 화학 기상 증착 방법으로 티타늄 질화막을 형성한다.
도 10을 참조하면, 상기 소오스 가스의 반응을 이용하는 증착 공정을 수행하여 제1 텅스텐을 증착함으로써, 상기 제2 개구부(222) 내부를 채우면서 상기 제2 층간 절연막(220) 상부면을 덮는 제1 금속막(226)을 형성한다. 상기 소오스 가스의 반응을 이용하는 증착 공정은 화학기상증착법 및 원자층 적층법을 포함한다. 즉, 상기 제1 금속막(226)은 화학기상증착법에 의해 형성될 수도 있고, 원자층 적층법에 의해 형성될 수도 있다. 그런데, 원자층 적층법에 의해 형성된 텅스텐에 비해 화학기상증착법에 의해 형성된 텅스텐의 저항이 더 낮다. 때문에, 상기 제1 금속막(226)은 화학기상증착법에 의해 형성된 텅스텐막인 것이 더 바람직하다.
상기 제1 금속막(226)은 상기 제2 개구부(222)의 내부 폭의 1/2 보다 두껍고 상기 제2 개구부 내부 폭보다는 얇은 두께로 형성되는 것이 바람직하다. 또한, 상 기 제1 금속막(226)은 150 내지 500Å의 두께로 형성되는 것이 바람직하며, 300Å보다 얇은 두께로 형성되는 것이 더 바람직하다.
상기 제1 금속막(226)을 형성함으로써, 상기 제2 개구부(222) 내부에는 상기 제1 텅스텐으로 이루어지는 비트 라인 콘택(226a)이 완성된다.
도 11을 참조하면, 물리기상 증착법에 의해 제2 텅스텐을 형성함으로써 상기 제1 금속막(226) 상에 제2 금속막(228)을 형성한다. 상기 물리기상증착법에 의해 형성된 제2 텅스텐은 상기 제1 텅스텐에 비해 낮은 저항을 갖는다. 또한, 상기 물리기상증착법에 의해 형성되는 제2 텅스텐은 제1 텅스텐에 비해 표면 거칠기 특성이 매우 양호하다.
다음에, 도 7에 도시된 것과 같이, 상기 제2 금속막(228) 상에 비트 라인을 형성하기 위한 제2 하드 마스크 패턴(230)을 형성한다. 상기 제2 하드 마스크 패턴(230)은 실리콘 질화물로 이루어질 수 있다. 다음에, 상기 제2 하드 마스크 패턴(230)을 식각 마스크로 사용하여 상기 제2 금속막(228), 제1 금속막(226) 및 베리어 금속막(224)을 순차적으로 식각함으로써 상기 비트 라인 콘택(226a)과 접속하는 비트 라인(236)을 형성한다. 이 때, 상기 비트 라인(236)은 상기 워드 라인으로 제공되는 게이트 전극(206)의 연장 방향과 수직한 방향으로 연장된다. 상기 비트 라인(236)은 제1 텅스텐(232) 및 제2 텅스텐(234)이 적층된 형상을 갖게된다.
이 후, 상기 비트 라인(236) 및 제2 하드 마스크 패턴(230)의 측벽에 스페이서(도시안됨)를 형성할 수 있다.
이어서, 도시하지는 않았지만, 상기 비트 라인(234)을 덮는 제3 층간 절연막 을 형성하고, 상기 제3 층간 절연막 내에 상기 드레인 영역(210)과 연결되는 콘택 플러그(218)의 상부면과 접속하는 스토리지 노드 콘택을 형성할 수 있다. 이 후, 상기 스토리지 노드 콘택과 전기적으로 연결되는 실린더형의 커패시터를 형성할 수 있다. 상기 설명한 공정들을 수행함으로써 디램 장치를 완성할 수 있다.
실시예 3
도 12는 본 발명의 실시예 3에 의한 NAND형 플래시 메모리 장치를 나타내는 사시도이다.
도 12를 참조하면, 소자 분리막(301)에 의해 액티브 영역 및 소자 분리영역이 구분된 단결정 실리콘 기판(300)이 구비된다. 상기 소자 분리막(301)은 제1 방향으로 연장되는 형상을 갖고 있어, 상기 액티브 영역 및 소자 분리 영역이 서로 번갈아가며 나란하게 위치하게 된다.
상기 액티브 영역의 기판 상에는 터널 산화막(302)이 형성되어 있고, 상기 터널 산화막(302) 상에는 고립된 패턴 형상을 갖는 플로팅 게이트 전극(304)들이 형성되어 있다. 상기 플로팅 게이트 전극(304)들은 일정 간격을 가지면서 규칙적으로 형성되어 있다.
상기 플로팅 게이트 전극(304) 상에는 유전막(306)이 구비된다. 상기 유전막(306)은 실리콘 산화물, 실리콘 질화물 및 실리콘 산화물이 적층된 ONO막으로 이루어지거나 또는 실리콘 산화물에 비해 높은 유전율을 갖는 금속 산화물로 이루어질 수 있다.
상기 유전막(306) 상에는 상기 제1 방향과 수직하는 제2 방향으로 연장된 라인 형상을 갖는 콘트롤 게이트 전극(308)이 형성되어 있다. 상기 콘트롤 게이트 전극(308)은 상기 제2 방향으로 반복하여 배치되어 있는 플로팅 게이트 전극(304)들을 제어하는 역할을 한다.
이하에서는, 상기 터널 산화막(302), 플로팅 게이트 전극(304), 유전막(306) 및 콘트롤 게이트 전극(308)이 적층된 구조를 셀 게이트 구조물(310)이라 하면서 설명한다.
상기 셀 게이트 구조물(310)의 양측에 위치하는 액티브 영역의 기판(300) 아래에는 불순물 영역(318)이 구비된다.
NAND형 플래시 메모리 장치의 경우, 상기 제1 방향으로 32개의 콘트롤 게이트 전극(308)이 하나의 단위가 되어 데이터의 읽고 쓰는 동작이 이루어지게 된다. 상기 32개의 콘트롤 게이트 전극(308)의 양측에는 상기 제2 방향으로 연장되는 라인 형상을 갖는 접지 선택 라인(314)과 스트링 선택 라인(316)이 구비된다. 상기 접지 선택 라인(314) 및 스트링 선택 라인(316)은 통상적인 MOS 트랜지스터와 동일한 구조를 갖는다. 즉, 상기 접지 선택 라인(314) 및 스트링 선택 라인(316)은 게이트 산화막 및 게이트 전극이 적층된 형상을 갖는다. 또한, 상기 접지 선택 라인(314) 및 스트링 선택 라인(316)의 양측에 위치한 액티브 영역의 기판 표면 아래에는 불순물 영역(318)이 구비된다.
상기 기판(300) 상에는 상기 셀 게이트 구조물(310), 접지 선택 라인(314) 및 스트링 선택 라인(316)을 덮는 제1 층간 절연막(320)이 구비된다.
상기 제1 층간 절연막(320)에는 상기 접지 선택 라인(314)의 일측에 위치하는 기판(300) 표면을 노출시키는 트렌치(322)가 형성되어 있다. 상기 트렌치(322)는 상기 제2 방향으로 연장되는 형상을 갖는다. 상기 트렌치(322) 내부에는 도전 물질이 매립된 형상의 공통 소오스 라인(324, CSL)이 구비된다. 상기 공통 소오스 라인(324)은 상기 제2 방향으로 연장되는 라인 형상을 갖는다.
상기 제1 층간 절연막(320) 상에는 제2 층간 절연막(326)이 구비된다.
상기 스트링 선택 라인(316)의 일측에는 상기 제2 층간 절연막(326) 및 제1 층간 절연막(320)을 관통하는 개구부(328)가 구비되어 있다. 상기 개구부(328)의 저면에는 상기 불순물 영역(318)이 형성되어 있는 기판(300) 표면이 노출되어 있다.
상기 개구부(328)의 측벽 및 저면에는 베리어 금속막 패턴(330a)이 형성되어 있다. 상기 베리어 금속막 패턴(330a)은 티타늄/티타늄 질화막이 적층된 형상을 가질 수 있다.
상기 개구부(328) 내부에는 증착 소오스 가스의 반응을 이용한 증착 공정에 의해 형성된 제1 텅스텐으로 이루어지는 콘택 플러그(332a)가 구비된다. 여기서, 증착 소오스 가스의 반응을 이용하는 증착 공정은 구체적으로 화학기상증착법 및 원자층 적층법을 포함한다.
상기 제2 층간 절연막(326) 상에는 상기 콘택 플러그(332a)과 접촉하는 비트 라인(338)이 구비된다. 상기 비트 라인(338)은 상기 증착 소오스 가스의 반응을 이용하는 증착 공정에 의해 형성된 제1 텅스텐(334)과 물리 기상 증착 공정에 의해 형성된 제2 텅스텐(336)이 적층된 형상을 갖는다. 상기 비트 라인(338)의 하부를 이루는 제1 텅스텐(334)은 상기 콘택 플러그(332a)를 이루는 제1 텅스텐과 동일한 증착 공정을 통해 형성된다.
상기 비트 라인(338)에 포함되는 제1 텅스텐(334)은 상기 개구부(328)의 내부 폭의 1/2 보다 두껍고 상기 개구부(328) 내부 폭보다는 얇은 두께를 갖는 것이 바람직하다. 구체적으로, 상기 비트 라인(338)에 포함되는 제1 텅스텐(334)은 500Å보다 얇은 두께를 갖는 것이 바람직하다.
도 13 내지 16은 도 12에 도시된 NAND형 플래시 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 13을 참조하면, 단결정 실리콘 기판(300)에 셸로우 트렌치 소자분리(shallow trench isolation; STI)공정을 수행하여 소자 분리막(도시안됨)을 형성함으로써 소자분리 영역 및 액티브 영역을 정의한다.
구체적으로, 상기 실리콘 기판(300)을 부분적으로 식각하여 제1 방향으로 연장되는 소자 분리용 트렌치를 형성하고, 상기 소자 분리용 트렌치 내부를 절연 물질로 채워넣어 소자 분리막을 형성한다. 상기 소자 분리막은 제1 방향으로 연장되는 형상을 갖고 있어, 상기 액티브 영역 및 소자 분리 영역이 서로 번갈아가며 나란하게 위치하게 된다.
상기 실리콘 기판(300) 상에 셀 게이트 구조물(310), 스트링 선택 라인(316) 및 접지 선택 라인(314)을 형성한다.
구체적으로, 상기 액티브 영역의 기판(300) 상에 산화막을 형성한다. 상기 산화막은 터널 산화막(302) 및 게이트 산화막으로 사용된다. 상기 산화막 상에 제1 도전막(도시안됨)을 형성한 후 통상의 사진식각 공정으로 제1 도전막을 선택적으로 식각하여 제1 방향과 수직한 제2 방향으로 연장되는 라인 형상의 제1 도전막 패턴을 형성한다. 상기 제1 도전막 패턴 상에 유전막(306)을 형성한다. 상기 유전막(306)은 산화물 질화물 및 산화물을 순차적으로 적층시켜 형성할 수도 있고, 금속 산화물을 증착시켜 형성할 수도 있다.
상기 유전막(306) 상에 제2 도전막(도시안됨)을 형성한다.
이어서, 사진 공정으로 메모리 셀 영역을 노출시키는 포토레지스트 패턴을 형성한 후, 상기 제2 도전막, 유전막(306) 및 제1 도전막 패턴을 순차적으로 건식 식각하여 제2 방향으로 연장되는 셀 게이트 구조물(310)을 형성한다. 상기 셀 게이트 구조물은 터널 산화막(302), 고립된 형태의 플로팅 게이트 전극(304), 유전막(306) 및 콘트롤 게이트 전극(308)이 적층된 형상을 갖는다. 상기 셀 게이트 구조물(310)을 형성하기 위한 상기 패터닝 공정을 수행할 때, 상기 스트링 선택 라인(316) 및 접지 선택 라인(314)도 함께 형성된다.
다음에, 이온 주입 공정을 수행하여, 상기 셀 게이트 구조물(310), 스트링 선택 라인(316) 및 접지 선택 라인(314)의 양측의 기판 표면 아래에 불순물 영역(318)을 형성한다.
상기 기판 상에, 상기 셀 게이트 구조물(310), 스트링 선택 라인(316) 및 접지 선택 라인(314)들을 덮는 제1 층간 절연막(320)을 형성한다.
이어서, 사진식각 공정으로 상기 제1 층간 절연막(320)을 건식 식각하여 상기 접지 선택 라인(314)의 일측에 위치하는 실리콘 기판(300)을 노출시키는 트렌치(322)를 형성한다. 상기 트렌치(322)는 상기 제2 방향으로 연장되는 형상을 갖는다. 다음에, 상기 트렌치(322) 내부를 채우도록 도전 물질을 증착시키고, 상기 제1 층간 절연막(320) 상부면이 노출되도록 화학 기계적 연마 공정을 수행함으로써 공통 소오스 라인(324, CSL)을 형성한다.
도 14를 참조하면, 상기 공통 소오스 라인(324)이 형성되어 있는 제1 층간 절연막(320) 상에 제2 층간 절연막(326)을 형성한다. 다음에, 상기 제2 층간 절연막(326) 및 제1 층간 절연막(320)의 일부를 순차적으로 식각하여 상기 스트링 선택 라인(316)의 일측에 위치하는 기판(300)을 노출시키는 개구부(328)를 형성한다. 상기 개구부(328)는 상기 스트링 선택 라인(316)의 일측에 위치하는 고립된 액티브 영역을 각각 노출하도록 규칙적으로 형성된다.
상기 개구부(328)의 내부면 및 상기 제2 층간 절연막(326) 상부면에 베리어 금속막(330)을 형성한다. 상기 베리어 금속막(330)을 형성하는 방법은 실시예 2의 도 9를 참조로 설명한 것과 동일하다.
도 15를 참조하면, 상기 소오스 가스의 반응을 이용하는 증착 공정을 수행하여 제1 텅스텐을 증착함으로써, 상기 개구부(328) 내부를 채우면서 상기 제2 층간 절연막(326) 상부면을 덮는 제1 금속막(332)을 형성한다. 구체적으로, 상기 제1 금속막(332)은 화학기상증착법에 의해 형성될 수도 있고, 원자층 적층법에 의해 형성될 수도 있다. 그런데, 원자층 적층법에 의해 형성된 텅스텐에 비해 화학기상증착 법에 의해 형성된 텅스텐의 저항이 더 낮다. 때문에, 상기 제1 금속막(332)은 화학기상증착법에 의해 형성된 텅스텐막인 것이 더 바람직하다.
상기 제1 금속막(332)은 상기 개구부(328)의 내부 폭의 1/2 보다 두껍고 상기 개구부(328) 내부 폭보다는 얇은 두께로 형성되는 것이 바람직하다. 또한, 상기 제1 금속막(332)은 150 내지 500Å의 두께로 형성되는 것이 바람직하며, 300Å보다 얇은 두께로 형성되는 것이 더 바람직하다.
상기 제1 금속막(332)을 형성함으로써, 상기 개구부(328) 내부에는 상기 제1 텅스텐으로 이루어지는 콘택 플러그(332a)가 완성된다.
도 16을 참조하면, 물리기상 증착법에 의해 제2 텅스텐을 형성함으로써 상기 제1 금속막(332) 상에 제2 금속막(도시안됨)을 형성한다. 상기 물리기상증착법에 의해 형성된 제2 텅스텐은 상기 제1 텅스텐에 비해 낮은 저항을 갖는다. 또한, 상기 물리기상증착법에 의해 형성되는 제2 텅스텐은 제1 텅스텐에 비해 표면 거칠기 특성이 매우 양호하다.
다음에, 상기 제2 금속막 상에 비트 라인을 형성하기 위한 제2 하드 마스크 패턴(도시안됨)을 형성하고 이를 이용하여, 상기 제2 금속막, 제1 금속막(332) 및 베리어 금속막(330)을 순차적으로 식각함으로써 상기 콘택 플러그(332a)와 접속하는 비트 라인(338)을 형성한다. 이 때, 상기 비트 라인(338)은 상기 제1 방향으로 연장된다. 상기 비트 라인(338)은 베리어 금속막 패턴(330a), 제1 텅스텐(334) 및 제2 텅스텐(336)이 적층된 형상을 갖게된다.
<비교실험>
비교예 1
단결정 실리콘 기판 상에 화학기상증착공정을 수행하여 1000Å의 두께를 갖는 텅스텐 박막을 형성하였다. 다음에, 상기 텅스텐 박막의 단면을 주사 전자 현미경을 이용하여 관측하였다.
실험예 1
단결정 실리콘 기판 상에 화학기상증착공정을 수행하여 300Å의 두께를 갖는 제1 텅스텐 박막을 형성한 후, 물리기상증착공정을 수행하여 700Å의 두께를 갖는 제2 텅스텐 박막을 형성하였다. 다음에, 상기 제1 및 제2 텅스텐 박막의 단면을 주사 전자 현미경을 이용하여 관측하였다.
실험예 2
단결정 실리콘 기판 상에 원자층 적층법을 수행하여 300Å의 두께를 갖는 제1 텅스텐 박막을 형성한 후, 물리기상증착공정을 수행하여 700Å의 두께를 갖는 제2 텅스텐 박막을 형성하였다. 다음에, 상기 제1 및 제2 텅스텐 박막의 단면을 주사 전자 현미경을 이용하여 관측하였다.
도 17은 비교예 1에 의해 수득한 SEM 사진이고, 도 18은 실험예 1에 의해 수득한 SEM 사진이고, 도 19는 실험예 2에 의해 수득한 SEM 사진이다.
도 17에서 보여지듯이, 비교예 1에서와 같이 화학기상증착공정을 수행하여 1000Å의 두께를 갖는 텅스텐 박막을 형성하였을 때 상기 텅스텐 박막의 상부면의 표면 모폴로지가 상대적으로 매우 불량함을 알 수 있었다.
반면에, 도 18에서 보여지듯이, 실험예 1과 같이 화학기상증착공정에 의해 형성된 제1 텅스텐 박막과 물리기상증착공정에 의해 형성된 제2 텅스텐 박막을 서로 적층시켰을 때 상기 제2 텅스텐 박막의 표면 모폴로지가 상기 실험예의 텅스텐 박막의 표면 모폴로지에 비해 상대적으로 양호하였다.
또한, 도 19에서 보여지듯이, 실험예 2와 같이, 원자층 적층법에 의해 형성된 제1 텅스텐 박막과 물리기상증착공정에 의해 형성된 제2 텅스텐 박막을 서로 적층시켰을 때, 상기 제2 텅스텐 박막의 표면 모폴로지가 상기 실험예의 텅스텐 박막의 표면 모폴로지에 비해 상대적으로 양호하였다.
상기 실험 결과, 본 실시예와 같이 텅스텐 박막을 형성할 경우 화학기상증착 공정만으로 텅스텐 박막을 형성하는 경우에 비해 양호한 표면 모폴로지를 수득할 수 있음을 알 수 있었다.
상술한 바와 같이 본 발명에 의하면, 단순한 공정을 통해 콘택 플러그 및 상기 콘택 플러그와 연결되는 도전성 패턴을 형성할 수 있다. 또한, 상기 도전성 패턴의 상부 표면 모폴로지 특성이 양호해짐에 따라, 이웃하는 도전성 패턴 간의 브릿지 불량 및 도전성 패턴이 끊어지는 불량 등이 감소된다. 따라서, 저 비용으로 고성능을 갖는 반도체 장치의 배선을 형성할 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변 경시킬 수 있음을 이해할 수 있을 것이다.

Claims (20)

  1. 기판 상에 위치하고, 개구부를 포함하는 층간 절연막;
    상기 개구부 내부를 채우고, 소오스 가스의 반응을 이용하는 증착 공정에 의해 형성된 제1 텅스텐으로 이루어지는 콘택 플러그; 및
    상기 소오스 가스의 반응을 이용하는 증착 공정에 의해 형성된 제1 텅스텐 및 물리기상증착 공정에 의해 형성된 제2 텅스텐이 적층된 형상을 갖고, 상기 콘택 플러그의 상부면과 접촉하는 도전성 패턴을 포함하는 것을 특징으로 하는 반도체 소자의 배선.
  2. 제1항에 있어서, 상기 제1 텅스텐을 형성하기 위한 증착 공정은 화학기상증착법 및 원자층 적층법을 포함하는 것을 특징으로 하는 반도체 소자의 배선.
  3. 제1항에 있어서, 상기 도전성 패턴에 포함되는 제1 텅스텐은 상기 개구부의 내부 폭의 1/2 보다 두껍고 상기 개구부 내부 폭보다는 얇은 두께를 갖는 것을 특징으로 하는 반도체 소자의 배선.
  4. 제1항에 있어서, 상기 도전성 패턴에 포함되는 제1 텅스텐은 100 내지 500Å의 두께를 갖는 것을 특징으로 하는 반도체 소자의 배선.
  5. 제1항에 있어서, 상기 개구부의 측벽 및 저면에는 베리어 금속막이 형성된 것을 특징으로 하는 반도체 소자의 배선.
  6. 기판 상에 개구부를 포함하는 층간 절연막을 형성하는 단계;
    소오스 가스의 반응을 이용하는 증착 공정을 수행하여 제1 텅스텐을 증착함으로써, 상기 개구부 내부를 채우면서 상기 층간 절연막 상부면을 덮는 제1 금속막을 형성하는 단계;
    물리기상증착 공정을 수행하여 제2 텅스텐을 증착함으로써, 상기 제1 금속막 상에 제2 금속막을 형성하는 단계; 및
    상기 제1 및 제2 금속막을 패터닝하여 제1 텅스텐으로 이루어지는 콘택 플러그 및 제1 및 제2 텅스텐으로 이루어지는 도전성 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 배선 형성 방법.
  7. 제6항에 있어서, 상기 소오스 가스의 반응을 이용하는 증착 공정은 화학기상증착법 및 원자층 적층법을 포함하는 것을 특징으로 하는 반도체 소자의 배선 형성 방법.
  8. 제7항에 있어서, 상기 화학기상증착법에 의해 제1 금속막을 형성할 시에, 수소 가스와 육불화텅스텐(WF6) 가스를 공급하는 단계를 수행하는 것을 특징으로 하는 반도체 소자의 배선 형성 방법.
  9. 제8항에 있어서, 상기 수소 가스와 육불화텅스텐(WF6) 가스를 공급하기 이 전에, 모노실란(SiH4), 디실란(Si2H6), 사플르오르화규소(SiF4), 디클로로실란(SiCl2H2) 및 디보란(B2H6)으로 이루어지는 그룹에서 선택되는 적어도 하나의 가스와 육불화텅스텐(WF6) 가스를 공급하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 배선 형성 방법.
  10. 제7항에 있어서, 상기 원자층 적층법에 의해 상기 제1 금속막을 형성하는 단계는,
    환원 가스를 공급하는 단계;
    퍼지가스를 공급하여 퍼지하는 단계;
    텅스텐 소스 가스를 공급하는 단계; 및
    퍼지 가스를 공급하여 퍼지하는 단계를 주기적으로 반복하여 수행하는 것을 특징으로 하는 반도체 소자의 배선 형성 방법.
  11. 제10항에 있어서, 상기 환원 가스는 모노실란(SiH4), 디실란(Si2H6), 사플르오르화규소(SiF4), 디클로로실란(SiCl2H2), 디보란(B2H6)을 포함하는 그룹에서 선택되는 적어도 하나의 가스인 것을 특징으로 하는 반도체 소자의 배선 형성 방법.
  12. 제6항에 있어서, 상기 제1 금속막은 상기 개구부의 내부 폭의 1/2 보다 두껍고 상기 개구부 내부 폭보다는 얇은 두께로 형성되는 것을 특징으로 하는 반도체 소자의 배선 형성 방법.
  13. 제6항에 있어서, 상기 제1 금속막은 100 내지 500Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 배선 형성 방법.
  14. 제6항에 있어서, 상기 개구부의 측벽 및 저면에 베리어 금속막을 증착하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 배선 형성 방법.
  15. 기판의 불순물 영역들을 노출시키는 제1 개구부를 포함하는 제1 층간 절연막을 형성하는 단계;
    상기 제1 개구부 내부에 불순물이 도핑된 폴리실리콘으로 이루어지는 제1 콘택 플러그를 형성하는 단계;
    상기 제1 층간 절연막 상에, 상기 제1 콘택 플러그의 상부면을 노출시키는 제2 개구부를 포함하는 제2 층간 절연막을 형성하는 단계;
    소오스 가스의 반응을 이용하는 증착 공정을 수행하여 제1 텅스텐을 증착함으로써, 상기 제2 개구부 내부를 채우면서 상기 제2 층간 절연막 상부면을 덮는 제1 금속막을 형성하는 단계;
    물리기상증착 공정을 수행하여 제2 텅스텐을 증착함으로써, 상기 제1 금속막 상에 제2 금속막을 형성하는 단계; 및
    상기 제1 및 제2 금속막을 패터닝하여 제1 텅스텐으로 이루어지는 제2 콘택 플러그 및 제1 및 제2 텅스텐으로 이루어지는 도전성 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 배선 형성 방법.
  16. 제15항에 있어서, 상기 제1 텅스텐을 형성하기 위한 증착 공정은 화학기상증착법 및 원자층 적층법을 포함하는 것을 특징으로 하는 반도체 소자의 배선 형성 방법.
  17. 제15항에 있어서, 상기 도전성 패턴에 포함되는 제1 텅스텐은 상기 개구부의 내부 폭의 1/2 보다 두껍고 상기 개구부 내부 폭보다는 얇은 두께를 갖는 것을 특징으로 하는 반도체 소자의 배선 형성 방법.
  18. 기판 상에 셀 게이트 구조물, 스트링 선택 라인 및 접지 선택 라인을 형성하는 단계;
    상기 셀 게이트 구조물, 스트링 선택 라인 및 접지 선택 라인을 덮는 제1 층간 절연막을 형성하는 단계;
    상기 제1 층간 절연막을 관통하여 상기 접지 선택 라인의 일측 기판과 접촉하는 공통 소오스 라인을 형성하는 단계;
    상기 제1 층간 절연막 상에 제2 층간 절연막을 형성하는 단계;
    상기 제2 층간 절연막 및 제1 층간 절연막을 관통하는 개구부를 형성하는 단계;
    소오스 가스의 반응을 이용하는 증착 공정을 수행하여 제1 텅스텐을 증착함으로써, 상기 개구부 내부를 채우면서 상기 제2 층간 절연막 상부면을 덮는 제1 금속막을 형성하는 단계;
    물리기상증착 공정을 수행하여 제2 텅스텐을 증착함으로써, 상기 제1 금속막 상에 제2 금속막을 형성하는 단계; 및
    상기 제1 및 제2 금속막을 패터닝하여 제1 텅스텐으로 이루어지는 콘택 플러그 및 제1 및 제2 텅스텐으로 이루어지는 도전성 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 배선 형성 방법.
  19. 제18항에 있어서, 상기 제1 텅스텐을 형성하기 위한 증착 공정은 화학기상증착법 및 원자층 적층법을 포함하는 것을 특징으로 하는 반도체 소자의 배선 형성 방법.
  20. 제18항에 있어서, 상기 도전성 패턴에 포함되는 제1 텅스텐은 상기 개구부의 내부 폭의 1/2 보다 두껍고 상기 개구부 내부 폭보다는 얇은 두께를 갖는 것을 특징으로 하는 반도체 소자의 배선 형성 방법.
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