KR101120172B1 - 반도체 소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명에 따른 반도체 소자 및 그 제조 방법은 셀 영역 및 센스 앰프 영역의 비트라인 두께를 감소시켜 비트라인의 센싱 특성을 향상시키고, 비트라인 일부의 선폭을 감소시켜 비트라인 간의 공간 마진을 확보하는 기술을 개시한다.
본 발명에 따른 반도체 소자의 제조 방법은 제 1 영역 및 제 2 영역으로 구분되는 반도체 소자의 제조 방법에 있어서, 하부 구조물이 구비된 반도체 기판 상부에 제 1 비트라인 물질층을 증착하는 단계와, 상기 제 1 영역의 상기 제 1 비트라인 물질층을 리세스하는 단계와, 상기 제 1 비트라인 물질층 상부에 제 2 비트라인 물질층을 증착하는 단계와, 상기 제 2 비트라인 물질층 및 제 1 비트라인 물질층을 패터닝하여 비트라인을 형성하는 단계를 포함하는 것을 특징으로 한다.
Description
본 발명은 반도체 소자 및 그 제조 방법에 관한 것이다. 특히, 비트 라인 형성 방법에 관한 것이다.
최근 반도체 소자가 50nm 이하로 감소됨에 따라 비트라인(Bit Line)과 비트라인 바(Bit Line Bar) 간의 센싱 마진이 중요시 되고 있다. 이렇게 비트라인의 오프셋 특성을 향상시키기 위해서는 Cs(Cell Capacitance) 증가 및 Cb(Bit Capacitance) 감소를 필요로 한다. 그러나, 소자의 크기(Dimension)가 감소하면서 그에 따른 Cs 증가는 새로운 소자의 크기 또는 산화물질이 필요하다. 또한, 비트라인 캐패시턴스의 감소를 위해서는 비트라인 텅스텐층의 두께를 감소시켜야 한다. 그러나, 비트라인 텅스텐층의 두께 감소 시 비트라인의 단면 저항이 증가되고, 이로 인해 커런트가 감소되고 주변회로 영역의 트랜지스터의 스피드 저하를 가져올 수 있다.
본 발명은 셀 영역 및 센스 앰프 영역의 비트라인 두께를 감소시켜 비트라인의 센싱 특성을 향상시키고자 한다.
본 발명에 따른 반도체 소자의 제조 방법은 제 1 영역 및 제 2 영역으로 구분되는 반도체 소자의 제조 방법에 있어서, 하부 구조물이 구비된 반도체 기판 상부에 제 1 비트라인 물질층을 증착하는 단계와, 상기 제 1 영역의 상기 제 1 비트라인 물질층을 리세스하는 단계와, 상기 제 1 비트라인 물질층 상부에 제 2 비트라인 물질층을 증착하는 단계와, 상기 제 2 비트라인 물질층 및 제 1 비트라인 물질층을 패터닝하여 비트라인을 형성하는 단계를 포함하는 것을 특징으로 한다.
바람직하게는 제 1 영역은 셀 영역 또는 센스 앰프 영역이며, 제 2 영역은 주변 회로 영역이다.
그리고, 제 1 비트라인 물질층 및 제 2 비트라인 물질층은 텅스텐을 포함한 물질이며, 제 1 비트라인 물질층은 PVD 방법을 이용하여 250 ~ 350Å의 두께로 증착하고, 제 1 영역의 상기 제 1 비트라인 물질층은 150 ~ 250Å의 두께로 리세스시킨다.
그리고, 상기 제 2 비트라인 물질층은 CVD 방법을 이용하여 200 ~ 300Å의 두께로 증착하며, 비트라인 형성 시 상기 제 2 비트라인 물질층은 상기 제 1 비트라인 물질층에 비해 측벽이 더 식각된다. 제 1 비트라인 물질층을 리세스 한 후 글 루층을 더 형성할 수 있다.
본 발명에 따른 반도체 소자는 제 1 영역 및 제 2 영역으로 구분되는 반도체 소자에 있어서, 제 1 비트라인 물질층 및 제 2 비트라인 물질층의 적층으로 형성된 비트라인을 포함하며, 제 1 영역의 제 1 비트라인 물질층은 제 2 영역의 제 1 비트라인 물질층보다 두께가 얇은 것을 특징으로 한다.
바람직하게는, 제 1 영역은 셀 영역 또는 센스 앰프 영역이며, 상기 제 2 영역은 주변 회로 영역이다. 제 2 비트라인 물질층의 선폭은 상기 제 1 비트라인 물질층의 선폭보다 작게 형성된다. 제 1 비트라인 물질층 및 제 2 비트라인 물질층은 텅스텐을 포함하는 물질이며, 제 1 비트라인 물질층과 제 2 비트라인 물질층 사이에 글루층을 더 포함하는 것을 특징으로 한다.
본 발명에 따른 반도체 소자 및 그 제조 방법은 다음과 같은 효과가 있다.
첫째, 셀 영역 및 센스 앰프 영역의 비트라인 두께를 감소시켜 비트라인 커플링 캐패시턴스를 감소시킬 수 있다. 이로 인해, 비트라인의 센싱 마진 능력이 향상되는 효과가 있다.
둘째, 비트라인의 두께를 감소시킴으로써, 비트라인의 저항을 감소시켜 커런트를 증가시키고, 이로 인해 속도가 향상되는 효과가 있다.
셋째, 비트라인 측벽이 일부 식각되도록 하여 비트라인 간의 공간 마진을 향상시켜 비트라인 간의 보이드(Void)에 의한 브릿지(Bridge) 현상을 방지할 수 있다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 1a 내지 도 1e는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도들이다. 도 1a 내지 도 1e의 (ⅰ)은 셀 영역 및 센스 앰프 영역을 도시한 것이고, (ⅱ)는 주변 회로 영역을 도시한 것이다.
도 1a를 참조하면, 소자분리막(105)이 구비된 반도체 기판(100) 상부에 게이트 도전층(110), 게이트 금속층(115) 및 게이트 하드마스크층(120)을 순차적으로 적층하고, 이를 패터닝하여 게이트 패턴을 형성한다. 게이트 도전층(110)은 폴리실리콘으로 형성하고, 게이트 금속층(115)은 텅스텐으로 형성한다. 그리고, 게이트 하드마스크층(120)은 질화막으로 형성한다.
다음에, 게이트 패턴 측벽에 스페이서(125)를 증착하여 게이트 전극(130)을 형성한다. 여기서, 스페이서(125)는 질화막, 산화막 및 이들의 조합 중 선택된 어느 하나를 사용하여 형성하는 것이 바람직하다.
그 다음, 게이트 전극(130)을 포함하는 반도체 기판(100) 상부에 층간 절연막(135)을 형성한다.
그 다음, 층간 절연막(135)을 식각하여 콘택홀(미도시)을 형성한 후 콘택홀(미도시)을 매립하여 비트라인 콘택(140)을 형성한다. 이때, 비트라인 콘택(140)은 게이트 전극(130)과 연결되도록 형성하는 것이 바람직하다. 더 바람직하게는 게이트 금속층(115)과 연결되도록 형성한다.
그 다음, 비트라인 콘택(140)을 포함하는 층간 절연막(135) 상부에 제 1 비트라인 물질층(150)을 증착한다. 여기서, 제 1 비트라인 물질층(150)은 텅스텐을 포함하는 물질로 형성하며, PVD(Physical Vapor Deposition; PVD) 방법을 이용하여 250 ~350Å 두께만큼 증착하는 것이 바람직하다.
그 다음, 셀 영역 및 센스 앰프 영역을 오픈시키는 제 1 감광막 패턴(155)을 형성한다. 이때, 제 1 감광막 패턴(155) 형성 전에 반사 방지막을 추가적으로 증착할 수 있다.
도 1b를 참조하면, 제 1 감광막 패턴(155)을 마스크로 셀 영역 및 센스 앰프 영역의 제 1 비트라인 물질층(150)을 일부 리세스(Recess)시킨다. 여기서, 제 1 비트라인 물질층(150)은 150 ~ 250Å을 식각 타겟으로 하여 50 ~ 150Å의 두께가 남겨지도록 한다. 즉, 셀 영역 및 센스 앤프 영역의 제 1 비트라인 물질층(150)의 두께(D1)는 주변 회로 영역의 제 1 비트라인 물질층(150)의 두께(D2)에 비해 감소된다.
다음에, 제 1 감광막 패턴(155)을 제거한다.
도 1c를 참조하면, 제 1 비트라인 물질층(150) 상부에 제 2 비트라인 물질층(155)을 증착한다. 이때, 제 2 비트라인 물질층(155)은 텅스텐을 포함한 물질로 형성하며, CVD(Chemical Vapor Deposition; CVD) 방법을 이용하여 200 ~ 300Å의 두께로 증착한다.
여기서, 제 2 비트라인 물질층(155) 형성 전에 글루층(미도시)을 더 형성할 수 도 있다. 글루층(미도시)은 텅스텐을 포함한 물질로 형성하며, 제 1 비트라인 물질층(150)과 제 2 비트라인 물질층(155) 간의 접착력을 강화시키기 위해 증착한다.
도 1d를 참조하면, 제 2 비트라인 물질층(155) 상부에 하드마스크층(160)을 형성하고, 이를 평탄화시킨다.
다음에, 평탄화된 하드마스크층(160) 상부에 비트라인을 정의하는 제 2 감광막 패턴(미도시)을 형성한다. 여기서, 제 2 감광막 패턴(미도시) 형성 전에 반사방지막을 추가적으로 형성할 수 있다.
도 1e를 참조하면, 제 2 감광막 패턴(미도시)을 마스크로 하드마스크층(160)을 식각하여 비트라인을 정의하는 하드마스크 패턴(160a)을 형성한다. 그리고, 제 2 감광막 패턴(미도시)을 제거한다.
다음에, 하드마스크 패턴(160a)을 마스크로 제 2 비트라인 물질층(155) 및 제 1 비트라인 물질층(150)을 순차적으로 식각하여 비트라인(157)을 형성한다. 여기서, 비트라인(157) 형성을 위한 식각 공정 시 제 2 비트라인 물질층(155)이 제 1 비트라인 물질층(150)에 비해 측벽으로 더 식각되어 보잉(Bowing)이 형성된다. 즉, 제 2 비트라인 물질층(155)의 선폭(W2)이 제 1 비트라인 물질층(150)의 선폭(W1)보다 작게 형성된다. 이는 PVD 방법으로 증착한 박막의 밀도는 CVD 방법으로 증착한 박막의 밀도에 비해 상대적으로 밀(Dense)하기 때문에, PVD 방법으로 증착한 박막과 CVD 방법으로 증착한 박막의 식각비 차이에 제 2 비트라인 물질층(155)의 측벽이 더 식각된다.
이와 같이, 비트라인(157) 저부에 형성된 제 1 비트라인 물질층(150)은 종래 와 동일한 선폭을 가지도록 형성함으로써, 비트라인(157) 바닥을 지탱하여 비트라인(157)이 쓰러지는 것을 방지할 수 있다.
또한, 측벽이 더 식각된 제 2 비트라인 물질층(155)은 비트라인(157) 간의 공간 마진(Spacing margin)을 확보할 수 있어, 비트라인 간의 좁은 구간에서 생기는 보이드(void) 문제를 해결할 수 있다.
도 2는 본 발명에 따른 반도체 소자를 도시한 단면도이다. 도 2의 (ⅰ)은 셀 영역 및 센스 앰프 영역이며, (ⅱ)는 주변 회로 영역이다.
도 2를 참조하면, 소자분리막(205)이 구비된 반도체 기판(200) 상부에 게이트 전극(230)이 형성된다. 여기서, 게이트 전극(230)은 게이트 도전층(210), 게이트 금속층(215) 및 게이트 하드마스크층(220)의 적층구조가 포함되며, 적층 구조 측벽에 스페이서(225)가 증착된 형태이다.
그리고, 게이트 전극(230)의 게이트 금속층(215)과 연결되는 비트라인 콘택(240)이 구비되고, 비트라인 콘택(240)과 연결되는 비트라인(257)이 구비된다. 비트라인(257)은 제 1 비트라인 물질층(250), 제 2 비트라인 물질층(255) 및 하드마스크층(260)의 적층구조로 형성된다. 이때, 셀 영역 및 센스 앰프 영역의 제 1 비트라인 물질층(250)의 두께(D1)은 주변 회로 영역의 제 1 비트라인 물질층(250)보다 두께(D2)가 얇게 형성된 것이 바람직하다.
또한, 제 2 비트라인 물질층(255)의 선폭(W2)은 제 1 비트라인 물질층(250)의 선폭(W1)에 비해 작게 형성된 것이 바람직하다.
이와 같이, 제 2 비트라인 물질층(255)의 선폭이 작게 형성됨으로써, 비트라 인(257) 간의 공간 마진(Spacing margin)을 확보할 수 있어, 비트라인 간의 좁은 구간에서 생기는 보이드(void) 문제를 해결할 수 있다.
또한, 셀 영역 및 센스 앰프 영역의 제 1 비트라인 물질층의 두께를 감소시키는 것은 비트라인 간 면적을 감소시켜 비트라인 캐패시턴스를 감소시킬 수 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1a 내지 도 1e는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도.
도 2는 본 발명에 따른 반도체 소자를 도시한 단면도.
< 도면의 주요 부분에 대한 부호 설명 >
100 : 반도체 기판 105 : 소자분리막
110 : 게이트 도전층 115 : 게이트 금속층
120 : 게이트 하드마스크층 125 : 스페이서
130 : 게이트 전극 135 : 층간 절연막
140 : 비트라인 콘택 150 : 제 1 비트라인 물질층
155 : 제 1 감광막 패턴 157 : 비트라인
160 : 하드마스크층
Claims (15)
- 제 1 영역 및 제 2 영역으로 구분되는 반도체 소자의 제조 방법에 있어서,하부 구조물이 구비된 반도체 기판 상부에 제 1 비트라인 물질층을 증착하는 단계;상기 제 1 영역의 상기 제 1 비트라인 물질층을 리세스하는 단계;상기 제 1 비트라인 물질층 상부에 제 2 비트라인 물질층을 증착하는 단계; 및상기 제 2 비트라인 물질층 및 제 1 비트라인 물질층을 패터닝하여 비트라인을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 청구항 2은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,상기 제 1 영역은 셀 영역 또는 센스 앰프 영역인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 청구항 3은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,상기 제 2 영역은 주변 회로 영역인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 청구항 4은(는) 설정등록료 납부시 포기되었습니다.상기 제 1 비트라인 물질층 및 제 2 비트라인 물질층은 텅스텐을 포함한 물질인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 청구항 5은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,상기 제 1 비트라인 물질층은 PVD 방법을 이용하여 250 ~ 350Å의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 청구항 6은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,상기 제 1 영역의 상기 제 1 비트라인 물질층은 150 ~ 250Å의 두께로 리세스시키는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 청구항 7은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,상기 제 2 비트라인 물질층은 CVD 방법을 이용하여 200 ~ 300Å의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 청구항 8은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,상기 비트라인 형성 시 상기 제 2 비트라인 물질층은 상기 제 1 비트라인 물질층에 비해 측벽이 더 식각되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 청구항 9은(는) 설정등록료 납부시 포기되었습니다.상기 제 1 비트라인 물질층을 리세스 한 후 글루층을 더 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 영역 및 제 2 영역으로 구분되는 반도체 소자에 있어서,제 1 비트라인 물질층 및 제 2 비트라인 물질층의 적층으로 형성된 비트라인을 포함하며, 상기 제 1 영역의 제 1 비트라인 물질층은 상기 제 2 영역의 제 1 비트라인 물질층보다 두께가 얇으며, 상기 제 2 비트라인 물질층의 선폭은 상기 제 1 비트라인 물질층의 선폭보다 작게 형성하는 것을 특징으로 하는 반도체 소자.
- 청구항 11은(는) 설정등록료 납부시 포기되었습니다.제 10 항에 있어서,상기 제 1 영역은 셀 영역 또는 센스 앰프 영역인 것을 특징으로 하는 반도체 소자.
- 청구항 12은(는) 설정등록료 납부시 포기되었습니다.제 10 항에 있어서,상기 제 2 영역은 주변 회로 영역인 것을 특징으로 하는 반도체 소자.
- 삭제
- 청구항 14은(는) 설정등록료 납부시 포기되었습니다.상기 제 1 비트라인 물질층 및 제 2 비트라인 물질층은 텅스텐을 포함하는 물질인 것을 특징으로 하는 반도체 소자.
- 청구항 15은(는) 설정등록료 납부시 포기되었습니다.제 10 항에 있어서,상기 제 1 비트라인 물질층과 제 2 비트라인 물질층 사이에 글루층을 더 포함하는 것을 특징으로 하는 반도체 소자.
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