KR20050003174A - 듀얼 게이트 산화막 구조의 게이트 형성방법 - Google Patents

듀얼 게이트 산화막 구조의 게이트 형성방법 Download PDF

Info

Publication number
KR20050003174A
KR20050003174A KR1020030043320A KR20030043320A KR20050003174A KR 20050003174 A KR20050003174 A KR 20050003174A KR 1020030043320 A KR1020030043320 A KR 1020030043320A KR 20030043320 A KR20030043320 A KR 20030043320A KR 20050003174 A KR20050003174 A KR 20050003174A
Authority
KR
South Korea
Prior art keywords
tungsten silicide
film
gas
gate
flow rate
Prior art date
Application number
KR1020030043320A
Other languages
English (en)
Other versions
KR100956598B1 (ko
Inventor
차태호
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020030043320A priority Critical patent/KR100956598B1/ko
Publication of KR20050003174A publication Critical patent/KR20050003174A/ko
Application granted granted Critical
Publication of KR100956598B1 publication Critical patent/KR100956598B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823443—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes silicided or salicided gate conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/82345—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

본 발명은 공정을 단순화할 수 있는 듀얼 게이트 산화막 구조의 게이트 형성방법을 제공하는데 그 목적이 있다. 본 발명의 일 측면에 따르면, 게이트 절연막이 형성된 기판 상에 게이트 전극용 폴리실리콘막을 형성하는 단계; 상기 게이트 전극용 폴리실리콘막 상에 제1 텅스텐실리사이드막을 형성하는 단계; 주변회로 영역의 상기 제1 텅스텐실리사이드막을 선택적으로 제거하는 단계; 상기 제1 텅스텐실리사이드막이 선택적으로 제거된 전체 구조 상부에 제2 텅스텐실리사이드막을 형성하되, 텅스텐 소오스 가스인 WF6가스의 유량비가 상기 제1 텅스텐실리사이드막 형성시 사용된 WF6가스의 유량비 보다 낮도록 증착하는 단계; 상기 제2 텅스텐실리사이드막 상에 하드 마스크 절연막을 형성하는 단계; 상기 하드 마스크 절연막을 패터닝하는 단계; 및 패터닝된 상기 하드 마스크 절연막을 식각 베리어로 사용하여 상기 제1 및 제2 텅스텐실리사이드막, 상기 폴리실리콘막을 선택 식각하는 단계를 포함하는 듀얼 게이트 산화막 구조의 게이트 형성방법이 제공된다.

Description

듀얼 게이트 산화막 구조의 게이트 형성방법{METHOD FOR FORMING GATE HAVING DUAL GATE OXIDE STRUCTURE}
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자 제조 공정 중 게이트 형성 공정에 관한 것이며, 더 자세히는 듀얼 게이트 산화막 구조의 게이트 형성 공정에 관한 것이다.
폴리실리콘막은 증착 및 식각이 용이하여 오래 전부터 지금까지 게이트 전극 형성 공정에 널리 사용되어온 전통적인 게이트 전극 재료이다. 물론 폴리실리콘막 자체로는 저항이 매우 크기 때문에 적절한 도핑을 실시하여 전도성을 확보하고 있다.
그러나, 반도체 소자의 디자인 룰이 급격하게 감소함에 따라 게이트 전극의 선폭 축소는 불가피하며, 도핑된 폴리실리콘막만으로는 더이상 원하는 게이트 전극의 저항 특성을 확보하기 어렵게 만들었다. 게이트 전극의 저항이 커지면 신호의 RC 지연값이 커지기 때문에 소자의 동작 특성이 저하되기 때문에 보다 비저항이 작은 재료를 개발할 수 밖에 없었다.
이에 따라 새로운 게이트 전극 재료로 실리콘과 고융점 금속(Ti, W, Ta 등)의 반응 물질인 실리사이드(silicide)막이 제시되었으며, 하부에는 도핑된 폴리실리콘막을 배치하고 그 상부에는 실리사이드막을 적층시키는 이른바, 폴리사이드(polycide) 전극 구조가 널리 사용되게 되었다.
이러한 실리사이드는 기존의 도핑된 폴리실리콘막에 비해서는 매우 낮은 저항값을 가지나, 기가급 디램 등 초고집적 디램에서는 저항값의 한계에 직면하게 되었으며, 이에 대한 대안으로서 금속 게이트 전극이 제안되었다. 현재 금속 게이트를 적용함에 있어서도 폴리실리콘/금속의 적층 구조로 적용되고 있다.
한편, 금속막이나 실리사이드막은 식각 특성이 열악하기 때문에 하드 마스크 절연막을 사용하여 패터닝을 수행하고 있으며, 이러한 하드 마스크 절연막은 후속 자기정렬콘택 공정이나 랜딩 플러그 콘택 공정에서도 필요하다.
반도체 소자의 고집적화 및 고속화가 진행됨에 따라 소자의 동작 속도를 만족시키기 위하여 듀얼 게이트 산화막 구조의 필요성이 대두되었다. 듀얼 게이트 산화막 구조는 빠른 스위칭 동작을 요하는 주변회로 영역의 게이트 산화막은 얇은 두께로 형성하고, 셀 영역은 누설전류를 줄이기 위하여 상대적으로 두꺼운 게이트 산화막을 형성하는 기술이다.
도 1a 내지 도 1d는 종래기술에 따른 듀얼 게이트 산화막 형성 공정을 나타낸 단면도이다.
종래기술에 따른 듀얼 게이트 산화막 형성 공정은, 우선 도 1a에 도시된 바와 같이 1차 게이트 산화 공정(습식산화)을 실시하여 실리콘 기판(10) 상에 게이트 산화막(11)을 형성한다.
이어서, 도 1b에 도시된 바와 같이 게이트 산화막(11) 상에 셀 영역을 덮은 포토레지스트 패턴(12)을 형성하고, 포토레지스트 패턴(12)을 이온주입 베리어로 사용하여 주변회로 영역에 SF2이온주입(Vt 이온주입시 도핑된 보론 손실을 보충하기 위한 것임)을 실시한다. 이후, 디스컴 공정 및 유기물층 제거를 위한 세정 공정을 수행한다.
다음으로, 도 1c에 도시된 바와 같이 습식 산화막 식각 공정(300:1 BOE 용액)을 수행하여, 노출된 주변회로 영역의 게이트 산화막(11a)이 일정 두께가 잔류하도록 하고, 및 H2SO4용액을 사용하여 포토레지스트 패턴(12)을 제거하고, 스탠다드 크리닝 SC-1을 수행한다.
계속하여, 도 1d에 도시된 바와 같이 2차 게이트 산화전 세정 공정을 수행하고, 2차 게이트 산화 공정(습식산화)을 수행하여 최종적인 듀얼 게이트 산화막(11b 및 11c)을 형성한다.
상기와 같은 종래의 듀얼 게이트 산화막 형성 공정은 2차례의 게이트 산화 공정을 수행해야 하는 번거로움이 잇으며, 1차 게이트 산화 후 습식 식각 공정 및 2차 게이트 산화시 Vt 이온주입시 도핑된 보론 손실이 심화되어, 추가적인 BF2이온주입을 수행해야 하는 공정 상의 문제점이 있었다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 공정을 단순화할 수 있는 듀얼 게이트 산화막 구조의 게이트 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1d는 종래기술에 따른 듀얼 게이트 산화막 형성 공정을 나타낸 단면도.
도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 듀얼 게이트 산화막 구조의 게이트 형성 공정을 나타낸 단면도.
* 도면의 주요 부분에 대한 부호의 설명
20 : 실리콘 기판
21 : 게이트 산화막
22 : 폴리실리콘막
23 : 제1 텅스텐실리사이드막
24 : 포토레지스트 패턴
25 : 제2 텅스텐실리사이드막
26 : 하드 마스크 질화막
27 : 측벽 스페이서 절연막
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 게이트 절연막이 형성된 기판 상에 게이트 전극용 폴리실리콘막을 형성하는 단계; 상기 게이트 전극용 폴리실리콘막 상에 제1 텅스텐실리사이드막을 형성하는 단계; 주변회로 영역의 상기 제1 텅스텐실리사이드막을 선택적으로 제거하는 단계; 상기 제1 텅스텐실리사이드막이 선택적으로 제거된 전체 구조 상부에 제2 텅스텐실리사이드막을 형성하되, 텅스텐 소오스 가스인 WF6가스의 유량비가 상기 제1 텅스텐실리사이드막 형성시 사용된 WF6가스의 유량비 보다 낮도록 증착하는 단계; 상기 제2 텅스텐실리사이드막 상에 하드 마스크 절연막을 형성하는 단계; 상기 하드 마스크 절연막을 패터닝하는 단계; 및 패터닝된 상기 하드 마스크 절연막을 식각 베리어로 사용하여 상기 제1 및 제2 텅스텐실리사이드막, 상기 폴리실리콘막을 선택 식각하는 단계를 포함하는 듀얼 게이트 산화막 구조의 게이트 형성방법이 제공된다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 듀얼 게이트 산화막 구조의 게이트 형성 공정을 나타낸 단면도이다.
본 실시예에 따른 듀얼 게이트 산화막 구조의 게이트 형성 공정은, 우선 도2a에 도시된 바와 같이 게이트 산화 공정을 실시하여 실리콘 기판(20) 상에 5∼200Å 두께의 게이트 산화막(21)을 형성하고, 그 상부에 600∼1000Å 두께의 폴리실리콘막(22)을 증착한 다음, 폴리실리콘막(22) 상부에 5∼2000Å 두께의 제1 텅스텐 실리사이드막(23)을 증착하고, 그 상부에 셀 영역을 덮는 포토레지스트 패턴(24)을 형성한다. 이때, 제1 텅스텐 실리사이드막(23) 증착시 텅스텐 소오스 가스로 사용되는 WF6가스의 유량비는 3.9sccm 이상, 실리콘 소오스 가스로 사용되는 SiH4가스의 유량비는 350sccm 정도로 유지한다. 즉, SiH4가스의 유량비(Y)에 대한 WF6가스의 유량비(X)가 X/Y=0.01 이상이 되도록 한다.
다음으로, 도 2b에 도시된 바와 같이 포토레지스트 패턴(24)을 식각 베리어로 사용하여 주변회로 영역의 제1 텅스텐 실리사이드막(23)을 식각하고, 포토레지스트 패턴(24)을 제거한다. 이때, 제1 텅스텐 실리사이드막(23)의 제거를 위해 습식 또는 건식 식각을 수행할 수 있다.
이어서, 도 2c에 도시된 바와 같이 전체 구조 상부에 5∼2000Å 두께의 제2 텅스텐 실리사이드막(25)을 증착한다. 이때, 제2 텅스텐 실리사이드막(25) 증착시 텅스텐 소오스 가스로 사용되는 WF6가스의 유량비는 1.9sccm 이하, 실리콘 소오스 가스로 사용되는 SiH4가스의 유량비는 350sccm 정도로 유지한다. 즉, SiH4가스의 유량비(Y)에 대한 WF6가스의 유량비(X)가 X/Y=0.006 이하가 되도록 한다.
계속하여, 도 2d에 도시된 바와 같이 전체 구조 상부에 하드 마스크질화막(26)을 증착한다.
다음으로, 도 2e에 도시된 바와 같이 게이트 전극용 포토마스크를 사용한 사진 및 식각 공정을 실시하여 하드 마스크 질화막(26)을 패터닝하고, 이를 식각 베리어로 사용하여 제1 및 제2 텅스텐 실리사이드막(23, 25), 폴리실리콘막(22)을 패터닝한다.
이어서, 도 2f에 도시된 바와 같이 게이트 구조의 측벽에 측벽 스페이서 절연막(27)을 형성한다.
상기와 같은 공정을 수행하는 경우, 후속 열공정에서 불소의 게이트 산화막으로의 확산 정도의 차이로 인하여 셀 영역 및 주변회로 영역에서 게이트 산화막의 전기적 두께(유효산화막 두께, Tox)가 서로 다른 듀얼 게이트 산화막을 얻을 수 있다. 본 발명에서는 추가적인 게이트 산화 공정이나 이온주입 공정을 수행하지 않아도 되기 때문에 공정이 단순하다는 장점이 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
전술한 본 발명은 듀얼 게이트 산화막 구조의 게이트 형성 공정을 단순화하는 효과가 있으며, 이로 인하여 반도체 소자의 생산성을 개선하는 효과를 기대할 수 있다.

Claims (5)

  1. 게이트 절연막이 형성된 기판 상에 게이트 전극용 폴리실리콘막을 형성하는 단계;
    상기 게이트 전극용 폴리실리콘막 상에 제1 텅스텐실리사이드막을 형성하는 단계;
    주변회로 영역의 상기 제1 텅스텐실리사이드막을 선택적으로 제거하는 단계;
    상기 제1 텅스텐실리사이드막이 선택적으로 제거된 전체 구조 상부에 제2 텅스텐실리사이드막을 형성하되, 텅스텐 소오스 가스인 WF6가스의 유량비가 상기 제1 텅스텐실리사이드막 형성시 사용된 WF6가스의 유량비 보다 낮도록 증착하는 단계;
    상기 제2 텅스텐실리사이드막 상에 하드 마스크 절연막을 형성하는 단계;
    상기 하드 마스크 절연막을 패터닝하는 단계; 및
    패터닝된 상기 하드 마스크 절연막을 식각 베리어로 사용하여 상기 제1 및 제2 텅스텐실리사이드막, 상기 폴리실리콘막을 선택 식각하는 단계
    를 포함하는 듀얼 게이트 산화막 구조의 게이트 형성방법.
  2. 제1항에 있어서,
    상기 제1 및 제2 텅스텐실리사이드막은 텅스텐실리사이드막인 것을 특징으로하는 듀얼 게이트 산화막 구조의 게이트 형성방법.
  3. 제2항에 있어서,
    상기 제1 텅스텐실리사이드막 증착시 SiH4가스의 유량비(Y)에 대한 WF6가스의 유량비(X)가 X/Y=0.01 이상이 되도록 하는 것을 특징으로 하는 듀얼 게이트 산화막 구조의 게이트 형성방법.
  4. 제3항에 있어서,
    상기 제2 텅스텐실리사이드막 증착시 SiH4가스의 유량비(Y)에 대한 WF6가스의 유량비(X)가 X/Y=0.006 이하가 되도록 하는 것을 특징으로 하는 듀얼 게이트 산화막 구조의 게이트 형성방법.
  5. 제1항 또는 제2항에 있어서,
    상기 제1 및 제2 텅스텐실리사이드막은 각각 5∼2000Å 두께로 형성하는 것을 특징으로 하는 듀얼 게이트 산화막 구조의 게이트 형성방법.
KR1020030043320A 2003-06-30 2003-06-30 듀얼 게이트 산화막 구조의 게이트 형성방법 KR100956598B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020030043320A KR100956598B1 (ko) 2003-06-30 2003-06-30 듀얼 게이트 산화막 구조의 게이트 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030043320A KR100956598B1 (ko) 2003-06-30 2003-06-30 듀얼 게이트 산화막 구조의 게이트 형성방법

Publications (2)

Publication Number Publication Date
KR20050003174A true KR20050003174A (ko) 2005-01-10
KR100956598B1 KR100956598B1 (ko) 2010-05-11

Family

ID=37218406

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030043320A KR100956598B1 (ko) 2003-06-30 2003-06-30 듀얼 게이트 산화막 구조의 게이트 형성방법

Country Status (1)

Country Link
KR (1) KR100956598B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100935721B1 (ko) * 2007-06-27 2010-01-08 주식회사 하이닉스반도체 반도체소자의 게이트 형성방법

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100224786B1 (ko) * 1996-12-31 1999-10-15 김영환 반도체 소자의 듀얼 게이트전극 형성방법
US6087225A (en) 1998-02-05 2000-07-11 International Business Machines Corporation Method for dual gate oxide dual workfunction CMOS
KR100650699B1 (ko) * 2001-06-21 2006-11-27 삼성전자주식회사 별개의 게이트 구조를 갖는 반도체 장치의 게이트 형성방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100935721B1 (ko) * 2007-06-27 2010-01-08 주식회사 하이닉스반도체 반도체소자의 게이트 형성방법

Also Published As

Publication number Publication date
KR100956598B1 (ko) 2010-05-11

Similar Documents

Publication Publication Date Title
KR20000021503A (ko) 플래쉬 메모리 소자의 제조방법
KR20000042877A (ko) 반도체 소자의 게이트 전극 형성방법
KR100956598B1 (ko) 듀얼 게이트 산화막 구조의 게이트 형성방법
KR100834440B1 (ko) 반도체 소자의 형성방법
KR20010017246A (ko) 반도체 소자의 제조 방법
KR101062835B1 (ko) 이중 하드마스크를 이용한 반도체 소자의 게이트전극 제조방법
KR100567879B1 (ko) 살리사이드를 갖는 반도체 소자 제조 방법
KR20030060514A (ko) 삼중 게이트를 갖는 반도체 장치의 제조방법 및 그에 의해제조된 삼중게이트를 가진 반도체 장치
KR100314809B1 (ko) 반도체 소자의 대머신 게이트 형성방법
KR100811258B1 (ko) 텅스텐실리사이드 게이트구조를 갖는 반도체소자의제조방법
KR100578117B1 (ko) 반도체 장치의 배선 형성 방법
KR20040081845A (ko) 반도체 소자의 제조방법
KR100871370B1 (ko) 반도체소자의 금속배선 형성방법
KR100547247B1 (ko) 반도체 메모리 소자 제조방법
KR20010058641A (ko) 반도체장치의 모스 트랜지스터 제조방법
KR20000027911A (ko) 반도체 장치의 콘택 형성 방법
KR100271791B1 (ko) 반도체장치의제조방법
CN112542506A (zh) 半导体器件及其形成方法
KR20080060303A (ko) 반도체 소자의 제조 방법
KR20010063526A (ko) 금속 비트라인 산화방지용 질화막을 적용한 반도체 소자제조방법
KR20000018663A (ko) 반도체 메모리 소자의 제조 방법
KR20000041426A (ko) 반도체 소자의 게이트 전극 형성 방법
KR20040051229A (ko) 텅스텐실리사이드 게이트전극을 구비하는 반도체 소자의제조 방법
KR20040006313A (ko) 이중 층 패터닝을 이용한 반도체 소자의 게이트 형성방법
KR20000032074A (ko) 반도체소자의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee