KR100224786B1 - 반도체 소자의 듀얼 게이트전극 형성방법 - Google Patents

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Abstract

본 발명은 반도체소자의 듀얼 게이트전극 형성방법에 관한 것으로, 반도체기판 상부에 게이트절연막을 형성하고 상기 게이트절연막 상부에 게이트용 폴리실리콘을 형성한 다음, 상기 게이트용 폴리실리콘 상부에 절연막을 형성하고 상기 절연막의 일정부분을 식각하고 N형 불순물을 상기 폴리실리콘에 이온주입하여 N형 불순물 영역을 형성한 다음, 상기 N형 불순물 영역이 형성된 폴리실리콘 상부에 선택적 성장 텅스텐을 형성하고 상기 절연막을 제거한 다음, 상기 선택적 성장 텅스텐을 장벽으로 하여 상기 폴리실리콘에 P형 불순물을 이온주입하여 P형 불순물영역을 형성하고 상기 반도체기판의 전체표면상부에 텅스텐막을 형성하여, 한번의 마스크공정으로 공정을 단순화시키고 텅스텐막을 사용하여 소자의 두께를 감소시키는 동시에 게이트전극의 면저항을 감소시켜 반도체소자의 수율 및 생산성을 향상시키며 반도체소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 기술이다.

Description

반도체소자의 듀얼 게이트전극 형성방법
본 발명은 반도체소자의 듀얼 게이트전극 형성방법에 관한 것으로, 특히 반도체소자의 제조공정에서 워드라인을 형성하는 방법에서 워드라인이 폴리실리콘과 텅스텐 실리사이드로 구성되는 공정에서 폴리실리콘이 서로 다른 불순물을 함유하는 공정에 사용되는 기술에 관한 것이다.
종래에는 듀얼 폴리게이트를 형성하기 위해서 폴리실리콘을 증착하고, 마스크를 사용하여 각각 N형과 P형의 불순물을 주입한 다음, 텅스텐 실리사이드를 증착하여 듀얼 폴리게이트전극을 형성하였다.
그래서, 종래기술에 따른 반도체소자의 듀얼 게이트전극 형성방법은 두번의 마스크공정을 필요로 하여 공정비용이 증가될 뿐아지라 공정단계가 많아져 반도체 소자의 생산단가를 상승시켜 소자의 생산성을 저하시키고, 공정단계의 증가에 따른 소자의 수율을 저하시키는 문제점이 있다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 한번의 마스크공정을 이용하여 듀얼 게이트전극을 형성함으로써 반도체소자의 수율 및 생산성을 향상시키는 반도체소자의 듀얼, 게이트전극 형성방법을 제공하는데 그 목적이 있다.
제1a도 내지 제1e도는 본 발명의 실시예에 따른 반도체소자의 듀얼 게이트전 극 형성방법을 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체기판 2 : 게이트절연막
3 : 폴리실리콘 4 : 산화막
5 : N 형 불순물 영역 6 : 선택적 성장 텅스텐
7 : P 형 불순물 영역 8 : 텅스텐막
이상의 목적을 달성하기 위한 본 발명인 반도체소자의 듀얼 게이트전극 형성 방법은, 반토체기판 상부에 게이트절연막을 형성하는 공정과, 상기 게이트절연막 상부에 게이트용 폴리실리콘을 형성하는 공정과, 상기 게이트용 폴리실리콘 상부에 절연막을 형성하는 공정과, 상기 절연막의 일정부분을 식각하고 N형 불순물을 상기 폴리실리콘에 이온 주입하여 N형 불순물 영역을 형성하는 공정과, 상기 N형 불순물 영역이 형성된 폴리실리콘 상부에 선택적 성장 텅스텐을 형성하는 공정과, 상기 절연막을 제거하는 공정과, 상기 선택적 성장 텅스텐을 장벽으로 하여 상기 폴리실리콘에 P형 불순물을 이온주입하여 P형 불순물영역을 형성하는 공정과, 상기 반도체기판의 전체표면 상부에 텅스텐막을 형성하는 공정을 포함하는 것을 특징으로한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
제1a도 내지 제1e도는 본 발명의 실시예에 따른 반도체소자의 듀얼 게이트전 극 형성방법을 도시한 단면도이다.
먼저, 반도체기판(1) 상부에 게이트산화막(2) 및 게이트전극용 폴리실리콘(3) 을 순차적으로 형성하고, 상기 게이트전극용 폴리실리콘(3) 상부에 산화막(4)을 소정 두께 형성한다. (제1a도)
그리고, 마스크(도시안됨)를 이용한 식각공정으로 N형 불순물이 주입될 부분의 산화막(4)을 제거한다.
이때, 상기 식각공정은 상기 마스크클 이용한 노광 현상공정으로 N형 불순물이 주입될 영역(도시안됨)이 형성될 부분을 노출시키는 감광막패턴(도시안됨)을 형성하고, 상기 감광막패턴을 마스크로하여 상기 산화막(4)을 식각하는 공정으로 실시된다.
그 다음에, 상기 감광막패턴을 제거하고, 상기 남아있는 산화막(4)이 이온주입 장벽으로 하여 상기 폴리실리콘(3)에 N 형 불순물이온을 이온주입함으로써 N 형 불순물 영역(5)을 형성한다.
이때, 상기 감광막패턴을 제거하지 않고 이온주입공정을 실시할 수도 있다.(제1b도)
그리고, 상기 N형 불순물 영역(5)이 형성된 부분의 폴리시리콘(3)에 선택적 성장 텅스텐(6)을 성장시킨다.(제1c도)
그 다음에, 상기 남아있는 단확막(4)을 제거하고, 상기 선택적 성장 텅스텐(6)을 장벽으로 하여 상기 폴리실리콘(3)에 P형 불순물이온을 이온주입함으로써 P형 불순물 영역(7)을 형성한다. (제1d도)
그리고, 전체표면상부에 텅스텐막(8)을 일정두께 형성한다. 이때, 상기 텅스텐 막(8)은 선택적 성장 텅스텐으로 형성할 수도 있다. (제1e도)
여기서, 본 발명은 P형 불순물을 먼저 이온주입하고 N형 불순물을 나중에 이온주입하는 공정으로 듀얼 게이트전극을 형성할 수 있다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 듀얼 폴리게이트전 극 형성방법은, 듀얼 게이트전극의 형성공정을 쉽고 단순하게 하여 소자의 수율 및 생산성을 향상시키고, 게이트전극으로 텅스텐을 사용하여 게이트전극의 면저항을 감소시켜 게이트전극 두께를 낮출 수 있어 반도체소자의 특성 및 신뢰성을 향상시키는 동시에 반도체소자의 고집적화를 가능하게 하는 효과가 있다.

Claims (4)

  1. 반도체기판 상부에 게이트절연막을 형성하는 공정과, 상기 게이트절연막 상부에 게이트용 폴리실리콘을 형성하는 공정과, 상기 게이트용 폴리실리론 상부에 절연막을 형성하는 공정과, 상기 절연막의 일정부분을 식각하고 N형 불순물을 상기 폴리실리콘에 이온 주입하여 N형 불순물 영역을 형성하는 공정과, 상기 N형 불순물 영역이 형성된 폴리실리콘 상부에 선택적 성장 텅스텐을 형성하는 공정과, 상기 절연막을 제거하는 공정과, 상기 선택적 성장 텅스텐을 장벽으로 하여 상기 폴리실리콘에 P형 불순물을 이온주입하여 P형 불순물영역을 형성하는 공정과, 상기 반도체기판의 전체표면상부에 텅스텐막을 형성하는 공정을 포함하는 반도체소자의 듀얼 게이트전극 형성방법.
  2. 청구항1에 있어서, 상기 불순물 영역은 P형 불순물 영역을 먼저 형성하는 것을 특징으로하는 반도체소자의 듀얼 게이트전극 형성방법.
  3. 청구항1에 있어서, 상기 텅스텐막은 선택적 성장 텅스텐으로 형성하는 것을 특징으로하는 반도 체소자의 듀얼 게이트전극 형성방법.
  4. 청구항1에 있어서, 상기 불순물 접합영역은 P형과 N형의 접합영역 형성순서를 바꾸어서 형성 하는 것을 특징으로하는 반도체소자의 듀얼 게이트전극 형성방법.
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