KR20040006313A - 이중 층 패터닝을 이용한 반도체 소자의 게이트 형성방법 - Google Patents
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Abstract
본 발명은 이중 층 패터닝을 이용한 반도체 소자의 게이트 형성방법을 개시하며, 개시된 본 발명의 방법은, 반도체기판 상에 게이트산화막과 제1폴리실리콘막을 차례로 형성하는 단계; 상기 제1폴리실리콘막과 게이트산화막을 패터닝하여 미세 선폭의 하층 게이트를 형성하는 단계; 상기 기판 상에 상기 하층 게이트를 완전히 덮으면서 평탄한 표면을 갖도록 제1질화막을 형성하는 단계; 상기 제1질화막의 일부분을 식각하여 상기 하층 게이트 표면 및 이에 인접된 제1질화막 부분을 노출시키는 홈을 형성하는 단계; 상기 홈 표면 및 제1질화막 상에 제2질화막을 증착하는 단계; 상기 제2질화막을 전면 식각하여 홈 벽면에 스페이서를 형성하는 단계; 상기 기판 결과물 상에 홈을 매립하도록 제2폴리실리콘막을 증착하는 단계; 상기 제1질화막이 노출될 때까지 제2폴리실리콘막을 CMP하여 상기 홈 내에 상부 폭이 상기 하층 게이트의 하부 폭 보다 큰 상층 게이트를 형성하는 단계; 및 상기 스페이서 및 제1질화막을 제거하는 단계를 포함한다. 본 발명에 따르면, 게이트를 이중 층으로 구성하면서 상층 게이트의 폭이 하층 게이트 폭 보다 크도록 함으로써 미세 채널 길이를 구현할 수 있음은 물론 금속배선 공정에서 게이트에의 콘택 마진을 확보할 수 있다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 미세채널 길이를 갖도록 하면서 콘택 마진을 확보할 수 있도록 하는 이중 층 패터닝을 이용한 게이트 형성방법에 관한 것이다.
반도체 소자의 고집적화가 진행되면서 게이트의 선폭 감소가 수반되고 있고, 이에 따라, 미세 선폭에서의 저저항 구현을 위한 다양한 기술들이 연구 및 개발되고 있다.
여기서, 게이트 물질로서는 주로 폴리실리콘이 사용되고 있으며, 이러한 폴리실리콘은 취급이 용이할 뿐만 아니라, 도펀트의 종류 및 도핑 농도에 따라 원하는 도전형을 갖도록 함과 동시에 적정 수준의 비저항을 갖도록 할 수 있어서 배선용 물질로서 다양하게 이용되고 있다.
이하에서는 종래의 MOSFET 소자 제조방법을 도 1a 내지 도 1c를 참조해서 설명하도록 한다.
먼저, 도 1a에 도시된 바와 같이, 반도체기판(10) 내에 웰-이온주입을 통해 P형 및 N형의 웰(도시안됨)을 형성한 상태에서, 기판(10) 상에 게이트산화막(11)과 폴리실리콘막(12)을 차례로 형성한다. 그런다음, 상기 폴리실리콘막(12) 상에 게이트 형성 영역을 한정하는 레지스트 패턴(13)을 형성한다. 여기서, 상기 레지스트 패턴(13)의 두께는 후속하는 건식 식각에서 폴리실리콘에 대한 레지스트의 식각 선택비를 고려하여 결정한다.
그 다음, 도 1b에 도시된 바와 같이, 레지스트 패턴을 식각 장벽으로 이용해서 상기 폴리실리콘막과 게이트산화막을 건식 식각하고, 이를 통해, 게이트(12a)를 형성하고, 이어서, 상기 레지스트 패턴을 제거한다.
여기서, 상기 게이트(12a)의 선폭은 이전 공정에서 형성시킨 레지스트 패턴의 폭 및 그 두께, 특히, 폭에 의해 좌우되며, 이때, 상기 레지스트 패턴의 폭은 노광 공정에서의 해상도 한계에 따라 결정된다.
다음으로, 도 1c에 도시된 바와 같이, 상기 기판 결과물에 불순물의 저농도 이온주입을 행한 후, 절연막의 증착 및 이에 대한 전면 식각(blanket etch)을 통해 상기 게이트(12a)의 양측벽에 스페이서(13)를 형성하고, 그런다음, 상기 기판 결과물에 불순물의 고농도 이온주입을 행하여 상기 스페이서(13)를 포함한 게이트(12a) 양측의 기판 표면에 소오스/드레인 영역(14)을 형성함으로써 MOSFET 소자를 형성한다.
여기서, 상기 MOSFET 소자에서의 채널 길이는 게이트 폭과 상기 게이트 양측에 형성된 스페이서의 폭의 합이 되며, 이러한 채널 길이의 감소는 게이트 형성시의 식각 장벽인 레지스트 패턴의 폭을 줄이는 것에 의해 달성될 수 있다.
그러나, 종래의 게이트 형성방법에 따르면, 게이트의 선폭은 노광 공정에서의 해상도 개선을 통해 줄일 수 있고, 이를 통해, 고집적화 추세에 부합하는 미세 채널 길이를 구현할 수 있지만, 게이트 선폭의 감소되면, 후속하는 금속배선 공정에서 콘택홀의 오버랩 마진(overlap margin)이 줄어들게 됨으로써, 게이트와 소오스/드레인 영역간의 전기적 쇼트(short)가 발생될 수 있다.
결국, 종래의 게이트 형성방법은 미세 채널 길이를 구현하면서, 동시에, 게이트의 선폭 감소에 따른 콘택 마진(contact margin)을 확보함에 어려움이 있다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 미세 채널 길이를 갖도록 하면서 콘택 마진을 확보할 수 있도록 하는 게이트 형성방법을 제공함에 그 목적이 있다.
도 1a 내지 도 1c는 종래의 MOSFET 소자 형성방법을 설명하기 위한 단면도.
도 2a 내지 도 2g는 본 발명의 실시예에 따른 이중 층 패터닝을 이용한 게이트 형성방법을 설명하기 위한 공정별 단면도.
*도면의 주요 부분에 대한 부호의 설명*
20 : 반도체기판 21 : 게이트산화막
22 : 제1폴리실리콘막 22a : 하층 게이트
23 : 제1레지스트 패턴 24 : 저농도 불순물 영역
25 : 제1질화막 26 : 제2레지스트 패턴
27 : 홈 28 : 제2질화막
28a : 질화막 스페이서 29 : 제2폴리실리콘막
29a : 상층 게이트 30 : 게이트
상기와 같은 목적을 달성하기 위하여, 본 발명은, 반도체기판 상에 게이트산화막과 제1폴리실리콘막을 차례로 형성하는 단계; 상기 제1폴리실리콘막과 게이트 산화막을 패터닝하여 미세 선폭의 하층 게이트를 형성하는 단계; 상기 기판 상에 상기 하층 게이트를 완전히 덮으면서 평탄한 표면을 갖도록 제1질화막을 형성하는 단계; 상기 제1질화막의 일부분을 식각하여 상기 하층 게이트 표면 및 이에 인접된 제1질화막 부분을 노출시키는 홈을 형성하는 단계; 상기 홈 표면 및 제1질화막 상에 제2질화막을 증착하는 단계; 상기 제2질화막을 전면 식각하여 홈 벽면에 스페이서를 형성하는 단계; 상기 기판 결과물 상에 홈을 매립하도록 제2폴리실리콘막을 증착하는 단계; 상기 제1질화막이 노출될 때까지 제2폴리실리콘막을 CMP하여 상기 홈 내에 상부 폭이 상기 하층 게이트의 하부 폭 보다 큰 상층 게이트를 형성하는 단계; 및 상기 스페이서 및 제1질화막을 제거하는 단계를 포함하는 반도체 소자의 게이트 형성방법을 제공한다.
여기서, 상기 홈은 상기 하층 게이트 표면이 스페이서에 의해 가려지지 않는 크기로 형성한다.
본 발명에 따르면, 게이트를 이중 층으로 구성하면서 상층 게이트의 폭이 하층 게이트 폭 보다 크도록 함으로써 미세 채널 길이를 구현할 수 있음은 물론 금속배선 공정에서 게이트에의 콘택 마진을 확보할 수 있다.
(실시예)
이하, 첨부된 도면을 참조해서 본 발명의 실시예를 보다 상세하게 설명하도록 한다.
도 2a 내지 도 2g는 본 발명의 실시예에 따른 게이트 형성방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 2a를 참조하면, 공지의 웰-이온주입을 통해 N형 및 P형의 웰(도시안됨)이 반도체기판(20) 상에 게이트산화막(21)을 형성하고, 상기 게이트산화막(21) 상에 제1폴리실리콘막(22)을 증착한다. 여기서, 상기 제1폴리실리콘막(21)은 최종적으로 얻고자 하는 게이트의 두께 보다 낮은 두께, 예컨데, 절반 정도의 두께로 증착함이 바람직하다.
계속해서, 상기 제1폴리실리콘막(22) 상에 레지스트를 도포한 상태에서, 이를 노광 및 현상해서 게이트 형성 영역을 한정하는 제1레지스트 패턴(23)을 형성한다. 여기서, 상기 레지스트의 도포 두께는 플라즈마를 이용한 건식 식각을 진행할 때 발생하는 폴리실리콘에 대한 레지스트의 식각 선택비를 고려해서 결정하며, 또한, 노광 및 현상에 의해 얻어지는 제1레지스트 패턴(23)은 구현하고자 하는 미세 채널 길이에 대응하는 폭을 갖도록 형성한다.
도 2b를 참조하면, 상기 제1레지스트 패턴을 식각 장벽으로 이용해서 제1폴리실리콘막과 게이트 산화막을 건식 식각하고, 이를 통해, 미세 선폭의 하층 게이트(22a)를 형성한다.
그런다음, 식각 장벽으로 이용된 제1레지스트 패턴을 제거한 상태에서, 상기 기판 결과물에 대해 저농도 이온주입을 수행하여 상기 하층 게이트(22a) 양측의 기판 표면에 저농도 불순물 영역(24)을 형성한다. 여기서, 상기 저농도 불순물 영역(24)의 두께는 최종적으로 얻어지는 게이트 두께의 절반 이하가 되도록 함이 바람직하다.
도 2c를 참조하면, 상기 하층 게이트(22a)를 덮도록 기판(20)의 전 영역 상에 제1질화막(25)을 증착하고, 그 표면을 CMP(Chemical Mechanical Polishing)하여 평탄화시킨다. 그런다음, 상기 평탄화된 제1질화막(25) 상에 레지스트를 도포한 후, 이를 노광 및 현상해서 상기 하층 게이트(22a)의 폭, 보다 정확하게는 채널 길이 보다 큰 폭의 개구 패턴을 갖는 제2레지스트 패턴(26)을 형성한다.
도 2d를 참조하면, 상기 제2레지스트 패턴을 식각 장벽으로 이용해서 제1질화막(25)을 식각하고, 이를 통해, 상기 하층 게이트 표면 및 이에 인접된 제1질화막 부분을 노출시키는 홈(groove : 27)을 형성한다.
그런다음, 상기 제2레지스트 패턴을 제거한 상태에서, 상기 홈(27)의 표면 및 제1질화막(25) 상에 상기 제1질화막(25) 보다 얇으면서 균일한 두께로 제2질화막(28)을 증착한다.
도 2e를 참조하면, 상기 제2질화막을 전면 식각(bulk etch)해서 홈(27)의 벽면에 질화막 스페이서(28a)를 형성한다. 이때, 상기 질화막 스페이서(28a)은 노출된 하층 게이트(22a)의 표면이 가려지지 않도록 형성하며, 따라서, 상기 홈(27) 및 제2질화막은 상기 홈(27)의 벽면에 질화막 스페이서(28a)가 형성된 후에 상기 하층게이트(22a)의 표면이 상기 질화막 스페이서(28a)에 의해 가려지지 않는 크기 및 두께로 형성함이 바람직하다.
계속해서, 벽면에 질화막 스페이서(28a)가 형성된 홈(27)이 완전 매립되도록 기판 결과물 상에 제2폴리실리콘막(29)을 증착한다.
도 2f를 참조하면, 제1질화막(25)이 노출될 때까지 상기 제2폴리실리콘막의 표면을 CMP하고, 이를 통해 벽면에 질화막 스페이서(28a)가 형성된 홈 내에 상층 게이트(29a)를 형성한다. 이때, 상기 상층 게이트(29a)의 상부 폭은 그 하부 폭은 물론 하층 게이트(22a)의 하부 폭, 즉, 채널 길이 보다 더 크다.
도 2g를 참조하면, 상기 기판 결과물에 대해 습식 식각 공정을 행하여 제1질화막 및 질화막 스페이서를 제거하고, 이 결과로서, 본 발명에 따른 이중 층 게이트(30)를 형성한다.
여기서, 본 발명의 이중 층 게이트(30)는 하부 폭과 상부 폭이 서로 다르며, 특히, 하부 폭이 미세 폭으로 형성되는 것으로 인해 미세 채널 길이를 구현할 수 있으며, 아울러, 상부 폭이 하부 폭 보다 상대적으로 크게 형성되는 것으로 인해 후속하는 금속배선 공정에서 콘택 마진(contact margin)을 높일 수 있다.
이상에서와 같이, 본 발명은 이중 층 패터닝을 통해 하부와 상부 폭이 상이하면서 상부 폭이 하부 폭 보다 상대적으로 큰 이중 층 게이트를 형성함으로써, 미세 채널 길이를 구현할 수 있음은 물론 금속배선 공정에서 게이트에의 콘택 마진을 향상시킬 수 있으며, 그래서, 고집적 및 고속 소자의 구현이 가능하게 할 수 있으며, 또한, 소자 특성을 향상시킬 수 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
Claims (2)
- 반도체기판 상에 게이트산화막과 제1폴리실리콘막을 차례로 형성하는 단계;상기 제1폴리실리콘막과 게이트 산화막을 패터닝하여 미세 선폭의 하층 게이트를 형성하는 단계;상기 기판 상에 상기 하층 게이트를 완전히 덮으면서 평탄한 표면을 갖도록 제1질화막을 형성하는 단계;상기 제1질화막의 일부분을 식각하여 상기 하층 게이트 표면 및 이에 인접된 제1질화막 부분을 노출시키는 홈을 형성하는 단계;상기 홈 표면 및 제1질화막 상에 제2질화막을 증착하는 단계;상기 제2질화막을 전면 식각하여 홈 벽면에 스페이서를 형성하는 단계;상기 기판 결과물 상에 홈을 매립하도록 제2폴리실리콘막을 증착하는 단계;상기 제1질화막이 노출될 때까지 제2폴리실리콘막을 CMP하여 상기 홈 내에 상부 폭이 상기 하층 게이트의 하부 폭 보다 큰 상층 게이트를 형성하는 단계; 및상기 스페이서 및 제1질화막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
- 제 1 항에 있어서, 상기 홈의 크기 및 제2질화막의 증착 두께는 상기 하층 게이트 표면이 스페이서에 의해 가려지지 않는 크기 및 두께로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
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