KR19990076582A - Mos 트랜지스터 형성 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 25
- 230000015572 biosynthetic process Effects 0.000 title description 4
- 125000006850 spacer group Chemical group 0.000 claims abstract description 31
- 238000005530 etching Methods 0.000 claims description 32
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 26
- 239000000758 substrate Substances 0.000 claims description 26
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 12
- 229920005591 polysilicon Polymers 0.000 claims description 12
- 238000000151 deposition Methods 0.000 claims description 9
- 238000002513 implantation Methods 0.000 claims description 8
- 230000008021 deposition Effects 0.000 claims description 7
- 229910052751 metal Inorganic materials 0.000 claims description 7
- 239000002184 metal Substances 0.000 claims description 7
- 229910052710 silicon Inorganic materials 0.000 claims description 6
- 239000010703 silicon Substances 0.000 claims description 6
- 229910021332 silicide Inorganic materials 0.000 claims description 5
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 4
- 238000001459 lithography Methods 0.000 claims 1
- 238000001020 plasma etching Methods 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 229910052785 arsenic Inorganic materials 0.000 description 5
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 239000000126 substance Substances 0.000 description 3
- 229910021341 titanium silicide Inorganic materials 0.000 description 3
- OEYIOHPDSNJKLS-UHFFFAOYSA-N choline Chemical compound C[N+](C)(C)CCO OEYIOHPDSNJKLS-UHFFFAOYSA-N 0.000 description 2
- 229960001231 choline Drugs 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- GDFCWFBWQUEQIJ-UHFFFAOYSA-N [B].[P] Chemical compound [B].[P] GDFCWFBWQUEQIJ-UHFFFAOYSA-N 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000609 electron-beam lithography Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 238000003631 wet chemical etching Methods 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28114—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor characterised by the sectional shape, e.g. T, inverted-T
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
- H01L21/28132—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects conducting part of electrode is difined by a sidewall spacer or a similar technique, e.g. oxidation under mask, plating
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
- H01L29/41783—Raised source or drain electrodes self aligned with the gate
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
- H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
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- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
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- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
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- Engineering & Computer Science (AREA)
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Abstract
MOS 트랜지스터는 T형상의 횡단면을 갖는 게이트 전극(33)을 갖는다. 게이트 길이는 스페이서 기술에 의한 제 1 구조화 단계에서 결정된다. 상부 영역에서의 게이트 전극 넓이는 제 2 구조화 단계에서 결정된다. MOS 트랜지스터는 100 nm 이하의 채널 길이로서 형성될 수 있다.
Description
고속 회로에서, 짧은 채널 길이를 갖는 실리콘이나 실리콘-게르마늄에 관한 관심이 증가하고 있다. 10ps 영역의 스위칭 시간은 100nm 이하의 채널 길이를 갖는 단-채널 MOS 트랜지스터로서 달성될 수 있다. 이 경우, 채널의 길이는 게이트 전극에서 게이트-소스 및 게이트-드레인 중복을 뺀 치수로 주어진다.
1990년 6월판 IBM TDB 33권 75페이지에서 77페이지는 스페이서를 에칭 마스크로 이용하는 단-채널 트랜지스터용 게이트 전극을 구조화하는 것에 대해 개시하고 있다.
또한, T형상의 횡단면을 갖는 게이트 전극을 형성함으로써 채널 표면에서의 게이트 전극의 구조 사이즈(이는 채널 길이를 결정한다)를 감소시키는 것은 알려져 있다(예로서, US-A 5 231 038 과 DE 42 34 777 A1). 이를 위하여, 절연 스페이서(spacers)가 소스/드레인 영역의 접속부의 플랭크(flanks: 이는 채널 영역을 향하고 있다)에 형성되며, 스페이서 위에는 게이트 전극이 형성된다. 게이트 전극은 상부 영역에서 절연 스페이서와 측면으로 오버랩된다. 하나의 대안(DE 42 34 777 A1)으로, 게이트 전극이 두 개의 다른 금속층으로 형성된다. 상부 금속층을 구조화한 후, 하부 금속층은 상부 금속층의 측면 디멘션 아래로 백에치된다.
이러한 타입의 스위칭 속도에서, 게이트 전극의 RC 상수는 더 이상 무시할 수 없다. 더구나, 보통 폴리실리콘으로 형성되며, 도핑되고 어쩌면 규소로 처리되거나 양전도성의 다른 물질로 코딩되는 게이트 전극의 저항은 그레인 경계 효과(grain boundary influences)로 이어지는 더 짧은 에지 길이와 함께 증가한다.
본 발명은 짧은 채널 길이를 갖는 MOS 트랜지스터의 형성방법을 특정하는 문제에 기초하고 있다.
본 발명은 MOS 트랜지스터를 형성하는 방법에 관한 것이다.
도 1은 게이트 유전체, 제 1 전극층, 보조층 및 포토레지스트 마스크를 갖는 기판;
도 2는 보조 구조체를 형성하고 보조 구조체의 플랭크에 스페이서를 형성한 후의 기판;
도 3은 전극 웨브를 형성하기 위하여 제1 전극층을 구조화한 후의 기판;
도 4는 소스/드레인 영역을 형성한 후의 기판;
도 5는 인접 전극 웨브간의 사이공간을 채우는 SiO2층을 디포지션한 후의 기판;
도 6은 SiO2층을 평탄화한 후의 기판;
도 7은 전극 웨브를 백에칭한 후의 기판;
도 8은 제2 전극층을 디포지션한 후의 기판;
도 9는 T형상의 게이트 전극을 형성한 후의 기판;
도 10은 게이트 유전체, 제1 전극층, 보조층 및 포토레지스트 마스크를 갖는 기판;
도 11은 보조 구조체를 형성하고 보조 구조체의 플랭크에 스페이서를 형성한 후의 기판;
도 12는 전극 웨브를 형성하기 위하여 제1 전극층을 구조화한 후의 기판;
도 13은 LDD 주입후의 기판;
도 14는 인접 전극 웨브간의 사이공간을 채우는 SiO2층을 디포지션한 후의 기판;
도 15는 SiO2층을 평탄화한 후의 기판;
도 16은 게이트 전극의 부분으로 제공되는 전극 웨브의 일부분을 커버하는 마스크를 구비하여, 마스크에 의해 커버되지 않은 전극 웨브를 백에칭한 후의 기판,
도 17은 제 2 전극층을 디포지션한 후의 기판;
도 18은 제 2 전극층을 백에칭하고, 마스크에 의해 커버되지 않은 전극 웨브를 완전히 제거하고, 그리고 게이트 전극을 자기-정렬 방법으로 형성한 후의 기판; 및
도 19는 소스/드레인 영역 및 게이트 전극의 표면에 소스/드레인 주입 및 규화물을 형성한 후의 기판을 도시하고 있다.
이러한 문제는 청구항 제 1항에 따른 방법에 의해 해결된다. 본 발명의 보다 상세한 면은 나머지 청구항에 나타나 있다.
본 발명에 따라 형성된 MOS 트랜지스터는 T형상의 횡단면을 갖는 게이트 전극을 가진다. 게이트 전극은 상부 영역에 비해 게이트 유전체와 접촉하는 표면에서의 하부영역에서 더 작은 구조 사이즈를 가진다. 게이트 유전체로부터 멀리 떨어진 게이트 전극의 상부 영역은 게이트 전극의 라인 저항을 결정한다. 한편, 게이트 유전체와의 접촉면에서 게이트 전극의 하부 영역은 MOS 트랜지스터의 스위칭 속도를 결정하는 채널 길이를 결정한다. 본 발명에 따른 MOS 트랜지스터에서 게이트 전극의 구조 사이즈가 게이트 유전체와 접하는 표면에서 그리고 게이트 전극의 라인 저항을 결정하는 반대 표면에서 다른 크기를 가지므로, 채널 길이는 게이트 전극의 접촉 저항에 관계없이 설정된다.
본 발명에 따라 형성된 MOS 트랜지스터는 특히 100nm 이하의 채널 길이에서 유익하게 사용될 수 있다. 왜냐하면, 이 범위에서 폴리실리콘과 접촉하는 게이트 전극의 저항이 표면 영역에서의 감소에 부합하는 것보다 증가하는 그레인 경계 효과로 인하여 보다 현저하게 증가하기 때문이다.
본 발명에 따라 형성된 MOS 트랜지스터의 또 다른 이점은 100nm 이하의 채널 길이에 있어서도 예를 들어 상부 영역에서 250nm 이상의 구조 사이즈를 갖는 게이트 전극을 실현할 수 있다는 점이다. 이는 게이트 전극의 저항에서 있어서 또 다른 감소가 금속 규화물 예를 들어 티타늄 규화물을 사용함으로써 달성될 수 있게 한다. 250nm 이하의 구조 사이즈에 있어서 티타늄 규화물은 더욱 더 고저항 상태를 가지며, 따라서 그러한 작은 구조에 있어 저항 감소를 위해서는 적당하지 않다.
MOS 트랜지스터의 게이트 전극은 두 개의 별개 구조화 단계에서의 두 전극층으로 형성되는 것이 바람직하다. 이 경우, 제 1 전극층은 먼저 MOS 트랜지스터의 채널 길이를 결정하도록 스페이서 기술(spacer technique)을 이용하여 구조화된다. 하나의 대안으로, 제 1 전극층은 또한 다른 미세-구조화 기술(fine-structuring technique) 예를 들어 전자빔 리소그라피에 의해 구조화될 수 있다. 그런 후, 구조화된 제 1 전극층이 상부 영역에 노출되도록 평탄층이 형성된다. 구조화된 제 1 전극층의 외부에는, 평탄층에 의해 게이트 유전체의 표면이 커버된다. 그리고 나서, 제 2 전극층이 디포짓되어 구조화된다. 구조 사이즈는 구조화된 제 1 전극층보다 크다.
제 2 전극층은 포토레지스트 마스크와 자기-정렬 방법 양자를 이용하여 구조화될 수 있다.
본 발명은 실시례를 이용하고 도면을 참조하여 아래에서 보다 상세히 설명된다.
적어도 주영역에서, 예를 들어 단결정 실리콘 구조나 SOI 기판(도1참조)에서는 실리콘으로 형성되는 기판(11)에 게이트 유전체(12)가 부가되어 있다. 게이트 유전체(12)는 예를 들어 열산화에 의해 SiO2로부터 3 내지 4nm 층 두께로 형성된다.
제 1 전극층(13)은 게이트 유전체(12)에 부가된다. 제 1 전극층(13)은 예를 들어 도핑된 폴리실리콘으로 200nm 층두께까지 형성된다.
SiO2로 이루어진 보조층(14)은 예를 들어 TEOS 방법을 이용하는 디포지션에 의해 제 1 전극층(13) 상에 형성된다. 보조층(14)은 예를 들어 200nm 의 두께를 가진다. 포토레지스트 마스크(15)는 보조층(14) 상에 형성된다.
보조 구조체(14')는 예를 들어 CHF3반응이온 에칭(RIE: Reactive Ion Etching)을 이용하는 이방성 에칭에 의해 보조층(14)으로부터 형성된다. 보조 구조체(14')는 필연적으로 수직 플랭크를 갖는다. 보조 구조체(14')는 제 1 전극층(13) 표면을 완전히 커버한다(도2참조). 보조 구조체(14')는 규칙적으로 정렬된 높이를 가지는 것이 바람직하다.
폴리실리콘 스페이서(16)는 필연적으로 등각 에지 커버링을 갖는 층을 디포짓하며 예를 들어 HBr RIE을 이용하여 그것을 이방성적으로 백에칭함으로써 보조 구조체(14')의 플랭크에 형성된다. 이 경우, 층은 예를 들어 100nm 의 두께까지 디포짓된다. 따라서, 스페이서(16)의 두께도 마찬가지로 100nm 이다. 스페이서(16)의 배열은 보조 구조체(14')의 플랭크 배열에 의해 미리 결정된다.
스페이서(16)를 에칭 마스크로 이용하여, 보조층(14')은 예를 들어 CHF3및 CF4RIE를 이용하는 이방성 에칭에 의해 구조화된다. 이는 하드 마스크(14")를 형성한다(도 3참조).
예를 들어 HBr을 이용하는 이방성 에칭이 수행되며, 이 과정에서 전극 웨브(13')가 제1 전극층(13)으로부터 형성된다. 마찬가지로 폴리실리콘으로 된 스페이서(16)는 이러한 에칭 과정 중에 동시에 제거된다. 한편, 하드 마스크(14")는 이러한 에칭 과정 동안 침범되지 않으며, 구조체가 정밀한 에지를 갖는 전극 웨브(13')로 되도록 한다.
그러므로, 적절하다면, 전극 웨브(13')의 플랭크는 박막 SiO2스페이서로 구비되고, LDD(lightly doped drain: 저농도 도핑 드레인) 주입이 수행된다. 이는 예를 들어 20 keV 주입 에너지와 5×1014㎝-2도우즈에서 비소를 이용하여 수행된다. LDD 영역은 도핑된 스페이서로부터 외부 확산에 의해 도핑될 수도 있다. 결과적으로, 두꺼운 SiO2스페이서(17)는 전극 웨브(13')의 플랭크에 형성되며, HDD 주입은 소스/드레인 영역(18)을 형성하기 위하여 수행된다(도4참조). HDD(heavily doped drain: 고농도 도핑 드레인) 주입은 예를 들어 90 keV 에너지와 5×1015㎝-2도우즈에서 비소를 이용하여 수행된다.
SiO2층이 전체영역, 예를 들어 전극 웨브(13')를 커버하고 인접 전극 웨브(13')간의 사이공간을 채우는 BPSG(보론 포스포러스 실리케이트 글라스)위에 디포짓된다. 참조 부호(19)는 SiO2층, 두꺼운 SiO2스페이서(17), 얇은 SiO2스페이서 및 하드 마스크(14")를 가리킨다(도5참조). SiO2층은 예를 들어 300nm 두께까지 디포짓된다.
평탄화 단계에서, 예를 들어 화학 기계적 연마 및/또는 평탄 에칭 등에 의해, SiO2층(19)이 그것의 두께가 전극 웨브(13')의 높이 이하일 때까지 백에치된다. 이 과정에서, 전극 웨브(13')는 상부 영역에서 노출된다(도6참조). 그러나, 인접 전극 웨브(13') 사이에서, 게이트 유전체(12)의 표면은 평탄층(20)에 의해 덮여 있다. 평탄층(20) 형성에 대해서 보면, 전극 웨브(13')가 규칙적으로 배열되는 것이 유리하다. 전극 웨브(13')의 배열은 보조 구조체(14')에 의해 미리 결정된다.
그리고 나서, 전극 웨브(13')는, 예를 들어 콜린(choline)을 이용하여 습식-화학적으로, 평탄층(20)의 레벨까지 백에칭된다(도 7참조). 이는, 가능한 한 평면으로 제 2 전극층을 디포짓할 수 있도록 예들 들어 100nm 차이로 수행된다.
그런 후, 제 2 전극층(21)이 전체영역 위에 디포짓된다. 제 2 전극층(21)은 예를 들어 200nm 층두께까지 도핑된 폴리실리콘으로부터 디포짓된다(도 8참조). 제 2 전극층(21)은 전극 웨브(13')와 연결된다.
상부 영역에서 게이트 전극(22)의 형태를 결정하는 마스크가 형성된다(미도시). 마스크 외부의 제 2 전극층(21)과 마스크 외부의 전극 웨브(13')는 예를 들어 HBr를 이용하는 이방성 에칭에 의해 제거된다. 에칭은 평탄층(20)의 표면에서 중단되며, 또는 전극 웨브(13') 영역에서는 게이트 유전체(12) 표면에서 중단된다. 이것은 전극 웨브(13')의 일부분 및 제 2 전극층(21)의 일부분으로 된 게이트 전극(22)을 형성한다(도9참조). 게이트 유전체(12) 표면에서 게이트 전극(22)의 구조 사이즈는 스페이서(16)의 폭에 의해 결정된다. 그것은 예를 들어 100nm 이다. 게이트 유전체(12)로부터 멀리 떨어진 단부에서, 게이트 전극(22)의 구조 사이즈는 제2 전극층(21)의 구조화 동안에 사용되는 마스크에 의해 결정된다. 상부 영역에서의 구조 사이즈는 예를 들어 300nm 이다.
그리고 나서, 평탄층(20)은 실리콘 기판(11)과 게이트 전극(22)에 대해 선택적으로 백에칭된다. 이것은 예를 들어 NH4,HF를 이용하는 등방성 에칭에 의해 행해진다. 적절하다면, MOS 트랜지스터는 예를 들어 90 keV 에너지와 5×1015㎝-2도우즈에서 비소를 이용하는 제 2 HDD 주입에 의해 완성된다. 덧붙여, 적절하다면, 소스/드레인 영역과 게이트 전극은 규화물로서 처리될 수 있다. 이러한 단계들은 상세히 설명하지 않는다.
게이트 유전체(22)는 적어도 주영역에서 예를 들어 단결정실리콘 웨이퍼나 SOI 기판에서 실리콘을 갖는 기판(21)에 부가된다. 게이트 유전체(22)는 예를 들어 열산화에 의해 3 내지 4nm 층두께로 SiO2로부터 형성된다(도 10).
예를 들어 도핑된 폴리실리콘으로 된 제 1 전극층(23)은 예를 들어 400nm 층두께까지 게이트 유전체(22)에 부가된다. 예를 들어 TEOS-SiO2로 되어있는 보조층(24)은 예를 들어 200nm 층두께까지 제 1 전극층(23) 상으로 디포짓된다. 포토레지스트 마스크(25)는 보조층(24)상에 형성된다.
보조 구조체(24')는 예를 들어 CHF3RIE를 이용하는 이방성 에칭에 의해 보조층(24)으로부터 형성된다. 보조 구조체(24')는 수직 플랭크를 갖는다. 보조 구조체(24')는 제 1 전극층(23) 표면을 완전히 커버한다(도 11참조). 그것은 규칙적으로 배열된 높이를 갖는 것이 바람직하다.
폴리실리콘 스페이서(26)는, 예를 들어 필연적으로 등각 에지 커버링을 갖는 폴리실리콘 층을 예를 들어 100nm 두께까지 디포짓하고 예를 들어 HBr RIE를 이용하여 그것을 이방성적으로 백에칭함으로써, 보조 구조체(24')의 플랭크에 형성된다.
하드 마스크(24")는 예를 들어 CHF3, CF4RIE를 이용하는 이방성 에칭에 의해 보조층(24')을 구조화함으로써 형성된다. 이 과정에서 스페이서(26)는 에칭 마스크로서 역할한다.
제 1 전극층(23)은 예를 들어 HBr를 이용하는 이방성 에칭에 의해 구조화된다. 이것은 규칙적으로 배열되는 것이 바람직한 전극 웨브(23')를 형성한다(도 12참조). 폴리실리콘 스페이서(26)는 이 에칭 과정 중에 제거된다. 에칭이 SiO2에 대해 선택적으로 행해지므로, 그것은 하드 마스크(24")의 그리고 게이트 유전체(22)의 표면에서 중단된다.
적절하다면, LDD 주입(28)을 위한 SiO2스페이서(27)는 전극 웨브(23')의 플랭크에 형성된다. 주입은 예를 들어 20 keV 에너지와 5×1014㎝-2도우즈에서 비소를 이용하여 수행된다(도 13참조). LDD 도핑은 또한 도핑된 스페이서로부터의 외부확산에 의해 수행될 수 있다.
SiO2층은 전체영역 위에 디포짓되며, 인접 전극 웨브(23')간의 사이공간을 채운다. 도 14에서, 참조부호(29)는 SiO2층, 하드 마스크(24"), SiO2스페이서(27)를 나타낸다(도 14참조). SiO2층은 예를 들어 300nm 두께를 갖는다.
평탄층(30)은 평탄화 방법, 예를 들어 화학 기계적 연마 또는 평탄화 에칭에 의해 SiO2층(29)으로부터 형성된다. 전극 웨브(23')의 규칙적 배열은 평탄화에 유리하지만, 절대적으로 필요한 것은 아니다. 평탄층(30)은 제 1 전극층(23)보다 더 작은 두께를 갖는다. 평탄층(30)은 예를 들어 100nm 두께를 갖는다(도 15참조). 전극 웨브(23')는 예를 들어 400nm 높이를 갖는다.
나중에 형성될 게이트 전극을 위해 제공되는 전극 웨브(23')의 일부분을 커버하는 마스크(31)가 형성된다. 마스크(31)에 의해 커버되지 않은 전극 웨브(23")는 콜린을 이용하는 습식-화학 에칭에 의해 평탄층(30) 레벨까지 백에치된다(도 16참조).
마스크(31)의 제거는 전체영역 위에 제2 전극층(32)을 디포짓함을 수반한다(도 17참조). 제 2 전극층(32)은 예를 들어 100nm 두께까지 도핑된 폴리실리콘으로부터 형성된다. 제 2 전극층(32)은 전극 웨브(23", 23')에 결합된다.
예를 들어 HBr를 이용하는 이방성 에칭에 의해, 스페이서 에칭에서 제 2 전극층(32)은 백에치된다. 동시에, 마스크(31)에 의해 커버되지 않은 전극 웨브(23")는 제거된다(도 18참조). 마스크(31)에 의해 커버되지 않은 전극 웨브(23')의 그 부분은 평탄층(30) 레벨까지 백에치되지 않으므로, 구조체는 이 영역에서 현저하게 더 큰 높이를 갖는다. 그러므로, 게이트 전극(33)은 이방성 백에칭 동안 이 영역에서 남아있다. 게이트 전극(33)은 전극 웨브(23')의 그 부분과 그 위에 배열되는 제 2 전극층(33)의 그 부분으로 구성된다.
게이트 전극(33)의 이러한 자기-정렬 형성을 위해, 전극 웨브(23')가 평탄층(30)을 넘어 뚜렷하게 돌출하는 것이 중요하다. 전극 웨브(23')는 적어도 평탄층(30) 두께로 평탄층(30)을 넘어 돌출한다. 전극 웨브(23')는 높이 대 밑변의 비가 대략 5:1을 가지는 것이 바람직하다. 전극 웨브(23') 높이의 평탄층(30) 두께에 대한 비는 예를 들어 4:1 이다.
하나의 대안으로서, 도 16에서, 마스크(31)에 의해 커버되지 않은 나머지 전극 웨브(23")는 습식-화학 수단에 의해 완전히 제거될 수 있으며, 결과적 홀은 마스크(31)를 제거한 후 예를 들어 70nm BPSG 의 디포지션 및 백에칭에 의해 평탄화된다. 그런 후, 하부 전극 웨브(23')는 충분하다. 5:1 대신에 예를 들어 3.5:1은 그 실시례에서 전극 웨브(23')의 베이스 측면에 대한 높이의 비를 위해서 충분하다.
평탄층(30)과 게이트 유전체(22)의 노출 부분은 CHF3을 이용하는 이방성 에칭에 의해 실리콘에 대해 선택적으로 제거된다. 이 과정에서 게이트 전극(33)은 마스크 역할을 한다.
MOS 트랜지스터는 예를 들어 90 keV 에너지와 5×1015㎝-2도우즈에서 비소를 이용하는 HDD 주입을 수행함으로써 완성된다. 이는 LDD 영역(28)도 포함하는 소스/드레인 영역(34)을 형성한다. 결과적으로, 소스/드레인 영역(34)과 게이트 전극(33)의 표면은 예를 들어 티타늄 규화물로 된 금속 규화물 층(35)을 구비한다.
양 실시례에서, 보조 구조체(14', 24')는 또한 두 개의 부분층에 의해 형성될 수 있다. 이 경우, SiO2층이 먼저 부가되고, 그리고 나서 Si3N4층이 부가된다. 구조화 동안, Si3N4층만이 SiO2에 대해 선택적으로 구조화된다.
Claims (9)
- 소스영역, 드레인영역 및 사이에 배치된 채널영역을 적어도 주영역이 실리콘으로 구성되는 기판 내에 형성하는 단계;적어도 채널영역의 표면을 커버하는 게이트 유전체를 상기 주영역 상에 형성하는 단계;제 1 전극층을 전체영역 위에 형성하는 단계;상기 주영역에 직각으로 배치되는 플랭크(flank)를 갖는 보조 구조체(auxiliary structure)를 상기 제 1 전극층 상에 형성하는 단계;스페이서(spacers)를 상기 보조 구조체의 상기 플랭크 상에 형성하는 단계;상기 스페이서에 따라 상기 제 1 전극층을 구조화하고, 전극 웨브(webs)를 형성하는 단계;상기 전극 웨브가 상부 영역에 노출되도록 평탄층을 형성하고, 인접하는 전극 웨브간의 사이공간을 평탄층으로 채우는 단계;제 2 전극층을 상기 전체영역 위에 형성하는 단계; 및상기 제 2 전극층을 구조화함으로써, 상기 전극 웨브 중 하나의 일부분과 상기 전극층의 일부분으로부터 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 MOS 트랜지스터 형성방법.
- 제 1항에 있어서,상기 보조 구조체를 형성하기 위하여 상기 제 1 전극층에 보조층을 부착시키는 단계; 및상기 제 1 전극층이 상기 보조층에 의해 커버되고 수직 플랭크를 갖는 함몰부가 상기 보조층 내에 형성되도록 이방성 에칭에 의해 상기 보조층을 구조화하는 단계를 포함하는 것을 특징으로 하는 MOS 트랜지스터 형성방법.
- 제 2항에 있어서,등각 에지 커버링을 갖는 층의 디포지션 및 이방성 에칭에 의해 상기 보조 구조체의 상기 플랭크 상에 스페이서를 형성하는 단계;상기 스페이서를 에칭 마스크로 이용하여, 상기 보조층의 이방성 에칭에 의해 하드 마스크를 형성하는 단계; 및상기 마스크를 에칭 마스크로 이용하여, 상기 제 1 전극층의 이방성 에칭에 의해 상기 전극 웨브를 형성하는 단계를 포함하는 것을 특징으로 하는 MOS 트랜지스터 형성방법.
- 제 1항 내지 제 3항 중 어느 한 항에 있어서,상기 평탄층을 형성하기 위하여 적어도 인접 전극 웨브간의 절반간격만한 두께를 갖는 절연층을 디포짓하는 단계; 및상기 전극 웨브가 상기 상부 영역에 노출될 때까지 평탄화 방법에 의하여 상기 절연층을 제거하는 단계를 포함하는 것을 특징으로 하는 MOS 트랜지스터 형성방법.
- 제 1항 내지 제 4항 중 어느 한 항에 있어서,상기 전극 웨브를 형성한 후, LDD 주입을 수행하는 단계를 포함하는 것을 특징으로 하는 MOS 트랜지스터 형성방법.
- 제 1항 내지 제 5항 중 어느 한 항에 있어서,리소그라피로 형성된 마스크를 이용하여 상기 제 2 전극층을 구조화하는 단계를 포함하는 것을 특징으로 하는 MOS 트랜지스터 형성방법.
- 제 1항 내지 제 5항 중 어느 한 항에 있어서,상기 전극 웨브의 상부 영역이 상기 평탄층을 넘어 돌출하도록 상기 평탄층을 형성하는 단계;상기 게이트 전극의 부분으로 제공되는 상기 전극 웨브의 부분을 커버하는 마스크를 형성하는 단계;상기 마스크에 의해 커버되지 않는 상기 전극 웨브의 부분을 백-에치하는 단계;상기 마스크를 제거하는 단계; 및상기 제 2 전극층을 형성한 후 이방성 에칭을 수행하는 단계를 포함하여, 상기 이방성 에칭 단계 동안 마스크에 의해 커버되지 않은 상기 전극 웨브의 부분을 제거하는 것을 특징으로 하는 MOS 트랜지스터 형성방법.
- 제 7항에 있어서,상기 게이트 전극을 형성한 후, 상기 게이트 전극을 마스크로 이용하여 이방성 에칭에 의해 상기 평탄층을 구조화하는 단계;상기 게이트 전극을 마스크로 이용하여 상기 소스영역과 상기 드레인영역을 형성하기 위한 주입을 수행하는 단계; 및상기 게이트 전극과 상기 소스영역 및 상기 드레인영역에 금속규화물로 된 층을 제공하는 단계를 포함하는 것을 특징으로 하는 MOS 트랜지스터 형성방법.
- 제 1항 내지 제 8항 중 어느 한 항에 있어서,상기 제 1 전극층과 상기 제 2 전극층 및 상기 스페이서는 도핑된 폴리실리콘으로 형성되고, 상기 보조 구조체 및 평탄층은 SiO2로 형성되는 것을 특징으로 하는 MOS 트랜지스터 형성방법.
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19548058A DE19548058C2 (de) | 1995-12-21 | 1995-12-21 | Verfahren zur Herstellung eines MOS-Transistors |
| DE19548058.9 | 1995-12-21 | ||
| PCT/DE1996/002235 WO1997023902A2 (de) | 1995-12-21 | 1996-11-21 | Verfahren zur herstellung eines mos-transistors |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR19990076582A true KR19990076582A (ko) | 1999-10-15 |
Family
ID=7780966
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980704653A KR19990076582A (ko) | 1995-12-21 | 1996-11-21 | Mos 트랜지스터 형성 방법 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US6171937B1 (ko) |
| EP (1) | EP0868742B1 (ko) |
| JP (1) | JP2000502213A (ko) |
| KR (1) | KR19990076582A (ko) |
| DE (2) | DE19548058C2 (ko) |
| TW (1) | TW334603B (ko) |
| WO (1) | WO1997023902A2 (ko) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6483156B1 (en) * | 2000-03-16 | 2002-11-19 | International Business Machines Corporation | Double planar gated SOI MOSFET structure |
| US7163864B1 (en) * | 2000-10-18 | 2007-01-16 | International Business Machines Corporation | Method of fabricating semiconductor side wall fin |
| AU2002246796A1 (en) * | 2000-11-16 | 2002-07-30 | Advanced Micro Devices, Inc. | Field effect transistor with redued gate delay and method of fabricating the same |
| DE10056873B4 (de) | 2000-11-16 | 2010-06-17 | Advanced Micro Devices, Inc., Sunnyvale | Verfahren zur Herstellung einer Gateelektrode eines Feldeffekttransistors mit verringertem Gatewiderstand |
| DE10101825B4 (de) | 2001-01-17 | 2006-12-14 | United Monolithic Semiconductors Gmbh | Verfahren zur Herstellung eines Halbleiter-Bauelements mit einer T-förmigen Kontaktelektrode |
| DE10141841C1 (de) * | 2001-08-27 | 2003-03-06 | Infineon Technologies Ag | Verfahren zur Herstellung einer selbstjustierenden Maske |
| DE10141839A1 (de) * | 2001-08-27 | 2002-11-14 | Infineon Technologies Ag | Verfahren zur Herstellung einer selbstjustierenden Maske für eine Struktur mit einer grossen Fläche |
| US6610604B1 (en) | 2002-02-05 | 2003-08-26 | Chartered Semiconductor Manufacturing Ltd. | Method of forming small transistor gates by using self-aligned reverse spacer as a hard mask |
| DE10220999A1 (de) * | 2003-02-06 | 2003-11-20 | United Monolithic Semiconduct | Verfahren zur Herstellung eines Halbleiterbauelements und danach hergestelltes Halbleiterelement |
| DE10304722A1 (de) | 2002-05-11 | 2004-08-19 | United Monolithic Semiconductors Gmbh | Verfahren zur Herstellung eines Halbleiterbauelements |
| US20050130432A1 (en) * | 2003-12-11 | 2005-06-16 | Machala Charles F.Iii | Method for improving transistor leakage current uniformity |
| JP2007306016A (ja) * | 2007-06-19 | 2007-11-22 | Texas Instr Japan Ltd | 半導体装置の製造方法 |
| JP2013172082A (ja) * | 2012-02-22 | 2013-09-02 | Toshiba Corp | パターン形成方法、半導体装置の製造方法および塗布装置 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4358340A (en) * | 1980-07-14 | 1982-11-09 | Texas Instruments Incorporated | Submicron patterning without using submicron lithographic technique |
| US4354896A (en) * | 1980-08-05 | 1982-10-19 | Texas Instruments Incorporated | Formation of submicron substrate element |
| US4432132A (en) * | 1981-12-07 | 1984-02-21 | Bell Telephone Laboratories, Incorporated | Formation of sidewall oxide layers by reactive oxygen ion etching to define submicron features |
| US4689869A (en) * | 1986-04-07 | 1987-09-01 | International Business Machines Corporation | Fabrication of insulated gate gallium arsenide FET with self-aligned source/drain and submicron channel length |
| FR2618011B1 (fr) * | 1987-07-10 | 1992-09-18 | Commissariat Energie Atomique | Procede de fabrication d'une cellule de memoire |
| US5231038A (en) * | 1989-04-04 | 1993-07-27 | Mitsubishi Denki Kabushiki Kaisha | Method of producing field effect transistor |
| DE4032411A1 (de) | 1990-10-12 | 1992-04-16 | Daimler Benz Ag | Verfahren zur herstellung von t-gate-elektroden |
| US5202272A (en) * | 1991-03-25 | 1993-04-13 | International Business Machines Corporation | Field effect transistor formed with deep-submicron gate |
| DE4234777A1 (de) * | 1992-10-15 | 1994-04-21 | Daimler Benz Ag | Verfahren zur naßchemischen Strukturierung von Gate-Elektroden |
| KR960006004A (ko) | 1994-07-25 | 1996-02-23 | 김주용 | 반도체 소자 및 그 제조방법 |
| US5599738A (en) * | 1995-12-11 | 1997-02-04 | Motorola | Methods of fabrication of submicron features in semiconductor devices |
| DE19548056C1 (de) * | 1995-12-21 | 1997-03-06 | Siemens Ag | Verfahren zur Herstellung einer Gateelektrode für eine MOS-Struktur |
| US5893735A (en) * | 1996-02-22 | 1999-04-13 | Siemens Aktiengesellschaft | Three-dimensional device layout with sub-groundrule features |
-
1995
- 1995-12-21 DE DE19548058A patent/DE19548058C2/de not_active Expired - Fee Related
-
1996
- 1996-11-21 DE DE59607432T patent/DE59607432D1/de not_active Expired - Fee Related
- 1996-11-21 KR KR1019980704653A patent/KR19990076582A/ko active IP Right Grant
- 1996-11-21 JP JP09523199A patent/JP2000502213A/ja not_active Ceased
- 1996-11-21 WO PCT/DE1996/002235 patent/WO1997023902A2/de active IP Right Grant
- 1996-11-21 US US09/091,150 patent/US6171937B1/en not_active Expired - Fee Related
- 1996-11-21 EP EP96945893A patent/EP0868742B1/de not_active Expired - Lifetime
- 1996-12-19 TW TW085115697A patent/TW334603B/zh active
Also Published As
| Publication number | Publication date |
|---|---|
| DE19548058C2 (de) | 1997-11-20 |
| TW334603B (en) | 1998-06-21 |
| WO1997023902A3 (de) | 1997-09-12 |
| DE59607432D1 (de) | 2001-09-06 |
| JP2000502213A (ja) | 2000-02-22 |
| EP0868742A2 (de) | 1998-10-07 |
| DE19548058A1 (de) | 1997-06-26 |
| EP0868742B1 (de) | 2001-08-01 |
| US6171937B1 (en) | 2001-01-09 |
| WO1997023902A2 (de) | 1997-07-03 |
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