JP2000502213A - Ｍｏｓトランジスタの製造方法 - Google Patents
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Abstract
(57)【要約】
ＭＯＳトランジスタはＴ字形断面を持つゲート電極（３３）を備えている。ゲート長は第一の構造化工程においてスペーサ技術により定められる。上部範囲におけるゲート電極の寸法は第二の構造化工程において定められる。このＭＯＳトランジスタは１００ｎｍ以下のチャネル長をもって作ることができる。
Description
【発明の詳細な説明】
ＭＯＳトランジスタの製造方法
高速開閉を考慮して、チャネル長の短いシリコン或いはシリコン・ゲルマニウ
ムＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ）に益々関心が向けられている。
チャネル長が１００ｎｍ以下のシリコン短チャネルＭＯＳトランジスタでもって
１０ｐｓの範囲の開閉時間を得ることができる。チャネル長はその場合ゲート・
ソース及びゲート・ドレインの重なり分を引いたゲート電極の寸法により与えら
れる。
ＩＢＭ社の技術公開誌（ＴＤＢ）第３３巻、１９９０年６月、７５乃至７７頁
から、エッチングマスクとしてスペーサを使用して短チャネルトランジスタのゲ
ート電極を構造化することは公知である。
さらに、チャネルの表面における、チャネル長を決定するゲート電極の構造長
を、Ｔ字形の断面を持つゲート電極を作ることにより減らすことは公知である（
例えば、米国特許第５２３１０３８号明細書及びドイツ特許出願公開第４２３４
７７７号明細書参照）。このためにチャネル領域側に向いた側面部にソース／ド
レイン領域の端子から絶縁するスペーサを形成し、その上にゲート電極を形成す
る。ゲート電極は上部範囲ではこの絶縁スペーサに側部で重なる。これと異なる
ものとして、ゲート電極が２つの異なる金属膜から形成される（ドイツ特許出願
公開第４２３４７７７号明細書参照）。上側の金属膜を構造化した後、下側の金
属膜は上側の金属膜の側面寸法以下にエッチバックされる。
このような開閉速度においてはゲート電極のＲＣ定数はもはや無視することは
できない。付加的に、通常はドーピングされ、場合によってはケイ化物化された
、或いは他の良導電性物質で被膜されたポリシリコンからなるゲート電極の抵抗
はチャネル長が短くなる程上昇するが、これは例えば粒子限界の影響に帰因する
。
この発明の課題は、短チャネル長を持つＭＯＳトランジスタの製造方法を提示
することにある。
この課題は、この発明によれば、請求の範囲の請求項１に記載の方法により解
決される。この発明のその他の具体例はその他の請求項から明らかである。
この発明により製造されたＭＯＳトランジスタは、Ｔ字形の断面を持つゲート
電極を備える。ゲート電極は下部範囲においてゲート絶縁膜の表面に、上部範囲
におけるより小さい構造長を持っている。ゲート絶縁膜と反対側のゲート電極の
上部範囲はゲート電極の線路抵抗を決定する。これに対して、ゲート絶縁膜の境
界面におけるゲート電極の下部範囲は、ＭＯＳトランジスタの開閉速度に対して
決定的なチャネル長を決定する。この発明によるＭＯＳトランジスタにおいてゲ
ート絶縁膜の表面及びその対向する側の表面における、ゲート電極の線路抵抗を
決めるゲート電極の構造長はその大きさが異なるので、チャネル長はゲート電極
の接触抵抗に無関係に設定される。
この発明により製造されたＭＯＳトランジスタは１００ｎｍ以下のチャネル長
において特に有効に適用できる。この範囲においてはポリシリコンを含むゲート
電極の抵抗は粒子境界の増大する影響により、面の減少に相当するより著しく上
昇するからである。
この発明により作られたＭＯＳトランジスタのもう１つの利点は、１００ｎｍ
以下のチャネル長においてもゲート電極は上部範囲において例えば構造長≧２５
０ｎｍに実現できることにある。これにより金属ケイ化物、例えばチタンケイ化
物を付着することによりゲート電極のさらなる抵抗の低減が得られる。チタンケ
イ化物は２５０ｎｍ以下の構造長において益々高い抵抗の相を示し、このような
小さい構造においては抵抗の低減には適切でないことが明らかにされている。
ＭＯＳトランジスタのゲート電極は特に２つの電極膜から２つの無関係な構造
化工程で作られるのが良い。その場合、先ず第一の電極膜がスペーサ技術により
、ＭＯＳトランジスタのチャネル長を決めるように構造化される。第一の電極膜
は、それとは異なり、他の微細構造化技術、例えば電子ビーム露光を使用して構
造化することもできる。次いで平坦化膜が、構造化された第一の電極膜が上部範
囲において露出するように形成される。構造化された第一の電極膜の外ではゲー
ト絶縁膜の表面は平坦化膜で覆われている。次いで、第二の電極膜が析出され構
造化される。その構造長は、この場合、第一の構造化された電極膜の場合より大
きい。
第二の電極膜の構造化はフォトレジストマスクを使用しても、また自動調整に
よっても行うことができる。
以下にこの発明を実施例及び図を参照して詳しく説明する。
図１はゲート絶縁膜、第一の電極膜、補助膜及びフォトレジストマスクを備えた
基板を示す。
図２は補助構造を形成した後及びこの補助構造の側面部にスペーサを形成した後
の基板を示す。
図３は第一の電極膜を構造化し電極片に形成した後の基板を示す。
図４はソース／ドレイン領域を形成した後の基板を示す。
図５はＳｉＯ2膜を析出して隣接する電極片の間の空間を充填した後の基板を示
す。
図６はＳｉＯ2膜を平坦化した後の基板を示す。
図７は電極片をエッチバックした後の基板を示す。
図８は第二の電極膜を析出した後の基板を示す。
図９はＴ字形のゲート電極を作った後の基板を示す。
図１０はゲート絶縁膜、第一の電極膜、補助膜及びフォトレジストマスクを備え
た基板を示す。
図１１は補助構造を形成した後及びこの補助構造の側面部にスペーサを形成した
後の基板を示す。
図１２は第一の電極膜を構造化して電極片を形成した後の基板を示す。
図１３はＬＤＤのためのイオン注入後の基板を示す。
図１４はＳｉＯ2膜を析出して隣接する電極片の間の空間を充填した後の基板を
示す。
図１５はＳｉＯ2膜を平坦化した後の基板を示す。
図１６はゲート電極の部分として設けられている電極片の一部を覆うマスクを備
えかつこのマスクで覆われてない電極片をエッチバックした後の基板を示す。
図１７は第二の電極膜を析出した後の基板を示す。
図１８は第二の電極膜をエッチバックし、その際マスクで覆われてない電極片が
完全に除去されかつゲート電極が自己整合されて形成された後の基板を示す。
図１９はソース／ドレインにイオン注入し、ソース／ドレイン領域並びにゲート
電極の表面にケイ化物を形成した後の基板を示す。
少なくとも主表面の範囲にシリコンを含む基板１１、例えば単結晶シリコン構
造或いはＳＯＩ基板の上にゲート絶縁膜１２が被着される（図１参照）。ゲート
絶縁膜１２は例えばＳｉＯ2からの熱酸化により３乃至４ｎｍの膜厚に形成され
る。
ゲート絶縁膜１２の上に第一の電極膜１３が被看される。第一の電極膜１３は
例えばドーピングされたポリシリコンから例えば２００ｎｍの膜厚に形成される
。
第一の電極膜１３の上に補助膜１４が例えばＳｉＯ2からＴＥＯＳ法で析出す
ることにより作られる。この補助膜１４は例えば２００ｎｍの厚さを持つ。補助
膜１４の上にはフォトレジストマスク１５が形成される。
例えばＣＨＦ3−ＲＩＥ（反応性イオン・エッチング）による異方性エッチン
グにより補助膜１４から補助構造１４’が形成される。この補助構造１４’はほ
ぼ垂直な側面部を持っている。補助構造１４’は第一の電極膜１３の表面を完全
に覆っている（図２参照）。特に補助構造１４’は規則的に配置された隆起部を
備えるのが良い。
ほぼ同一形状を持つ縁部被膜を備えた膜を析出し、例えばＨＢｒ−ＲＩＥ（反
応性イオン・エッチング）による異方性エッチバックにより補助構造１４’の側
面部にポリシリコンからなるスペーサ１６が形成される。この膜はこの場合例え
ば１００ｎｍの厚さに析出される。スペーサ１６の幅は例えば従って同様に１０
０ｎｍである。スペーサ１６の配置は補助構造１４’の側面部の配置により定め
られている。
スペーサ１６をエッチングマスクとして使用して、例えばＣＨＦ3及びＣＦ4−
ＲＩＥ（反応性イオン・エッチング）による異方性エッチングにより補助膜１４
’が構造化される。その際、ハードマスク１４’’が生ずる（図３参照）。
異方性エッチングが例えばＨＢｒで行われる際に、第一の電極膜１３から電極
片１３’が形成される。このエッチングプロセスの際同時に、同様にポリシリコ
ンからなるスペーサ１６が除去される。ハードマスク１４’’はこれに対してこ
のエッチングプロセスでは侵されず、電極片１３’に縁部の正確な構造伝達を確
保する。
次いで、必要に応じて電極片１３’の側面部に薄いＳｉＯ2スペーサを設け、
ＬＤＤ（「低ドーピングドレイン」）構造のためのイオン注入を実施する。この
イオン注入は例えば砒素により２０ｋｅＶの注入エネルギーで５×１０14ｃｍ-2
のドーズ量で行われる。ＬＤＤ領域はまたドーピングされたスペーサからの拡散
によってもドーピングすることができる。次いで、厚いＳｉＯ2スペーサ１７が
電極片１３’の側面部に作られ、ＨＤＤ形成のためのイオン注入が行われ、ソー
ス／ドレイン領域１８が形成される（図４参照）。ＨＤＤ（「高濃度ドレイン」
）形成のためのイオン注入は例えば砒素により９０ｋｅＶの注入エネルギーでか
つ５×１０15ｃｍ-2のドーズ量で行われる。
さらに、全面にわたってＳｉＯ2の膜、例えばＢＳＰＧ（ボロン・燐・ケイ酸
塩ガラス）が電極片１３’を覆いかつ隣接する電極片１３’の間の空間を充満す
るように析出される。符号１９でＳｉＯ2の膜、厚いＳｉＯ2スペーサ１７、薄い
ＳｉＯ2スペーサ及びハードマスク１４’’を含めて示している（図５参照）。
ＳｉＯ2の膜は例えば３００ｎｍの厚さに析出される。
例えば化学機械研磨及び／又は平坦化エッチング等による平坦化工程において
ＳｉＯ2膜１９は、その厚さが電極片１３’の高さより低くなるまでエッチバッ
クされる。その場合、電極片１３’の上部範囲は露出される（図６参照）。しか
し隣接する電極片１３’の間は、ゲート絶縁膜１２の表面が平坦化膜２０で覆わ
れている。平坦化膜２０の形成に関しては、電極片１３’は規則的に配置されて
いるのが良好である。電極片１３’の配置は補助構造１４’により定められ る
。
次いで、電極片１３’は例えばコリンによるウェットエッチングにより平坦化
膜２０の高さまでエッチバックされる（図７参照）。この平坦化は、第二の電極
膜ができるだけ平坦に析出され得るように、例えば１００ｎｍだけ行われる。
続いて、全面にわたって第二の電極膜２１が析出される。第二の電極膜２１は
例えばドーピングされたポリシリコンから例えば２００ｎｍの膜厚に析出される
（図８参照）。第二の電極膜２１は電極片１３’と接続されている。
次に、ゲート電極２２の上部範囲の形を定めるマスク（図示されず）が作られ
る。例えばＨＢｒによる異方性エッチングによりマスクの外側の第二のゲート電
極２１及びマスクの外側の電極片１３’が除去される。このエッチングは平坦化
膜２０の表面で或いは電極片１３’、ゲート絶縁膜１２の範囲で止まる。その際
、電極片１３’の一部及び第二の電極膜２１の一部を含むゲート電極２２ができ
る（図９参照）。ゲート絶縁膜１２の表面におけるゲート電極２２の構造長はス
ペーサ１６の幅によって決まる。この大きさは例えば１００ｎｍである。ゲート
絶縁膜１２の反対側ではゲート電極２２の構造長は第二の電極膜２１の構造化の
際に使用されたマスクにより定まる。上部範囲の構造長は例えば３００ｎｍであ
る。
次いで、平坦化膜２０はシリコン基板１１及びゲート電極２２に対して選択的
にエッチバックされる。このエッチバックは例えばＮＨ4、ＨＦの等方性エッチ
ングにより行われる。ＭＯＳトランジスタは必要に応じて例えば砒素での第二の
ＨＤＤのためのイオン注入により例えば９０ｋｅＶのエネルギー及び例えば５×
１０15ｃｍ-2のドーズ量で作り上げられる。付加的に、ソース／ドレイン領域及
び場合によってはゲート電極をケイ化物化することができる。この工程は個々に
は図示されていない。
少なくとも主表面の範囲にシリコンを持つ基板２１、例えば単結晶シリコン基
板或いはＳＯＩ基板の上にゲート絶縁膜２２が被着される。ゲート絶縁膜２２は
例えばＳｉＯ2からの熱酸化により３乃至４ｎｍの膜厚に形成される（図１０参
照）。
ゲート絶縁膜２２の上に第一の電極膜２３が例えばドーピングされたポリシリ
コンから例えば４００ｎｍの膜厚に被着される。第一の電極膜２３の上に補助膜
２４が例えばＴＥＯＳ・ＳｉＯ2から例えば２００ｎｍの膜厚に析出される。補
助膜２４の上にフォトレジストマスク２５が形成される。
例えばＣＨＦ3−ＲＩＥ（反応性イオン・エッチング）での異方性エッチング
により補助膜２４から補助構造２４’が形成される。補助構造２４’は第一の電
極膜２３の表面を完全に覆う（図１１参照）。この補助構造は規則的に配置され
た隆起部を備えるのがよい。
ほぼ同一形状の縁部被覆を持つポリシリコン膜を例えば１００ｎｍの厚さに析
出し、例えばＨＢｒ−ＲＩＥ（反応性イオン・エッチング）で異方性エッチング
することにより、補助構造２４’の側面部にはポリシリコンからなるスペーサ２
６が形成される。
例えばＣＨＦ3、ＣＦ4−ＲＩＥ（反応性イオン・エッチング）により補助構造
２４’を構造化することによりハードマスク２４’’が形成される。その際スペ
ーサ２６はエッチングマスクとして作用する。
例えばＨＢｒで異方性エッチングすることにより第一の電極膜２３は構造化さ
れる。その際、電極片２３’が特に規則的に配置されて生ずる（図１２参照）。
このエッチング工程でポリシリコンからなるスペーサ２６が除去される。このエ
ッチングはＳｉＯ2に対して選択的に行われるので、エッチングはハードマスク
２４’’並びにゲート絶縁膜２２の表面で止まる。
電極片２３’の側面部には必要に応じてＬＤＤ注入２８のためのＳｉＯ2スペ
ーサ２７が作られる。このイオン注入は例えば砒素で例えば２０ｋｅＶのエネル
ギー及び５×１０14ｃｍ-2のドーズ量で行われる（図１３参照）。ＬＤＤドーピ
ングはまたドーピングされたスペーサからの拡散によっても行うことができる。
全面にＳｉＯ2膜が析出され、このＳｉＯ2膜は隣接する電極片２３’の間の空
間を満たす。図１４において符号２９でＳｉＯ2膜、ハードマスク２ ４’’、
ＳｉＯ2スペーサ２７が示されている（図１４参照）。ＳｉＯ2膜は例えば３００
ｎｍの厚さを持っている。
平坦化方法、例えば化学機械研磨或いは平坦化エッチングによって、ＳｉＯ2
膜２９から平坦化膜３０が形成される。この平坦化のためには電極片２３’は規
則的に配置されているのが良いが、これは必ずしも絶対的に必要とするものでは
ない。平坦化膜３０は第一の電極膜２３より薄い厚さを持っている。平坦化膜３
０は例えば１００ｎｍの厚さを持っている（図１５参照）。電極片２３’は例え
ば４００ｎｍの高さを持っている。
次に、後に作られるゲート電極のために設けられている電極片２３’の一部を
覆うマスク３１が形成される。マスク３１によって覆われてない電極片２３’’
はコリンでウェットエッチングすることにより平坦化膜３０の高さまでエッチバ
ックされる（図１６参照）。
マスク３１を除去した後全面に第二の電極膜３２が析出される（図１７参照）
。第二の電極膜３２はドーピングされたポリシリコンから例えば１００ｎｍの厚
さに形成される。第二の電極膜３２は電極片２３’及び２３’’と接続されてい
る。
例えばＨＢｒでの異方性エッチングにより第二の電極膜３２は、スペーサエッ
チングにおけると同様に、エッチバックされる。同時に、マスク３１に覆われて
なかった電極片２３’’が除去される（図１８参照）。電極片２３’のマスク３
１で覆われていた部分は平坦化膜３０の高さまでエッチバックされなかったので
、この構造はこの範囲において明らかに高い高さを持っている。従って異方性エ
ッチバックの際にこの範囲にゲート電極３３が残る。ゲート電極３３は電極片２
３’の一部とその上に配置された第二の電極膜３３の一部から構成される。
ゲート電極３３のこの自己整合式製作のために、電極片２３’が明らかに平坦
化膜３０の上に出ていることが重要である。電極片２３’は平坦化膜３０を少な
くとも平坦化膜３０の厚さだけは出ている。特に電極片２３’は約５：１の基本
面に対する高さの比を持つのが良い。電極片２３’の高さと平坦化膜３０の厚さ
の比は例えば４：１である。
この代案として、図１６において、マスク３１で覆われていない余分の電極片
２３’’は完全にウェットエッチングにより除去され、その際生じた孔はマスク
３１を除去した後例えば７０ｎｍのＢＳＰＧの析出及びエッチバックにより平坦
化されるようにすることもできる。その場合、より低い電極片２３’で充分であ
る。その場合、この実施例では電極片２３’の基本面に対する高さの比に対して
は例えば５：１でなく、３．５：１で充分である。
例えばＣＨＦ3の異方性エッチングによりシリコンに対して選択的に平坦化膜
３０及びゲート絶縁膜２２の露出している部分が除去される。その際ゲート電極
３３はマスクとして作用する。
ＭＯＳトランジスタを作り上げるために、例えば砒素によるＨＤＤのためのイ
オン注入が例えば９０ｋｅＶのエネルギー及び例えば５×１０15ｃｍ-2のドーズ
量で行われる。その際ＬＤＤ領域２８をも含むソース／ドレイン領域３４が形成
される。最後にソース／ドレイン領域３４及びゲート電極３３の表面に例えばタ
ンタルケイ化物からなる金属ケイ化物膜３５が設けられる（図１９参 照）。
両実施例において補助構造１４’もしくは２４’はまた２つの部分膜で形成す
ることもできる。この場合には、始めにＳｉＯ2膜が、次にＳｉ3Ｎ4膜が被着さ
れる。構造化の際Ｓｉ3Ｎ4膜のみがＳｉＯ2に対して選択的に構造化される。
Claims (1)
- 【特許請求の範囲】 １．少なくとも主表面の範囲にシリコンを含む基板にソース領域と、ドレイン領 域と、その間に配置されたチャネル領域とを形成し、 この主表面に少なくともチャネル領域の表面を覆うゲート絶縁膜を形成し、 全面にわたって第一の電極膜を形成し、 この第一の電極膜上に主表面に対してほぼ垂直に向いた側面部を備えた補助構造 を形成し、 補助構造の側面部にスペーサを形成し、 第一の電極膜をスペーサに応じて構造化して、電極片を形成し、 平坦化膜を、電極片が上部範囲において露出するように、一方隣接した電極片の 間の空間を平坦化膜で充填するように形成し、 全面にわたって第二の電極膜を形成し、 第二の電極膜の構造化によって電極片の１つの一部及び第二の電極膜の一部から なるゲート電極を形成する、 ＭＯＳトランジスタの製造方法。 ２．補助構造を形成するために第一の電極膜上に補助膜を被着し、 この補助膜を異方性エッチングにより、第一の電極膜が補助膜で覆われたままで かつ補助膜にほぼ垂直な側面部を備えた窪みが形成されるように構造化する、請 求項１に記載の方法。 ３．スペーサを補助構造の側面部にほぼ同一形状の縁部被覆を持つ膜の析出及び 異方性エッチングにより形成し、 このスペーサをエッチングマスクとして使用して補助膜の異方性エッチングによ りハードマスクを形成し、 このハードマスクをエッチングマスクとして使用して第一の電極膜の異方性エッ チングにより電極片を形成する 請求項２に記載の方法。 ４．平坦化膜を形成するために、厚さが少なくとも隣接する電極片の間の間隔の 半分の大きさの絶縁膜を析出し、 平坦化方法によってこの絶縁膜を、電極片が上部範囲において露出するまで除去 する 請求項１乃至３のいずれか１つに記載の方法。 ５．電極片を形成した後ＬＤＤ構造のためのイオン注入が行われる請求項１乃至 ４のいずれか１つに記載の方法。 ６．第二の電極膜が露光技術的に作られたマスクにより構造化される請求項１乃 至５のいずれか１つに記載の方法。 ７．平坦化膜を、電極片の上部範囲が平坦化膜を明らかに越えるように形成し、 ゲート電極の部分として設けられている電極片の部分を覆うマスクを形成し、こ のマスクによって覆われていない電極片部分をエッチバックし、 マスクを除去し、 第二の電極膜を形成した後異方性エッチングを行って、マスクにより覆われてい ない電極片の部分を除去する 請求項１乃至５のいずれか１つに記載の方法。 ８．ゲート電極を形成した後、このゲート電極をマスクとして作用させて平坦化 膜を異方性エッチングにより構造化し、 ソース領域及びドレイン領域を形成するためのイオン注入を、ゲート電極をマス クとして作用させて行い、 ゲート電極並びにソース領域及びドレイン領域に金属ケイ化物からなる膜を設け る 請求項７に記載の方法。 ９．第一の電極膜及び第二の電極膜並びにドーピングされたポリシリコンからな るスペーサ、補助構造及び平坦化膜がＳｉＯ2から形成される請求項１乃至８の いずれか１つに記載の方法。
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