JP3371708B2 - 縦型電界効果トランジスタの製造方法 - Google Patents
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、基板に形成された
凸部を有し、該凸部の側壁をチャネル領域とする縦型電
界効果トランジスタの製造方法に係わる。 【０００２】 【従来の技術】近年、半導体装置の集積度向上のため
に、シリコン基板に溝を形成し、その溝の側壁をチャネ
ル領域としたＭＯＳトランジスタを形成する半導体装置
の検討が多数行われている。 【０００３】このような半導体装置、いわゆる縦型ＭＯ
Ｓトランジスタの構成を図１２に示す。この縦型ＭＯＳ
トランジスタ４１は、ｐ型のシリコンからなる半導体基
板４２に溝が形成されて、この溝により、それぞれ半導
体基板４２に凹部４２ａ及び凸部４２ｂが形成されてい
る。半導体基板４２の凹部４２ａの表面には、表面から
ｎ型の高濃度領域（ｎ＋）４３ａと、ｎ型の低濃度領域
（ｎ−）４３ｂとが形成され、両領域４３ａ及び４３ｂ
でｎ型のソース領域４３が構成される。半導体基板４２
の凸部４２ｂの表面には、表面からｎ型の高濃度領域
（ｎ＋）４４ａと、ｎ型の低濃度領域（ｎ−）４４ｂと
が形成されて、この両領域４４ａ及び４４ｂでｎ型のド
レイン領域４４が構成される。半導体基板４２の上に
は、酸化膜等によるゲート絶縁膜４５が形成されてい
る。 【０００４】半導体基板４２の凸部４２ｂの側壁には、
ゲート絶縁膜４５を介してポリシリコン等からなるゲー
ト電極４６が形成されている。そして、全体を覆って層
間絶縁層４７が形成され、ドレイン領域４４の高濃度領
域４４ａの上の部分の層間絶縁層４７及びゲート絶縁膜
４５に開口が形成され、この開口内に例えばタングステ
ン等からなるプラグコンタクト４８が形成されている。
さらにプラグコンタクト４８の上にＡｌ等からなる金属
配線４９が形成されて、ドレイン領域４４から電極を引
き出している。 【０００５】このＬＤＤ（Lightly Doped Drain ）構造
の縦型ＭＯＳトランジスタ４１において、ゲート絶縁膜
４５を介してゲート電極４６に対向する凸部４２ｂの側
壁部分、即ちソース領域４３とドレイン領域４４との間
にチャネル領域が形成される。 【０００６】 【発明が解決しようとする課題】しかしながら、図１２
の構成では、ドレイン領域４４とソース領域４３との間
の距離、即ちチャネル長（ゲート長）Ｌが半導体基板４
２に形成した溝の深さで決まるが、この溝の深さにバラ
ツキがあると、チャネル長Ｌがバラツキ、ＭＯＳトラン
ジスタの特性にバラツキが生じて、半導体装置として安
定した特性が得られない。工程上、溝の深さにはある程
度のバラツキが生じるため、結果として安定した特性が
得られないことがあった。 【０００７】上述した問題の解決のために、本発明にお
いては、チャネル長のバラツキをなくすることにより、
安定した特性が得られる縦型電界効果トランジスタの製
造方法を提供するものである。 【０００８】 【課題を解決するための手段】本発明の縦型電界効果ト
ランジスタの製造方法は、第１導電型の半導体基板の所
定深さに、イオン注入により第２導電型の埋め込み層を
形成し、半導体基板に、埋め込み層の幅より小さく、か
つ底部が埋め込み層内に存する凹部を形成し、この凹部
により形成された半導体基板の凸部の側壁に、ゲート絶
縁膜を介してゲート電極を形成し、半導体基板の凸部表
面及び凹部底部にソース、ドレインとなる不純物領域を
形成するものである。そして、埋め込み層は絶縁膜上に
形成されたマスクを用いてイオン注入により形成し、マ
スクによってパターニングされた絶縁膜にサイドウォー
ルを形成した後、絶縁膜及びサイドウォールをマスクに
して凹部を形成するものである。 【０００９】 【００１０】 【００１１】この製造方法によれば、イオン注入の条件
によりイオン注入の飛程距離が規定され、即ち、埋め込
み層の深さがきまる。従って、ほぼ一定の深さに埋め込
み層を形成することができる。そして、基板に溝による
凹部を形成したとき、凹部の底部がこの埋め込み層内に
存し、かつ凹部の幅が埋め込み層の幅より小に設定され
ることから、溝の深さに多少のバラツキがあっても、溝
の底部が埋め込み層内に形成され、チャネル長はほぼ一
定の深さに形成される埋め込み層と、基板の凸部表面の
不純物領域（ドレイン領域又はソース領域）との間に設
定されて、チャネル長がほぼ一定に保たれる。さらに、
埋め込み層を絶縁膜上に形成されたマスクを用いてイオ
ン注入により形成し、同じマスクによってパターニング
された絶縁膜にサイドウォールを形成した後、絶縁膜及
びサイドウォールをマスクにして凹部を形成することに
より、埋め込み層と凹部との位置ずれを生じないように
することができる。 【００１２】 【発明の実施の形態】本発明は、第１導電型の半導体基
板の所定深さに、イオン注入により第２導電型の埋め込
み層を形成する工程と、半導体基板に、埋め込み層の幅
より小さく、かつ底部が埋め込み層内に存する凹部を形
成する工程と、凹部により形成された凸部の側壁に、ゲ
ート絶縁膜を介してゲート電極を形成する工程と、凸部
表面及び凹部底部にソース、ドレインとなる不純物領域
を形成する工程とを有し、埋め込み層は絶縁膜上に形成
されたマスクを用いてイオン注入により形成し、マスク
によってパターニングされた絶縁膜にサイドウォールを
形成した後、絶縁膜及びサイドウォールをマスクにして
凹部を形成する縦型電界効果トランジスタの製造方法で
ある。 【００１３】 【００１４】 【００１５】 【００１６】以下、図面を参照して本発明の実施例を説
明する。図１は、縦型電界ＭＯＳトランジスタに適用し
た場合である。この縦型ＭＯＳトランジスタ１は、第１
導電型、本例ではｐ型のシリコンからなる半導体基板２
に溝が形成されて、この溝により、それぞれ半導体基板
２に凹部２ａ及び凸部２ｂが形成されている。そして、
凹部２ａの底部の周囲、すなわち底部の外側及び下側
に、第２導電型、本例ではｎ型の低濃度（ｎ−）の埋め
込み層３が形成される。従って、凹部２ａの底部はｎ型
の低濃度の埋め込み層３内にあり、凹部２ａの幅は埋め
込み層３の幅より小さく形成されている。この埋め込み
層３は、イオン注入の後熱拡散して形成される。 【００１７】また、半導体基板２の凹部２ａの表面に
は、表面からｎ型の高濃度領域（ｎ＋）４ａと、ｎ型の
低濃度領域（ｎ−）４ｂとが形成され、高濃度領域４
ａ、低濃度領域４ｂ及び埋め込み層３でｎ型のソース領
域４が構成される。半導体基板２の凸部２ｂ表面には、
表面からｎ型の高濃度領域（ｎ＋）５ａと、ｎ型の低濃
度領域（ｎ−）５ｂとが形成されて、この両領域５ａ及
び５ｂでｎ型のドレイン領域５が構成される。 【００１８】半導体基板２の上には、酸化膜等によるゲ
ート絶縁膜６が形成されている。このゲート絶縁膜６
は、ドレイン領域５の高濃度領域５ａの上の部分６′
が、他の部分より厚く形成されている。 【００１９】半導体基板２の凸部２ｂの側壁には、ゲー
ト絶縁膜６を介してポリシリコン等からなるゲート電極
７が形成されている。そして、全体を覆って層間絶縁層
８が形成され、ドレイン領域５の高濃度領域５ａの上の
部分の層間絶縁層８及びゲート絶縁膜６′に開口が形成
されており、この開口内に例えばタングステン等からな
るプラグコンタクト９が形成されている。さらにプラグ
コンタクト９の上にＡｌ等からなる金属配線１０が形成
されて、ドレイン領域５から電極を引き出している。 【００２０】この縦型ＭＯＳトランジスタ１において、
半導体基板２の凸部２ｂの側壁、即ちソース領域４の一
部を構成する埋め込み層３とドレイン領域５との間にチ
ャネル領域が形成される。 【００２１】このチャネル領域のチャネル長Ｌは、埋め
込み層３とドレイン領域５との間の距離である。従っ
て、溝の深さに多少のバラツキがあっても、溝の底部即
ち半導体基板２の凹部２ａの底部が埋め込み層３内にあ
ることから、埋め込み層３とドレイン領域５との間の距
離は不変であり、チャネル長Ｌは溝の深さのバラツキの
影響を受けない。 【００２２】従って、図１２の場合のような、チャネル
長Ｌのバラツキがなく、各縦型ＭＯＳトランジスタ１の
特性のバラツキをなくすことができ、これを用いた半導
体装置の特性を安定化することができる。 【００２３】この縦型ＭＯＳトランジスタ１の製造は、
次のようにして行う。まず、図２Ａに示すように、第１
導電型、例えばｐ型のシリコンからなる半導体基板２に
熱酸化或いはＣＶＤ（化学的気相成長）法により絶縁膜
１１を形成し、この絶縁膜１１の上に後に溝を形成する
部分を開口するようにフォトレジスト１２を形成する。 【００２４】次に、図２Ｂに示すように、フォトレジス
ト１２をマスクとして、ｐ型のシリコンからなる半導体
基板２の後にソース領域４となる領域の近傍にＰ（リ
ン）等の不純物をイオン注入して、第２導電型、即ちｎ
型の低濃度（ｎ−）の埋め込み層３を形成する。このと
き、半導体基板の不純物濃度を考慮して、イオン注入の
不純物濃度及び注入エネルギーを選定することにより、
所定の深さに埋め込み層３を形成することができる。 【００２５】次に、図３Ｃに示すように、フォトレジス
ト１２を除去した後、熱処理を行って埋め込み層３の不
純物を拡散させる。 【００２６】次に、図２Ａと同じ位置にフォトレジスト
１３を形成し、これをマスクとして、図３Ｄに示すよう
に、絶縁膜１１及びシリコン基板２を、ＲＩＥ（反応性
イオンエッチング）等によりエッチングして溝１４を形
成する。このとき、溝１４の幅Ｗ2 が不純物を導入した
埋め込み層３の幅Ｗ1 より小さく、かつ埋め込み層３の
領域内に溝（半導体基板の凹部）１４の底部が形成され
るようにする。 【００２７】次に、図４Ｅに示すように、フォトレジス
ト１３を除去した後に、熱酸化を行って、シリコン基板
２の表面にゲート絶縁膜６を形成する。 【００２８】次に、図４Ｆに示すように、ゲート絶縁膜
６を覆って、ＣＶＤ法によりゲート電極となるポリシリ
コン層１５を形成する。そして、低抵抗化のためにポリ
シリコン層１５へリン等の不純物を導入する。 【００２９】続いて、図５Ｇに示すように、ポリシリコ
ン層１５をＲＩＥ（反応性イオンエッチング）等により
エッチングして、側壁部分のみ残してゲート電極７を形
成する。 【００３０】次に、シリコン基板２の凹部２ａ及び凸部
２ｂにそれぞれ低濃度（１×１０13〜５×１０14ｃ
ｍ2 ）のリンを打ち込みエネルギー１００〜３００ｋｅ
Ｖとして深めにイオン注入して、次に高濃度（１×１０
15〜１×１０16ｃｍ2 ）のヒ素を打ち込みエネルギー２
０〜１００ｋｅＶとして浅めにイオン注入する。 【００３１】これにより、図５Ｈに示すように、シリコ
ン基板２の凹部２ａにｎ＋の高濃度領域４ａ及びｎ−の
低濃度領域４ｂが形成され、ここにｎ＋の高濃度領域４
ａ、ｎ−の低濃度領域４ｂ及びｎ−の埋め込み層３によ
ってｎ型のソース領域４が形成され、シリコン基板２の
凸部２ｂにｎ＋の高濃度領域５ａ及びｎ−の低濃度領域
５ｂが形成され、ここにｎ＋の高濃度領域５ａ及びｎ−
の低濃度領域５ｂによってｎ型のドレイン領域５が形成
される。 【００３２】次に、図６Ｉに示すように、溝１４を埋め
て全体を覆ってＢＰＳＧ（ボロン・リン・シリケートガ
ラス）等からなる膜を形成し、これに熱処理をしてフロ
ー（流動平坦化）させて層間絶縁層８を形成する。 【００３３】続いて、図６Ｊに示すように、層間絶縁層
８に、ドレイン領域５の高濃度領域５ａが形成されたシ
リコン基板２の凸部２ｂ表面にまで達する開口（コンタ
クトホール）を開けて、この開口内にＣＶＤ法によりタ
ングステン等からなる層を形成して開口を埋める。そし
て、開口上端より上の部分をＲＩＥ法によりエッチバッ
クして、タングステン等からなるプラグコンタクト９を
形成する。 【００３４】次に、プラグコンタクト９上にスパッタ法
によりＡｌ膜を形成して、これを所定の形状に加工して
金属配線１０を形成し、図１に示すＬＤＤ構造の縦型Ｍ
ＯＳトランジスタ１を形成する。この後は図示しない
が、例えば表面にオーバーコート膜等を形成する。 【００３５】図７〜図１０は、他の実施例を示す。この
例は、表面の絶縁層の横に絶縁層からなるサイドウォー
ルを形成し、この絶縁層及びサイドウォールをマスクと
して、半導体基板に溝を形成するエッチングを行うもの
である。 【００３６】図７に示す縦型ＭＯＳトランジスタ２１
は、図１の縦型ＭＯＳトランジスタ１に対して、半導体
基板２の凹部２ａが、半導体基板２の凸部２ｂ上の絶縁
膜１１及びその横のサイドウォール２２をマスクとして
形成されているものである。 【００３７】このため、半導体基板２の凸部２ｂ及びド
レイン領域５（５ａ，５ｂ）が図１の場合に比して幅広
に、一方半導体基板２の凹部２ａ及びソース領域４（４
ａ，４ｂ）が図１より狭く形成されている。 【００３８】その他の構成は、図１の縦型ＭＯＳトラン
ジスタ１と同様であるので、同一の符号を付して重複説
明を省略する。 【００３９】この場合も、チャネル長Ｌがドレイン領域
５と埋め込み層３との距離により規定され、埋め込み層
３がイオン注入の条件を設定することにより、ほぼ一定
の深さに形成されるので、半導体基板２の凹部２ａの底
部が埋め込み層３内にあるように溝を形成することによ
り、溝の深さにバラツキを生じていても、チャネル長Ｌ
にバラツキが生じない。従って、縦型電界効果トランジ
スタの特性のバラツキが生じない。 【００４０】この縦型ＭＯＳトランジスタ２１の製造
は、次のようにして行う。まず、図８Ａに示すように、
第１導電型、例えばｐ型のシリコンからなる半導体基板
２に熱酸化或いはＣＶＤ（化学的気相成長）法により絶
縁膜１１を形成し、この絶縁膜１１の上に後に溝を形成
する部分を開口するようにフォトレジスト１２を形成す
る。 【００４１】次に、図８Ｂに示すように、フォトレジス
ト１２をマスクとして、ｐ型のシリコン基板２の後にソ
ース領域となる領域にＰ（リン）等の不純物をイオン注
入して、第２導電型、即ちｎ型の低濃度（ｎ−）の埋め
込み層３を形成する。 【００４２】次に、図９Ｃに示すように、フォトレジス
ト１２をマスクとして、ＲＩＥ法により絶縁膜１１をエ
ッチングし、その後フォトレジスト１２を除去する。 【００４３】次に、図９Ｄに示すように、残った絶縁膜
１１を覆って、ＣＶＤ法によりＳｉＯ2 等からなる酸化
絶縁膜１８を形成する。そして、図１０Ｅに示すよう
に、酸化絶縁膜１８をＲＩＥ法によりエッチングして、
元の絶縁膜１１の側部に酸化絶縁膜からなるサイドウォ
ール２２を形成する。 【００４４】次に、図１０Ｆに示すように、絶縁膜１１
及びサイドウォール２２をマスクとして、ＲＩＥ法によ
り半導体基板２をエッチングして、溝１４を形成する。
このとき、前述の例と同様に、不純物を導入した埋め込
み層３の領域内に溝１４の底部が形成されるようにす
る。 【００４５】この後は、前述の図４Ｅ〜図６Ｊの工程と
同様にして、ゲート電極７、ソース領域４を構成する高
濃度領域４ａ及び低濃度領域４ｂ、ドレイン領域５を構
成する高濃度領域５ａ及び低濃度領域５ｂ、層間絶縁層
８、金属電極１０を順次形成して、図７に示す縦型ＭＯ
Ｓトランジスタ２１を形成する。 【００４６】前述の実施例では、図２Ｂのフォトレジス
ト１２と図３Ｂのフォトレジスト１３とのマスクずれで
埋め込み層３と溝１４との位置ずれが生ずる恐れもある
が、本実施例では埋め込み層３を形成した後、同じフォ
トレジスト１２をマスクに絶縁膜１１をパターニング
し、サイドウォール２２を形成して、これをマスクに溝
１４を形成するので、埋め込み層３と溝１４との位置ず
れは全く生じない。 【００４７】上述の各実施例では、ゲート電極を単層の
ポリシリコン層により形成した例であったが、例えばゲ
ートを層間絶縁膜を介して形成された２層のポリシリコ
ン層により構成した場合（ＮＶデバイス＝不揮発性デバ
イス）においても、本発明の縦型電界効果トランジスタ
を適用することができる。その例を次に示す。 【００４８】図１１に示す縦型電界効果トランジスタ３
１は、ゲート電極をフローティングゲート３２とコント
ロールゲート３４の２層のポリシリコン層により形成
し、両ゲート３２，３４の間に第２のゲート絶縁膜３３
を挟んで形成したものであり、ＥＰＲＯＭやフラッシュ
メモリ等に適用できるものである。 【００４９】尚、その他の構成は、図１に示した縦型電
界効果トランジスタ１と同様の構成であるので、同一の
符号を付して重複説明を省略する。 【００５０】この例においては、ソース領域及４及びド
レイン領域５の形成は、フローティングゲート３２を形
成した後、或いはさらにコントロールゲート３４を形成
した後に行う。 【００５１】この場合も、上述の実施例と同様に、溝の
深さのバラツキを生じても、チャネル長Ｌにバラツキが
生じないので、メモリとしての特性にバラツキを生じな
い。 【００５２】本発明は、上述の例に限定されるものでは
なく、本発明の要旨を逸脱しない範囲でその他様々な構
成が取り得る。 【００５３】 【発明の効果】上述の本発明によれば、所定の深さに埋
め込み層を形成して、埋め込み層内に溝の底部が形成さ
れるようにすることにより、この埋め込み層と半導体基
板表面の不純物領域との間にチャネル領域を形成するこ
とができ、溝の深さにバラツキを生じていても、埋め込
み層内チャネル長のバラツキをなくすことができる。 【００５４】従って本発明により、チャネル長のバラツ
キに起因する縦型電界効果トランジスタの特性のバラツ
キをなくし、安定した特性を有する縦型電界効果トラン
ジスタを用いた半導体装置を製造することができる。こ
れにより、素子の微細化を進めて、縦型電界効果トラン
ジスタを用いた半導体装置のさらなる高集積化ができ
る。
凸部を有し、該凸部の側壁をチャネル領域とする縦型電
界効果トランジスタの製造方法に係わる。 【０００２】 【従来の技術】近年、半導体装置の集積度向上のため
に、シリコン基板に溝を形成し、その溝の側壁をチャネ
ル領域としたＭＯＳトランジスタを形成する半導体装置
の検討が多数行われている。 【０００３】このような半導体装置、いわゆる縦型ＭＯ
Ｓトランジスタの構成を図１２に示す。この縦型ＭＯＳ
トランジスタ４１は、ｐ型のシリコンからなる半導体基
板４２に溝が形成されて、この溝により、それぞれ半導
体基板４２に凹部４２ａ及び凸部４２ｂが形成されてい
る。半導体基板４２の凹部４２ａの表面には、表面から
ｎ型の高濃度領域（ｎ＋）４３ａと、ｎ型の低濃度領域
（ｎ−）４３ｂとが形成され、両領域４３ａ及び４３ｂ
でｎ型のソース領域４３が構成される。半導体基板４２
の凸部４２ｂの表面には、表面からｎ型の高濃度領域
（ｎ＋）４４ａと、ｎ型の低濃度領域（ｎ−）４４ｂと
が形成されて、この両領域４４ａ及び４４ｂでｎ型のド
レイン領域４４が構成される。半導体基板４２の上に
は、酸化膜等によるゲート絶縁膜４５が形成されてい
る。 【０００４】半導体基板４２の凸部４２ｂの側壁には、
ゲート絶縁膜４５を介してポリシリコン等からなるゲー
ト電極４６が形成されている。そして、全体を覆って層
間絶縁層４７が形成され、ドレイン領域４４の高濃度領
域４４ａの上の部分の層間絶縁層４７及びゲート絶縁膜
４５に開口が形成され、この開口内に例えばタングステ
ン等からなるプラグコンタクト４８が形成されている。
さらにプラグコンタクト４８の上にＡｌ等からなる金属
配線４９が形成されて、ドレイン領域４４から電極を引
き出している。 【０００５】このＬＤＤ（Lightly Doped Drain ）構造
の縦型ＭＯＳトランジスタ４１において、ゲート絶縁膜
４５を介してゲート電極４６に対向する凸部４２ｂの側
壁部分、即ちソース領域４３とドレイン領域４４との間
にチャネル領域が形成される。 【０００６】 【発明が解決しようとする課題】しかしながら、図１２
の構成では、ドレイン領域４４とソース領域４３との間
の距離、即ちチャネル長（ゲート長）Ｌが半導体基板４
２に形成した溝の深さで決まるが、この溝の深さにバラ
ツキがあると、チャネル長Ｌがバラツキ、ＭＯＳトラン
ジスタの特性にバラツキが生じて、半導体装置として安
定した特性が得られない。工程上、溝の深さにはある程
度のバラツキが生じるため、結果として安定した特性が
得られないことがあった。 【０００７】上述した問題の解決のために、本発明にお
いては、チャネル長のバラツキをなくすることにより、
安定した特性が得られる縦型電界効果トランジスタの製
造方法を提供するものである。 【０００８】 【課題を解決するための手段】本発明の縦型電界効果ト
ランジスタの製造方法は、第１導電型の半導体基板の所
定深さに、イオン注入により第２導電型の埋め込み層を
形成し、半導体基板に、埋め込み層の幅より小さく、か
つ底部が埋め込み層内に存する凹部を形成し、この凹部
により形成された半導体基板の凸部の側壁に、ゲート絶
縁膜を介してゲート電極を形成し、半導体基板の凸部表
面及び凹部底部にソース、ドレインとなる不純物領域を
形成するものである。そして、埋め込み層は絶縁膜上に
形成されたマスクを用いてイオン注入により形成し、マ
スクによってパターニングされた絶縁膜にサイドウォー
ルを形成した後、絶縁膜及びサイドウォールをマスクに
して凹部を形成するものである。 【０００９】 【００１０】 【００１１】この製造方法によれば、イオン注入の条件
によりイオン注入の飛程距離が規定され、即ち、埋め込
み層の深さがきまる。従って、ほぼ一定の深さに埋め込
み層を形成することができる。そして、基板に溝による
凹部を形成したとき、凹部の底部がこの埋め込み層内に
存し、かつ凹部の幅が埋め込み層の幅より小に設定され
ることから、溝の深さに多少のバラツキがあっても、溝
の底部が埋め込み層内に形成され、チャネル長はほぼ一
定の深さに形成される埋め込み層と、基板の凸部表面の
不純物領域（ドレイン領域又はソース領域）との間に設
定されて、チャネル長がほぼ一定に保たれる。さらに、
埋め込み層を絶縁膜上に形成されたマスクを用いてイオ
ン注入により形成し、同じマスクによってパターニング
された絶縁膜にサイドウォールを形成した後、絶縁膜及
びサイドウォールをマスクにして凹部を形成することに
より、埋め込み層と凹部との位置ずれを生じないように
することができる。 【００１２】 【発明の実施の形態】本発明は、第１導電型の半導体基
板の所定深さに、イオン注入により第２導電型の埋め込
み層を形成する工程と、半導体基板に、埋め込み層の幅
より小さく、かつ底部が埋め込み層内に存する凹部を形
成する工程と、凹部により形成された凸部の側壁に、ゲ
ート絶縁膜を介してゲート電極を形成する工程と、凸部
表面及び凹部底部にソース、ドレインとなる不純物領域
を形成する工程とを有し、埋め込み層は絶縁膜上に形成
されたマスクを用いてイオン注入により形成し、マスク
によってパターニングされた絶縁膜にサイドウォールを
形成した後、絶縁膜及びサイドウォールをマスクにして
凹部を形成する縦型電界効果トランジスタの製造方法で
ある。 【００１３】 【００１４】 【００１５】 【００１６】以下、図面を参照して本発明の実施例を説
明する。図１は、縦型電界ＭＯＳトランジスタに適用し
た場合である。この縦型ＭＯＳトランジスタ１は、第１
導電型、本例ではｐ型のシリコンからなる半導体基板２
に溝が形成されて、この溝により、それぞれ半導体基板
２に凹部２ａ及び凸部２ｂが形成されている。そして、
凹部２ａの底部の周囲、すなわち底部の外側及び下側
に、第２導電型、本例ではｎ型の低濃度（ｎ−）の埋め
込み層３が形成される。従って、凹部２ａの底部はｎ型
の低濃度の埋め込み層３内にあり、凹部２ａの幅は埋め
込み層３の幅より小さく形成されている。この埋め込み
層３は、イオン注入の後熱拡散して形成される。 【００１７】また、半導体基板２の凹部２ａの表面に
は、表面からｎ型の高濃度領域（ｎ＋）４ａと、ｎ型の
低濃度領域（ｎ−）４ｂとが形成され、高濃度領域４
ａ、低濃度領域４ｂ及び埋め込み層３でｎ型のソース領
域４が構成される。半導体基板２の凸部２ｂ表面には、
表面からｎ型の高濃度領域（ｎ＋）５ａと、ｎ型の低濃
度領域（ｎ−）５ｂとが形成されて、この両領域５ａ及
び５ｂでｎ型のドレイン領域５が構成される。 【００１８】半導体基板２の上には、酸化膜等によるゲ
ート絶縁膜６が形成されている。このゲート絶縁膜６
は、ドレイン領域５の高濃度領域５ａの上の部分６′
が、他の部分より厚く形成されている。 【００１９】半導体基板２の凸部２ｂの側壁には、ゲー
ト絶縁膜６を介してポリシリコン等からなるゲート電極
７が形成されている。そして、全体を覆って層間絶縁層
８が形成され、ドレイン領域５の高濃度領域５ａの上の
部分の層間絶縁層８及びゲート絶縁膜６′に開口が形成
されており、この開口内に例えばタングステン等からな
るプラグコンタクト９が形成されている。さらにプラグ
コンタクト９の上にＡｌ等からなる金属配線１０が形成
されて、ドレイン領域５から電極を引き出している。 【００２０】この縦型ＭＯＳトランジスタ１において、
半導体基板２の凸部２ｂの側壁、即ちソース領域４の一
部を構成する埋め込み層３とドレイン領域５との間にチ
ャネル領域が形成される。 【００２１】このチャネル領域のチャネル長Ｌは、埋め
込み層３とドレイン領域５との間の距離である。従っ
て、溝の深さに多少のバラツキがあっても、溝の底部即
ち半導体基板２の凹部２ａの底部が埋め込み層３内にあ
ることから、埋め込み層３とドレイン領域５との間の距
離は不変であり、チャネル長Ｌは溝の深さのバラツキの
影響を受けない。 【００２２】従って、図１２の場合のような、チャネル
長Ｌのバラツキがなく、各縦型ＭＯＳトランジスタ１の
特性のバラツキをなくすことができ、これを用いた半導
体装置の特性を安定化することができる。 【００２３】この縦型ＭＯＳトランジスタ１の製造は、
次のようにして行う。まず、図２Ａに示すように、第１
導電型、例えばｐ型のシリコンからなる半導体基板２に
熱酸化或いはＣＶＤ（化学的気相成長）法により絶縁膜
１１を形成し、この絶縁膜１１の上に後に溝を形成する
部分を開口するようにフォトレジスト１２を形成する。 【００２４】次に、図２Ｂに示すように、フォトレジス
ト１２をマスクとして、ｐ型のシリコンからなる半導体
基板２の後にソース領域４となる領域の近傍にＰ（リ
ン）等の不純物をイオン注入して、第２導電型、即ちｎ
型の低濃度（ｎ−）の埋め込み層３を形成する。このと
き、半導体基板の不純物濃度を考慮して、イオン注入の
不純物濃度及び注入エネルギーを選定することにより、
所定の深さに埋め込み層３を形成することができる。 【００２５】次に、図３Ｃに示すように、フォトレジス
ト１２を除去した後、熱処理を行って埋め込み層３の不
純物を拡散させる。 【００２６】次に、図２Ａと同じ位置にフォトレジスト
１３を形成し、これをマスクとして、図３Ｄに示すよう
に、絶縁膜１１及びシリコン基板２を、ＲＩＥ（反応性
イオンエッチング）等によりエッチングして溝１４を形
成する。このとき、溝１４の幅Ｗ2 が不純物を導入した
埋め込み層３の幅Ｗ1 より小さく、かつ埋め込み層３の
領域内に溝（半導体基板の凹部）１４の底部が形成され
るようにする。 【００２７】次に、図４Ｅに示すように、フォトレジス
ト１３を除去した後に、熱酸化を行って、シリコン基板
２の表面にゲート絶縁膜６を形成する。 【００２８】次に、図４Ｆに示すように、ゲート絶縁膜
６を覆って、ＣＶＤ法によりゲート電極となるポリシリ
コン層１５を形成する。そして、低抵抗化のためにポリ
シリコン層１５へリン等の不純物を導入する。 【００２９】続いて、図５Ｇに示すように、ポリシリコ
ン層１５をＲＩＥ（反応性イオンエッチング）等により
エッチングして、側壁部分のみ残してゲート電極７を形
成する。 【００３０】次に、シリコン基板２の凹部２ａ及び凸部
２ｂにそれぞれ低濃度（１×１０13〜５×１０14ｃ
ｍ2 ）のリンを打ち込みエネルギー１００〜３００ｋｅ
Ｖとして深めにイオン注入して、次に高濃度（１×１０
15〜１×１０16ｃｍ2 ）のヒ素を打ち込みエネルギー２
０〜１００ｋｅＶとして浅めにイオン注入する。 【００３１】これにより、図５Ｈに示すように、シリコ
ン基板２の凹部２ａにｎ＋の高濃度領域４ａ及びｎ−の
低濃度領域４ｂが形成され、ここにｎ＋の高濃度領域４
ａ、ｎ−の低濃度領域４ｂ及びｎ−の埋め込み層３によ
ってｎ型のソース領域４が形成され、シリコン基板２の
凸部２ｂにｎ＋の高濃度領域５ａ及びｎ−の低濃度領域
５ｂが形成され、ここにｎ＋の高濃度領域５ａ及びｎ−
の低濃度領域５ｂによってｎ型のドレイン領域５が形成
される。 【００３２】次に、図６Ｉに示すように、溝１４を埋め
て全体を覆ってＢＰＳＧ（ボロン・リン・シリケートガ
ラス）等からなる膜を形成し、これに熱処理をしてフロ
ー（流動平坦化）させて層間絶縁層８を形成する。 【００３３】続いて、図６Ｊに示すように、層間絶縁層
８に、ドレイン領域５の高濃度領域５ａが形成されたシ
リコン基板２の凸部２ｂ表面にまで達する開口（コンタ
クトホール）を開けて、この開口内にＣＶＤ法によりタ
ングステン等からなる層を形成して開口を埋める。そし
て、開口上端より上の部分をＲＩＥ法によりエッチバッ
クして、タングステン等からなるプラグコンタクト９を
形成する。 【００３４】次に、プラグコンタクト９上にスパッタ法
によりＡｌ膜を形成して、これを所定の形状に加工して
金属配線１０を形成し、図１に示すＬＤＤ構造の縦型Ｍ
ＯＳトランジスタ１を形成する。この後は図示しない
が、例えば表面にオーバーコート膜等を形成する。 【００３５】図７〜図１０は、他の実施例を示す。この
例は、表面の絶縁層の横に絶縁層からなるサイドウォー
ルを形成し、この絶縁層及びサイドウォールをマスクと
して、半導体基板に溝を形成するエッチングを行うもの
である。 【００３６】図７に示す縦型ＭＯＳトランジスタ２１
は、図１の縦型ＭＯＳトランジスタ１に対して、半導体
基板２の凹部２ａが、半導体基板２の凸部２ｂ上の絶縁
膜１１及びその横のサイドウォール２２をマスクとして
形成されているものである。 【００３７】このため、半導体基板２の凸部２ｂ及びド
レイン領域５（５ａ，５ｂ）が図１の場合に比して幅広
に、一方半導体基板２の凹部２ａ及びソース領域４（４
ａ，４ｂ）が図１より狭く形成されている。 【００３８】その他の構成は、図１の縦型ＭＯＳトラン
ジスタ１と同様であるので、同一の符号を付して重複説
明を省略する。 【００３９】この場合も、チャネル長Ｌがドレイン領域
５と埋め込み層３との距離により規定され、埋め込み層
３がイオン注入の条件を設定することにより、ほぼ一定
の深さに形成されるので、半導体基板２の凹部２ａの底
部が埋め込み層３内にあるように溝を形成することによ
り、溝の深さにバラツキを生じていても、チャネル長Ｌ
にバラツキが生じない。従って、縦型電界効果トランジ
スタの特性のバラツキが生じない。 【００４０】この縦型ＭＯＳトランジスタ２１の製造
は、次のようにして行う。まず、図８Ａに示すように、
第１導電型、例えばｐ型のシリコンからなる半導体基板
２に熱酸化或いはＣＶＤ（化学的気相成長）法により絶
縁膜１１を形成し、この絶縁膜１１の上に後に溝を形成
する部分を開口するようにフォトレジスト１２を形成す
る。 【００４１】次に、図８Ｂに示すように、フォトレジス
ト１２をマスクとして、ｐ型のシリコン基板２の後にソ
ース領域となる領域にＰ（リン）等の不純物をイオン注
入して、第２導電型、即ちｎ型の低濃度（ｎ−）の埋め
込み層３を形成する。 【００４２】次に、図９Ｃに示すように、フォトレジス
ト１２をマスクとして、ＲＩＥ法により絶縁膜１１をエ
ッチングし、その後フォトレジスト１２を除去する。 【００４３】次に、図９Ｄに示すように、残った絶縁膜
１１を覆って、ＣＶＤ法によりＳｉＯ2 等からなる酸化
絶縁膜１８を形成する。そして、図１０Ｅに示すよう
に、酸化絶縁膜１８をＲＩＥ法によりエッチングして、
元の絶縁膜１１の側部に酸化絶縁膜からなるサイドウォ
ール２２を形成する。 【００４４】次に、図１０Ｆに示すように、絶縁膜１１
及びサイドウォール２２をマスクとして、ＲＩＥ法によ
り半導体基板２をエッチングして、溝１４を形成する。
このとき、前述の例と同様に、不純物を導入した埋め込
み層３の領域内に溝１４の底部が形成されるようにす
る。 【００４５】この後は、前述の図４Ｅ〜図６Ｊの工程と
同様にして、ゲート電極７、ソース領域４を構成する高
濃度領域４ａ及び低濃度領域４ｂ、ドレイン領域５を構
成する高濃度領域５ａ及び低濃度領域５ｂ、層間絶縁層
８、金属電極１０を順次形成して、図７に示す縦型ＭＯ
Ｓトランジスタ２１を形成する。 【００４６】前述の実施例では、図２Ｂのフォトレジス
ト１２と図３Ｂのフォトレジスト１３とのマスクずれで
埋め込み層３と溝１４との位置ずれが生ずる恐れもある
が、本実施例では埋め込み層３を形成した後、同じフォ
トレジスト１２をマスクに絶縁膜１１をパターニング
し、サイドウォール２２を形成して、これをマスクに溝
１４を形成するので、埋め込み層３と溝１４との位置ず
れは全く生じない。 【００４７】上述の各実施例では、ゲート電極を単層の
ポリシリコン層により形成した例であったが、例えばゲ
ートを層間絶縁膜を介して形成された２層のポリシリコ
ン層により構成した場合（ＮＶデバイス＝不揮発性デバ
イス）においても、本発明の縦型電界効果トランジスタ
を適用することができる。その例を次に示す。 【００４８】図１１に示す縦型電界効果トランジスタ３
１は、ゲート電極をフローティングゲート３２とコント
ロールゲート３４の２層のポリシリコン層により形成
し、両ゲート３２，３４の間に第２のゲート絶縁膜３３
を挟んで形成したものであり、ＥＰＲＯＭやフラッシュ
メモリ等に適用できるものである。 【００４９】尚、その他の構成は、図１に示した縦型電
界効果トランジスタ１と同様の構成であるので、同一の
符号を付して重複説明を省略する。 【００５０】この例においては、ソース領域及４及びド
レイン領域５の形成は、フローティングゲート３２を形
成した後、或いはさらにコントロールゲート３４を形成
した後に行う。 【００５１】この場合も、上述の実施例と同様に、溝の
深さのバラツキを生じても、チャネル長Ｌにバラツキが
生じないので、メモリとしての特性にバラツキを生じな
い。 【００５２】本発明は、上述の例に限定されるものでは
なく、本発明の要旨を逸脱しない範囲でその他様々な構
成が取り得る。 【００５３】 【発明の効果】上述の本発明によれば、所定の深さに埋
め込み層を形成して、埋め込み層内に溝の底部が形成さ
れるようにすることにより、この埋め込み層と半導体基
板表面の不純物領域との間にチャネル領域を形成するこ
とができ、溝の深さにバラツキを生じていても、埋め込
み層内チャネル長のバラツキをなくすことができる。 【００５４】従って本発明により、チャネル長のバラツ
キに起因する縦型電界効果トランジスタの特性のバラツ
キをなくし、安定した特性を有する縦型電界効果トラン
ジスタを用いた半導体装置を製造することができる。こ
れにより、素子の微細化を進めて、縦型電界効果トラン
ジスタを用いた半導体装置のさらなる高集積化ができ
る。
【図面の簡単な説明】
【図１】縦型電界効果トランジスタの実施例（縦型ＭＯ
Ｓトランジスタ）の概略構成図である。 【図２】Ａ、Ｂ 図１の縦型ＭＯＳトランジスタの一製
造工程の工程図である。 【図３】Ｃ、Ｄ 図１の縦型ＭＯＳトランジスタの一製
造工程の工程図である。 【図４】Ｅ、Ｆ 図１の縦型ＭＯＳトランジスタの一製
造工程の工程図である。 【図５】Ｇ、Ｈ 図１の縦型ＭＯＳトランジスタの一製
造工程の工程図である。 【図６】Ｉ、Ｊ 図１の縦型ＭＯＳトランジスタの一製
造工程の工程図である。 【図７】縦型電界効果トランジスタの他の実施例（縦型
ＭＯＳトランジスタ）の概略構成図である。 【図８】Ａ、Ｂ 図７の縦型ＭＯＳトランジスタの一製
造工程の工程図である。 【図９】Ｃ、Ｄ 図７の縦型ＭＯＳトランジスタの一製
造工程の工程図である。 【図１０】Ｅ、Ｆ 図７の縦型ＭＯＳトランジスタの一
製造工程の工程図である。 【図１１】縦型電界効果トランジスタのさらに他の実施
例の概略構成図である。 【図１２】従来の縦型ＭＯＳトランジスタの概略構成図
である。 【符号の説明】 １，２１，３１，４１ 縦型ＭＯＳトランジスタ、２，
４２ 半導体基板、３埋め込み層、４，４３ ソース領
域、４ａ，５ａ，４３ａ，４４ａ 高濃度領域、４ｂ，
５ｂ，４３ｂ，４４ｂ 低濃度領域、５，４４ ドレイ
ン領域、６，４５ ゲート絶縁膜、７，４６ ゲート電
極、８，４７ 層間絶縁層、９，４８プラグコンタク
ト、１０，４９ 金属配線、１１ 絶縁膜、１２，１３
フォトレジスト、１４ 溝、１５ ポリシリコン層、
１８ 酸化絶縁膜、２２ サイドウォール、３２ フロ
ーティングゲート、３３ 第２のゲート絶縁膜、３４
コントロールゲート、Ｌ チャネル長、Ｗ1 埋め込み
層の幅、Ｗ2 溝の幅
Ｓトランジスタ）の概略構成図である。 【図２】Ａ、Ｂ 図１の縦型ＭＯＳトランジスタの一製
造工程の工程図である。 【図３】Ｃ、Ｄ 図１の縦型ＭＯＳトランジスタの一製
造工程の工程図である。 【図４】Ｅ、Ｆ 図１の縦型ＭＯＳトランジスタの一製
造工程の工程図である。 【図５】Ｇ、Ｈ 図１の縦型ＭＯＳトランジスタの一製
造工程の工程図である。 【図６】Ｉ、Ｊ 図１の縦型ＭＯＳトランジスタの一製
造工程の工程図である。 【図７】縦型電界効果トランジスタの他の実施例（縦型
ＭＯＳトランジスタ）の概略構成図である。 【図８】Ａ、Ｂ 図７の縦型ＭＯＳトランジスタの一製
造工程の工程図である。 【図９】Ｃ、Ｄ 図７の縦型ＭＯＳトランジスタの一製
造工程の工程図である。 【図１０】Ｅ、Ｆ 図７の縦型ＭＯＳトランジスタの一
製造工程の工程図である。 【図１１】縦型電界効果トランジスタのさらに他の実施
例の概略構成図である。 【図１２】従来の縦型ＭＯＳトランジスタの概略構成図
である。 【符号の説明】 １，２１，３１，４１ 縦型ＭＯＳトランジスタ、２，
４２ 半導体基板、３埋め込み層、４，４３ ソース領
域、４ａ，５ａ，４３ａ，４４ａ 高濃度領域、４ｂ，
５ｂ，４３ｂ，４４ｂ 低濃度領域、５，４４ ドレイ
ン領域、６，４５ ゲート絶縁膜、７，４６ ゲート電
極、８，４７ 層間絶縁層、９，４８プラグコンタク
ト、１０，４９ 金属配線、１１ 絶縁膜、１２，１３
フォトレジスト、１４ 溝、１５ ポリシリコン層、
１８ 酸化絶縁膜、２２ サイドウォール、３２ フロ
ーティングゲート、３３ 第２のゲート絶縁膜、３４
コントロールゲート、Ｌ チャネル長、Ｗ1 埋め込み
層の幅、Ｗ2 溝の幅
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/78
H01L 21/336
Claims (1)
- (57)【特許請求の範囲】 【請求項１】 第１導電型の半導体基板の所定深さに、
イオン注入により第２導電型の埋め込み層を形成する工
程と、 上記半導体基板に、上記埋め込み層の幅より小さく、か
つ底部が埋め込み層内に存する凹部を形成する工程と、 上記凹部により形成された凸部の側壁に、ゲート絶縁膜
を介してゲート電極を形成する工程と、 上記凸部表面及び上記凹部底部にソース、ドレインとな
る不純物領域を形成する工程とを有し、 上記埋め込み層は絶縁膜上に形成されたマスクを用いて
イオン注入により形成し、 上記マスクによってパターニングされた上記絶縁膜にサ
イドウォールを形成した後、上記絶縁膜及び該サイドウ
ォールをマスクにして上記凹部を形成する ことを特徴と
する縦型電界効果トランジスタの製造方法。
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