JP2010010192A - 半導体記憶装置および半導体記憶装置の製造方法 - Google Patents
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Abstract
【課題】ドレインディスターブ特性が満足でき、電子注入状態における電流の低下が抑制される半導体記憶装置の提供。
【解決手段】溝24を有するP型半導体基板2と、P型半導体基板2の溝24を有しない部分の表面に形成されたソース側N−拡散層44S、N+拡散層42S、ドレイン側N−拡散層44D、N+拡散層42Dと、溝24の側壁部、底部、N−拡散層44S、44D、N+拡散層42S、42Dの表面を覆うゲート酸化膜12と、溝24を埋め込むようゲート酸化膜12の表面に形成され、溝24が連続する方向に格子状に形成されたゲート電極14と、溝24の側壁部の表面のうち、少なくともゲート酸化膜12を介してN−拡散層44S、44Dと対向する領域に形成され、ゲート電極14との間に酸化膜12を介してスペーサ状に形成された窒化膜8と、ゲート電極14と直接接するように形成されたゲート裏打ち配線10と、を備える半導体記憶装置。
【選択図】図1
【解決手段】溝24を有するP型半導体基板2と、P型半導体基板2の溝24を有しない部分の表面に形成されたソース側N−拡散層44S、N+拡散層42S、ドレイン側N−拡散層44D、N+拡散層42Dと、溝24の側壁部、底部、N−拡散層44S、44D、N+拡散層42S、42Dの表面を覆うゲート酸化膜12と、溝24を埋め込むようゲート酸化膜12の表面に形成され、溝24が連続する方向に格子状に形成されたゲート電極14と、溝24の側壁部の表面のうち、少なくともゲート酸化膜12を介してN−拡散層44S、44Dと対向する領域に形成され、ゲート電極14との間に酸化膜12を介してスペーサ状に形成された窒化膜8と、ゲート電極14と直接接するように形成されたゲート裏打ち配線10と、を備える半導体記憶装置。
【選択図】図1
Description
本発明は、半導体記憶装置および半導体記憶装置の製造方法に関し、特に、例えば、半導体不揮発性メモリへ利用可能な半導体記憶装置および該半導体記憶装置の製造方法に関する。
現在、半導体不揮発性メモリは、記憶情報の保持に電力が不要であることから、携帯電話等の低電力機器のメモリとして利用されている。
その一つに、SOI(Silicon On Insulater)基板上に形成されるFD(Full Depletion)型MOS(Metal−Oxide Semiconductor)FET(Feild Effect Transistor)の半導体装置が提案されている(例えば、特許文献1参照)。該半導体装置では、半導体基板の表面に窪みが形成され、この窪みにゲート電極の一部が埋め込まれている。
また、ボトム酸化膜、電荷蓄積窒化膜およびトップ酸化膜(ONO膜)の3層で構成されるゲート酸化膜がゲート電極の底部に設けられている構造の半導体記憶装置が提案されている(例えば、特許文献2参照)。図18(A)に該従来における半導体記憶装置の平面図を、図18(B)に図18(A)における(X−X’部)の断面構造を示す。
この構造は、1トランジスタで2ビットの記憶が可能な不揮発性メモリであり、そのデータ記憶方法は以下の通りである。
図19(A)に示す通り、MOS−FETゲート膜112としてONO膜(ボトム酸化膜106、電荷蓄積窒化膜108およびトップ酸化膜110)を有し、該ONO膜の電荷蓄積窒化膜108のソース側N+拡散層104Sおよびドレイン側N+拡散層104Dの近傍にそれぞれ電子116が注入・捕獲される。具体的に、電荷蓄積窒化膜108への電子116注入は
1.ソース側N+拡散層104S、P型半導体基板102をグランド(GND)に接続し、一方ゲート電極114とドレイン側N+拡散層104Dに正電圧を印加する。
2.ソース側N+拡散層104Sとドレイン側N+拡散層104Dとの間に形成されるチャネル領域を走ってきた電子116が、ドレイン側N+拡散層104D近傍の横方向の強い電界により、高エネルギー状態(ホットエレクトロン)になる。
3.ゲート電極114付近にはたらく縦方向の電界に引き寄せられ、電荷蓄積窒化膜108に電子116が注入される。
この構造は、1トランジスタで2ビットの記憶が可能な不揮発性メモリであり、そのデータ記憶方法は以下の通りである。
図19(A)に示す通り、MOS−FETゲート膜112としてONO膜(ボトム酸化膜106、電荷蓄積窒化膜108およびトップ酸化膜110)を有し、該ONO膜の電荷蓄積窒化膜108のソース側N+拡散層104Sおよびドレイン側N+拡散層104Dの近傍にそれぞれ電子116が注入・捕獲される。具体的に、電荷蓄積窒化膜108への電子116注入は
1.ソース側N+拡散層104S、P型半導体基板102をグランド(GND)に接続し、一方ゲート電極114とドレイン側N+拡散層104Dに正電圧を印加する。
2.ソース側N+拡散層104Sとドレイン側N+拡散層104Dとの間に形成されるチャネル領域を走ってきた電子116が、ドレイン側N+拡散層104D近傍の横方向の強い電界により、高エネルギー状態(ホットエレクトロン)になる。
3.ゲート電極114付近にはたらく縦方向の電界に引き寄せられ、電荷蓄積窒化膜108に電子116が注入される。
この電荷蓄積窒化膜108のゲート電極114近傍への電子116注入により、電子注入状態を「1」、電子未注入状態を「0」としデータを区別する。「0」と「1」とのデータの読み取りは、情報を知りたい電荷蓄積窒化膜108に隣接されるソース側N+拡散層104S(GND)とドレイン側N+拡散層104D(正電圧)およびゲート電極114で正電圧印加を行うことで判別される。電子116が注入された電荷蓄積窒化膜108は電界効果により、その直下のチャネル領域の閾値は高くなる。
図19(B)および図19(C)に示す通り、ソース側N+拡散層104S側に電子116が存在する場合、ゲート電極114による電界は電荷蓄積膜108にて終端し、電子116の存在は直下のチャネル領域に寄与する(低電子密度のチャネル118B)。一方、ドレイン側N+拡散層104D側に電子116が存在する場合、ドレイン電界により高電子密度のチャネル118Aが伸び、電子116の存在はチャネル領域に寄与しない。このため、電子116が注入された電荷蓄積窒化膜108下部のチャネル抵抗は高くなり、電流量は小さくなる。この電流量の大小により、「0」と「1」、つまり電子116の注入の有無が判別される。
図19(B)および図19(C)に示す通り、ソース側N+拡散層104S側に電子116が存在する場合、ゲート電極114による電界は電荷蓄積膜108にて終端し、電子116の存在は直下のチャネル領域に寄与する(低電子密度のチャネル118B)。一方、ドレイン側N+拡散層104D側に電子116が存在する場合、ドレイン電界により高電子密度のチャネル118Aが伸び、電子116の存在はチャネル領域に寄与しない。このため、電子116が注入された電荷蓄積窒化膜108下部のチャネル抵抗は高くなり、電流量は小さくなる。この電流量の大小により、「0」と「1」、つまり電子116の注入の有無が判別される。
また上記判別は、MOS−FETの横方向電界がソース側N+拡散層104S近傍に比べてドレイン側N+拡散層104D近傍で強く、MOS−FETのソース−ドレイン間電流量がソース側抵抗に支配されることを利用している。
電子注入時の課題として、各種ディスターブ特性を満足しなければならない。
例えば、ドレインディスターブとは、書込み選択セル120とは別のセル(書込み非選択セル122)においてドレイン電圧を与えた時に書込みが行われてしまう現象である(図20(A)参照)。
耐性を満足するためには、図20(B)に示すように、(1)Vg=0V時において書込み時ドレイン側N+拡散層104Dに印加される電圧にて、ソース−ドレイン間でリーク電流が流れてしまう現象(以下、適宜「パンチスルー」と称する)の抑制が必要である。また、(2)P型半導体基板102とN+拡散層104S、104Dの接合リークの抑制が必要とされる。
(1)パンチスルーの抑制は、例えば、ゲート長を長くするなどソース−ドレイン間の距離を取る方法、トランジスタのP型半導体基板の濃度を濃くする方法等によって実現される。(2)P型半導体基板102とN+拡散層104S、104Dの接合リークを抑制するには、P型半導体基板102とN+拡散層104S、104Dを薄くすることによって実現できる。
例えば、ドレインディスターブとは、書込み選択セル120とは別のセル(書込み非選択セル122)においてドレイン電圧を与えた時に書込みが行われてしまう現象である(図20(A)参照)。
耐性を満足するためには、図20(B)に示すように、(1)Vg=0V時において書込み時ドレイン側N+拡散層104Dに印加される電圧にて、ソース−ドレイン間でリーク電流が流れてしまう現象(以下、適宜「パンチスルー」と称する)の抑制が必要である。また、(2)P型半導体基板102とN+拡散層104S、104Dの接合リークの抑制が必要とされる。
(1)パンチスルーの抑制は、例えば、ゲート長を長くするなどソース−ドレイン間の距離を取る方法、トランジスタのP型半導体基板の濃度を濃くする方法等によって実現される。(2)P型半導体基板102とN+拡散層104S、104Dの接合リークを抑制するには、P型半導体基板102とN+拡散層104S、104Dを薄くすることによって実現できる。
尚、半導体記憶装置として、基板に掘った溝の側壁をチャネル領域とし、拡散層上に側壁窒化膜を有するものが提案されている(例えば、特許文献3参照)。しかし、上記特許文献3における側壁窒化膜は、電荷保持膜としての機能を有するものではない。
特開2001−257357号公報
特開2004−172559号公報
特開平5−167033号公報
上述のような電荷蓄積層を有する半導体不揮発性メモリの微細化が進むと、ゲート寸法が縮小されゲート長を長く確保できなくなる。これに対して、P型半導体基板の濃度を濃くした場合には、P型半導体基板とN+拡散層の接合リークが増加する欠点がある。またP型半導体基板を薄くした場合には、パンチスルー耐性を確保できなくなり、ドレインディスターブ耐性を満足できなくなる。
これらの問題を解決すべく、本発明者らは、図21(A)および図21(B)に示す通り、溝224を有するP型半導体基板202と、前記P型半導体基板202の溝224を有しない部分の表面に形成されたN+拡散層204Dおよび204Sと、ボトム酸化膜206、電荷蓄積窒化膜208およびトップ酸化膜210がこの順に形成され、前記溝224の側壁部および底部並びに前記N+拡散層204Dおよび204Sの表面を覆うように形成されたゲート膜212と、前記ゲート膜212のP型半導体基板202方向とは反対側の表面に形成されると共に、前記溝224を埋め込むように形成され、かつ前記溝224が連続する方向において格子状に形成されたゲート電極214と、を備える半導体記憶装置を見出した。
しかし、図21(A)および図21(B)に示す半導体記憶装置では、ゲート電極214−P型半導体基板202間の全面に電荷蓄積窒化膜208を有することから、電子216Aおよび216Bが蓄積される領域にバラツキが発生する。電子216Bのごとく、チャネル領域のうち空乏層226近傍以外の電荷蓄積窒化膜208に電子が注入された場合、「電子注入状態(即ち、“0”と“1”とのデータ読み取りにおける“1”の状態)」において電流が低下する問題が発生することが、本発明者らの更なる検討により見出された。
尚、基板に掘った溝の側壁をチャネル領域とする前記特許文献3に記載の発明においても、上記問題は解決し得るものではない。
尚、基板に掘った溝の側壁をチャネル領域とする前記特許文献3に記載の発明においても、上記問題は解決し得るものではない。
本発明は、前記問題点に鑑みなされたものであり、以下の目的を達成することを課題とする。即ち、本発明の目的は、ドレインディスターブ特性が満足でき、電子注入状態における電流の低下を抑制することができる半導体記憶装置およびその製造方法を提供することにある。
本発明者は鋭意検討した結果、下記の半導体記憶装置を用いることにより、上記問題を解決できることを見出し、上記目的を達成するに至った。
即ち、請求項1に記載の半導体記憶装置は、溝を有するP型半導体基板と、前記P型半導体基板の溝を有しない部分の表面に前記P型半導体基板側から順に形成されたN−拡散層およびN+拡散層と、前記溝の側壁部および底部並びに前記N−拡散層およびN+拡散層の表面を覆うゲート酸化膜と、前記溝を埋め込むようにして前記ゲート酸化膜の表面に形成され、且つ前記溝が連続する方向において格子状に形成されたゲート電極と、前記溝の側壁部の表面のうち、少なくともゲート酸化膜を介してN−拡散層と対向する領域に形成されると共に、ゲート電極との間に酸化膜を介してスペーサ状に形成された窒化膜と、前記ゲート電極と直接接するように形成されたゲート裏打ち配線と、を備えることを特徴とする。
請求項1に記載の半導体記憶装置によると、ゲート酸化膜はN−拡散層およびN+拡散層の表面(図3においては上側表面G1および側面G2)並びにP型半導体基板の溝における側壁部および底部(図3においては側壁部G3および底部G4)を覆うように形成されている。電子は、N−拡散層近傍のスペーサ状の窒化膜に注入される。上記ゲート酸化膜が形成されていることでゲート長が長く設定され、P型半導体基板中の濃度を濃くせずとも、前述のパンチスルーが抑制される。また、P型半導体基板の濃度を濃くする必要がないことから、P型半導体基板と拡散層との間で生じる接合リークが抑制される。また前述の通り、電子が注入される箇所がN−拡散層近傍のスペーサ状の窒化膜に限定されるため、チャネル領域に電子が注入されることがなく、電子注入状態(即ち、“0”と“1”とのデータ読み取りにおける“1”の状態)における電流の低下が抑制される。
請求項2に記載の半導体記憶装置の製造方法は、P型半導体基板にパターニングによって溝を形成する溝形成工程と、前記P型半導体基板の溝を有しない部分の表面にN−拡散層およびN+拡散層をこの順に形成する拡散層形成工程と、前記溝の側壁部および底部並びに前記N−拡散層およびN+拡散層の表面を覆うよう、酸化膜を形成する第1の酸化膜形成工程と、前記溝を埋め込み且つ前記溝が連続する方向に格子状となるように、前記第1の酸化膜形成工程にて形成された酸化膜表面にゲート電極を形成するゲート電極形成工程と、前記第1の酸化膜形成工程において形成した酸化膜のうち露出している部分を除去した後、前記溝を有する側の表面全面に酸化膜を形成する第2の酸化膜形成工程と、前記溝の側壁部の表面のうち、少なくとも酸化膜を介してN−拡散層と対向する領域であって、前記第2の酸化膜形成工程にて前記ゲート電極表面に形成された酸化膜の表面にスペーサ状の窒化膜を形成する窒化膜形成工程と、前記第2の酸化膜形成工程にて前記ゲート電極の表面に形成された酸化膜にパターニングを施してコンタクトを形成した後、該コンタクトにて前記ゲート電極と直接接するようにゲート裏打ち配線を形成するゲート裏打ち配線形成工程と、を経ることを特徴とする。
請求項2に記載の半導体記憶装置の製造方法によると、P型半導体基板の溝の側壁部および底部にゲート長の長いトランジスタを形成することができる。このため、P型半導体基板中の濃度を濃くせずとも、前述のパンチスルーが抑制され、またP型半導体基板の濃度を濃くする必要がないことからP型半導体基板と拡散層との間で生じる接合リークが抑制される半導体記憶装置が得られる。また前述の通り、電子が注入される箇所がN−拡散層近傍のスペーサ状の窒化膜に限定されるため、チャネル領域に電子が注入されることがなく、電子注入状態(即ち、“0”と“1”とのデータ読み取りにおける“1”の状態)における電流の低下が抑制される半導体記憶装置が得られる。
本発明によれば、ドレインディスターブ特性が満足でき、電子注入状態における電流の低下を抑制することができる半導体記憶装置およびその製造方法を提供することができる。
以下に、本発明の半導体記憶装置、およびその製造方法を実施するための最良の形態について、図面により説明する。なお、重複する説明は省略する場合がある。
<半導体記憶装置>
本発明の半導体記憶装置を図1(A)〜(C)および図2に示す。尚、図2は本発明の半導体記憶装置の平面図であり、図1(A)は図2における(X−X’部)の断面図、図1(B)は図2における(Y−Y’部)の断面図、図1(C)は図2における(Z−Z’部)の断面図である。
本発明の半導体記憶装置は、溝24を有するP型半導体基板2と、前記P型半導体基板2の溝24を有しない部分の表面に前記P型半導体基板2側から順に形成されたソース側N−拡散層44Sおよびソース側N+拡散層42S並びにドレイン側N−拡散層44Dおよびドレイン側N+拡散層42Dと、前記溝24の側壁部および底部並びに前記N−拡散層44S、44D並びにN+拡散層42S、42Dの表面を覆うゲート酸化膜12と、前記溝24を埋め込むようにして前記ゲート酸化膜12の表面に形成され、且つ前記溝24が連続する方向において格子状に形成されたゲート電極14と、前記溝24の側壁部の表面のうち、少なくともゲート酸化膜12を介してN−拡散層44S、44Dと対向する領域に形成されると共に、ゲート電極14との間に酸化膜12を介してスペーサ状に形成された窒化膜(電荷蓄積窒化膜)8と、前記ゲート電極14と直接接するように形成されたゲート裏打ち配線10と、を備えることを特徴とする。尚、図1(A)に示すように、N−拡散層44S、44DおよびN+拡散層42S、42Dを覆うゲート酸化膜12表面に層間膜6を形成した上で、ゲート裏打ち配線10を形成することができる。
P型半導体基板2の溝24における側壁部と底部とでチャネル領域が形成され、またソース側N−拡散層44Sおよびソース側N+拡散層42S並びにドレイン側N−拡散層44Dおよびドレイン側N+拡散層42Dでトランジスタが形成されている。
以下に、本発明の半導体記憶装置の情報記録方法について記載する。
本発明の半導体記憶装置を図1(A)〜(C)および図2に示す。尚、図2は本発明の半導体記憶装置の平面図であり、図1(A)は図2における(X−X’部)の断面図、図1(B)は図2における(Y−Y’部)の断面図、図1(C)は図2における(Z−Z’部)の断面図である。
本発明の半導体記憶装置は、溝24を有するP型半導体基板2と、前記P型半導体基板2の溝24を有しない部分の表面に前記P型半導体基板2側から順に形成されたソース側N−拡散層44Sおよびソース側N+拡散層42S並びにドレイン側N−拡散層44Dおよびドレイン側N+拡散層42Dと、前記溝24の側壁部および底部並びに前記N−拡散層44S、44D並びにN+拡散層42S、42Dの表面を覆うゲート酸化膜12と、前記溝24を埋め込むようにして前記ゲート酸化膜12の表面に形成され、且つ前記溝24が連続する方向において格子状に形成されたゲート電極14と、前記溝24の側壁部の表面のうち、少なくともゲート酸化膜12を介してN−拡散層44S、44Dと対向する領域に形成されると共に、ゲート電極14との間に酸化膜12を介してスペーサ状に形成された窒化膜(電荷蓄積窒化膜)8と、前記ゲート電極14と直接接するように形成されたゲート裏打ち配線10と、を備えることを特徴とする。尚、図1(A)に示すように、N−拡散層44S、44DおよびN+拡散層42S、42Dを覆うゲート酸化膜12表面に層間膜6を形成した上で、ゲート裏打ち配線10を形成することができる。
P型半導体基板2の溝24における側壁部と底部とでチャネル領域が形成され、またソース側N−拡散層44Sおよびソース側N+拡散層42S並びにドレイン側N−拡散層44Dおよびドレイン側N+拡散層42Dでトランジスタが形成されている。
以下に、本発明の半導体記憶装置の情報記録方法について記載する。
図1(A)〜(C)および図2に示す構造は、1トランジスタで2ビットの記憶が可能な不揮発性メモリである。上記図1に記載の半導体記憶装置では、ソース側N−拡散層44Sおよびドレイン側N−拡散層44Dの近傍(ゲート酸化膜12を介してソース側N−拡散層44Sおよびドレイン側N−拡散層44Dに対向する領域)に形成されたスペーサ状の電荷蓄積窒化膜8にそれぞれ電子が注入・捕獲される。具体的に、電荷蓄積窒化膜8への電子の注入は、
1.ソース側N−拡散層44Sおよびソース側N+拡散層42S、P型半導体基板2をグランド(GND)に接続し、一方ゲート電極14とドレイン側N−拡散層44Dおよびドレイン側N+拡散層42Dに正電圧を印加する。
2.ソース側N−拡散層44Sおよびソース側N+拡散層42Sとドレイン側N−拡散層44Dドレイン側N+拡散層42Dとの間に形成されるチャネル領域を走ってきた電子が、ドレイン側N−拡散層44D近傍の横方向の強い電界により、高エネルギー状態(ホットエレクトロン)になる。
3.ゲート電極14付近にはたらく縦方向の電界に引き寄せられ、ドレイン側N−拡散層44Dの近傍に形成されたスペーサ状の電荷蓄積窒化膜8に電子が注入される。
1.ソース側N−拡散層44Sおよびソース側N+拡散層42S、P型半導体基板2をグランド(GND)に接続し、一方ゲート電極14とドレイン側N−拡散層44Dおよびドレイン側N+拡散層42Dに正電圧を印加する。
2.ソース側N−拡散層44Sおよびソース側N+拡散層42Sとドレイン側N−拡散層44Dドレイン側N+拡散層42Dとの間に形成されるチャネル領域を走ってきた電子が、ドレイン側N−拡散層44D近傍の横方向の強い電界により、高エネルギー状態(ホットエレクトロン)になる。
3.ゲート電極14付近にはたらく縦方向の電界に引き寄せられ、ドレイン側N−拡散層44Dの近傍に形成されたスペーサ状の電荷蓄積窒化膜8に電子が注入される。
このスペーサ状の電荷蓄積窒化膜8への電子注入により、電子注入状態を「1」、電子未注入状態を「0」としデータを区別する。「0」と「1」とのデータの読み取りは、情報を知りたい電荷蓄積窒化膜8に隣接されるソース側N−拡散層44Sおよびソース側N+拡散層42S(GND)とドレイン側N−拡散層44Dおよびドレイン側N+拡散層42D(正電圧)およびゲート電極14で正電圧印加を行うことで判別される。電子が注入された電荷蓄積窒化膜8は電界効果により、その直下のチャネル領域の閾値は高くなる。
ソース側N−拡散層44S側に電子が存在する場合、ゲート電極14による電界は電荷蓄積窒化膜8にて終端し、電子の存在は直下のチャネル領域に寄与する。一方、ドレイン側N−拡散層44D側に電子が存在する場合、ドレイン電界により高電子密度のチャネルが伸び、電子の存在はチャネル領域に寄与しない。このため、電子が注入された電荷蓄積窒化膜8下部のチャネル抵抗は高くなり、電流量は小さくなる。この電流量の大小により、「0」と「1」、つまり電子の注入の有無が判別される。
ソース側N−拡散層44S側に電子が存在する場合、ゲート電極14による電界は電荷蓄積窒化膜8にて終端し、電子の存在は直下のチャネル領域に寄与する。一方、ドレイン側N−拡散層44D側に電子が存在する場合、ドレイン電界により高電子密度のチャネルが伸び、電子の存在はチャネル領域に寄与しない。このため、電子が注入された電荷蓄積窒化膜8下部のチャネル抵抗は高くなり、電流量は小さくなる。この電流量の大小により、「0」と「1」、つまり電子の注入の有無が判別される。
ここで、本発明の半導体記憶装置において、ゲート酸化膜12はN+拡散層42S、42Dの表面(図3における上側表面G1および側面G2)、N−拡散層44S、44Dの表面(図3における側面G2)並びにP型半導体基板2の溝24における側壁部G3および底部G4を覆うように形成されている。また電子は、N−拡散層44S、44Dの近傍に形成されたスペーサ状の電荷蓄積窒化膜8に注入される。上記ゲート酸化膜12が形成されていることでゲート長が長く設定され、P型半導体基板2中の濃度を濃くせずとも、パンチスルーが抑制される。また、P型半導体基板2の濃度を濃くする必要がないことから、P型半導体基板2と拡散層(N+拡散層42S、42DおよびN−拡散層44S、44D)との間で生じる接合リークが抑制される。
また前述の通り、電子が注入される箇所がN−拡散層44S、44Dの近傍に形成されたスペーサ状の電荷蓄積窒化膜8に限定されるため、チャネル領域に電子が注入されることがなく、電子注入状態(即ち、“0”と“1”とのデータ読み取りにおける“1”の状態)における電流の低下が抑制される。
また前述の通り、電子が注入される箇所がN−拡散層44S、44Dの近傍に形成されたスペーサ状の電荷蓄積窒化膜8に限定されるため、チャネル領域に電子が注入されることがなく、電子注入状態(即ち、“0”と“1”とのデータ読み取りにおける“1”の状態)における電流の低下が抑制される。
なお、本実施形態では、単一素子(半導体不揮発性半導体記憶装置)の形態について説明したが、これに限らず、通常、アレイ化して適応させることができる。
また、本実施形態は、限定的に解釈されるものではなく、本発明の要件を満足する範囲内で実現可能であることは、言うまでもない。
また、本実施形態は、限定的に解釈されるものではなく、本発明の要件を満足する範囲内で実現可能であることは、言うまでもない。
<半導体記憶装置の製造方法>
本発明の半導体記憶装置の製造方法は、P型半導体基板にパターニングによって溝を形成する<1>溝形成工程と、前記P型半導体基板の溝を有しない部分の表面にN−拡散層およびN+拡散層をこの順に形成する<2>拡散層形成工程と、前記溝の側壁部および底部並びに前記N−拡散層およびN+拡散層の表面を覆うよう、酸化膜を形成する<3>第1の酸化膜形成工程と、前記溝を埋め込み且つ前記溝が連続する方向に格子状となるように、前記第1の酸化膜形成工程にて形成された酸化膜表面にゲート電極を形成する<4>ゲート電極形成工程と、前記第1の酸化膜形成工程において形成した酸化膜のうち露出している部分を除去した後、前記溝を有する側の表面全面に酸化膜を形成する<5>第2の酸化膜形成工程と、前記溝の側壁部の表面のうち、少なくとも酸化膜を介してN−拡散層と対向する領域であって、前記第2の酸化膜形成工程にて前記ゲート電極表面に形成された酸化膜の表面にスペーサ状の窒化膜を形成する<6>窒化膜形成工程と、前記第2の酸化膜形成工程にて前記ゲート電極の表面に形成された酸化膜にパターニングを施してコンタクトを形成した後、該コンタクトにて前記ゲート電極と直接接するようにゲート裏打ち配線を形成する<7>ゲート裏打ち配線形成工程と、を経ることを特徴とする。
以下に、各工程の説明を、図4〜図17に基づいて説明する。
本発明の半導体記憶装置の製造方法は、P型半導体基板にパターニングによって溝を形成する<1>溝形成工程と、前記P型半導体基板の溝を有しない部分の表面にN−拡散層およびN+拡散層をこの順に形成する<2>拡散層形成工程と、前記溝の側壁部および底部並びに前記N−拡散層およびN+拡散層の表面を覆うよう、酸化膜を形成する<3>第1の酸化膜形成工程と、前記溝を埋め込み且つ前記溝が連続する方向に格子状となるように、前記第1の酸化膜形成工程にて形成された酸化膜表面にゲート電極を形成する<4>ゲート電極形成工程と、前記第1の酸化膜形成工程において形成した酸化膜のうち露出している部分を除去した後、前記溝を有する側の表面全面に酸化膜を形成する<5>第2の酸化膜形成工程と、前記溝の側壁部の表面のうち、少なくとも酸化膜を介してN−拡散層と対向する領域であって、前記第2の酸化膜形成工程にて前記ゲート電極表面に形成された酸化膜の表面にスペーサ状の窒化膜を形成する<6>窒化膜形成工程と、前記第2の酸化膜形成工程にて前記ゲート電極の表面に形成された酸化膜にパターニングを施してコンタクトを形成した後、該コンタクトにて前記ゲート電極と直接接するようにゲート裏打ち配線を形成する<7>ゲート裏打ち配線形成工程と、を経ることを特徴とする。
以下に、各工程の説明を、図4〜図17に基づいて説明する。
<1>溝形成工程
本発明の半導体記憶装置の製造方法は、図4(A)および図4(B)に示すように、P型半導体基板にパターニングによって溝を形成する溝形成工程を含む。尚、図4(A)は、本発明の半導体記憶装置の製造方法における溝形成工程を示す平面図であり、図4(B)は図4(A)における(X−X’部)の断面図である。
まず、P型半導体基板2としては、例えば、SOI基板(Si基板と表面Si層の間にSiO2を挿入した構造の基板)やSi基板等を用いることができる。
本発明の半導体記憶装置の製造方法は、図4(A)および図4(B)に示すように、P型半導体基板にパターニングによって溝を形成する溝形成工程を含む。尚、図4(A)は、本発明の半導体記憶装置の製造方法における溝形成工程を示す平面図であり、図4(B)は図4(A)における(X−X’部)の断面図である。
まず、P型半導体基板2としては、例えば、SOI基板(Si基板と表面Si層の間にSiO2を挿入した構造の基板)やSi基板等を用いることができる。
溝24を形成するためのパターニングの方法としては、フォトエッチング等の公知の技術を用いることができる。
具体的には、まずP型半導体基板2表面に、マスクとして酸化膜32および窒化膜34を積層する。次いでフォトエッチング操作を施すことによってマスクが形成されていない部分に溝24が形成される。
具体的には、まずP型半導体基板2表面に、マスクとして酸化膜32および窒化膜34を積層する。次いでフォトエッチング操作を施すことによってマスクが形成されていない部分に溝24が形成される。
上記酸化膜32としては、例えば熱酸化膜、およびCVD酸化膜等を用いることができ、公知の方法で上記酸化膜32を形成することができる。
また窒化膜34としては、例えばCVD窒化膜等を用いることができ、例えばLP−CVD等の公知の方法で上記窒化膜34を形成することができる。
また窒化膜34としては、例えばCVD窒化膜等を用いることができ、例えばLP−CVD等の公知の方法で上記窒化膜34を形成することができる。
尚、形成された溝24には、結晶性回復(エッチングダメージ層の除去)の観点から、溝24の側壁部および底部に犠牲酸化処理を施すことが好ましい。該犠牲酸化処理の方法としては、熱酸化、特には950℃以上の熱処理が好ましい。
また、トランジスタの閾値電圧Vtを決める観点から、P型インプラ処理を施して不純物を注入することが好ましい。P型インプラ処理の方法としては、イオン注入が挙げられる。尚、前記不純物としては、例えばB+、BF2 +等が挙げられる。
<2>拡散層形成工程
本発明の半導体記憶装置の製造方法は、図5〜図7に示すように、前記P型半導体基板の溝を有しない部分の表面にN−拡散層およびN+拡散層を形成する拡散層形成工程を含む。
本発明の半導体記憶装置の製造方法は、図5〜図7に示すように、前記P型半導体基板の溝を有しない部分の表面にN−拡散層およびN+拡散層を形成する拡散層形成工程を含む。
図5(A)は、本発明の半導体記憶装置の製造方法において溝24を酸化膜36で埋め込む際の状態を示す平面図であり、図5(B)は図5(A)における(X−X’部)の断面図である。
前記溝形成工程によって溝24が形成されたP型半導体基板2においては、図5(A)および図5(B)に示されるとおり、形成された溝24を酸化膜36で埋め込み、更に該酸化膜36をCMP(Chemical Mechanical Polishing/化学機械研磨法)等の公知の方法によって平坦化処理を施す。
上記酸化膜36としては、例えばCVD酸化膜等を用いることができ、公知の方法で上記酸化膜36を形成することができる。
前記溝形成工程によって溝24が形成されたP型半導体基板2においては、図5(A)および図5(B)に示されるとおり、形成された溝24を酸化膜36で埋め込み、更に該酸化膜36をCMP(Chemical Mechanical Polishing/化学機械研磨法)等の公知の方法によって平坦化処理を施す。
上記酸化膜36としては、例えばCVD酸化膜等を用いることができ、公知の方法で上記酸化膜36を形成することができる。
図6(A)は、本発明の半導体記憶装置の製造方法において窒化膜34を除去する際の状態を示す平面図であり、図6(B)は図6(A)における(X−X’部)の断面図である。
溝24に酸化膜36が形成されたP型半導体基板2においては、図6(A)および図6(B)に示されるとおり、窒化膜34を除去する。
上記窒化膜34を除去する方法としては、例えば熱リン酸などによるWetエッチング、およびF系によるドライエッチング等を用いることができる。
溝24に酸化膜36が形成されたP型半導体基板2においては、図6(A)および図6(B)に示されるとおり、窒化膜34を除去する。
上記窒化膜34を除去する方法としては、例えば熱リン酸などによるWetエッチング、およびF系によるドライエッチング等を用いることができる。
図7(A)は、本発明の半導体記憶装置の製造方法においてN−拡散層44S、44DおよびN+拡散層42S、42Dを形成する際の状態を示す平面図であり、図7(B)は図7(A)における(X−X’部)の断面図である。
窒化膜34が除去されたP型半導体基板2においては、図7(A)および図7(B)に示されるとおり、N型インプラ処理を施して不純物を注入することによりN−拡散層44S、44DおよびN+拡散層42S、42Dを形成する。N型インプラ処理の方法としては、イオン注入が挙げられる。尚、前記不純物としては、例えばP+、As+等が挙げられる。
窒化膜34が除去されたP型半導体基板2においては、図7(A)および図7(B)に示されるとおり、N型インプラ処理を施して不純物を注入することによりN−拡散層44S、44DおよびN+拡散層42S、42Dを形成する。N型インプラ処理の方法としては、イオン注入が挙げられる。尚、前記不純物としては、例えばP+、As+等が挙げられる。
次いで、表面に形成されている酸化膜32および酸化膜36を除去する。
上記酸化膜32および36を除去する方法としては、例えばフッ酸によるWetエッチング、およびドライエッチング等を用いることができる。
上記酸化膜32および36を除去する方法としては、例えばフッ酸によるWetエッチング、およびドライエッチング等を用いることができる。
<3>第1の酸化膜形成工程
本発明の半導体記憶装置の製造方法では、図8に示すように、拡散層形成工程にてN−拡散層44S、44DおよびN+拡散層42S、42Dが形成されたP型半導体基板2に対して、前記溝24の側壁部および底部並びに前記N−拡散層44S、44DおよびN+拡散層42S、42Dの表面を覆うよう、酸化膜12を形成する第1の酸化膜形成工程を含む。尚、第1の酸化膜形成工程によって形成される酸化膜12の一部は、最終的に本発明の半導体記憶装置のゲート酸化膜12を形成する。
図8(A)は、本発明の半導体記憶装置の製造方法において第1の酸化膜形成工程によって酸化膜12が形成されたP型半導体基板2を示す平面図であり、図8(B)は図8(A)における(X−X’部)の断面図である。
本発明の半導体記憶装置の製造方法では、図8に示すように、拡散層形成工程にてN−拡散層44S、44DおよびN+拡散層42S、42Dが形成されたP型半導体基板2に対して、前記溝24の側壁部および底部並びに前記N−拡散層44S、44DおよびN+拡散層42S、42Dの表面を覆うよう、酸化膜12を形成する第1の酸化膜形成工程を含む。尚、第1の酸化膜形成工程によって形成される酸化膜12の一部は、最終的に本発明の半導体記憶装置のゲート酸化膜12を形成する。
図8(A)は、本発明の半導体記憶装置の製造方法において第1の酸化膜形成工程によって酸化膜12が形成されたP型半導体基板2を示す平面図であり、図8(B)は図8(A)における(X−X’部)の断面図である。
第1の酸化膜形成工程における酸化膜12は、公知の技術により、例えばSiO2からなる酸化膜12を形成することで得られる。
尚、酸化膜12の膜厚は、電荷の読み取り判断が容易に実現できるようにするため、100Å以下とすることが好ましい。
また、酸化膜12は公知の酸化技術により膜を形成することができる。
尚、酸化膜12の膜厚は、電荷の読み取り判断が容易に実現できるようにするため、100Å以下とすることが好ましい。
また、酸化膜12は公知の酸化技術により膜を形成することができる。
<4>ゲート電極形成工程
本発明の半導体記憶装置の製造方法は、図9〜図11に示すように、溝24を埋め込み且つ溝24が連続する方向に格子状となるように、前記第1の酸化膜形成工程にて形成された酸化膜12表面にゲート電極14を形成するゲート電極形成工程を含む。
本発明の半導体記憶装置の製造方法は、図9〜図11に示すように、溝24を埋め込み且つ溝24が連続する方向に格子状となるように、前記第1の酸化膜形成工程にて形成された酸化膜12表面にゲート電極14を形成するゲート電極形成工程を含む。
図9(A)は、本発明の半導体記憶装置の製造方法において、溝24を有する側の表面全面にゲート電極14(ゲート電極用材料からなる層)を形成する際の状態を示す平面図であり、図9(B)は図9(A)における(X−X’部)の断面図である。
第1の酸化膜形成工程によって酸化膜12が形成されたP型半導体基板2には、溝24を有する側の表面全面にわたってゲート電極用材料からなる層が形成される。前記ゲート電極用材料としては、ポリシリコン、ポリサイド、(WSi/Poly−Si)等が挙げられ、エッチングのしやすさという観点からポリシリコンが特に好ましい。
ゲート電極用材料からなる層はCDVにより形成することができる。
第1の酸化膜形成工程によって酸化膜12が形成されたP型半導体基板2には、溝24を有する側の表面全面にわたってゲート電極用材料からなる層が形成される。前記ゲート電極用材料としては、ポリシリコン、ポリサイド、(WSi/Poly−Si)等が挙げられ、エッチングのしやすさという観点からポリシリコンが特に好ましい。
ゲート電極用材料からなる層はCDVにより形成することができる。
図10(A)は、本発明の半導体記憶装置の製造方法において、ゲート電極用材料からなる層をエッチングしてゲート電極用材料からなる層の高さを調整する際の状態を示す平面図であり、図10(B)は図10(A)における(X−X’部)の断面図を表す。
上記のようにして形成されたゲート電極用材料をエッチングすることによって、後述の<6>窒化膜形成工程にて形成されるスペーサ状の窒化膜が、少なくとも酸化膜を介してN−拡散層と対向する領域に形成されるよう、ゲート電極用材料の高さを調整する。
尚、上記エッチングは公知の方法、例えば、ポリシリコンをエッチングする場合であればCl2、HBrなどのガス系を用いたドライエッチング等により行われる。また、ゲート電極用材料の高さの調整は、オーバーエッチング量を調整する等の公知の方法により行うことができる。
尚、上記エッチングは公知の方法、例えば、ポリシリコンをエッチングする場合であればCl2、HBrなどのガス系を用いたドライエッチング等により行われる。また、ゲート電極用材料の高さの調整は、オーバーエッチング量を調整する等の公知の方法により行うことができる。
図11(A)は、本発明の半導体記憶装置の製造方法において、ゲート電極用材料からなる層をパターニングしてゲート電極を形成する際の状態を示す平面図であり、図11(B)は図11(A)における(X−X’部)の断面図を、図11(C)は図11(A)における(Y−Y’部)の断面図を表す。
上記のようにして高さを調整されたゲート電極用材料を、溝24が連続する方向に格子状となるようにパターニングすることによってゲート電極14が形成される。
まず、ゲート電極用材料からなる層の表面にマスク材(不図示)を形成する。その後、公知のフォトエッチング等の方法によりパターニングすることで、ゲート電極14が形成される。
まず、ゲート電極用材料からなる層の表面にマスク材(不図示)を形成する。その後、公知のフォトエッチング等の方法によりパターニングすることで、ゲート電極14が形成される。
<5>第2の酸化膜形成工程
本発明の半導体記憶装置の製造方法では、図12〜図13に示すように、前記第1の酸化膜形成工程において形成した酸化膜12のうち露出している部分を除去した後、前記溝24を有する側の表面全面に酸化膜12を形成する第2の酸化膜形成工程を含む。尚、第2の酸化膜形成工程によって形成される酸化膜12の一部は、最終的に本発明の半導体記憶装置のゲート酸化膜12を形成する。
図12(A)は、本発明の半導体記憶装置の製造方法において、第1の酸化膜形成工程によって形成され、更に前記ゲート電極形成工程を経た後の酸化膜12のうち露出している部分を除去する際の状態を示す平面図であり、図12(B)は図12(A)における(X−X’部)の断面図、図12(C)は図12(A)における(Y−Y’部)の断面図である。
本発明の半導体記憶装置の製造方法では、図12〜図13に示すように、前記第1の酸化膜形成工程において形成した酸化膜12のうち露出している部分を除去した後、前記溝24を有する側の表面全面に酸化膜12を形成する第2の酸化膜形成工程を含む。尚、第2の酸化膜形成工程によって形成される酸化膜12の一部は、最終的に本発明の半導体記憶装置のゲート酸化膜12を形成する。
図12(A)は、本発明の半導体記憶装置の製造方法において、第1の酸化膜形成工程によって形成され、更に前記ゲート電極形成工程を経た後の酸化膜12のうち露出している部分を除去する際の状態を示す平面図であり、図12(B)は図12(A)における(X−X’部)の断面図、図12(C)は図12(A)における(Y−Y’部)の断面図である。
上記酸化膜12の除去は、公知の技術により行うことができ、例えばフッ酸によるWetエッチング、およびドライエッチング等の方法によって行われる。
図13(A)は、本発明の半導体記憶装置の製造方法において、上記のようにして酸化膜12のうち露出している部分が除去されたP型半導体基板2に対し、溝24を有する側の表面全面に酸化膜12を形成する際の状態を示す平面図であり、図13(B)は図13(A)における(X−X’部)の断面図、図13(C)は図13(A)における(Y−Y’部)の断面図である。
尚、第2の酸化膜形成工程における酸化膜12の形成は、前記第1の酸化膜形成工程において用いた材料および方法と、同じ材料および方法を適用することが好ましい。また、第2の酸化膜形成工程において形成する酸化膜12の膜厚も、前記第1の酸化膜形成工程において形成した膜の膜厚とすることが好ましい。なお、酸化膜12は公知の酸化技術により膜を形成することができる。
<6>窒化膜形成工程
本発明の半導体記憶装置の製造方法では、図14〜図15に示すように、溝24の側壁部の表面のうち、少なくとも酸化膜12を介してN−拡散層44S、44Dと対向する領域であって、前記第2の酸化膜形成工程にて前記ゲート電極14表面に形成された酸化膜12の表面にスペーサ状の電荷蓄積窒化膜8を形成する窒化膜形成工程を含む。
図15は、本発明の半導体記憶装置の製造方法において、スペーサ状の窒化膜を形成した状態を示す平面図であり、図14(A)は図15における(X−X’部)の断面図、図14(B)は図15における(Y−Y’部)の断面図、図14(C)は図15における(Z−Z’部)の断面図である。
本発明の半導体記憶装置の製造方法では、図14〜図15に示すように、溝24の側壁部の表面のうち、少なくとも酸化膜12を介してN−拡散層44S、44Dと対向する領域であって、前記第2の酸化膜形成工程にて前記ゲート電極14表面に形成された酸化膜12の表面にスペーサ状の電荷蓄積窒化膜8を形成する窒化膜形成工程を含む。
図15は、本発明の半導体記憶装置の製造方法において、スペーサ状の窒化膜を形成した状態を示す平面図であり、図14(A)は図15における(X−X’部)の断面図、図14(B)は図15における(Y−Y’部)の断面図、図14(C)は図15における(Z−Z’部)の断面図である。
上記スペーサ状の電荷蓄積窒化膜8は、まず、溝24を有する側の表面全面に窒化膜を形成し、その後エッチングを施すことにより、「溝24の側壁部の表面のうち、少なくとも酸化膜12を介してN−拡散層44S、44Dと対向する領域であって、前記第2の酸化膜形成工程にて前記ゲート電極14表面に形成された酸化膜12の表面」を含む所望の領域に形成される。
尚、電荷蓄積窒化膜8の材料としては、例えばCVD窒化膜等を用いることができ、例えばLP−CVD等の公知の方法で上記電荷蓄積窒化膜8を形成することができる。
また、溝24を有する側の表面全面に形成された窒化膜のエッチングは、公知の方法、例えば、F系によるドライエッチング等により行われる。また、スペーサ状の電荷蓄積窒化膜8が所望の領域に形成されるよう調整する方法としては、オーバーエッチング量を調整する等の公知の方法により行うことができる。
また、溝24を有する側の表面全面に形成された窒化膜のエッチングは、公知の方法、例えば、F系によるドライエッチング等により行われる。また、スペーサ状の電荷蓄積窒化膜8が所望の領域に形成されるよう調整する方法としては、オーバーエッチング量を調整する等の公知の方法により行うことができる。
<7>ゲート裏打ち配線形成工程
本発明の半導体記憶装置の製造方法では、図16〜図17に示すように、第2の酸化膜形成工程にてゲート電極14の表面に形成された酸化膜12にパターニングを施してコンタクト18を形成した後、該コンタクト18にて前記ゲート電極14と直接接するようにゲート裏打ち配線10を形成する<7>ゲート裏打ち配線形成工程を含む。
尚、図17(B)に示すように、N−拡散層44S、44DおよびN+拡散層42S、42Dを覆うゲート酸化膜12表面に層間膜6を形成した上で、ゲート裏打ち配線10を形成することができる。
本発明の半導体記憶装置の製造方法では、図16〜図17に示すように、第2の酸化膜形成工程にてゲート電極14の表面に形成された酸化膜12にパターニングを施してコンタクト18を形成した後、該コンタクト18にて前記ゲート電極14と直接接するようにゲート裏打ち配線10を形成する<7>ゲート裏打ち配線形成工程を含む。
尚、図17(B)に示すように、N−拡散層44S、44DおよびN+拡散層42S、42Dを覆うゲート酸化膜12表面に層間膜6を形成した上で、ゲート裏打ち配線10を形成することができる。
図16(A)は、本発明の半導体記憶装置の製造方法において、第2の酸化膜形成工程にてゲート電極14の表面に形成された酸化膜12にパターニングを施してコンタクト18を形成した状態を示す平面図であり、図16(B)は図16(A)における(X−X’部)の断面図である。
コンタクト18を形成するためのパターニングの方法としては、マスクを形成した後フォトエッチング操作を施す等の公知の技術を用いることができる。
コンタクト18を形成するためのパターニングの方法としては、マスクを形成した後フォトエッチング操作を施す等の公知の技術を用いることができる。
図17(A)は、本発明の半導体記憶装置の製造方法において、N−拡散層44S、44DおよびN+拡散層42S、42Dを覆うゲート酸化膜12表面に層間膜6を形成し、且つコンタクト18にて前記ゲート電極14と直接接するようにゲート裏打ち配線10を形成した状態を示す平面図であり、図17(B)は図17(A)における(X−X’部)の断面図である。
尚、層間膜6の材料としては、CVD酸化膜、BPSG(Boro Phospho Silicate Glass)酸化膜などのBやPを含んだ酸化膜等が用いられ、また、これらの材料を用いた層間膜6の形成は、公知の方法、例えば溝24を有する側の表面全面に層間膜用の材料からなる層を形成した後パターニングする等の方法により行われる。
また、ゲート裏打ち配線10の形成は、従来公知の方法を用いることができ、例えばW−CVDによる配線、Cu配線、Wでコンタクト18部を埋め込んだ後Alで配線する方法等が挙げられる。
このような工程を経て製造された半導体記憶装置は、P型半導体基板の溝の側壁部および底部にゲート長の長いトランジスタを形成することができる。このため、P型半導体基板中の濃度を濃くせずとも、前述のパンチスルーが抑制され、またP型半導体基板の濃度を濃くする必要がないことからP型半導体基板と拡散層との間で生じる接合リークが抑制される半導体記憶装置が得られる。また、電子が注入される箇所がN−拡散層近傍のスペーサ状の窒化膜に限定されるため、チャネル領域に電子が注入されることがなく、電子注入状態(即ち、“0”と“1”とのデータ読み取りにおける“1”の状態)における電流の低下が抑制される半導体記憶装置が得られる。
2、102、202 P型半導体基板
6 層間膜
8 電荷蓄積窒化膜
10 ゲート裏打ち配線
12 ゲート酸化膜(酸化膜)
14、114、214 ゲート電極
18 コンタクト
24、224 溝
32 酸化膜
34 窒化膜
36 酸化膜
42S ソース側N+拡散層
42D ドレイン側N+拡散層
44S ソース側N−拡散層
44D ドレイン側N−拡散層
104S、104D、204S、204D N+拡散層
106、206 ボトム酸化膜
108、208 電荷蓄積窒化膜
110、210 トップ酸化膜
112、212 ゲート膜
116、216A、216B 電子
118A、118B チャネル
120 選択セル
122 非選択セル
226 空乏層
6 層間膜
8 電荷蓄積窒化膜
10 ゲート裏打ち配線
12 ゲート酸化膜(酸化膜)
14、114、214 ゲート電極
18 コンタクト
24、224 溝
32 酸化膜
34 窒化膜
36 酸化膜
42S ソース側N+拡散層
42D ドレイン側N+拡散層
44S ソース側N−拡散層
44D ドレイン側N−拡散層
104S、104D、204S、204D N+拡散層
106、206 ボトム酸化膜
108、208 電荷蓄積窒化膜
110、210 トップ酸化膜
112、212 ゲート膜
116、216A、216B 電子
118A、118B チャネル
120 選択セル
122 非選択セル
226 空乏層
Claims (2)
- 溝を有するP型半導体基板と、
前記P型半導体基板の溝を有しない部分の表面に前記P型半導体基板側から順に形成されたN−拡散層およびN+拡散層と、
前記溝の側壁部および底部並びに前記N−拡散層およびN+拡散層の表面を覆うゲート酸化膜と、
前記溝を埋め込むようにして前記ゲート酸化膜の表面に形成され、且つ前記溝が連続する方向において格子状に形成されたゲート電極と、
前記溝の側壁部の表面のうち、少なくともゲート酸化膜を介してN−拡散層と対向する領域に形成されると共に、ゲート電極との間に酸化膜を介してスペーサ状に形成された窒化膜と、
前記ゲート電極と直接接するように形成されたゲート裏打ち配線と、
を備えることを特徴とする半導体記憶装置。 - P型半導体基板にパターニングによって溝を形成する溝形成工程と、
前記P型半導体基板の溝を有しない部分の表面にN−拡散層およびN+拡散層をこの順に形成する拡散層形成工程と、
前記溝の側壁部および底部並びに前記N−拡散層およびN+拡散層の表面を覆うよう、酸化膜を形成する第1の酸化膜形成工程と、
前記溝を埋め込み且つ前記溝が連続する方向に格子状となるように、前記第1の酸化膜形成工程にて形成された酸化膜表面にゲート電極を形成するゲート電極形成工程と、
前記第1の酸化膜形成工程において形成した酸化膜のうち露出している部分を除去した後、前記溝を有する側の表面全面に酸化膜を形成する第2の酸化膜形成工程と、
前記溝の側壁部の表面のうち、少なくとも酸化膜を介してN−拡散層と対向する領域であって、前記第2の酸化膜形成工程にて前記ゲート電極表面に形成された酸化膜の表面にスペーサ状の窒化膜を形成する窒化膜形成工程と、
前記第2の酸化膜形成工程にて前記ゲート電極の表面に形成された酸化膜にパターニングを施してコンタクトを形成した後、該コンタクトにて前記ゲート電極と直接接するようにゲート裏打ち配線を形成するゲート裏打ち配線形成工程と、
を経ることを特徴とする半導体記憶装置の製造方法。
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JPH1065160A (ja) * | 1996-08-22 | 1998-03-06 | Sony Corp | 縦型電界効果トランジスタ及びその製造方法 |
JP2003309192A (ja) * | 2002-04-17 | 2003-10-31 | Fujitsu Ltd | 不揮発性半導体メモリおよびその製造方法 |
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