JP2008288567A

JP2008288567A - 半導体記憶装置およびその製造方法

Info

Publication number: JP2008288567A
Application number: JP2008090627A
Authority: JP
Inventors: Hiroomi Nakajima; 島博臣中
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2007-04-16
Filing date: 2008-03-31
Publication date: 2008-11-27

Abstract

【課題】フロントゲートとは独立に制御可能なバックゲートを有するＦＥＴをメモリセルとして備え、かつコストの低廉な半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、絶縁膜２０と、絶縁膜の上方に設けられたＦｉｎ型半導体１６、１８と、Ｆｉｎ型半導体内を貫通する貫通口４０の内壁に設けられた第１のゲート絶縁膜５０と、貫通口内を貫通し、第１のゲート絶縁膜によってＦｉｎ型半導体から絶縁された第１のゲート電極ＢＧと、第１のゲート電極上にあるＦｉｎ型半導体の側面上および上面上に形成された第２のゲート絶縁膜６０と、Ｆｉｎ型半導体の側面上および上面上に第２のゲート絶縁膜を介して設けられた第２のゲート電極ＦＧとを備えている。
【選択図】図３

Description

本発明は、半導体記憶装置およびその製造方法に係わり、例えば、フローティングボディに電荷を蓄積することによってデータを記憶するＦＢＣ(Floating Body Cell)メモリおよびその製造方法に関する。

近年、１Ｔ（Transistor）−１Ｃ(Capacitor)型のＤＲＡＭに代わるメモリと期待されている半導体記憶装置として、ＦＢＣメモリ装置がある。ＦＢＣメモリ装置は、ＳＯＩ（Silicon On Insulator）構造上にフローティングボディ（以下、ボディともいう）を備えたＦＥＴ（Field Effect Transistor）を形成し、このボディに蓄積されている多数キャリアの数の多少によってデータ“１”またはデータ“０”を記憶する。

ＦＢＣの中でも、完全空乏化型ＦＢＣ(ＦＤ−ＦＢＣ（Full-Depletion Floating Body Cell)）が開発されている。ＦＤ−ＦＢＣは、データ“０”とデータ“１”との信号差（電位差）を増大させるためにバックゲートを有する。バックゲートがボディのバイアスを制御し易くするために、埋込み酸化膜（ＢＯＸ（Buried Oxide）層の膜厚は薄い方が好ましい（例えば、２５ｎｍ以下）。しかしながら、ＢＯＸ層の膜厚は、通常、約１５０ｎｍであり、５０ｎｍ以下に薄膜化することは技術的に困難である。

これに対処するために、ＦＢＣとしてＦｉｎ型ＦＥＴを用いる技術が開発されている。Ｆｉｎ型ＦＥＴをＦＢＣに用いた場合、Ｆｉｎ型半導体の両側面に薄いゲート絶縁膜を形成し、そのゲート絶縁膜上にフロントゲート電極を形成する。フロントゲート電極がＦｉｎ型半導体の両側面に形成されるので、データの信号差（電位差）を増大させることができる。この場合、ＢＯＸ層の厚さはＦＢＣの特性に影響を与えない。

フロントゲート電極がＦｉｎ型半導体の両側面に設けられている場合（フロントゲート電極がΩ型またはπ型ゲート電極である場合）、フロントゲート電極はＦｉｎ型半導体の上面で接続されているため、Ｆｉｎ型半導体に同じ電位しか印加できない。従って、フロントゲート電極がΩ型またはπ型ゲート電極である場合、データ保持時にフロントゲート電極とは異なる電位をボディに印加することができるバックゲート電極を形成することが困難であった。また、従来のＦｉｎＦＥＴは、ＳＯＩ基板を用いていたので、コスト高であった。
特開２００６−１００６００号公報

フロントゲートとは独立に制御可能なバックゲートを有するＦＥＴをメモリセルとして備え、かつコストの低廉な半導体記憶装置およびその製造方法を提供する。

本発明に係る実施形態に従った半導体記憶装置は、基板と、前記基板上に設けられた絶縁膜と、前記絶縁膜の上方に設けられ、前記基板の表面に対して平行に延伸する半導体層と、前記半導体層内を貫通する貫通口の内壁に設けられた第１のゲート絶縁膜と、前記貫通口内を貫通し、前記第１のゲート絶縁膜によって前記半導体層から絶縁された第１のゲート電極と、前記第１のゲート電極上にある前記半導体層の側面上および上面上に形成された第２のゲート絶縁膜と、前記半導体層の側面上および上面上に前記第２のゲート絶縁膜を介して設けられ、前記第１のゲート電極から絶縁されかつ該第１のゲート電極上に重畳する第２のゲート電極とを備えている。

本発明に係る実施形態に従った半導体記憶装置の製造方法は、シリコンに対して選択エッチング可能なエッチング材料層をバルクシリコン基板上のゲート電極形成領域に形成し、前記バルクシリコン基板上および前記エッチング材料層上に、前記エッチング材料層の延伸方向に対して交差するように半導体層を形成し、前記半導体層によって被覆されていない前記エッチング材料層および前記バルクシリコン基板をエッチングすることによって、前記エッチング材料層を貫通し、前記バルクシリコン基板に達するトレンチを形成し、前記トレンチの側面に側壁膜を形成し、前記トレンチの底部にある前記バルクシリコン基板を酸化することによって、前記半導体層および前記エッチング材料層の下方に埋込み酸化膜を形成し、前記エッチング材料層を除去することによって、前記半導体層内を貫通する貫通口を形成し、前記貫通口の内壁に第１のゲート絶縁膜を形成し、前記貫通口内に第１のゲート電極を形成し、前記第１のゲート電極上にある前記半導体層の側面上および上面上に第２のゲート絶縁膜を形成し、前記第２のゲート絶縁膜上に第２のゲート電極を形成することを具備する。

本発明による半導体記憶装置は、フロントゲートとは独立に制御可能なバックゲートを有するＦＥＴをメモリセルとして備え、かつ低コストで製造することができる。

以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。

（第１の実施形態）
図１は、本発明に係る第１の実施形態に従ったＦＢＣメモリの平面図である。図２は、図１の２−２線に沿った断面図である。図３は、図１の３−３線に沿った断面図である。図１では、コンタクトより下層の構造を示している。ＦＢＣメモリは、ストライプ状に形成され第１の方向に延伸するＦｉｎ型半導体３０を有する。Ｆｉｎ型半導体３０は、基板１０に対して平行に延伸するように細長く形成され、基板１０の表面に対して或る程度の高さを有する半導体である。フロントゲート電極ＦＧおよびバックゲート電極ＢＧは、Ｆｉｎ型半導体３０の延伸方向に対してほぼ直交する方向に延伸している。フロントゲート電極ＦＧは、Ｆｉｎ型半導体３０の両側面上および上面上に設けられている。バックゲート電極ＢＧは、Ｆｉｎ型半導体３０内を貫通するように設けられている。図１に示す平面図では、フロントゲート電極ＦＧがバックゲート電極ＢＧ上に重複しているため、バックゲート電極ＢＧが充分に図１に現れていないが、実際には、図３に示すように、バックゲート電極ＢＧは、Ｆｉｎ型半導体３０内を貫通して、フロントゲートコンタクトＦＧＣの手前まで伸びている。フロントゲート電極ＦＧおよびバックゲート電極ＢＧは、図２および図３に示すようにゲート間絶縁膜２１によって互いに絶縁されている。ゲート間絶縁膜２１は、例えば、シリコン酸化膜からなる。

図２および図３に示すように、Ｆｉｎ型半導体３０は、シリコン基板１０上に設けられた絶縁膜としてのＬＯＣＯＳ−ＢＯＸ(Local Oxidized Silicon−Buried Oxide)層（以下、ＢＯＸ層）２０の上方に設けられている。ＢＯＸ層２０は、ＬＯＣＯＳプロセスを用いて形成されるので、Ｆｉｎ型半導体３０の下にバーズビークが形成されている。ＢＯＸ層２０は、Ｆｉｎ型半導体３０およびバックゲート電極ＢＧをシリコン基板１０から確実に絶縁するために比較的厚く形成されている。

ＢＯＸ層２０上に設けられたＦｉｎ型半導体３０には、図３に示すように、貫通口４０が設けられている。第１のゲート絶縁膜５０が貫通口４０の内壁に設けられている。第１のゲート電極としてのバックゲート電極ＢＧは、この貫通口４０内を貫通している。バックゲート電極ＢＧは、ゲート絶縁膜５０によってＦｉｎ型半導体３０から絶縁されている。また、バックゲート電極ＢＧは、ＢＯＸ層２０によって、シリコン基板１０からも絶縁されている。第２のゲート絶縁膜６０がＦｉｎ型半導体３０の側面上および上面上に設けられている。第２のゲート電極としてのフロントゲート電極ＦＧは、Ｆｉｎ型半導体３０の側面上および上面上に第２のゲート絶縁膜６０を介して設けられている。このように、フロントゲート電極ＦＧは、Ｆｉｎ型半導体３０の側面上および上面上を這うように形成されており、その形状から“Ω型またはπ型ゲート電極”とも呼ばれる。

図３に示すように、フロントゲート電極ＦＧの直下のＦｉｎ型半導体３０にはボディＢが形成されており、データを格納するために多数キャリアを蓄積あるいは放出する。ボディＢの両側に隣接するＦｉｎ型半導体３０には、図２に示すように、ソース層Ｓおよびドレイン層Ｄが設けられている。

フロントゲート電極ＦＧは、フロントゲートコンタクトＦＧＣを介して配線（図示せず）に接続され、バックゲート電極ＢＧは、バックゲートコンタクトＢＧＣを介して配線（図示せず）に接続される。フロントゲートコンタクトＦＧＣおよびバックゲートコンタクトＢＧＣは、図１に示すようにＦｉｎ型半導体３０を挟んで反対側に設けられており、それにより、それぞれ異なる電圧をフロントゲート電極ＦＧおよびバックゲート電極ＢＧへ印加することを可能とする。また、ソース層Ｓは、ソースコンタクトＳＣを介してソース線（図示せず）に接続されている。ドレイン層Ｄは、ドレインコンタクトＤＣを介してビット線（図示せず）に接続されている。ビット線は、フロントゲート電極ＦＧおよびバックゲート電極ＢＧの延伸方向に対して直交方向へ延伸する。即ち、ビット線の延伸方向は、Ｆｉｎ型半導体３０の延伸方向に平行方向である。ソース線は、フロントゲート電極ＦＧおよびバックゲート電極ＢＧの延伸方向に対して平行方向に延伸する。

Ｆｉｎ型半導体３０は、例えば、シリコン単結晶からなる。第１および第２のゲート絶縁膜５０、６０は、例えば、シリコン酸化膜、シリコン酸窒化膜、あるいは、シリコン酸化膜よりも高い比誘電率を有する高誘電体（例えば、ＨｆＳｉＯ）からなる。フロントゲート電極ＦＧおよびバックゲート電極ＢＧは、例えば、ポリシリコンからなる。

本実施形態によれば、Ｆｉｎ型半導体３０の下部に貫通口４０を設け、この貫通口４０にバックゲート電極ＢＧを通している。これにより、バックゲート電極ＢＧは、フロントゲート電極ＦＧからの絶縁を保ちつつもフロントゲート電極ＦＧに重畳することができる。さらに、バックゲートコンタクトＢＧＣおよびフロントゲートコンタクトＦＧＣは、互いにメモリセルアレイの反対側に設けられている。その結果、バックゲート電極ＢＧおよびフロントゲート電極ＦＧは、それぞれ第１のゲート絶縁膜５０および第２のゲート絶縁膜６０を介して互いに異なる電圧をボディＢに印加することができる。例えば、メモリセルがＮ型ＭＩＳＦＥＴで構成されている場合、データ書込み動作に、フロントゲート電極ＦＧが高レベル電位をボディＢへ印加し、ビット線（図示せず）がドレイン層Ｄに高レベル電位を印加する。これにより、ドレイン層ＤとボディＢとの界面においてインパクトイオン化を引き起こし、ボディＢにホールを蓄積する。データ保持時には、バックゲート電極ＢＧが低レベル電位をボディＢに印加する。これによって、ボディＢにポテンシャルウェルを形成し、ボディＢ内のホールが保持される。

本実施形態によれば、バックゲート電極ＢＧおよびフロントゲート電極ＦＧが重複しているので、メモリセルの微小化に優れている。例えば、本実施形態では、図１に示すように、１つのセルユニットは、４Ｆ^２の領域に形成され得る。ここで、Ｆは、Feafure siseであり、リソグラフィを用いて形成可能な最小線幅を意味する。

次に、本実施形態によるＦＢＣメモリの製造方法を説明する。図４から図２２は、第１の実施形態によるＦＢＣメモリの製造方法を示す断面図または平面図である。まず、バルクシリコン基板（以下、基板）１０を準備する。基板１０は、不純物濃度１×１０^１６ｃｍ^−３〜１×１０^１７ｃｍ^−３であるＰ型単結晶シリコンを用いる。基板１０は、そのままＮ型ＭＩＳのチャネル領域としても用いられ得る。厚み約２００ｎｍのシリコン酸化膜１２を基板１０上に堆積する。リソグラフィおよびＲＩＥ（Reactive Ion Etching）を用いて、基板１０の表面のうちバックゲート電極ＢＧが形成される表面領域にあるシリコン酸化膜１２を除去する。このとき、シリコン酸化膜１２はストライプ状に形成され、そのライン幅およびスペース幅は、ともにＦ（Feature size）である。

次に、図５に示すように、露出された基板１０の表面領域に、厚み約２００ｎｍの単結晶シリコンゲルマニウム層１３を選択エピタキシャル成長させる。

高さ２Ｆ程度のシリコン酸化膜１４を、図５に示す構造上に堆積する。シリコン酸化膜１４上にマスク材としてのシリコン窒化膜１５を堆積する。１５は、シリコン窒化膜に代えてポリシリコン層であってもよい。次に、リソグラフィおよびＲＩＥを用いて、図６の平面図に示すように、シリコン窒化膜１５をストライプ状に加工する。このとき、シリコン窒化膜１５の延伸方向は、シリコンゲルマニウム層１３の延伸方向に対して直交する方向である。さらに、シリコン窒化膜１５のライン幅およびスペース幅はともにＦである。図７は、図６の７−７線に沿った断面図である。図８は、図６の８−８線に沿った断面図である。図９は、図６の９−９線に沿った断面図である。

次に、シリコン窒化膜１５をマスクとして用いて、ＲＩＥでシリコン酸化膜１４をシリコンゲルマニウム層１３および基板１０が露出するまでエッチングする。これにより、図８に示した構造は、図１０（Ａ）に示す構造になる。図９に示した構造は、図１０（Ｂ）に示す構造になる。

続いて、図１１（Ａ）および図１１（Ｂ）に示すように、露出されたシリコン基板１０およびシリコンゲルマニウム層１３上に厚み１．５Ｆの単結晶シリコン層１６を選択的にエピタキシャル成長させる。図１１（Ａ）および図１１（Ｂ）は、それぞれ図１０（Ａ）および図１０（Ｂ）に続く製造方法を示す断面図である。シリコン層１６は、後の工程でＦｉｎ型半導体として用いられる。

次に、ＣＭＰ（Chemical Mechanical Polish）技術を用いて、シリコン窒化膜１５を除去する。これにより、図１２（Ａ）および図１２（Ｂ）に示す構造が得られる。このとき、シリコン層１６の上面は、基板１０の表面を基準としてシリコン酸化膜１４の上面よりも低い位置にある。

次に、シリコン窒化膜をシリコン層１６およびシリコン酸化膜１４上に堆積し、このシリコン窒化膜をＣＭＰで研磨する。これにより、図１３（Ａ）および図１３（Ｂ）に示すように、シリコン層１６上にシリコン窒化膜１７を残置させる。

次に、弗化アンモニウム溶液を用いて、シリコン酸化膜１４を除去する。シリコン窒化膜１７をマスクとして用いて、異方性プラズマエッチング（ＲＩＥ）でシリコンゲルマニウム層１３をエッチングし、さらに、約４００ｎｍほど基板１０をエッチングする。これにより、図１４（Ａ）および図１４（Ｂ）に示すように、トレンチ３５がシリコンゲルマニウム層１３を貫通し、シリコン基板１０に達するように形成される。また、シリコン柱１８がシリコンゲルマニウム層１３の下に形成される。シリコン柱１８は、シリコン層１６と同じ平面領域に設けられている。従って、シリコンゲルマニウム層１３がない領域では、図１４（Ｂ）に示すように、シリコン柱１８はシリコン層１６と一体になっている。従って、シリコン層１６、または、シリコン層１６およびシリコン柱１８をＦｉｎ型半導体３０とも呼ぶ。Ｆｉｎ型半導体３０は、シリコンゲルマニウム層１３の延伸方向に対して直交する方向に延伸している。従って、この段階で、シリコンゲルマニウム層１３がＦｉｎ型半導体３０上のシリコン窒化膜１７をマスクとしてエッチングされることによって、シリコンゲルマニウム層１３は、図１５の平面図で示す斜線部分にのみ残存する。

次に、図１６（Ａ）および図１６（Ｂ）に示すように、シリコン窒化膜からなる側壁膜１９を、シリコン柱１８、シリコンゲルマニウム層１３、シリコン層１６およびシリコン窒化膜１７の側面に形成する。即ち、側壁膜１９をトレンチ３５の側面に形成する。続いて、図１７（Ａ）および図１７（Ｂ）に示すように、隣接するシリコン層１６の間で露出されたシリコン基板１０の表面を熱酸化する。つまり、シリコン窒化膜１７および側壁膜１９をマスクとして用いて、トレンチ３５底部のシリコン基板１０をＬＯＣＯＳ酸化する。これにより、シリコン柱１８の下部が酸化され、シリコン柱１８の下にバーズビークが形成される。ＬＯＣＯＳ酸化は、隣接するバーズビークがシリコン柱１８の下で接触し、シリコン柱１８を基板１０から絶縁するまで実行される。これにより、Ｆｉｎ型半導体３０およびシリコンゲルマニウム層１３の下方にＬＯＣＯＳ−ＢＯＸ２０が形成される。

このＬＯＣＯＳ酸化において、シリコンゲルマニウム層１３を酸化した場合、層１３の体積膨張によりＦｉｎ型半導体３０が倒れてしまうおそれがある。従って、ＬＯＣＯＳ−ＢＯＸ２０は、シリコンゲルマニウム層１３に達しないようにする必要がある。図１４に示す工程で、シリコン柱１８をシリコンゲルマニウム層１３の下に形成することによって、シリコンゲルマニウム層１３を酸化することなくＦｉｎ型半導体３０の下にＬＯＣＯＳ−ＢＯＸ２０を形成ことが可能となる。

次に、図１８（Ａ）および図１８（Ｂ）に示すように、熱燐酸溶液を用いてシリコン窒化膜１７および側壁膜１９を除去する。図１８（Ｃ）は、図６の７−７線（Ｆｉｎ型半導体３０）に沿った断面に相当する。図１８（Ｃ）のＡ−Ａ線に沿った断面が図１８（Ａ）に示され、Ｂ−Ｂ線に沿った断面が図１８（Ｂ）に示されている。理解しやすいように、以降の図１９から図２２では、図１８（Ａ）に続く断面を（Ａ）とし、図１８（Ｃ）に続く断面を（Ｂ）として示す。

次に、弗硝酢酸混合液を用いて、シリコン層１６とシリコン柱１８との間に露出されているシリコンゲルマニウム層１３を除去する。これにより、図１９（Ａ）および図１９（Ｂ）に示すように、Ｆｉｎ型半導体３０内を貫通する貫通口４０を形成する。さらに、熱酸化により、貫通口４０の内壁に第１のゲート絶縁膜５０を形成する。第１のゲート絶縁膜５０は、約５ｎｍの膜厚のシリコン酸化膜である。この熱酸化により、図１９（Ａ）のシリコン層１６およびシリコン柱１８の側面にも同様にシリコン酸化膜が形成される。

次に、図２０に示すように、バックゲート電極ＢＧの材料を図１９（Ａ）および図１９（Ｂ）に示した構造上に堆積する。このとき、この電極材料（ＢＧ）が貫通口４０内を充填するように堆積する。電極材料（ＢＧ）は、燐が高濃度にドープされたポリシリコンであり、その堆積膜厚は、約１００ｎｍである。続いて、リソグラフィおよびＲＩＥを用いて、図２０（Ｂ）に示すように電極材料（ＢＧ）をストライプ状にエッチングする。このとき、電極材料（ＢＧ）のライン幅およびスペース幅は、ともにＦである。電極材料（ＢＧ）のラインは貫通口４０を含むようにする。ここで、電極材料（ＢＧ）の延伸方向は、Ｆｉｎ型半導体３０の延伸方向に直交する方向である。

次に、図２１（Ａ）および図２１（Ｂ）に示すように、フォトレジスト６１を塗布した後に、このフォトレジスト６１をエッチバックする。このとき、レジスト６１の上面が貫通口４０の上端の高さレベルよりも高いレベルに位置するようにフォトレジスト６１をエッチバックする。

次に、フォトレジスト６１をマスクとして用いて、等方性プラズマエッチング（ＣＤＥ（Chemical Dry Etching））で電極材料（ＢＧ）をエッチングする。さらに、レジスト６１を除去することによって、図２２（Ａ）および図２２（Ｂ）に示すように、バックゲート電極ＢＧが形成される。

次に、再度、熱酸化を行うことによって、図２および図３に示すように、バックゲート電極ＢＧの表面にゲート間絶縁膜２１を形成し、かつ、第２のゲート絶縁膜６０をＦｉｎ型半導体３０の上面および側面に形成する。さらに、フロントゲート電極ＦＧの材料をＦｉｎ型半導体３０およびバックゲート電極ＢＧ上に堆積する。フロントゲート電極ＦＧの材料は、燐が高濃度にドープされたポリシリコンであり、その堆積膜厚は、約１００ｎｍである。続いて、リソグラフィおよびＲＩＥを用いて、図２に示すようにフロントゲート電極ＦＧの材料をストライプ状にエッチングする。このとき、この電極材料のライン幅およびスペース幅は、ともにＦである。この電極材料のラインはバックゲート電極ＦＧと重畳する。これにより、図２および図３に示すフロントゲート電極ＦＧが形成される。

次に、フロントゲート電極ＦＧをマスクとして用いて、ｎ型不純物をイオン注入する。これにより、ソース層Ｓおよびドレイン層Ｄが自己整合的に形成される、ソース層Ｓおよびドレイン層Ｄの不純物濃度は、約１×１０^２０ｃｍ^−３である。続いて、１０００度以上の高温アニールを施すことによって、ソース層Ｓおよびドレイン層Ｄの不純物を活性化させる。

その後、従来の方法を用いて、層間絶縁膜、コンタクト、配線等を形成する。このとき、ビット線はＦｉｎ型半導体３０の延伸方向に対して平行に延びるように形成され、ソース線はＦｉｎ型半導体３０の延伸方向に対して垂直な方向に延びるように形成される。ここで、フロントゲートコンタクトＦＧＣおよびバックゲートコンタクトＢＧＣは、互いにＦｉｎ型半導体３０（メモリセルアレイ）の反対側に形成される。さらに、フロントゲート電極ＦＧおよびバックゲート電極ＢＧは重畳しているものの、ゲート間絶縁膜２１によって互いに絶縁されている。従って、フロントゲート電極ＦＧおよびバックゲート電極ＢＧには異なる電圧を印加することができる。

本実施形態は、ＬＯＣＯＳ−ＢＯＸを用いることによって、バルクシリコン基板からＦｉｎ型半導体を形成可能としながら、フロントゲート電極ＦＧとは独立に電圧制御可能なバックゲート電極ＢＧを、フロントゲート電極ＦＧの下にフロントゲート電極ＦＧに重畳するように形成することができる。ＳＯＩ基板を用いることなく、バルクシリコン基板１０を用いることによって、本実施形態は、Ｆｉｎ型ＦＢＣメモリを安価に製造することができる。

（第２の実施形態）
第２の実施形態は、Ｆｉｎ型半導体の形成方法が第１の実施形態のそれと異なる。第２の実施形態のその他の構成および製造方法は、第１の実施形態のそれらと同様である。

図２３から図２５に第２の実施形態の製造方法を示す。まず、バルクシリコン基板１０を用いて、図５に示す構造を形成する。弗化アンモニウム水溶液等を用いて、シリコン酸化膜１２を除去する。

次に、図２３に示すように、高さ２Ｆの単結晶シリコン層１０４を基板１０およびシリコンゲルマニウム層１３上にエピタキシャル成長させる。続いて、厚み約２００ｎｍのシリコン窒化膜１０５をシリコン層１０４上に堆積し、さらに、厚み約３００ｎｍのシリコン酸化膜１０６をシリコン窒化膜１０５上に堆積する。尚、シリコン窒化膜１０５およびシリコン酸化膜１０６は、ともにハードマスクとして用いられるために形成されている。従って、シリコン酸化膜１０６を設けることなく、膜厚の厚いシリコン窒化膜１０５をシリコン層１０４上に堆積するだけでもよい。

次に、リソグラフィおよびＲＩＥを用いて、図２４（Ａ）および図２４（Ｂ）に示すように、シリコン酸化膜１０６およびシリコン窒化膜１０５をストライプ状に加工する。このとき、シリコン酸化膜１０６およびシリコン窒化膜１０５は、図６のシリコン窒化膜１５と同様に、コンゲルマニウム層１３の延伸方向に対して直交する方向に延伸する。さらに、シリコン酸化膜１０６およびシリコン窒化膜１０５のライン幅およびスペース幅はともにＦである。即ち、シリコンゲルマニウム層１３とシリコン酸化膜１０６、シリコン窒化膜１０５との関係は、第１の実施形態におけるシリコンゲルマニウム層１３とシリコン窒化膜１５との関係と同様である。従って、この段階での平面構造は、図６に示す平面図と同様である。ただし、第２の実施形態では、シリコン酸化膜１０６がシリコン窒化膜１５に代わり表面に現れている。図２４（Ａ）は、図６の８−８線に沿った断面に相当し、図２４（Ｂ）は、図６の９−９線に沿った断面に相当する。

次に、図２５に示すように、シリコン酸化膜１０６およびシリコン窒化膜１０５をマスクとして用いて、シリコン層１０４、シリコンゲルマニウム層１３およびシリコン基板１０をＲＩＥでエッチングする。このとき、シリコン基板１０は、シリコン基板１０の表面から約４００ｎｍの深さにエッチングされる。これにより、図２５（Ａ）および図２５（Ｂ）に示すように、Ｆｉｎ型半導体１６、１８が形成されるとともに、トレンチ３５がシリコンゲルマニウム層１３を貫通し、シリコン基板１０に達するように形成される。Ｆｉｎ型半導体１６、１８は、第１の実施形態と同様にシリコンゲルマニウム層１３（バックゲート電極ＢＧ）の延伸方向に対して直交する方向に延伸している。

次に、シリコン酸化膜１０６を除去することによって、図１４（Ａ）および図１４（Ｂ）に示したＦｉｎ型半導体構造が得られる。このとき、単結晶シリコン層１０４がＦｉｎ型半導体層３０の役目を果たす。その後、第１の実施形態と同様の製造工程を経ることによって、ＦＩＢメモリが完成する。第２の実施形態による製造方法は、第１の実施形態によるＦＢＣメモリを製造することができる。

第２の実施形態による製造方法は、第１の実施形態による製造方法よりも少ない工程数でＦＢＣメモリを製造することができる。第２の実施形態では、図２３に示すように、基板１０およびシリコンゲルマニウム層１３上の全面に単結晶シリコン層１０４をエピタキシャル成長させる。このため、第２の実施形態は、選択エピタキシャル成長法が不要となる。第２の実施形態は、さらに第１の実施形態と同様の効果を得ることができる。

上記実施形態において、貫通口１４の形成のために、シリコンゲルマニウム層を用いた。シリコンゲルマニウム層に代えて、シリコン酸化膜またはシリコン窒化膜を用いてもよい。その場合、単結晶シリコンをエピタキシャル成長させるときに、ポリシリコンがシリコン酸化膜またはシリコン酸化膜上に成長する。しかし、このポリシリコンは、熱処理によって単結晶化することができる。さらに、電子ビーム再結晶化等の方法を用いて、ポリシリコンを単結晶化してもよい。

（第３の実施形態）
まず、図２６に示すように、シリコン基板３０１、ＢＯＸ（Buried Oxide）層３０２および単結晶シリコンからなるＳＯＩ層３０３を備えたＳＯＩ基板を準備する。シリコン基板３０１は、１×１０^１４ｃｍ^−３であるＰ型単結晶シリコンからなる。活性層としてのＳＯＩ層３０３は、不純物濃度１×１０^１６ｃｍ^−３〜１×１０^１７ｃｍ^−３であるＰ型単結晶シリコンである。ＳＯＩ層３０３は、そのままＮ型ＭＩＳのチャネル領域としても用いられ得る。

厚み約５０ｎｍのシリコン酸化膜３０４を基板３０１上に堆積する。リソグラフィおよびＲＩＥを用いて、図２７に示すように、基板３０１の表面のうち後の工程でバックゲートＢＧが形成される表面領域にあるシリコン酸化膜３０４を除去する。このとき、シリコン酸化膜３０１はストライプ状に形成され、そのライン幅およびスペース幅は、ともにＦである。

次に、図２８に示すように、露出された基板３０１の表面領域に、厚み約５０ｎｍの単結晶シリコンゲルマニウム層３０５を選択エピタキシャル成長させる。

次に、弗化アンモニウム溶液を用いて、図２９に示すようにシリコン酸化膜３０４を除去する。

次に、図３０（Ｂ）に示すように、高さ２Ｆ程度のシリコン酸化膜３０６を、図２９に示す構造上に堆積する。次に、リソグラフィおよびＲＩＥを用いて、図３０（Ａ）の平面図に示すように、シリコン酸化膜３０６をストライプ状に加工する。このとき、シリコン酸化膜３０６の延伸方向は、シリコンゲルマニウム層３０５の延伸方向に対して直交する方向である。さらに、シリコン酸化膜３０６のライン幅およびスペース幅はともにＦである。尚、図３０（Ｂ）、図３１（Ｂ）、図３２（Ｂ）、図３３（Ｂ）、図３４（Ｂ）、図３５（Ｂ）および図３６（Ｂ）は、図３０（Ａ）、図３１（Ａ）、図３２（Ａ）、図３３（Ａ）、図３４（Ａ）、図３５（Ａ）および図３６（Ａ）のＡ−Ａ線に沿った断面図である。図３０（Ｃ）、図３１（Ｃ）、図３２（Ｃ）、図３３（Ｃ）、図３４（Ｃ）、図３５（Ｃ）および図３６（Ｃ）は、図３０（Ａ）、図３１（Ａ）、図３２（Ａ）、図３３（Ａ）、図３４（Ａ）、図３５（Ａ）および図３６（Ａ）のＢ−Ｂ線に沿った断面図である。

次に、図３１（Ａ）および図３１（Ｃ）に示すように、露出されたＳＯＩ層３０３およびシリコンゲルマニウム層３０５の上にのみ選択的に単結晶シリコン３０７をエピタキシャル成長させる。これにより、図３１（Ｃ）に示す断面構造が得られる。図３１（Ｃ）に示すように、単結晶シリコン３０７は、その下にあるシリコンゲルマニウム層３０５およびＳＯＩ層３０３の段差をそのまま反映させるように形成される。単結晶シリコン３０７の高さは、シリコン酸化膜３０６の上面以上の高さにする。そのために、単結晶シリコン３０７をシリコン酸化膜３０６よりも高い位置まで成長させ、その後、ＣＭＰを用いて単結晶シリコン３０７をシリコン酸化膜３０６の上面の高さレベルまで研磨する。

次に、シリコン窒化膜３０８をシリコン酸化膜３０６および単結晶シリコン３０７上に堆積する。ＣＭＰを用いてシリコン窒化膜３０８をエッチングバックすることによって、図３２（Ａ）および図３２（Ｃ）に示すように、シリコン窒化膜３０８を単結晶シリコン３０７の凹部に選択的に残置する。これにより、図３２（Ｃ）に示すように、シリコンゲルマニウム層３０５上には単結晶シリコン３０７のみが存在し、隣接するシリコンゲルマニウム層３０５間のＳＯＩ層３０３上には単結晶シリコン３０７の他にシリコン窒化膜３０８が存在する。

異方性プラズマエッチング（ＲＩＥ）技術を用いて、露出された単結晶シリコン３０７をシリコン窒化膜３０８の厚さとほぼ同じ厚さだけ選択的にエッチングする。これにより、図３３（Ｃ）に示すように、単結晶シリコン３０７の上面はほぼ平坦となり、単結晶シリコン３０７上にシリコン窒化膜３０８が凸状に張り出す。

次に、単結晶シリコン３０７、シリコン酸化膜３０６およびシリコン窒化膜３０８上に約５０ｎｍの厚さのシリコン窒化膜３０９を堆積する。ＲＩＥを用いて、シリコン窒化膜３０９を異方的にエッチングし、シリコン窒化膜３０８の側壁にシリコン窒化膜３０９をサイドウォールとして残置させる。これにより、図３４（Ｃ）に示す断面構造が得られる。

次に、シリコン窒化膜３０８、３０９をマスクとして用いて、シリコンゲルマニウム層３０５が露出されるまで単結晶シリコン３０７をＲＩＥで異方的にエッチングする。これにより、図３５（Ｃ）に示す断面構造が得られる。このとき、単結晶シリコン３０７は、Ｆｉｎ型半導体としてライン＆スペース状（ストライプ状）に形成され、その中にボディＢ、ソース層Ｓおよびドレイン層Ｄが形成される。

次に、熱燐酸溶液を用いて、シリコン窒化膜３０８および３０９を除去する。これにより、図３６（Ａ）〜図３６（Ｃ）に示す構造が得られる。

次に、弗化アンモニウムを用いて、図３７（Ａ）〜図３７（Ｄ）に示すように、シリコン酸化膜３０６を除去する。尚、図３７（Ｂ）〜図３７（Ｄ）は、それぞれ図３７（Ａ）のＡ−Ａ線、Ｂ−Ｂ線およびＣ−Ｃ線に沿った断面図である。

次に、弗硝酢酸混合液を用いて、図３８（Ａ）〜図３８（Ｄ）に示すように、シリコンゲルマニウム層３０５を除去する。シリコンゲルマニウム層３０５は、単結晶シリコン３０７の側面において露出されているので、その露出部分からシリコンゲルマニウム層３０５をエッチングする。これにより、空洞３１０が単結晶シリコン層３０７に形成される。さらに、ＲＩＥを用いて、ＳＯＩ層３０３を異方的にエッチングする。このとき、単結晶シリコン層３０７も同時にエッチングされるが、ＳＯＩ層３０３の厚みは、単結晶シリコン層３０７の厚みよりも非常に薄いので、単結晶シリコン層３０７のエッチングは問題とならない。ＳＯＩ層３０３のエッチングにより、図３８（Ａ）および図３８（Ｃ）に示すように、空洞３１０はＢＯＸ層３０２に達し、ＢＯＸ層３０２が露出される。

この段階における構造の鳥瞰図を図３９に示す。空洞３１０は、単結晶シリコン層３０７の上面からＢＯＸ層３０２に達し、尚且つ、単結晶シリコン層３０７の側面において、単結晶シリコン層３０７の延伸方向に対してほぼ直交する方向に開口している。即ち、空洞３１０は、単結晶シリコン層３０７の上面から底面へ貫通する開口のほかに、単結晶シリコン層３０７の一方の側面から逆側の側面へ連通する貫通口をも含む。

次に、熱酸化により、図４０（Ｂ）に示すように、約５ｎｍの厚みの絶縁膜３１１を単結晶シリコン層３０７の表面に形成する。このとき、絶縁膜３１１は、第１のゲート絶縁膜として空洞３１０の内面の単結晶シリコン層３０７の表面にも形成される。尚、図４０（Ｂ）、図４１（Ｂ）および図４２（Ｂ）は、それぞれ図４０（Ａ）、図４１（Ａ）および図４２（Ａ）のＡ−Ａ線に沿った断面図である。

さらに、図４０（Ａ）および図４０（Ｂ）に示すように、バックゲート電極となるドープトポリシリコン３１２を約５０ｎｍ堆積する。ポリシリコン３１２は、高濃度に燐がドープされている。このとき、図４０（Ｂ）に示すように、空洞３１０が埋め込まれる。

次に、ポリシリコン３１２上にレジスト３１３を塗布し、レジスト３１３をエッチバックする。このとき、レジスト３１３の上面の高さは、単結晶シリコン層３０７の側面に設けられた空洞３１０の開口の上端よりも高い位置になるようにレジスト３１３をエッチングバックする。

次に、レジスト３１３をマスクとして用いて、等方性プラズマエッチング（ＣＤＥ）によってポリシリコン３１２を等方的にエッチングする。その後、レジスト３１３を除去することによって、図４２（Ａ）および図４２（Ｂ）に示す構造が得られる。図４２（Ａ）に示すように、平面図では、ボディＢとなる単結晶シリコン層３０７がバックゲートＢＧ（ポリシリコン３１２）の周囲を取り囲むように形成されている。図４２（Ｂ）に示すように、断面において、バックゲートＢＧ（ポリシリコン３１２）は、ボディ（単結晶シリコン層３０７）囲まれた柱状の部分を含む。この段階での構造の鳥瞰図を図４３に示す。

次に、２回目の熱酸化を実行し、図４４（Ｂ）に示すようにポリシリコン３１２の表面上に約５ｎｍの厚みの第２のゲート絶縁膜３１４を形成する。図４４（Ｂ）および図４４（Ｃ）に示すように、フロントゲート電極となるドープトポリシリコン３１５を約５０ｎｍ堆積する。ポリシリコン３１５は、高濃度に燐がドープされている。さらに、リソグラフィおよびＲＩＥを用いて、ポリシリコン３１５をポリシリコン３１２とともにライン＆スペース状（ストライプ状）に異方的にエッチングする。このとき、ポリシリコン３１５およびポリシリコン３１２の幅はほぼＦであり、単結晶シリコン層３０７（ボディＢ、ソース層Ｓ、ドレイン層Ｄ）の延伸方向に対してほぼ直交する方向に延伸する。ポリシリコン３１５は、図４４（Ｃ）に示すように、ポリシリコン３１２の上に重複する。第２のゲート絶縁膜３１４は、ゲート絶縁膜としての機能のほか、重畳するポリシリコン３１５とポリシリコン３１２との間を絶縁する役目も果たす。

次に、フロントゲート電極としてのポリシリコン３１５をマスクとして用いて、約１０^２０ｃｍ^−３の濃度のＮ型不純物を、単結晶シリコン層３０７のソースおよびドレイン領域にイオン注入する。その後、１０００℃以上の高温アニールを用いて、ソースおよびドレインの拡散層の不純物を活性化させる。

次に、ＬＰＣＶＤ（Low Pressure CDV）法を用いて、層間絶縁膜をポリシリコン３１５、単結晶シリコン層３０７およびＢＯＸ層３０２上に堆積する。その後、各電極に対するコンタクトを形成する。このとき、図４５に示すように、フロントゲートコンタクトＦＧＣは、単結晶シリコン層３０７の延伸方向に対して垂直方向に引き出されたポリシリコン３１５に接続される。バックゲートコンタクトＢＧＣは、単結晶シリコン層３０７の延伸方向に対して垂直方向に、かつ、フロントゲートコンタクトＦＧＣに対して反対側に引き出されたポリシリコン３１２に接続される。

ビット線ＢＬは単結晶シリコン層３０７の延伸方向とほぼ並行に延伸し、ビット線コンタクトＢＬＣは、単結晶シリコン層３０７内に形成されたドレイン層Ｄに接続される。ソース線ＳＬは単結晶シリコン層３０７の延伸方向とほぼ直行する方向に延伸し、ソース線コンタクトＳＬＣは単結晶シリコン層３０７内に形成されたソース層Ｓに接続される。尚、図４６は、図４５のＡ−Ａ線に沿った断面図である。

第３の実施形態では、バックゲートＢＧ（ポリシリコン３１２）が単結晶シリコン層３０７を貫通して柱状に形成されている。ボディＢがバックゲートＢＧの周囲を取り囲むように形成されている。よって、ボディＢとバックゲートＢＧとの対向面積が非常に大きい。これにより、バックゲートＢＧによるボディＢ内の電荷の制御性が向上する。よって、第３の実施形態は、メモリセルの高速スイッチングを実現し、かつ、データ“０”とデータ“１”との信号差（電位差）を増大させることができる。

さらに、第３の実施形態は、Ｆｉｎ型半導体としての単結晶シリコン層３０７の下部に貫通口としての空洞３１０を有し、この空洞３１０を貫通するバックゲート電極ＢＧを有している。さらに、バックゲートＢＧとフロントゲートＦＧとは第２のゲート絶縁膜で互いに絶縁されている。これにより、バックゲート電極ＢＧは、フロントゲート電極ＦＧからの絶縁を保ちつつもフロントゲート電極ＦＧに重畳することができる。さらに、バックゲートコンタクトＢＧＣおよびフロントゲートコンタクトＦＧＣは、互いにメモリセルアレイの反対側に設けられている。その結果、バックゲート電極ＢＧおよびフロントゲート電極ＦＧは、それぞれ第１のゲート絶縁膜３１１および第２のゲート絶縁膜３１４を介して互いに異なる電圧をボディＢに印加することができる。よって、第３の実施形態は、第１の実施形態と同様の効果を得ることができる。

第３の実施形態によれば、バックゲート電極ＢＧおよびフロントゲート電極ＦＧが重複しているので、第１の実施形態と同様に、メモリセルの微小化に優れている。ＦＢＣメモリのセルユニットのサイズは、図４５に示すように、４Ｆ²と非常に小さい。

本発明に係る第１の実施形態に従ったＦＢＣメモリの平面図。図１の２−２線に沿った断面図。図１の３−３線に沿った断面図。第１の実施形態によるＦＢＣメモリの製造方法を示す断面図。図４に続く、ＦＢＣメモリの製造方法を示す断面図。図５に続く、ＦＢＣメモリの製造方法を示す平面図。図６の７−７線に沿った断面図。図６の８−８線に沿った断面図。図６の９−９線に沿った断面図。図８および図９に続く、ＦＢＣメモリの製造方法を示す断面図。図１０に続く、ＦＢＣメモリの製造方法を示す断面図。図１１に続く、ＦＢＣメモリの製造方法を示す断面図。図１２に続く、ＦＢＣメモリの製造方法を示す断面図。図１３に続く、ＦＢＣメモリの製造方法を示す断面図。図１４に示す構造の平面図。図１４に続く、ＦＢＣメモリの製造方法を示す断面図。図１６に続く、ＦＢＣメモリの製造方法を示す断面図。図１７に続く、ＦＢＣメモリの製造方法を示す断面図。図１８に続く、ＦＢＣメモリの製造方法を示す平面図。図１９に続く、ＦＢＣメモリの製造方法を示す平面図。図２０に続く、ＦＢＣメモリの製造方法を示す断面図。図２１に続く、ＦＢＣメモリの製造方法を示す断面図。本発明に係る第２の実施形態に従ったＦＢＣメモリの製造方法を示す断面図。図２３に続く、ＦＢＣメモリの製造方法を示す断面図。図２４に続く、ＦＢＣメモリの製造方法を示す断面図。本発明に係る第３の実施形態に従ったＦＢＣメモリの製造方法を示す断面図。図２６に続く、ＦＢＣメモリの製造方法を示す断面図。図２７に続く、ＦＢＣメモリの製造方法を示す断面図。図２８に続く、ＦＢＣメモリの製造方法を示す断面図。図２９に続く、ＦＢＣメモリの製造方法を示す平面図および断面図。図３０に続く、ＦＢＣメモリの製造方法を示す平面図および断面図。図３１に続く、ＦＢＣメモリの製造方法を示す平面図および断面図。図３２に続く、ＦＢＣメモリの製造方法を示す平面図および断面図。図３３に続く、ＦＢＣメモリの製造方法を示す平面図および断面図。図３４に続く、ＦＢＣメモリの製造方法を示す平面図および断面図。図３５に続く、ＦＢＣメモリの製造方法を示す平面図および断面図。図３６に続く、ＦＢＣメモリの製造方法を示す平面図および断面図。図３７に続く、ＦＢＣメモリの製造方法を示す平面図および断面図。図３８に示す構造の鳥瞰図。図３８に続く、ＦＢＣメモリの製造方法を示す平面図および断面図。図４０に続く、ＦＢＣメモリの製造方法を示す平面図および断面図。図４１に続く、ＦＢＣメモリの製造方法を示す平面図および断面図。図４２に示す構造の鳥瞰図。図４３に続く、ＦＢＣメモリの製造方法を示す平面図および断面図。第３の実施形態によるＦＢＣメモリの平面図。図４５のＡ−Ａ線に沿った断面図。

符号の説明

１０…バルクシリコン基板
２０…ＬＯＣＯＳ−ＢＯＸ
１６、１８…Ｆｉｎ型半導体
４０…貫通口
５０…第１のゲート絶縁膜
６０…第２のゲート絶縁膜
ＢＧ…フロントゲート電極
ＦＧ…バックゲート電極

Claims

基板と、
前記基板上に設けられた絶縁膜と、
前記絶縁膜の上方に設けられ、前記基板の表面に対して平行に延伸する半導体層と、
前記半導体層内を貫通する貫通口の内壁に設けられた第１のゲート絶縁膜と、
前記貫通口内を貫通し、前記第１のゲート絶縁膜によって前記半導体層から絶縁された第１のゲート電極と、
前記第１のゲート電極上にある前記半導体層の側面上および上面上に形成された第２のゲート絶縁膜と、
前記半導体層の側面上および上面上に前記第２のゲート絶縁膜を介して設けられ、前記第１のゲート電極から絶縁されかつ該第１のゲート電極上に重畳する第２のゲート電極とを備えた半導体記憶装置。
前記第２のゲート電極の直下の前記半導体層の領域は、電気的に浮遊状態であり、データを格納するために多数キャリアを蓄積あるいは放出するフローティングボディとして機能し、
前記フローティングボディに隣接する前記半導体層の領域に設けられたソース層およびドレイン層をさらに備えたことを特徴とする請求項１に記載半導体記憶装置。
前記絶縁膜は、前記半導体層の下においてバーズビーク状に形成されていることを特徴とする請求項１に記載の半導体記憶装置。
前記第１のゲート電極および前記第２のゲート電極のそれぞれの延伸方向は、前記半導体層の延伸方向に対して交差する方向であることを特徴とする請求項１に記載の半導体記憶装置。
シリコンに対して選択エッチング可能なエッチング材料層をバルクシリコン基板上のゲート電極形成領域に形成し、
前記バルクシリコン基板上および前記エッチング材料層上に、前記エッチング材料層の延伸方向に対して交差するように半導体層を形成し、
前記半導体層によって被覆されていない前記エッチング材料層および前記バルクシリコン基板をエッチングすることによって、前記エッチング材料層を貫通し、前記バルクシリコン基板に達するトレンチを形成し、
前記トレンチの側面に側壁膜を形成し、
前記トレンチの底部にある前記バルクシリコン基板を酸化することによって、前記半導体層および前記エッチング材料層の下方に埋込み酸化膜を形成し、
前記エッチング材料層を除去することによって、前記半導体層内を貫通する貫通口を形成し、
前記貫通口の内壁に第１のゲート絶縁膜を形成し、
前記貫通口内に第１のゲート電極を形成し、
前記第１のゲート電極上にある前記半導体層の側面上および上面上に第２のゲート絶縁膜を形成し、
前記第２のゲート絶縁膜上に第２のゲート電極を形成することを具備した半導体記憶装置の製造方法。