JP2014110430A - 分離型チャンネルを具備したｆｉｎｆｅｔ装置 - Google Patents

分離型チャンネルを具備したｆｉｎｆｅｔ装置 Download PDF

Info

Publication number
JP2014110430A
JP2014110430A JP2013247490A JP2013247490A JP2014110430A JP 2014110430 A JP2014110430 A JP 2014110430A JP 2013247490 A JP2013247490 A JP 2013247490A JP 2013247490 A JP2013247490 A JP 2013247490A JP 2014110430 A JP2014110430 A JP 2014110430A
Authority
JP
Japan
Prior art keywords
fin
silicon substrate
silicon
array
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2013247490A
Other languages
English (en)
Inventor
Loubet Nicolas
ルベ ニコラス
Khare Prasanna
カーレ プラサンナ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
ST MICROELECTRON Inc
STMicroelectronics lnc USA
Original Assignee
ST MICROELECTRON Inc
STMicroelectronics lnc USA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ST MICROELECTRON Inc, STMicroelectronics lnc USA filed Critical ST MICROELECTRON Inc
Publication of JP2014110430A publication Critical patent/JP2014110430A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0638—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layer, e.g. with channel stopper
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Abstract

【課題】歪みシリコンフィンＦＥＴ装置において、半導体チャンネルと基板との間の電荷のリークを防止する。
【解決手段】チャンネル（フィン）と基板との間に絶縁層を介在させることによって、フィンを基板から物理的且つ電気的の両面で分離させる。分離型フィンＦＥＴ装置を形成するために、隣接するフィン間に局所化した絶縁を与える窒化物カラムの間にシリコン基板からエピタキシャル的に二層フィンのアレイを成長する。次いで、上部フィン層を残存させながら下部フィン層を除去することが可能であり、シリコン表面上方に懸架された半導体フィンと窒化物カラムの交互嵌合したアレイを発生させる。次いで、上部フィン層下側に発生するギャップを酸化物で充填してフィンチャンネルのアレイを基板から分離させることが可能である。
【選択図】図３

Description

本発明は集積回路トランジスタの製造に関するものであって、更に詳細には、低リーク三次元ＦｉｎＦＥＴ（フィン電界効果トランジスタ）装置に関するものである。
デジタル回路において、トランジスタは、理想的には、ａ）それがオフである場合にはゼロの電流を通過させ、ｂ）それがオンである場合には大きな電流の流れを供給し、且つｃ）オン状態とオフ状態との間で瞬間的にスイッチするスイッチである。しかしながら、トランジスタは集積回路において構成される場合には理想的なものではなく、且つそれがオフの場合でも電流をリークさせる傾向がある。装置を介して、即ちそれから外へ、リークする電流は該装置へパワーを供給するバッテリを消耗する傾向がある。長年の間、集積回路トランジスタの性能は、スイッチング速度を増加させるためにクリティカルな寸法を縮小させることによって改善されていた。しかしながら、シリコンを基礎とするトランジスタの寸法が継続して縮小するに従い、オフ状態リークを含む種々の電気的特性の制御を維持することが益々一層困難なものとなり、一方、装置寸法を縮小させることから派生される性能上の利点はより少ないものとなっている。従って、一般的に、物質及び装置の幾何学的形状における変換を含んで代替的な手段によってトランジスタにおけるリーク電流を減少させることが有益的である。
集積回路は、典型的に、ＦＥＴを組み込んでおり、その中においては、ゲートへ印加される電圧に応答してソースとドレインとの間の半導体チャンネルを介して電流が流れる。伝統的なプレーナ（２Ｄ）トランジスタの構成を図１Ａに示してあり、且つ以下により詳細に説明する。電流の流れのより良い制御を与えるために、時折３Ｄトランジスタと呼称されるフィンＦＥＴトランジスタが開発されており、それは図１Ｂに示した如きものである。フィンＦＥＴは電子的スイッチング装置であり、その場合には、伝統的なＦＥＴのプレーナ即ち平坦な半導体チャンネルは基板表面に対して垂直に外側へ延在する半導体フィンによって置換されている。この様な装置においては、フィン内の電流の流れを制御するゲートは一つの表面の代わりに三つの表面からの電流の流れに影響を与えるためにフィンの三つの側部を取り囲んでいる。フィンＦＥＴデザインで達成される改善された制御は、スイッチング性能を一層高速とさせ且つ電流リークを減少させる。
インテルはこのタイプのトランジスタを２０１１年５月４日付けのアナウンスメント即ち発表において記載しており、それを３Ｄトランジスタ（３Ｄ ｔｒａｎｓｉｓｔｏｒ）、３Ｄトライゲートトランジスタ（３−Ｄ Ｔｒｉ−Ｇａｔｅ ｔｒａｎｓｉｓｔｏｒ）、又はフィンＦＥＴ（ＦｉｎＦＥＴ）等を含む種々の名称で呼称している。（例えば、http://news.cnet.com/8301-13924_3-20059431-64.htmlにおいてインターネット上に位置されている「どのようにしてインテルの３Ｄ技術がトランジスタを再定義するか（How Intel's 3D tech redefines the transistor）」というタイトルの文献を参照、更に、２００９年４月９日に公開された米国公開番号２００９／００９０９７６（Ｋａｖａｌｉｅｒｏｓ ｅｔ ａｌ．），米国特許第８，１２０，０７３（Ｒａｋｓｈｉｔ ｅｔ ａｌ．）、米国特許第７，９７３，３８９（Ｒｉｏｓ ｅｔ ａｌ．）、米国特許第７，４５６，４７６（Ｈａｒｅｌａｎｄ ｅｔ ａｌ．）、及び米国特許第７，４２７，７９４（Ｃｈａｕ ｅｔ ａｌ．）を参照）
半導体フィンのアレイを図２に示してある。典型的に、複数のフィンからなるアレイの上に共通のゲートをコンフォーマルにデポジット即ち付着させることによって複数個のトランジスタからなるアレイを形成することが可能である。更に、該複数のフィンからなるアレイの上に複数の共通ゲートをコンフォーマルにデポジットさせることによって複数のマルチゲートトランジスタからなるアレイを形成することが可能である。ソース領域とドレイン領域との間に３個のゲートを具備するこの様なフィンＦＥＴアレイはトライゲートトランジスタとして知られている。
フィンＦＥＴの開発の前に、半導体チャンネル内の電荷キャリアの移動度の制御を増加させるために歪みシリコントランジスタが開発された。トランジスタ物質内に圧縮歪みを導入することは電荷の移動度を増加させる傾向となり、その結果ゲートへ印加される電圧における変化に対するスイッチング応答が一層高速となる。歪みは、例えば、ソース領域及びドレイン領域における、又はチャンネル自身における、バルクシリコンをエピタキシャル的に成長させたシリコン化合物で置換させることによって導入させることが可能である。エピタキシーという用語は、下側のバルク結晶の結晶構造を同じに維持しながら、バルク結晶の表面から結晶の新たなエピタキシャル層が成長されるという結晶成長の制御したプロセスのことを意味している。
三次元構造及び歪みシリコン物質によって与えられる改良にも拘らず、装置寸法が１−５０ナノメートルの範囲内に縮小するに従いトランジスタは継続して或るタイプの性能劣化を蒙っている。それは、特に、半導体チャンネルと基板との間の電荷のリークを包含している。
米国公開番号２００９／００９０９７６（Ｋａｖａｌｉｅｒｏｓ ｅｔ ａｌ．） 米国特許第８，１２０，０７３（Ｒａｋｓｈｉｔ ｅｔ ａｌ．） 米国特許第７，９７３，３８９（Ｒｉｏｓ ｅｔ ａｌ．） 米国特許第７，４５６，４７６（Ｈａｒｅｌａｎｄ ｅｔ ａｌ．） 米国特許第７，４２７，７９４（Ｃｈａｕ ｅｔ ａｌ．）
「どのようにしてインテルの３Ｄ技術がトランジスタを再定義するか（How Intel's 3D tech redefines the transistor）」というタイトルのインターネット上の文献、http://news.cnet.com/8301-13924_3-20059431-64.html
本発明は以上の点に鑑みなされたものであって、上述した如き従来技術の欠点を解消し、改良したトランジスタ及びその製造方法を提供することを目的とする。
本発明の１実施例によれば、フィンＦＥＴ装置内のチャンネル対基板リークは、フィンであるチャンネルをチャンネルから、該チャンネルと該基板との間に絶縁層を挿入することによって、分離させることにより防止されている。該絶縁層はフィンを基板から物理的且つ電気的に分離させ、従ってフィンと基板との間の電流リークを防止する。理論的には、リークが存在しない場合には、装置は全てオンであるか又は全てオフのいずれかである。
フィン物質をデポジット即ち付着させ且つエッチングすることによってフィンが形成される従来のフィンＦＥＴ製造プロセスと異なり、本書において記載するプロセスは、アレイ状に予め配設した絶縁性カラムの間の空間において、シリコン表面からエピタキシャル的に複数のフィンからなるアレイを成長させる。該絶縁性カラムは隣接するフィンの間に局所化された絶縁を与える。
フィンが２つの異なる物質を含有している場合には、上部物質を残存させながら下部物質を容易に除去することが可能であり、従って、複数の絶縁性カラムからなる交互嵌合型アレイを発生させ且つ半導体フィンをシリコン表面上方に懸架状態とさせる。次いで、所望により、その結果発生する残存する上部フィン物質下側のギャップを酸化物で充填してフィンをより良好に支持し且複数のフィンチャンネルからなるアレイを基板から分離させることに貢献することが可能である。
（Ａ）は従来のプレーナＦＥＴの概略斜視図、（Ｂ）は従来のフィンＦＥＴの概略斜視図。 実際の走査型電子顕微鏡（ＳＥＭ）画像から派生された複数のエピタキシャル的に成長された半導体フィンからなるアレイの斜視図。 本書に記載される如き分離型フィンＦＥＴを製造する基本的なステップを示したハイレベルのプロセスフローチャート。 本書に記載される如き分離型フィンＦＥＴを製造するプロセスにおける付加的な詳細を示した中間レベルのプロセスチャート。 （Ａ）はＮＭＯＳ及びＰＭＯＳ装置を画定し且つ分離トレンチを形成するために使用することが可能な処理ステップのシーケンスを示したプロセスフローチャート、（Ｂ）はシリコン基板内に分離トレンチがエッチングされている図５（Ａ）に示したプロセスフローによって形成される装置形状の概略側面図。 （Ａ）は複数の窒化物カラムからなるアレイを形成するために使用することが可能な処理ステップの更なるシーケンスを示したプロセスフローチャート、（Ｂ）は図５（Ｂ）に示したトレンチが充填され且つトレンチ間のアクティブ領域に複数の窒化物カラムからなるアレイが形成されている図６（Ａ）に示したプロセスフローによって形成される装置形状の概略側面図。 （Ａ）は図６（Ｂ）に示した窒化物カラムと部分的に交互嵌合されているエピタキシャル的に成長された複数の二層フィンからなるアレイを形成するために使用することが可能なプロセスステップの更なるシーケンスを示したプロセスフローチャート、（Ｂ）はエピタキシャル半導体フィンと窒化物カラムとの部分的交互嵌合型構成体が確立されている図７（Ａ）に示したプロセスフローによって形成される装置形状の概略側面図。 （Ａ）は図７（Ｂ）に示した半導体フィンの３つの側部と隣接するゲートを形成するために使用することが可能なプロセスステップの更なるシーケンスを示したプロセスフローチャート、（Ｂ）は図７（Ｂ）に示した交互嵌合型構成体の上にコンフォーマルゲートと窒化物ハードマスクとがデポジットされている図８（Ａ）に示したプロセスフローによって形成される装置形状の概略側面図。 （Ａ）はチャンネルが基板から分離されているプロセス期間中のゲート領域におけるフィンＦＥＴ装置形状のＡ−Ａ’線に沿って取った概略側面図、（Ｂ）は犠牲交互嵌合型構成体の除去及びエピタキシャル隆起型ソース／ドレインの形成期間中のソース／ドレイン領域におけるフィンＦＥＴ装置形状のＢ−Ｂ’線に沿って取った概略側面図、（Ｃ）はソース／ドレイン構成体が形成される場合のソース／ドレイン領域形状（Ｂ−Ｂ’）における変化及びゲート領域（Ａ−Ａ’）の両方を示した本書に記載される如き２トランジスタ構成体の概略斜視図。 （Ａ）はチャンネルが基板から分離されているプロセス期間中のゲート領域におけるフィンＦＥＴ装置形状のＡ−Ａ’線に沿って取った概略側面図、（Ｂ）は犠牲交互嵌合型構成体の除去及びエピタキシャル隆起型ソース／ドレインの形成期間中のソース／ドレイン領域におけるフィンＦＥＴ装置形状のＢ−Ｂ’線に沿って取った概略側面図、（Ｃ）はソース／ドレイン構成体が形成される場合のソース／ドレイン領域形状（Ｂ−Ｂ’）における変化及びゲート領域（Ａ−Ａ’）の両方を示した本書に記載される如き２トランジスタ構成体の概略斜視図、（Ｄ）は図１０（Ａ）−（Ｃ）における構成体を形成するために使用することが可能なプロセスステップの更なるシーケンスを示したプロセスフローチャート。 （Ａ）はチャンネルが基板から分離されているプロセス期間中のゲート領域におけるフィンＦＥＴ装置形状のＡ−Ａ’線に沿って取った概略側面図、（Ｂ）は犠牲交互嵌合型構成体の除去及びエピタキシャル隆起型ソース／ドレインの形成期間中のソース／ドレイン領域におけるフィンＦＥＴ装置形状のＢ−Ｂ’線に沿って取った概略側面図、（Ｃ）はソース／ドレイン構成体が形成される場合のソース／ドレイン領域形状（Ｂ−Ｂ’）における変化及びゲート領域（Ａ−Ａ’）の両方を示した本書に記載される如き２トランジスタ構成体の概略斜視図、（Ｄ）は図１１（Ａ）−（Ｃ）における構成体を形成するために使用することが可能なプロセスステップの更なるシーケンスを示したプロセスフローチャート。
以下の説明において、開示する内容の種々の側面の完全なる理解を与えるために或る特定の詳細について記載する。しかしながら、開示される内容はこれらの特定の詳細無しで実施することが可能である。幾つかの例において、本書において開示される内容の実施例を含む半導体処理の周知の構成及び方法は、本開示の他の側面の説明をぼかすことを回避するために、詳細には説明していない。
文脈からそうでないことを必要とするものでない限り、本明細書及び特許請求の範囲の全体にわたり、「有する（ｃｏｍｐｒｉｓｅ）」という用語及びその変形例は「含むものであるが、列挙するものに制限されるものではない」という開放的で、包含的な意味において解釈されるべきもんである。
本明細書全体にわたっての「１実施例」又は「或る実施例」という表現は、その実施例に関連して説明される特定の特徴、構成、又は特性が少なくとも一つの実施例の中に含まれていることを意味している。従って、本明細書全体にわたり種々の箇所においての「１実施例において」又は「或る実施例において」という語句は、必ずしも全てが同じ側面を参照しているものではない。更に、該特定の特徴、構成、又は特性は、本開示の一つ又はそれ以上の側面において任意の特定の態様で結合させることが可能である。
本明細書にわたり絶縁物質に対する参照は、提示されているトランジスタ装置の特定の実施例を例示するために使用されるもの以外の種々の物質を包含することが可能である。「エピタキシャルシリコン化合物」という用語は、エピタキシャル的に成長される構成体を、例えば、Ｓｉ、ＳｉＧｅ、又はＳｉＣへ限定して狭く解釈すべきではなく、シリコン基板からエピタキシャル的に成長させることが可能な任意の化合物をカバーすべく広義に解釈すべきである。
本書においては、製造されるフィンＦＥＴ構成体の例に関して特定の実施例を説明する。フィンＦＥＴ構成体は、或る刊行物においては３−Ｄトランジスタとして呼称されており、又は、代替的には、トライゲート又はマルチゲート構成体として呼称されている。本書において使用されているようなフィンＦＥＴ又はフィントランジスタという用語の使用は、このタイプの全ての構成体を包含するものであり且つ３Ｄトランジスタ又はトライゲートトランジスタがそのサブセットである広い意味におけるものであることが意図されている。本開示及び或る物質、寸法、及び詳細に対する参照及び処理ステップの順番は例示的なものであり且つ図示されたものに制限されるべきものではない。
図面中において、同じ参照番号は同様の特徴又は要素を同定している。図面中の特徴部の寸法及び相対的位置は必ずしも寸法通りではない。
図１Ａはシリコン基板１０２上に構築した従来のプレーナトランジスタ１００を示している。従来のプレーナトランジスタのパーツは、活性領域１０４、ソース１０６、ドレイン１０８、プレーナ導通チャンネル１１０、及びゲート１１２を包含している。不図示のゲート誘電体が、当該技術において周知の如く、チャンネルをゲートから電気的に分離している。活性領域１０４は基板の上部層を占有しており、それは正味負又は正味正の電荷を具備するウエルを形成するために不純物でドープさせることが可能である。従来のプレーナトランジスタ１００がオンである場合には、プレーナ導通チャンネル１１０を介して、ソース１０６からドレイン１０８へ電流が流れる。プレーナ導通チャンネルにおける電流の流れは、ゲート電圧の印加によってゲート１１２によって制御される。ゲート電圧に関連する電界は、ゲート電圧が或るスレッシュホールドを越える場合には、従来のプレーナトランジスタ１００をターンオンさせる効果を有している。印加されたゲート電圧がスレッシュホールド電圧より下に降下すると、従来のプレーナトランジスタ１００はシャットオフし且つソース１０６からドレイン１０８への電流の流れは終了する。ゲート１１２はプレーナ導通チャンネル１１０を一つの側部から（即ち、プレーナ導通チャンネル１１０の上部から）影響を与えることが可能なものに過ぎないので、シリコン基板１０２内への電荷リークはチャンネル／基板接合において発生する傾向がある。
図１Ｂはシリコン基板１０２上に構築した従来のフィンＦＥＴ装置１５０を示している。図１Ａに示した装置に類似して、従来のフィンＦＥＴ装置１５０のパーツは、活性領域１０４、ソース１５２、ドレイン１５４、導通フィンチャンネル１５６、及び取り巻きゲート１５８を包含している。従来のフィンＦＥＴ装置１５０の活性領域１０４は、正味負又は正味正の電荷を具備するウエルを形成するために不純物でドープさせることが可能である。従来のフィンＦＥＴ装置１５０がオンである場合には、取り巻きゲート１５８の制御下において高い導通フィンチャンネル１５６を介して、電流がソース１５２からドレイン１５４へ流れる。或るスレッシュホールド電圧値を越える或る値を有する電圧の印加が従来のフィンＦＥＴ装置１５０をターンオンさせる。印加電圧がそのスレッシュホールド電圧値より下に降下すると、従来のフィンＦＥＴ装置１５０はシャットオフし且つ電流はソース１５２からドレイン１５４へ流れることを止める。取り巻きゲート１５８は導通フィンチャンネルを３つの側部から影響を与えるので、導通フィンチャンネル１５６の導通特性の改良した制御が達成される。この様な改良した制御は，導通フィンチャンネル１５６からシリコン基板１０２への電荷のリークを減少させるが、取り除くものではない。フィンチャンネル１６０の電流担持容量はプレーナ導通チャンネル１１０のものよりも一層大きいので、従来のフィンＦＥＴ装置１５０のスイッチング特性も従来のプレーナトランジスタ１００のものよりも改善される。
図２はエピタキシャル的に成長させた半導体フィン２００のアレイを示している。このタイプのトランジスタのフィン１５６は２２ｎｍ技術及びそれより小さな技術で構成することが可能である。例えば、フィン１５６の幅は１８−２２ｎｍの範囲内で、高さ２０４が２５−１００ｎｍの範囲内とすることが可能であり、５０−７５ｎｍの範囲が好適である。フィン１５６間の空間２０８はフィンの幅と同じとすることが可能であり、例えば１８−２２ｎｍである。
フィンのピッチ２０６（即ち一つのフィン１５６の中心から次のフィン１５６の中心への距離であり、それは、又、一つの空間２０８の中心から次の空間２０８の中心への距離でもある）は、通常、２２ｎｍフィンに対しては４０−４８ｎｍの範囲内であり且つ、通常は、フィン１５６の幅の２倍である。従って、１８ｎｍのフィン幅の場合には、３６ｎｍのピッチ２０６が好適であるが、３０−５０ｎｍの範囲内のピッチを使用することも可能である。これらの一般的な寸法及びより小さな寸法のフィン１５６のサイクルは、図３−１１Ｃに関して以下に説明するように、本発明の種々の実施例に対して使用される。半導体プロセスが進化するに従い、その寸法が使用可能な技術にマッチして変化する場合もある。例えば、所望のデザイン特性及び使用可能な幾何学的形状に依存して、フィンは幅が８−２０ｎｍの範囲内である場合があり且つ１０−２００ｎｍの範囲内の高さを有する場合がある。
図３は、チャンネル対基板のリークを防止する構成とされている分離型チャンネルフィンＦＥＴ装置に対する製造プロセス３００における基本動作を示したハイレベルのフローチャートである。３０２において、二層フィンと絶縁カラムとの交互嵌合型構成体をシリコン基板上に形成する。３０４において、コンフォーマルゲートをデポジットさせる。３０６において、全部の交互嵌合型構成体をソース／ドレイン領域から除去し、一方、該構成体はゲート領域内に残存する。３０８において、ゲート領域において、二層フィンの下部部分を絶縁体で置換させ、従って交互嵌合型構成体を基板から電気的に分離させる。３１０において、エピタキシャル隆起型ソース／ドレインを形成する。
図４は分離型チャンネルフィンＦＥＴ装置用の一層詳細な製造プロセス４００を示すより詳細なフローチャートである。４０２において、シリコン基板内に一対の絶縁性トレンチを形成することによって活性領域を区画化させる。該絶縁性トレンチは、フィンＦＥＴ装置が形成される活性領域と隣の領域との間に電気的障壁を形成する。４０４において、該トレンチを絶縁性物質、例えばシリコン酸化物、で充填し、且つ該トレンチを形成するために使用した窒化物ハードマスクをパターン処理して絶縁性カラムのアレイを形成する。４０６において、絶縁性カラムのアレイによって画定される空間を種々のシリコン化合物のエピタキシャル成長によって充填させて、二層フィンチャンネルのアレイを形成する。各二層フィンチャンネルは、下部層と上部層とを包含している。４０８において、コンフォーマルゲートをデポジットさせる。４１０において、交互嵌合型構成体をソース／ドレイン領域から除去するが、ゲート領域からは除去しない。その除去プロセス４１０の一部の期間中に、ゲート領域におけるフィンチャンネルの下部層も除去されて、基板とフィンチャンネルの上部層との間にボイドを形成する。この下部層は一時的な場所保持体として使用されるので、それは犠牲層として呼称される。４１２において、該ボイドを絶縁性物質、例えばシリコン酸化物、で充填させる。４１４において、エピタキシャル隆起型ソース／ドレインを形成する。
以下、図５Ａ−１１Ｄを参照すると、各組の図面は、プロセスステップの一層詳細なシーケンス及びそのシーケンスのステップの完了後に得られる対応する側面を提示することにより、図４からの処理ステップの内の一つを一層詳細に示している。
図５Ａ及び５Ｂは、ステップ４０２を一層詳細に例示しており、その場合に、シリコン基板内に一対の絶縁性トレンチを形成することにより活性区域を区画化させている。図５Ａは、図５Ｂに示したトレンチ構成体５１０を形成するために実施することが可能なステップ５０２，５０４，５０６，５０８を包含する処理ステップのシーケンスを示している。トレンチ構成体５１０は、Ｎドープ基板５２０、Ｐドープ基板５２２、トレンチ５２４（３個図示）、パッド酸化物層５３０、窒化シリコン層５３２、を包含している。
５０２において、ＮＭＯＳ及びＰＭＯＳ装置の形成を容易化させるためにシリコン基板内にドープしたウエルを形成する。ＰＭＯＳ装置は、典型的に、過剰な電子を具備する物質（例えば、燐又は砒素などのＶ族元素）でドープされているＮウエル内に形成される。ＮＭＯＳ装置は、典型的に、価電子が不足している物質（例えば、典型的にはボロンであるＩＩＩ族元素）でドープされているＰウエル内に形成される。
５０４において、例えば、シリコンの熱酸化のための高温においてシリコンを酸素リッチ環境に露呈させる標準技術によってパッド酸化物層５３０を成長させる。パッド酸化物層５３０はシリコン表面をパッシベートするために使用される薄い絶縁層である。パッド酸化物層５３０の成長の前にシリコン表面上のネイティブな酸化物層を除去することが可能である。
５０６において、例えば、化学蒸着（ＣＶＤ）、プラズマ蒸着（ＰＶＤ）等の標準技術によって窒化シリコン層５３２をデポジットさせる。次いで、従来の光学的リソグラフィ及びエッチプロセスを使用して窒化シリコン層５３２をパターン処理することが可能である。従来の光学的リソグラフィが半導体処理の技術において当業者に周知であるので、それは図面中には明示的には示されていないが、簡単に説明する。従来の光学的リソグラフィでは、ホトレジストに関しての回転、パターン処理したマスクを介してホトレジストの一部を紫外光への露呈、及びホトレジストの未露光部分の現像除去、を必要とし、それによりマスクパターンをホトレジストへ転移させる。次いで、マスクパターンを１個又はそれ以上の下側の層内へエッチさせるためにそのホトレジストマスクを使用することが可能である。典型的に、爾後のエッチが比較的浅い場合には、ホトレジストマスクを使用することが可能である。何故ならば、エッチプロセス期間中にホトレジストは消費されてしまう蓋然性があるからである。
５０８において、窒化シリコン層５３２をパターン処理し且つ、例えば、反応性イオンエッチ（ＲＩＥ）プロセスとも呼称される指向型（非等方性）プラズマエッチを使用して、エッチさせる。ＲＩＥエッチに続いて、残留ホトレジストを除去するために、標準のウエット化学クリーニングプロセスを使用することが可能である。次いで、窒化シリコン層を基板内にトレンチ５２４をエッチングするためのハードマスクとして使用することが可能である。当業者に周知の如く、この様な窒化物ハードマスク技術は一層長いエッチ時間を必要とする深い構成体をエッチングする場合に望ましいものであるが、その理由としては、窒化物ハードマスクはホトレジストよりも一層信頼性をもってエッチプロセスに耐えることが可能だからである。トレンチ５２４は、他の装置を包含している場合がある隣の領域から効果的な電気的分離を与えるために、活性領域のかなり下側へシリコン基板内に延在している。トレンチ５２４をエッチした後に、窒化シリコン層５３２は所定位置に残される。
図６Ａ及び６Ｂはステップ４０４をより詳細に例示しており、その場合に、トレンチ５２４は絶縁性物質で充填され且つシリコン基板の表面上に絶縁性カラムのアレイが形成されている。図６Ａは、図６Ｂに示したカラム構成体６１０を形成するために実施することが可能なステップ６０２，６０４，６０６，６０８を含む処理ステップのシーケンスを示している。カラム構成体６１０は、充填したトレンチ６２４及び絶縁性カラム６３２を包含している。
６０２において、トレンチ５２４は、例えば、標準のデポジション方法（例えば、ＣＶＤ）を使用して、二酸化シリコン等の絶縁性物質で充填することが可能である。充填したトレンチ６２４は、窒化シリコン層５３２のほぼ上部へシリコン表面の上方へ延在している。
６０４において、トレンチを充填した後に、窒化シリコン層５３２を研磨停止層として使用して、充填したトレンチ６２４内の酸化物を平坦化させるために化学的機械的研磨（ＣＭＰ）を実施することが可能である。この技術は酸化物トレンチ充填となり、且つ窒化シリコン層５３２は実質的に均等の高さである。
６０６において、窒化シリコン層５３２を、図６Ｂに示した絶縁性カラム６３２のアレイを製造するために上述した如き従来の光学的リソグラフィ及びエッチプロセスを使用して、再度、パターン処理する。窒化シリコン絶縁性カラム６３２をエッチングする場合に、パッド酸化物５３０はエッチ停止層として作用することが可能である。
６０８において、窒化物カラム間のパッド酸化物５３０を除去し且つ下側のシリコンをエピタキシャル成長のための核形成表面として準備させるために、エピタキシャルプレクリーニングステップ（例えば、フッ化水素酸（ＨＦ）クリーン）を実施することが可能である。
図７Ａ及び７Ｂはステップ４０６を一層詳細に例示しており、その場合には、絶縁性カラム６３２のアレイによって画定される空間は種々のシリコン化合物のエピタキシャル成長によって充填することが可能である。この様なエピタキシャル成長は二層フィン７１０のアレイを形成し、その場合に、各フィン７１０は選択的に且つ電気的にソースをドレインへ結合させる。二層フィン７１０は充填したトレンチ６２４に対して実質的に平行に整合されている。図７Ａは、図７Ｂに示した交互嵌合型構成体７０８を形成するために実施することが可能なステップ７０２，７０４，７０６を含む処理ステップのシーケンスを示している。交互嵌合型構成体７０８は絶縁性カラム６３２及び上部層７１２と下部層７１４とを含む二層フィン７１０を包含している。
７０２において、二層フィン７１０の下部層７１４は半導体物質のエピタキシャル成長によって形成することが可能である。下部層７１４に使用されるエピタキシャルシリコン化合物は、例えば、シリコンゲルマニウム（ＳｉＧｅ）とすることが可能であり、その場合には、ゲルマニウム含有率は約２０％乃至約６０％の範囲内である。
７０４において、二層フィン７１０の上部層７１２は、望ましくは、例えば、シリコン、ＳｉＧｅ、又はシリコンカーバイド（ＳｉＣ）等のエピタキシャルシリコン化合物である。二層フィン７１０の上部層７１２に使用されるＳｉＧｅは下部層７１４に使用されるものとは異なる組成物とすることが可能である。例えば、上部層７１２は０乃至約２５％のゲルマニウムを含有することが可能である。下部フィン層７１４は、上部フィン層７１２に関して選択的にエッチング可能な物質から構成される。例えば、純粋なシリコンは２０％−３０％ゲルマニウムであるＳｉＧｅ層に関して選択的にエッチング可能である。同様に、５０％Ｇｅを有するＳｉＧｅの下部層７１４は０％−２５％ゲルマニウムの範囲内にあるＳｉＧｅの上部層７１２に関して選択的にエッチング可能である。同様に、ＳｉＣ又はＳｉＧｅＣ等の幾らかの炭素を含有する上部層７１２は、Ｓｉ又はＳｉＧｅ等の炭素を含有していない下部層７１４を選択的にエッチングすることを許容する。二層フィン７１０を構成する物質としてエピタキシャルＳｉＧｅ及びＳｉＣの選択は、従来の方法を使用して典型的に製造されるものよりもフィンチャンネル内において一層多くの歪みを発生させることが可能である。従って、二層フィン７１０の各々は局所化した分離を与える一対の絶縁性カラムの間に形成される。
７０６において、二層フィン７１０のエピタキシャル成長に続いて、窒化物エッチバックステップを実施することが可能であり、その場合に、例えば、酸化物及びエピタキシャル的に成長されたシリコン化合物の両方に対して選択的である燐酸（Ｈ３ＰＯ４）窒化物除去プロセスを使用して、絶縁性カラム６３２のアレイの少なくとも上部部分が除去される。該窒化物層を、上部層７１７の高さの少なくとも半分へ、且つ、幾つかの場合には、上部層７１２の高さに沿って１０％−３０％だけエッチバックすることが望ましい。該窒化物層を完全に除去しないことが望ましいが、その理由は、下部フィン７１４が除去される場合にそれがフィン７１０に対する構造的支持を与えるからである。
図８Ａ及び８Ｂはステップ４０８を一層詳細に例示しており、その場合に、交互嵌合型構成体７０８の上側にコンフォーマルゲートがデポジットされる。図８Ａは、図８Ｂに示したコンフォーマルゲート構成体８０８を形成するたけに実施することが可能なステップ８０２，８０４，８０６を含む処理ステップの詳細なシーケンスを示している。コンフォーマルゲート構成体８０８はゲート誘電体８１０、ゲート８１２、及び窒化シリコンハードマスク８１４を包含している。
８０２において、ゲート誘電体８１０は交互嵌合型構成体７０８上にコンフォーマルにデポジットさせることが可能である。ゲート誘電体８１０の組成物は、約４．０の誘電率を有する二酸化シリコンとすることが可能であり、より望ましくは、ゲート誘電体は約５．０−１０．０の範囲内又はそれ以上の誘電率を有する高誘電率（高Ｋ）物質とすることが可能である。この様な高誘電率物質は、例えば、ハフニウム酸化物及びハフニウムシリケートを包含している。ゲート誘電体８１０は、例えば、熱成長プロセス又はＣＶＤプロセスを使用してデポジットさせることが可能である。
８０４において、ゲート８１２をデポジットさせることが可能である。ゲート８１２を形成するバルクゲート物質の組成物は、例えば、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）、又はチタンアルミニウム（ＴｉＡｌ）等の仕事関数金属合金を包含することが可能である。ゲート８１２をデポジットするためにＣＶＤ，ＰＶＤ、電気鍍金プロセス、又は無電解鍍金プロセス等の従来の金属デポジションプロセスを使用することが可能である。代替的に、従来のポリシリコンゲート８１２を８０４においてデポジットさせることが可能である。ゲート誘電体８１０及びゲート８１２は、共に、二層フィン７１０を取り巻き、従って、それらは各半導体フィンの３つの側部に少なくとも部分的に隣接している。従って、ゲート８１２は印加電圧に応答して半導体フィン内の電流の流れを制御すべく動作可能である。
８０６において、従来のデポジション方法を使用して窒化シリコンハードマスク８１４をデポジットさせることが可能である。窒化シリコンハードマスク８１４はコンフォーマルゲート構成体８０８及びその下側の交互嵌合型構成体７０８をマスクするために使用することが可能であり、従って、これらの構成体はソース及びドレイン領域に対して意図された爾後の処理ステップによって影響を受けないままである。
図９Ａ，９Ｂ，９Ｃはコンフォーマルゲート構成体８０８を一層詳細に例示している。図９Ａは図８Ｂの複製であり、即ち、図９Ａは、図９Ｃに示されている斜視図９００に示した切断線Ａ−Ａ’に沿ってのゲート領域におけるフィンＦＥＴ装置の側面図である。図９Ｂは図９Ｃに示した斜視図９００内に示されている切断線Ｂ−Ｂ’に沿ってのソース／ドレイン領域におけるフィンＦＥＴ装置の側面図である。コンフォーマルゲートはソース／ドレイン領域上にはデポジットされないので、図９Ｂは、Ａ−Ａ’に沿ってのコンフォーマルゲート構成体８０８をデポジットする前の、図７Ｂにおいて表れる同じ交互嵌合型構成体７０８を示している。
図９Ｃ，１０Ｃ，１１Ｃにおいて、フィン７１０の層７１２及び７１４がぼかされることを回避するために、窒化物カラム５３２は全ての位置において示されているわけではない。そうではなく、１個の窒化物カラム５３２のみがずーと左の方に示されている。又、図９Ｃ，１０Ｃ，１１Ｃは間隔を拡大して示してあり、明瞭性のため及び特徴の幾らかがブロックされることを回避するために、２個のフィン７１２及び７１４のみを示している。
図１０Ａ，１０Ｂ，１０Ｃはステップ４１０を一層詳細に例示しており、その場合に、交互嵌合型構成体がソース／ドレイン領域から除去されており且つ各フィンとゲート領域における基板との間にボイドが形成されている。図１０Ｄは、コンフォーマルゲート構成体８０８内の下部フィン層７１４の代わりにボイド１０１０（図１０Ａ）及びソース／ドレイン領域にフィン無し構成体１００８（図１０Ｂ）を形成するために実施することが可能なステップ１００２，１００４，１００６，１００７を含む処理ステップのシーケンスを示している。フィン無し構成体１００８の斜視図１０１２が図１０Ｃに示されている。
１００２において、従来のスペーサをコンフォーマルゲート構成体８０８の両側にデポジットさせる。（該スペーサは側面図のいずれにおいても表れないが、その理由は、それが切断線Ａ−Ａ’及びＢ−Ｂ’の間に存在しているからである。）このタイプの側壁スペーサは当該技術において既知であり、従って理解されるものである。
１００４において、ゲート領域をマスキングし且つエッチングすることにより、絶縁性カラム６３２のアレイをソース／ドレイン領域のみから除去する。代替的に、ゲートをエッチマスクとして使用して酸化物及びシリコンに対する高い選択性でＳｉＮを除去するためにプラズマエッチ（ＲＩＥ）プロセスである非等方性エッチを使用することが可能である。
１００６において、二層フィンチャンネルの上部層７１２をソース／ドレイン領域において除去する。フィンチャンネルの上部層７１２の除去は、時限の非等方性プラズマエッチプロセス（ＲＩＥ）を使用することにより達成することが可能である。下部層７１４に対する選択性は臨界的なものではない、何故ならば、ソース／ドレイン領域における全交互嵌合型構成体は犠牲的なものだからである。
１００７において、二層フィンチャンネルの下部層７１４をソース／ドレイン領域（図１０Ｂ）及びゲート領域（図１０Ａ）における両方から除去してゲート領域にボイド１０１０を形成する。ボイド１０１０は上部層７１２と基板との間に絶縁層を与える。ボイド１０１０は非プラズマ化学蒸気エッチプロセスを使用して形成することが可能である。この様なプロセスは実質的に等方性である。ゲート領域において上部層７１２に対して所望の選択性を達成するために、使用される蒸気化学物質は塩酸（ＨＣＬ）を含むことが可能である。この様なプロセスにおいて、ゲート領域における上部層７１２に対する選択性は、化学蒸気エッチの温度及び圧力を含む要因、及びエピタキシャル上部及び下部層７１２及び７１４の相対的なゲルマニウム濃度、に基づいて変化する場合がある。ゲート領域における二層フィン７１０の下部層７１４は被覆されており、従って上方からアクセス可能なものではないが、周囲の構成を乱すこと無しに化学蒸気エッチャントによって下部層７１４は横方向にアンダーカットされる。何故ならば、ＨＣＬエッチは、酸化物、窒化物、及びエピタキシャルシリコン化合物の或る化合物に対して選択性があるように調製することが可能だからである。前述した如く、下部層７１４用の化合物は、層７１２を単結晶として成長させ且つ層７１２に関して選択的にエッチング可能であるように基板１０２からのエピタキシャル成長を可能とするために選択されている。
図１１Ａ，１１Ｂ，１１Ｃ，１１Ｄはステップ４１２及び４１４を一層詳細に例示しており、その場合に、ボイド１０１０はゲート領域において充填され且つエピタキシャル隆起型ソース及びドレインが形成される。図１１Ｄは、ゲート領域における完成したフィン構成体１１０８（図１１Ａ）及び完成したエピタキシャル隆起型ソース／ドレイン構成体１１０９（図１１Ｂ）を形成するために実施することが可能な、ステップ１１０２，１１０４，１１０６を含むプロセスステップのシーケンスを示している。完成した分離型チャンネルフィンＦＥＴ装置の斜視図１１１０を図１１Ｃに示してある。
図１０Ａ−１０Ｂ及び１１Ａ−１１Ｂを参照すると、１１０２において、ボイド１０１０を、絶縁性物質、例えば、酸化物１１１２で充填して、半導体フィンと基板との間の電荷リークを実質的に阻止することが可能である。酸化物１１１２はボイド１０１０よりも一層構造的に安定な基板絶縁層を与える。酸化物１１１２は、高温における酸化環境に露呈させることによりシリコン基板表面からの熱成長によって形成することが可能である。
１１０４において、残存するパッド酸化物５３０は、窒化シリコンハードマスク８１４に対して選択性のある等方性の上から下へ指向された酸化物エッチプロセスを使用してエッチング除去することが可能である。従って、ゲート領域に影響を与えること無しに（図１１Ａ）、パッド酸化物５３０を露出したソース／ドレイン領域（図１１Ｂ）において除去することが可能である。
１１０６において、シリコン表面１１１４をエピタキシャル成長のために準備させるために、シリコン表面１１１４から、ネイティブの酸化物を含む残留酸化物を除去するためにプレクリーンを実施することが可能である。
１１０７において、プレクリーンの直後に、シリコン表面１１１４から隆起型ソース／ドレイン１１１６をエピタキシャル的に成長させることが可能である。シリコン表面１１１４におけるプリスティーン（pristine）即ち欠陥が無い１００結晶構造の存在はエピタキシャル成長を容易化する傾向がある。エピタキシャル隆起型ソース／ドレイン１１１６の組成物に対しては多くの可能な選択が存在しており、例えば、エピタキシャルシリコン、インシチュでドープしたエピタキシャルＳｉＧｅ層、又はインプラントしたエピタキシャルＳｉＣ層等がある。隆起型ソース／ドレイン構成体１１０９の形成が分離型チャンネルフィンＦＥＴ装置を完成させる。
上述した種々の実施例は結合させて更なる実施例を与えることが可能である。本明細書中において参照し及び／又は出願データシート（Application Data Sheet）内にリストした米国特許、米国特許出願公開、米国特許出願、外国特許、外国特許出願、及び非特許文献の全ては引用によりそれらの全てを本書に取り込んでいる。実施例の或る側面は、該種々の特許、出願及び文献の概念を使用するために必要である場合には、修正した更なる実施例を与えることが可能である。
例示目的のために本発明の特定の実施例についてここに説明したが、本発明の精神及び範囲を逸脱すること無しに種々の修正を行うことが可能であることが理解される。従って、本開示は、特許請求の範囲による場合を除いて、制限されるべきものではない。
上述した詳細な説明に鑑みこれらの及びその他の変更を実施例に対して行うことが可能である。一般的に、以下の特許請求の範囲において使用される用語は、本明細書及び特許請求の範囲に開示されている特定の実施例に特許請求の範囲を制限すべく解釈されるべきでは無く、特許請求の範囲に認められる均等物の完全なる範囲に即して全ての可能な実施例を包含して解釈されるべきである。従って、特許請求の範囲は本開示によって制限されるものではない。
以上、本発明の具体的実施例について詳細に説明したが、本発明はこれらの実施例に制限されるべきものではなく、本発明の技術的範囲を逸脱すること無しに、種々の変形が可能であることは勿論である。
５１０：トレンチ構成体
５２０：Ｎドープ基板
５２２：Ｐドープ基板
５２４：トレンチ
５３０：パッド酸化物
５３２：窒化シリコン層
６１０：カラム構成体
６３２：絶縁性カラム
７０８：交互嵌合型構成体
７１０：二層フィン
７１２：上部層
７１４：下部層
８０８：コンフォーマルゲート構成体
８１０：ゲート誘電体
８１２：ゲート
８１４：窒化シリコンハードマスク
１００８：フィン無し構成体
１０１０：ボイド
１１０８：フィン構成体
１１０９：隆起型ソース／ドレイン構成体
１１１２：酸化物

Claims (20)

  1. シリコン基板、
    該シリコン基板の表面と接触しており且つ少なくとも部分的に該シリコン基板内に延在している一対の絶縁性トレンチ間に位置されている活性領域内に形成されているエピタキシャルソース及びドレイン、
    該ソース及びドレインの間に位置されている区域内の該シリコン基板と接触している基板絶縁層、
    該ソースと該ドレインとの間に位置されている半導体フィンであって、該基板絶縁層によって該シリコン基板から分離されたまま該ソースと該ドレインを選択的に電気的に結合させる半導体フィンのアレイ、
    該半導体フィンのアレイと少なくとも部分的に交互嵌合されている絶縁性カラムであって、局所化したフィン間分離を与える絶縁性カラムのアレイ、及び
    各半導体フィンの３個の側部の上側にあり且つそれらに少なくとも部分的に隣接しており、印加電圧に応答して該半導体フィン内の電流の流れを制御すべく動作可能なコンフォーマルゲート、
    を有しているトランジスタ。
  2. 該半導体フィンが該絶縁性カラムの間の一つ又はそれ以上のシリコン化合物のエピタキシャル成長によって形成されたものである請求項１記載のトランジスタ。
  3. 該シリコン基板の表面が該エピタキシャル層との界面において１００結晶構造を有している請求項１記載のトランジスタ。
  4. 該基板絶縁層が該半導体フィンと該シリコン基板との間の電荷転送を実質的に阻止する形態とされている請求項１記載のトランジスタ。
  5. 該エピタキシャルソース及びドレインが該シリコン基板の表面上方へ延在するドープしたソース及びドレイン構成体である請求項１記載のトランジスタ。
  6. シリコン基板上にトランジスタを製造する方法において、
    該シリコン基板の活性領域内に少なくとも部分的に交互嵌合した構成体であって、絶縁性カラムのアレイと半導体フィンのアレイとを包含している交互嵌合した構成体を形成し、
    コンフォーマルゲートへ印加される電圧が該半導体フィン内の電流の流れに影響を与えるように各半導体フィンの３個の側部に少なくとも部分的に隣接させて該コンフォーマルゲートを該半導体フィンの上側にデポジットさせ、
    各半導体フィンの下部部分を絶縁性物質で置換させて該半導体フィンの残りの上部部分を該シリコン基板から電気的に分離させ、
    該コンフォーマルゲートの外側において、該交互に嵌合した構成体を除去して該シリコン基板を露出させ、
    該シリコン基板からエピタキシャルソース及びドレインを成長させる、
    ことを包含している方法。
  7. 該活性領域が一対の実質的に平行なトレンチによって隣の領域から電気的に分離されている請求項６記載の方法。
  8. 更に、該交互に嵌合した構成体を形成した後に、該半導体フィンのアレイが該絶縁性カラムのアレイの上部表面の上方に延在するように該絶縁性カラムの上部部分を除去する、
    ことを包含している請求項６記載の方法。
  9. 該半導体フィンが該シリコン基板からのシリコン化合物のエピタキシャル成長によって形成される請求項６記載の方法。
  10. シリコン基板上にトランジスタを製造する方法において、
    シリコン基板内に少なくとも部分的に延在している一対のトレンチの間に活性領域を区画化し、
    該トレンチを酸化物で充填して該活性領域を隣の領域から電気的に分離させ、
    該活性領域内に絶縁性カラムのアレイを形成し、
    該絶縁性カラムの間の空間を第１半導体物質及び該第１半導体物質の上側の第２半導体物質で充填して、該絶縁性カラムと共に、少なくとも部分的に交互嵌合した構成体を形成するフィンのアレイを形成し、
    該フィンのアレイが該絶縁性カラムの上部表面の上方へ延在するように該絶縁性カラムの上部部分を除去し、
    コンフォーマルゲートへ印加される電圧が該フィン内の電流の流れに影響を与えるように各フィンの３個の側面に少なくとも部分的に隣接して該コンフォーマルゲートを該フィンのアレイの上側にデポジットさせ、
    該第１半導体物質を該フィンから除去して該第２半導体物質と該シリコン基板との間に該フィンと該シリコン基板との間に物理的な分離を与えるボイドを形成し、
    該フィンを該シリコン基板から電気的に分離させるために該ボイドを絶縁体で充填し、
    該コンフォーマルゲートの外側において、該交互に嵌合した構成体を除去して該シリコン基板を露出させ、
    該シリコン基板からエピタキシャル隆起型ソース及びドレインを成長させる、
    ことを包含している方法。
  11. 該第１半導体物質が約２０−６０％の範囲内のゲルマニウムの割合量を含有するエピタキシャルシリコンゲルマニウムである請求項１０記載の方法。
  12. 該第１半導体物質を除去することが化学蒸気エッチプロセスを使用する請求項１０記載の方法。
  13. 該第２半導体物質がエピタキシャルシリコン、エピタキシャルシリコンゲルマニウム、又はエピタキシャルシリコンカーバイドのうちの一つ又はそれ以上である請求項１０記載の方法。
  14. 該コンフォーマルゲートがゲート誘電体物質及びバルクゲート物質を包含している請求項１０記載の方法。
  15. 該ゲート誘電体物質が約５．０より一層大きな誘電率を有している請求項１４記載の方法。
  16. 該ゲート誘電体物質がハフニウム酸化物である請求項１５記載の方法。
  17. 該バルクゲート物質がポリシリコンである請求項１４記載の方法。
  18. 該バルクゲート物質が、窒化タンタル、窒化チタン、又はチタンアルミニウムからなるグループから選択される仕事関数金属である請求項１４記載の方法。
  19. 該絶縁性カラムが窒化シリコンから構成される請求項１０記載の方法。
  20. エピタキシャル成長を容易化させるために該シリコン基板が１００結晶構造を与える請求項１０記載の方法。
JP2013247490A 2012-11-30 2013-11-29 分離型チャンネルを具備したｆｉｎｆｅｔ装置 Pending JP2014110430A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/691,070 US8759874B1 (en) 2012-11-30 2012-11-30 FinFET device with isolated channel
US13/691,070 2012-11-30

Publications (1)

Publication Number Publication Date
JP2014110430A true JP2014110430A (ja) 2014-06-12

Family

ID=49667066

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013247490A Pending JP2014110430A (ja) 2012-11-30 2013-11-29 分離型チャンネルを具備したｆｉｎｆｅｔ装置

Country Status (4)

Country Link
US (1) US8759874B1 (ja)
EP (1) EP2738814A1 (ja)
JP (1) JP2014110430A (ja)
CN (3) CN203733804U (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019530227A (ja) * 2016-09-15 2019-10-17 クアルコム，インコーポレイテッド 誘電体材料層を使用してチャネル領域に応力を加えるフィン電界効果トランジスタ（ＦＥＴ）（ＦｉｎＦＥＴ）

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8595661B2 (en) * 2011-07-29 2013-11-26 Synopsys, Inc. N-channel and p-channel finFET cell architecture
US8561003B2 (en) 2011-07-29 2013-10-15 Synopsys, Inc. N-channel and P-channel finFET cell architecture with inter-block insulator
US8759874B1 (en) * 2012-11-30 2014-06-24 Stmicroelectronics, Inc. FinFET device with isolated channel
US9793378B2 (en) 2013-05-31 2017-10-17 Stmicroelectronics, Inc. Fin field effect transistor device with reduced overlap capacitance and enhanced mechanical stability
US8952420B1 (en) 2013-07-29 2015-02-10 Stmicroelectronics, Inc. Method to induce strain in 3-D microfabricated structures
US9166023B2 (en) * 2013-08-09 2015-10-20 Stmicroelectronics, Inc. Bulk finFET semiconductor-on-nothing integration
US9099559B2 (en) 2013-09-16 2015-08-04 Stmicroelectronics, Inc. Method to induce strain in finFET channels from an adjacent region
US9548362B2 (en) 2014-10-10 2017-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. High mobility devices with anti-punch through layers and methods of forming same
US10032912B2 (en) 2014-12-31 2018-07-24 Stmicroelectronics, Inc. Semiconductor integrated structure having an epitaxial SiGe layer extending from silicon-containing regions formed between segments of oxide regions
US9502505B2 (en) * 2014-12-31 2016-11-22 Stmicroelectronics, Inc. Method and structure of making enhanced UTBB FDSOI devices
US10950722B2 (en) 2014-12-31 2021-03-16 Stmicroelectronics, Inc. Vertical gate all-around transistor
JP6426489B2 (ja) * 2015-02-03 2018-11-21 東京エレクトロン株式会社 エッチング方法
CN106158628B (zh) * 2015-03-23 2020-10-16 联华电子股份有限公司 半导体结构及其制作工艺
US10084080B2 (en) 2015-03-31 2018-09-25 Stmicroelectronics, Inc. Vertical tunneling FinFET
US9385195B1 (en) 2015-03-31 2016-07-05 Stmicroelectronics, Inc. Vertical gate-all-around TFET
DE102015208133B3 (de) * 2015-04-30 2016-08-18 Infineon Technologies Ag BiMOS-Vorrichtung mit einem vollständig selbstausgerichteten Emittersilicium und Verfahren zu deren Herstellung
KR102460718B1 (ko) * 2015-05-28 2022-10-31 삼성전자주식회사 집적회로 소자
US10833175B2 (en) * 2015-06-04 2020-11-10 International Business Machines Corporation Formation of dislocation-free SiGe finFET using porous silicon
US9935178B2 (en) 2015-06-11 2018-04-03 International Business Machines Corporation Self-aligned channel-only semiconductor-on-insulator field effect transistor
US9799776B2 (en) 2015-06-15 2017-10-24 Stmicroelectronics, Inc. Semi-floating gate FET
KR102358303B1 (ko) * 2015-06-26 2022-02-07 인텔 코포레이션 국한된 서브-핀 격리를 가지는 높은 전자 이동도 트랜지스터들
US9548361B1 (en) 2015-06-30 2017-01-17 Stmicroelectronics, Inc. Method of using a sacrificial gate structure to make a metal gate FinFET transistor
US9679899B2 (en) 2015-08-24 2017-06-13 Stmicroelectronics, Inc. Co-integration of tensile silicon and compressive silicon germanium
KR102323943B1 (ko) 2015-10-21 2021-11-08 삼성전자주식회사 반도체 장치 제조 방법
US10177143B2 (en) 2015-10-28 2019-01-08 Taiwan Semiconductor Manufacturing Company Limited FinFET device and method for fabricating the same
US9871099B2 (en) 2015-11-09 2018-01-16 International Business Machines Corporation Nanosheet isolation for bulk CMOS non-planar devices
KR102399353B1 (ko) 2016-01-05 2022-05-19 삼성전자주식회사 식각 방법 및 이를 이용한 반도체 소자의 제조 방법
CN107275211B (zh) * 2016-04-06 2020-04-07 中芯国际集成电路制造(上海)有限公司 鳍式场效应管的形成方法
US10181526B2 (en) 2016-06-02 2019-01-15 Samsung Electronics Co., Ltd. Field effect transistor including multiple aspect ratio trapping structures
US9911804B1 (en) * 2016-08-22 2018-03-06 International Business Machines Corporation Vertical fin field effect transistor with air gap spacers
CN107785266B (zh) * 2016-08-26 2020-08-07 中芯国际集成电路制造(上海)有限公司 半导体结构的制造方法
US10181425B1 (en) * 2017-07-17 2019-01-15 Taiwan Semiconductor Manufacturing Company, Ltd. Gate-end structure engineering for semiconductor applications

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006049627A (ja) * 2004-08-05 2006-02-16 Toshiba Corp 半導体装置及びその製造方法
US7101763B1 (en) * 2005-05-17 2006-09-05 International Business Machines Corporation Low capacitance junction-isolation for bulk FinFET technology
JP2008517464A (ja) * 2004-10-18 2008-05-22 インターナショナル・ビジネス・マシーンズ・コーポレーション Ｆｉｎｆｅｔと一体化した平坦基板デバイス及びその製造方法
JP2008288567A (ja) * 2007-04-16 2008-11-27 Toshiba Corp 半導体記憶装置およびその製造方法
JP2009260029A (ja) * 2008-04-16 2009-11-05 Sony Corp 半導体装置、および、その製造方法
US20110316080A1 (en) * 2009-12-30 2011-12-29 Institute of Microelectronics, Chinese Academy of Sciences Fin transistor structure and method of fabricating the same

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6413802B1 (en) 2000-10-23 2002-07-02 The Regents Of The University Of California Finfet transistor structures having a double gate channel extending vertically from a substrate and methods of manufacture
US7358121B2 (en) 2002-08-23 2008-04-15 Intel Corporation Tri-gate devices and methods of fabrication
KR100553683B1 (ko) 2003-05-02 2006-02-24 삼성전자주식회사 반도체 소자 및 그 제조 방법
US7456476B2 (en) 2003-06-27 2008-11-25 Intel Corporation Nonplanar semiconductor device with partially or fully wrapped around gate electrode and methods of fabrication
US7479421B2 (en) 2005-09-28 2009-01-20 Intel Corporation Process for integrating planar and non-planar CMOS transistors on a bulk substrate and article made thereby
US7495290B2 (en) * 2005-12-14 2009-02-24 Infineon Technologies Ag Semiconductor devices and methods of manufacture thereof
US7777275B2 (en) * 2006-05-18 2010-08-17 Macronix International Co., Ltd. Silicon-on-insulator structures
JP4406439B2 (ja) 2007-03-29 2010-01-27 株式会社東芝 半導体装置の製造方法
US20090020792A1 (en) 2007-07-18 2009-01-22 Rafael Rios Isolated tri-gate transistor fabricated on bulk substrate
US7833889B2 (en) 2008-03-14 2010-11-16 Intel Corporation Apparatus and methods for improving multi-gate device performance
US7700449B2 (en) * 2008-06-20 2010-04-20 Taiwan Semiconductor Manufacturing Company, Ltd. Forming ESD diodes and BJTs using FinFET compatible processes
US7994020B2 (en) * 2008-07-21 2011-08-09 Advanced Micro Devices, Inc. Method of forming finned semiconductor devices with trench isolation
US8120073B2 (en) 2008-12-31 2012-02-21 Intel Corporation Trigate transistor having extended metal gate electrode
US8395195B2 (en) 2010-02-09 2013-03-12 Taiwan Semiconductor Manufacturing Company, Ltd. Bottom-notched SiGe FinFET formation using condensation
DE102010029527B4 (de) 2010-05-31 2012-04-05 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Verfahren zur Herstellung eines selbstjustierenden Transistors mit Mehrfachgate auf einem Vollsubstrat
US8753942B2 (en) 2010-12-01 2014-06-17 Intel Corporation Silicon and silicon germanium nanowire structures
US9105660B2 (en) * 2011-08-17 2015-08-11 United Microelectronics Corp. Fin-FET and method of forming the same
US8759874B1 (en) * 2012-11-30 2014-06-24 Stmicroelectronics, Inc. FinFET device with isolated channel

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006049627A (ja) * 2004-08-05 2006-02-16 Toshiba Corp 半導体装置及びその製造方法
JP2008517464A (ja) * 2004-10-18 2008-05-22 インターナショナル・ビジネス・マシーンズ・コーポレーション Ｆｉｎｆｅｔと一体化した平坦基板デバイス及びその製造方法
US7101763B1 (en) * 2005-05-17 2006-09-05 International Business Machines Corporation Low capacitance junction-isolation for bulk FinFET technology
JP2008288567A (ja) * 2007-04-16 2008-11-27 Toshiba Corp 半導体記憶装置およびその製造方法
JP2009260029A (ja) * 2008-04-16 2009-11-05 Sony Corp 半導体装置、および、その製造方法
US20110316080A1 (en) * 2009-12-30 2011-12-29 Institute of Microelectronics, Chinese Academy of Sciences Fin transistor structure and method of fabricating the same

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
"Silicon-on-nothing(SON)-an Innovative Process for Advanced CMOS", IEEE TRANSACTIONS ON ELECTRON DEVICES, JPN6017017217, 2000 *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019530227A (ja) * 2016-09-15 2019-10-17 クアルコム，インコーポレイテッド 誘電体材料層を使用してチャネル領域に応力を加えるフィン電界効果トランジスタ（ＦＥＴ）（ＦｉｎＦＥＴ）

Also Published As

Publication number Publication date
US8759874B1 (en) 2014-06-24
CN107275217A (zh) 2017-10-20
CN203733804U (zh) 2014-07-23
EP2738814A1 (en) 2014-06-04
CN103855215B (zh) 2017-05-10
US20140151746A1 (en) 2014-06-05
CN103855215A (zh) 2014-06-11

Similar Documents

Publication Publication Date Title
JP2014110430A (ja) 分離型チャンネルを具備したｆｉｎｆｅｔ装置
US10170546B2 (en) Fully substrate-isolated FinFET transistor
TWI541874B (zh) 在塊體基底上形成之自動對準多閘極電晶體
TWI495018B (zh) 藉由晚期鰭部蝕刻以在圖案化的淺溝槽隔離區域上形成鰭部電晶體
TWI498998B (zh) 具有溝槽隔離之鰭式半導體裝置的形成方法
CN103915501B (zh) 由悬空硅进行电介质隔离的finfet及其制造方法
US9224840B2 (en) Replacement gate FinFET structures with high mobility channel
US9263449B2 (en) FinFET and fin-passive devices
US9190497B2 (en) Method for fabricating semiconductor device with loop-shaped fin
TW201719769A (zh) 鰭式場效電晶體的製作方法
US10903369B2 (en) Transistor channel having vertically stacked nanosheets coupled by fin-shaped bridge regions
US10957799B2 (en) Transistor channel having vertically stacked nanosheets coupled by fin-shaped bridge regions
TW201724281A (zh) 鰭式場效電晶體的製作方法
JP2022552850A (ja) 選択的なエピタキシ再成長によるゲートオールアラウンドｉ／ｏ形成のための方法
US10014295B2 (en) Self heating reduction for analog radio frequency (RF) device
US11575003B2 (en) Creation of stress in the channel of a nanosheet transistor
TW201732937A (zh) 半導體元件及其製作方法
CN105742359A (zh) 鳍型场效应晶体管的鳍及其制备方法
CN110211882B (zh) 制作增强utbb fdsoi器件的方法和结构
CN111725138B (zh) 一种半导体器件的制造方法
TW202245065A (zh) 半導體裝置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20160804

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20170406

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170523

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20180109