DE102015208133B3 - BiMOS-Vorrichtung mit einem vollständig selbstausgerichteten Emittersilicium und Verfahren zu deren Herstellung - Google Patents

BiMOS-Vorrichtung mit einem vollständig selbstausgerichteten Emittersilicium und Verfahren zu deren Herstellung Download PDF

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Dirk Manger
Stefan Tegen
Andreas Pribil
Frank Hoffmann
Marc Probst
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Abstract

Verfahren (10) zur Herstellung eines Bipolartransistors (100), wobei das Verfahren (10) Folgendes umfasst: Bereitstellen (12) eines Substrats (102) eines ersten leitfähigen Typs und eines Schichtstapels (104), der auf dem Substrat (102) angeordnet ist, worin der Schichtstapel (104) eine erste Isolationsschicht (106), die auf einem Oberflächengebiet (108) des Substrats (102) angeordnet ist, eine Opferschicht (110), die auf der ersten Isolationsschicht (106) angeordnet ist, und eine zweite Isolationsschicht (112), die auf der Opferschicht (110) angeordnet ist, umfasst, worin der Schichtstapel (104) ein Fenster (114) umfasst, das in dem Schichtstapel (104) durch die zweite Isolationsschicht (112), die Opferschicht (110) und die erste Isolationsschicht (106) bis zum Oberflächengebiet (108) des Substrats (102) ausgebildet ist; Bereitstellen (14) einer Kollektorschicht (130) des ersten halbleitfähigen Typs auf dem Substrat (102) innerhalb vom Fenster (114) des Schichtstapels (104); Bereitstellen (16) einer Basisschicht (132) eines zweiten halbleitfähigen Typs auf der Kollektorschicht innerhalb vom Fenster (114) des Schichtstapels (104); Bereitstellen (18) einer Emitterschicht (152) oder eines Emitterschichtstapels (150) auf der Basisschicht (132) innerhalb vom Fenster (114) des Schichtstapels (104), sodass ein Überfüllen des Fensters (114) des Schichtstapels (104) erreicht wird, worin der Emitterschichtstapel (150) die Emitterschicht (152) und eine Abdeckschicht (154) umfasst, worin die Emitterschicht (152) vom ersten halbleitfähigen Typ ist; und selektives Entfernen (20) der Emitterschicht (152) oder des Emitterschichtstapels zumindest bis zur zweiten Isolationsschicht (112).

Description

  • Fachbereich
  • Ausführungsformen betreffen ein Verfahren zur Herstellung eines Bipolartransistors. Ferner betreffen Ausführungsformen ein Verfahren zur Herstellung einer BiMOS-Vorrichtung (BiMOS ist eine Halbleitertechnologie, die einen Bipolartransistor und eine MOS-Vorrichtung (MOS = metal oxide semiconductor, Metall-Oxid-Halbleiter) in eine einzige integrierte Schaltungsvorrichtung integriert). Ferner betreffen Ausführungsformen eine BiMOS-Vorrichtung. Manche Ausführungsformen betreffen eine BiCMOS-Struktur mit einem vollständig selbstausgerichteten Emittersilicium mit vorteilhaften vertikalen Abmessungen (BiCMOS ist eine Halbleitertechnologie, die einen Bipolartransistor und einen CMOS-Transistor (CMOS = complementary metal-oxide-semiconductor, Komplementär-Metall-Oxid-Halbleiter) in eine einzige integrierte Schaltungsvorrichtung integriert).
  • Hintergrund der Erfindung
  • In einer üblichen BiCMOS-Architektur, in der der Emitter in selbstausgerichteter Weise relativ zum Kollektor und zur Basis hergestellt ist, ist das Emittersilicium durch ein Damascene-Verfahren strukturiert. Dieser Verfahrensfluss führt jedoch unweigerlich dazu, dass die obere Kante des Emittersiliciums oberhalb von der oberen Kante des CMOS-Gates positioniert ist. Aufgrund der längeren Zuleitungslänge führt das zu einer Zunahme des Emitterwiderstands, was einen negativen Einfluss auf die Schaltfrequenz der bipolaren Vorrichtung hat.
  • Bisher war der Emitter durch ein Poly-CMP-Verfahren (CMP = chemical mechanical polishing, chemisch-mechanisches Polieren) mit einem Anschlag auf der GC-Topografie (GC = Gate Conductor, Gate-Leiter) strukturiert. Das führt dazu, dass Muster an der Wafer-Kante und in starker Abhängigkeit von der Emitterhöhe auf dem spezifischen Layout (Belegungsdichte, Umgebung) von mehr als ±30 nm unter verschiedenen Layouts unterbrochen wird.
  • Es wäre daher wünschenswert, ein Konzept zur Herstellung einer BiMOS-Vorrichtung zu haben, das das Einstellen einer Höhe eines Emitters eines Bipolartransistors der BiMOS-Vorrichtung (im Wesentlichen) unabhängig von einer Höhe eines Gates einer MOS-Vorrichtung der BiMOS-Vorrichtung ermöglicht.
  • Zusammenfassung der Erfindung
  • Ausführungsformen stellen ein Verfahren zur Herstellung eines Bipolartransistors bereit. Das Verfahren umfasst das Bereitstellen eines Substrats eines ersten leitfähigen Typs und eines Schichtstapels, der auf dem Substrat angeordnet ist, worin der Schichtstapel eine erste Isolationsschicht, die auf einem Oberflächengebiet des Substrats angeordnet ist, eine Opferschicht, die auf der ersten Isolationsschicht angeordnet ist, und eine zweite Isolationsschicht, die auf der Opferschicht angeordnet ist, umfasst, worin der Schichtstapel ein Fenster umfasst, das in dem Schichtstapel durch die zweite Isolationsschicht, die Opferschicht und die erste Isolationsschicht bis zum Oberflächengebiet des Substrats ausgebildet ist. Das Verfahren umfasst ferner das Bereitstellen einer Kollektorschicht des ersten halbleitfähigen Typs auf dem Substrat innerhalb vom Fenster des Schichtstapels. Das Verfahren umfasst ferner das Bereitstellen einer Basisschicht eines zweiten halbleitfähigen Typs auf der Kollektorschicht innerhalb vom Fenster des Schichtstapels. Das Verfahren umfasst ferner das Bereitstellen einer Emitterschicht oder eines Emitterschichtstapels, der die Emitterschicht umfasst, auf der Basisschicht innerhalb vom Fenster des Schichtstapels, sodass ein Überfüllen des Fensters des Schichtstapels erreicht wird, worin die Emitterschicht vom ersten halbleitfähigen Typ ist. Das Verfahren umfasst ferner das selektive Entfernen der Emitterschicht oder des Emitterschichtstapels zumindest bis zur zweiten Isolationsschicht.
  • Weitere Ausführungsformen stellen ein Verfahren zur Herstellung einer BiMOS-Vorrichtung, d. h., eines Bipolartransistors, und einer MOS-Vorrichtung auf dem gleichen Substrat bereit. Das Verfahren umfasst das Bereitstellen eines Substrats eines ersten leitfähigen Typs. Das Verfahren umfasst ferner das Bereitstellen einer MOS-Vorrichtung auf einem Oberflächengebiet des Substrats. Das Verfahren umfasst ferner das Bereitstellen eines Schichtstapels, worin der Schichtstapel auf dem Oberflächengebiet des Substrats und in einem MOS-Gebiet auf der MOS-Vorrichtung angeordnet ist, worin der Schichtstapel eine erste Isolationsschicht, die auf dem Oberflächengebiet des Substrats und in dem MOS-Gebiet auf der MOS-Vorrichtung angeordnet ist, eine Opferschicht, die auf der ersten Isolationsschicht angeordnet ist, und eine zweite Isolationsschicht, die auf der Opferschicht angeordnet ist, umfasst, worin der Schichtstapel in einem bipolaren Gebiet, das sich von dem MOS-Gebiet unterscheidet, ein Fenster umfasst, das in dem Schichtstapel durch die zweite Isolationsschicht, die Opferschicht und die erste Isolationsschicht bis zum Oberflächengebiet des Substrats ausgebildet ist. Das Verfahren umfasst ferner das Bereitstellen einer Kollektorschicht des ersten halbleitfähigen Typs auf dem Substrat innerhalb vom Fenster des Schichtstapels. Das Verfahren umfasst ferner das Bereitstellen einer Basisschicht eines zweiten halbleitfähigen Typs auf der Kollektorschicht innerhalb vom Fenster des Schichtstapels. Das Verfahren umfasst ferner das Bereitstellen einer Emitterschicht oder eines Emitterschichtstapels, der die Emitterschicht umfasst, auf der Basisschicht innerhalb vom Fenster des Schichtstapels, sodass ein Überfüllen des Fensters des Schichtstapels erreicht wird und sodass die Emitterschicht oder der Emitterschichtstapel auf der zweiten Isolationsfläche ebenfalls in dem MOS-Gebiet angeordnet ist, worin die Emitterschicht vom ersten halbleitfähigen Typ ist. Das Verfahren umfasst ferner das selektive Entfernen der Emitterschicht oder des Emitterschichtstapels zumindest bis zur zweiten Isolationsschicht in dem bipolaren Gebiet und dem MOS-Gebiet.
  • Weitere Ausführungsformen stellen eine BiMOS-Vorrichtung bereit. Die BiMOS-Vorrichtung umfasst ein Substrat eines ersten leitfähigen Typs, eine MOS-Vorrichtung, die auf einem Oberflächengebiet des Substrats in einem MOS-Gebiet angeordnet ist, und einen Schichtstapel, der auf dem Oberflächengebiet des Substrats und auf der MOS-Vorrichtung in dem MOS-Gebiet angeordnet ist. Der Schichtstapel umfasst eine erste Isolationsschicht, die auf dem Oberflächengebiet des Substrats und in dem MOS-Gebiet auf der MOS-Vorrichtung angeordnet ist, eine Opferschicht, die auf der ersten Isolationsschicht angeordnet ist, und eine zweite Isolationsschicht, die auf der Opferschicht angeordnet ist. Ferner umfasst der Schichtstapel in einem bipolaren Gebiet, das sich von dem MOS-Gebiet unterscheidet, ein Fenster, das in den Schichtstapel durch die zweite Isolationsschicht, die Opferschicht und die erste Isolationsschicht bis zum Oberflächengebiet des Substrats ausgebildet ist. Ferner umfasst die BiMOS-Vorrichtung einen Bipolartransistor, der auf dem Oberflächengebiet des Substrats in dem bipolaren Gebiet angeordnet ist, worin der Bipolartransistor eine Kollektorschicht des ersten halbleitfähigen Typs, die auf dem Substrat innerhalb vom Fenster des Schichtstapels angeordnet ist, eine Basisschicht eines zweiten halbleitfähigen Typs, die auf der Kollektorschicht innerhalb vom Fenster des Schichtstapels angeordnet ist, und eine Emitterschicht oder einen Emitterschichtstapel, der die Emitterschicht umfasst, die/der auf der Basisschicht innerhalb vom Fenster des Schichtstapels angeordnet ist, umfasst, worin die Emitterschicht vom ersten halbleitfähigen Typ ist. Dabei ist ein Abstand zwischen dem Oberflächengebiet des Substrats und einem oberen Gebiet der Emitterschicht oder des Emitterschichtstapels des Bipolartransistors kleiner als ein Abstand zwischen dem Oberflächengebiet des Substrats und einem oberen Oberflächengebiet der Opferschicht in dem MOS-Gebiet. Zum Stand der Technik wird auf die Druckschrift DE 10 2004 053 393 A1 hingewiesen.
  • Kurze Beschreibung der Zeichnungen
  • Ausführungsformen der vorliegenden Erfindung sind hierin in Bezug auf die angehängten Zeichnungen beschrieben.
  • 1 zeigt ein Flussdiagramm eines Verfahrens zur Herstellung eines Bipolartransistors gemäß einer Ausführungsform;
  • 2a zeigt eine schematische Querschnittansicht des Bipolartransistors nach dem Bereitstellen eines Substrats und eines auf dem Substrat angeordneten Schichtstapels gemäß einer Ausführungsform;
  • 2b zeigt eine schematische Querschnittansicht des Bipolartransistors nach dem Bereitstellen des Substrats und des auf dem Substrat angeordneten Schichtstapels gemäß einer weiteren Ausführungsform;
  • 2c zeigt eine schematische Querschnittansicht des Bipolartransistors nach dem Bereitstellen des Substrats und des auf dem Substrat angeordneten Schichtstapels gemäß einer weiteren Ausführungsform;
  • 2d zeigt eine schematische Querschnittansicht des Bipolartransistors nach dem Entfernen der obersten Schicht wie in 2b und 2c gezeigt gemäß einer Ausführungsform.
  • 2e zeigt eine schematische Querschnittansicht des Bipolartransistors nach dem Bereitstellen einer Basisschicht eines zweiten halbleitfähigen Typs auf der Kollektorschicht innerhalb vom Fenster des Schichtstapels gemäß einer Ausführungsform;
  • 2f zeigt eine schematische Querschnittansicht des Bipolartransistors nach dem Bereitstellen eines Abstandshalters auf den Seitenwänden des Fensters des Schichtstapels gemäß einer Ausführungsform;
  • 2g zeigt eine schematische Querschnittansicht des Bipolartransistors nach dem Bereitstellen eines Emitterschichtstapels, der eine Emitterschicht umfasst, auf der Basisschicht innerhalb vom Fenster des Schichtstapels, sodass ein Überfüllen des Fensters des Schichtstapels erreicht wird, gemäß einer Ausführungsform;
  • 2h zeigt eine schematische Querschnittansicht des Bipolartransistors nach dem selektiven Entfernen der Emitterschicht oder des Emitterschichtstapels zumindest bis zur zweiten Isolationsschicht gemäß einer Ausführungsform;
  • 3 zeigt ein Flussdiagramm eines Verfahrens zur Herstellung einer BiMOS-Vorrichtung gemäß einer Ausführungsform;
  • 4a zeigt eine schematische Querschnittansicht einer BiMOS-Vorrichtung vor dem selektiven Entfernen der Emitterschicht oder des Emitterschichtstapels zumindest bis zur zweiten Isolationsschicht in dem bipolaren Gebiet und in dem MOS-Gebiet gemäß einer Ausführungsform;
  • 4b zeigt eine schematische Querschnittansicht der BiMOS-Vorrichtung nach dem selektiven Entfernen der Emitterschicht oder des Emitterschichtstapels zumindest bis zur zweiten Isolationsschicht in dem bipolaren Gebiet und in dem MOS-Gebiet gemäß einer Ausführungsform;
  • 4c zeigt eine schematische Querschnittansicht einer BiMOS-Endvorrichtung gemäß einer Ausführungsform;
  • 5a zeigt eine schematische Querschnittansicht der BiMOS-Vorrichtung nach dem Bereitstellen des Emitterschichtstapels, der die Emitterschicht umfasst, auf der Basisschicht innerhalb vom Fenster des Schichtstapels, sodass ein Überfüllen des Fensters des Schichtstapels erreicht wird und sodass der Emitterschichtstapel auf der zweiten Isolationsschicht ebenfalls in dem MOS-Gebiet angeordnet ist, gemäß einer Ausführungsform;
  • 5b zeigt in einem Diagramm das Verhältnis der entstehenden Ausnehmung (engl.: divot) von einer konformen Abscheidung (engl.: deposition) zur Abscheidungsdicke (Ausnehmung/Absch. (engl.: divot/dep)) für eine Emitterbreite von 250 nm;
  • 5c zeigt in einer Tabelle eine Ausnehmungstiefe (relative Ausnehmungstiefe und absolute Ausnehmungstiefe) als Funktion einer Dicke des abgeschiedenen Siliciums und Emitterbreite;
  • 6a zeigt ein Rasterelektronenmikroskop-Bild des bipolaren Gebiets der BiMOS-Vorrichtung;
  • 6b zeigt ein Rasterelektronenmikroskop-Bild des bipolaren Gebiets der BiMOS-Vorrichtung;
  • 6c zeigt ein Rasterelektronenmikroskop-Bild des MOS-Gebiets der BiMOS-Vorrichtung;
  • 7a zeigt ein Rasterelektronenmikroskop-Bild des MOS-Gebiets der BiMOS-Vorrichtung mit einem neuen dielektrischen Stapel;
  • 7b zeigt ein Rasterelektronen-Bild einer Stufenabdeckung einer herkömmlichen Abscheidung auf einer CMOS-Gate-Topografie.
  • Gleiche oder äquivalente Elemente oder Elemente mit gleicher oder äquivalenter Funktionalität sind in der folgenden Beschreibung mit gleichen oder äquivalenten Referenzzahlen bezeichnet.
  • Detaillierte Beschreibung der Erfindung
  • 1 zeigt ein Flussdiagramm eines Verfahrens 10 zur Herstellung eines Bipolartransistors (BJT, bipolar junction transistor). Das Verfahren umfasst einen Schritt 12 des Bereitstellens eines Substrats eines ersten leitfähigen Typs und eines Schichtstapels, der auf dem Substrat angeordnet ist, worin der Schichtstapel eine erste Isolationsschicht, die auf einem Oberflächengebiet des Substrats angeordnet ist, eine Opferschicht, die auf der ersten Isolationsschicht angeordnet ist, und eine zweite Isolationsschicht, die auf der Opferschicht angeordnet ist, umfasst, worin der Schichtstapel ein Fenster umfasst, das in dem Schichtstapel durch die zweite Isolationsschicht, die Opferschicht und die erste Isolationsschicht bis zum Oberflächengebiet des Substrats ausgebildet ist. Das Verfahren umfasst ferner einen Schritt 14 des Bereitstellens einer Kollektorschicht des ersten halbleitfähigen Typs auf dem Substrat innerhalb vom Fenster des Schichtstapels. Das Verfahren umfasst ferner einen Schritt 16 des Bereitstellens einer Basisschicht eines zweiten halbleitfähigen Typs auf der Kollektorschicht innerhalb vom Fenster des Schichtstapels. Das Verfahren umfasst ferner einen Schritt 18 des Bereitstellens einer Emitterschicht oder eines Emitterschichtstapels, der die Emitterschicht umfasst, auf der Basisschicht innerhalb vom Fenster des Schichtstapels, sodass ein Überfüllen des Fensters des Schichtstapels erreicht wird, worin die Emitterschicht vom ersten halbleitfähigen Typ ist. Das Verfahren umfasst ferner einen Schritt 20 des selektiven Entfernens der Emitterschicht oder des Emitterschichtstapels zumindest bis zur zweiten Isolationsschicht.
  • Im Folgenden wird das Verfahren 10 zur Herstellung des Bipolartransistors im Detail in Bezug auf die 2a bis 2h beschrieben, die schematische Querschnittansichten des Bipolartransistors nach unterschiedlichen Schritten des Verfahrens 10 zur Herstellung des Bipolartransistors zeigen.
  • 2a zeigt eine schematische Querschnittansicht des Bipolartransistors 100 nach dem Bereitstellen eines Substrats 102 und eines Schichtstapels 104, der auf dem Substrat 102 angeordnet ist. Das Substrat 102 kann vom ersten leitfähigen Typ sein. Der Schichtstapel 104 kann eine erste Isolationsschicht 106, die auf einem Oberflächengebiet 108 des Substrats 102 angeordnet ist, eine Opferschicht 110, die auf der ersten Isolationsschicht 106 angeordnet ist, und eine zweite Isolationsschicht 112, die auf der Opferschicht 110 angeordnet ist, umfassen. Der Schichtstapel 104 kann ein Fenster 114 umfassen, das in dem Schichtstapel 104 durch die zweite Isolationsschicht 112, die Opferschicht 110 und die erste Isolationsschicht 106 bis zum Oberflächengebiet 108 des Substrats 102 ausgebildet ist.
  • Es ist zu beachten, dass der Ausdruck „angeordnet auf” wie hierin verwendet sich darauf beziehen kann, dass eine erste Schicht (z. B. die erste Isolationsschicht 106) direkt auf einer zweiten Schicht (z. B. dem Substrat 102) angeordnet ist, d. h. ohne eine dritte Schicht zwischen der ersten Schicht und der zweiten Schicht. Der Ausdruck „angeordnet auf” wie hierin verwendet kann sich jedoch auch darauf beziehen, dass eine dritte Schicht zwischen der ersten Schicht (z. B. der ersten Isolationsschicht 106) und der zweiten Schicht (z. B. dem Substrat 102) angeordnet ist.
  • Zumindest eine von der ersten Isolationsschicht 106 und der zweiten Isolationsschicht 112 kann eine relative Dielektrizitätskonstante von weniger als 9 umfassen. Gemäß einer beispielhaften Umsetzung kann zumindest eine von der ersten Isolationsschicht 106 und der zweiten Isolationsschicht 112 eine relative Dielektrizitätskonstante von weniger als 7 umfassen. Die relative Dielektrizitätskonstante der ersten Isolationsschicht 106 und/oder der zweiten Isolationsschicht 112 kann ausgewählt sein, geringer als 7 zu sein, wenn die Opferschicht eine SiN-(Siliciumnitrid-)Schicht ist. Ferner kann zumindest eine von der ersten Isolationsschicht 106 und der zweiten Isolationsschicht 112 eine relative Dielektrizitätskonstante von weniger als 4,5 umfassen. Beispielsweise kann zumindest eine von der ersten Isolationsschicht 106 und der zweiten Isolationsschicht 112 eine SiO2-(Siliciumdioxid-)Schicht sein, die eine relative Dielektrizitätskonstante von 4,3 umfasst.
  • Wie in 2a angezeigt kann daher die erste Isolationsschicht eine erste SiO2-Schicht sein, worin die zweite Isolationsschicht eine zweite SiO2-Schicht sein kann. Dabei kann zumindest eine von der ersten Isolationsschicht 106 und der zweiten Isolationsschicht 112 eine HDP-SiO2-Schicht (HDP = high density plasma, Plasma hoher Dichte) sein, d. h., eine SiO2-Schicht, die unter Verwendung eines Verfahrens mit Plasma hoher Dichte hergestellt ist.
  • 2b zeigt eine schematische Querschnittansicht des Bipolartransistors 100 nach dem Bereitstellen des Substrats 102 und des Schichtstapels 104, der auf dem Substrat 102 angeordnet ist, gemäß einer weiteren Ausführungsform. Im Vergleich zu 2a kann der Schichtstapel 104 gegebenenfalls ferner eine oberste Schicht (oder oberste Maske) 120 umfassen, die auf der zweiten Isolationsschicht 112 angeordnet ist. Die oberste Schicht 120 kann zum Beispiel eine SiN-Schicht (oder SiN-Hartmaske) sein. Dabei kann das Fenster 114 in dem Schichtstapel 104 auch durch die oberste Schicht 120 ausgebildet sein.
  • 2c zeigt eine schematische Querschnittansicht des Bipolartransistors 100 nach dem Bereitstellen des Substrats 102 und des Schichtstapels 104, der auf dem Substrat 102 angeordnet ist, gemäß einer weiteren Ausführungsform. Im Vergleich zu 2a kann der Schichtstapel 104 gegebenenfalls ferner eine oberste Schicht (oder oberste Maske) 120 umfassen, die auf der zweiten Isolationsschicht 112 angeordnet ist. Die oberste Schicht 120 kann zum Beispiel eine Kohlenstoffschicht (oder Kohlenstoffhartmaske) sein. Die Kohlenstoffschicht kann unter Verwendung von chemischer Gasphasenabscheidung (CVD, chemical vapor deposition) hergestellt sein. Dabei kann das Fenster 114 in dem Schichtstapel 104 auch durch die oberste Schicht 120 ausgebildet sein.
  • Wie in den 2b und 2c angezeigt können die erste Isolationsschicht 106 und die zweite Isolationsschicht 112 einen Rücksprung in Bezug auf die Opferschicht 110 und die optionale oberste Schicht 120 umfassen. Beispielsweise können die erste Isolationsschicht 106 und die zweite Isolationsschicht 112 wie bereits erwähnt SiO2-Schichten sein, worin in diesem Fall der Rücksprung unter Verwendung eines HF-Ätzverfahrens (HF = hydrofluoric acid, Flusssäure) erreicht werden kann.
  • 2d zeigt eine schematische Querschnittansicht des Bipolartransistors 100 nach dem Entfernen der obersten Schicht 120 wie in 2b und 2c gezeigt. Wie in Bezug auf 2b und 2c erörtert kann die oberste Maske 120 eine SiN-Hartmarke bzw. eine Kohlenstoffhartmaske sein. Eine SiN-Hartmaske kann zum Beispiel durch eine oberste SiN-RTCVD (RTCVD = rapid thermal chemical vapor deposition, schnelle thermische chemische Gasphasenabscheidung), SiN (fast etching in HFEG, schnelles Ätzen in HFEG (HFEG = hydrofluoric ethylene glycol, Fluorwasserstoffethylenglykol). oder durch eine Attrappen-SiN-LPCVD (LPCVD = low pressure chemical vapor deposition, chemische Niedrigdruckgasphasenabscheidung) (langsames Ätzen in HFEG) entfernt werden. Eine (CVD-)Kohlenstoffhartmaske (als Maskenschicht) kann durch ein Trocken- und/oder Nassätzverfahren oder durch einen beschädigungsfreien Streifen durch O2-(Sauerstoff-)Plasma nach dem SiO2-Rücksprung entfernt werden.
  • Wie in 2d gezeigt kann das in dem Schichtstapel 104 ausgebildete Fenster 114 eine Trapezform in zumindest einer von einer ersten Fläche 122 zwischen der ersten Isolationsschicht 106 und einer zweiten Fläche 124 zwischen der zweiten Isolationsschicht 112 umfassen. In 2d umfasst das Fenster 114 des Schichtstapels 104 sowohl eine Trapezform in der ersten Fläche 122 innerhalb der ersten Isolationsschicht 106 und eine Trapezform in der zweiten Fläche 124 innerhalb der zweiten Isolationsschicht 112. Dabei kann die kürzere der zwei Basen der Trapezform der ersten Fläche 122 zwischen der ersten Isolationsschicht der Opferschicht 110 zugewandt sein. Gleicher maßen kann die kürzere der zwei Basen der Trapezform der zweiten Fläche 124 zwischen der zweiten Isolationsschicht der Opferschicht 110 zugewandt sein.
  • Anders gesagt können Flanken zumindest einer der ersten Isolationsschicht 106 und der zweiten Isolationsschicht 112, die dem Fenster 114 des Schichtstapels 104 zugewandt sind, zumindest teilweise abgerundet oder abgeschrägt (verjüngt) sein. Dabei können die Flanken zumindest einer der ersten Isolationsschicht 106 und der zweiten Isolationsschicht 112 zumindest teilweise abgerundet oder abgeschrägt sein, sodass eine Öffnung des Fensters 114 zur Opferschicht 110 hin kleiner ist als zu einem Oberflächengebiet 108 des Substrats 102 oder einem oberen Oberflächengebiet 128 der zweiten Isolationsschicht 112. Beispielsweise kann zumindest eine von der ersten Isolationsschicht 106 und der zweiten Isolationsschicht 112 eine SiO2-Schicht sein. In diesem Fall können Flanken, die zumindest teilweise abgerundet oder abgeschrägt sind, durch ein (oder unter Verwendung von einem) Verfahren mit Plasma hoher Dichte (HDP), z. B. HDP-SiO2, erreicht werden.
  • Ferner kann zumindest eine von der ersten Isolationsschicht 106 und der zweiten Isolationsschicht 112 eine erste Isolationssubschicht 106_1 und 112_1, die eine erste Ätzrate aufweist, und eine zweite Isolationssubschicht 106_2 und 112_2, die eine zweite Ätzrate aufweist, die sich von der ersten Ätzrate unterscheidet, umfassen.
  • Wie bereits erwähnt kann zumindest eine von der ersten Isolationsschicht 106 und der zweiten Isolationsschicht 112 eine SiO2-Schicht sein. In diesem Fall kann die erste Isolationssubschicht 106_1 und 112_1 eine HDP-SiO2-Subschicht sein, z. B. eine SiO2-Schicht, die unter Verwendung eines Verfahrens mit Plasma hoher Dichte hergestellt ist, worin die zweite Isolationssubschicht 106_2 und 112_2 eine konforme SiO2-Subschicht sein kann. Dabei kann für die erste Isolationsschicht 106 die zweite Isolationssubschicht (konforme SiO2-Subschicht) 106_2 auf dem Substrat 102 angeordnet sein, worin die erste Isolationssubschicht (HDP-SiO2-Subschicht) 106_1 auf der zweiten Isolationssubschicht (konforme SiO2-Subschicht) 106_2 angeordnet sein kann. Für die zweite Isolationsschicht 112 kann die erste Isolationssubschicht (HDP-SiO2-Subschicht) 112_1 auf der Opferschicht 110 angeordnet sein, worin die zweite Isolationssubschicht (konforme SiO2-Subschicht) 112_2 auf der ersten Isolationssubschicht (HDP-SiO2-Subschicht) 112_1 angeordnet sein kann.
  • Die abgestuften Nassätzraten der ersten und zweiten SiO2-Schichten 106 und 112 sind in 2d durch die Pfeile von hoch bis niedrig angezeigt. Das zumindest teilweise Abrunden oder Verjüngen der ersten und/oder zweiten Isolationsschicht 106 und 112 kann durch ein kurzes heißes PHOS (PHOS =) oder HFEG erreicht werden. Beispielsweise kann die Verjüngung der ersten und/oder zweiten Isolationsschicht 106 und 112 durch Nassätzen mit verdünnter HF oder durch Trockenätzen erreicht werden.
  • Es ist anzumerken, dass die oben beschriebene Form des Schichtstapels 104 auch ohne die optionale oberste Schicht 120 wie in 2b und 2c gezeigt erreicht werden kann.
  • Im Vergleich zu 2a zeigt 2d ferner eine Kollektorschicht 130 des ersten halbleitfähigen Typs, die auf dem Substrat 102 innerhalb vom Fenster 140 des Schichtstapels 104 bereitgestellt ist. Beispielsweise kann die Kollektorschicht 130 epitaktisch auf dem Substrat 102 (und auf der ersten Isolationsschicht 106) innerhalb vom Fenster 114 des Schichtstapels 104 aufwachsen gelassen werden. Die Kollektorschicht 130 kann eine Silicium-Kollektorschicht sein.
  • 2e zeigt eine schematische Querschnittansicht des Bipolartransistors 100 nach dem Bereitstellen einer Basisschicht 132 eines zweiten halbleitfähigen Typs auf der Kollektorschicht 130 innerhalb vom Fenster 114 des Schichtstapels 104. Beispielsweise kann die Basisschicht 132 epitaktisch auf der Kollektorschicht 130 innerhalb vom Fenster 114 des Schichtstapels 104 aufwachsen gelassen werden. Die Basisschicht kann eine SiGe-(Siliciumgermanium-)Schicht sein. Daher kann der Bipolartransistor (BJT) 100 ein bipolarer Heteroübergangstransistor (HBT, heterojunction bipolar transistor) sein.
  • 2f zeigt eine schematische Querschnittansicht des Bipolartransistors 100 nach dem Bereitstellen eines Abstandshalters (Emitter-Basis-Abstandshalter) 140 auf Seitenwänden des Fensters 114 des Schichtstapels 104. Der Abstandshalter 140 kann eine SiO2-Schicht 142 umfassen, die auf Seitenwänden des Fensters 114 des Schichtstapels 104 bereitgestellt ist. Gegebenenfalls kann der Abstandshalter ferner eine SiN-Schicht 144 umfassen, die auf der SiO2-Schicht 142 bereitgestellt ist.
  • 2g zeigt eine schematische Querschnittansicht des Bipolartransistors 100 nach dem Bereitstellen eines Emitterschichtstapels 150, der eine Emitterschicht 152 umfasst, auf der Basisschicht 132 (und auf dem Abstandshalter 140) innerhalb vom Fenster 114 des Schichtstapels 104, sodass ein Überfüllen des Fensters 114 des Schichtstapels 104 erreicht wird. Die Emitterschicht 152 kann vom ersten halbleitfähigen Typ sein.
  • Das Bereitstellen des Emitterschichtstapels 150 kann das Aufwachsenlassen der Emitterschicht 152 auf der Basisschicht 132 innerhalb vom Fenster 114 des Schichtstapels 104 und das Abscheiden einer optionalen Abdeckschicht 154 auf der Emitterschicht 152 umfassen. Beispielsweise kann die Emitterschicht epitaktisch auf der Basisschicht 132 aufwachsen gelassen werden. Dabei ist in 2g ein monokristalliner Aufwachsbereich der Emitterschicht 152 mit der Referenzzahl 152' dargestellt. Die Abdeckschicht 154 kann eine Polysilicium-Abdeckschicht sein. Die Polysilicium-Abdeckschicht 154 kann unter Verwendung eines Verfahrens abgeschieden werden, das eine Leerstelle in der Polysilicium-Abdeckschicht 154 vermeidet. Beispielsweise kann LPCVD (LPCVD = chemische Niedrigdruck-Gasphasenabscheidung) verwendet werden, um die Polysilicium-Abdeckschicht 154 abzuscheiden.
  • Statt den Emitterschichtstapel 150 bereitzustellen, der die Emitterschicht 152 und die Abdeckschicht 154 umfasst, ist es auch möglich, (nur) eine Emitterschicht 152 auf der Basisschicht 132 innerhalb vom Fenster 114 des Schichtstapels 104 bereitzustellen, sodass ein Überfüllen des Fensters 114 des Schichtstapels 104 erreicht wird.
  • Wie in 2g gezeigt kann die Emitterbreite (EW, emitter width) verjüngt sein, um einen Sprung zu vermeiden.
  • 2h zeigt eine schematische Querschnittansicht des Bipolartransistors 100 nach dem selektiven Entfernen der Emitterschicht 152 oder des Emitterschichtstapels 150 zumindest bis zur zweiten Isolationsschicht 112. Wie in 2h angezeigt kann gegebenenfalls die Emitterschicht 152 oder der Emitterschichtstapel 150 selektiv entfernt werden, bis eine Überätzung der Emitterschicht 152 oder des Emitterschichtstapels 150 innerhalb vom Fenster 114 des Schichtstapels 104 erreicht ist, sodass ein oberes Oberflächengebiet 156 des Emitterschichtstapels 150 oder der Emitterschicht 152 niedriger ist als das obere Oberflächengebiet 128 der zweiten Isolationsschicht 112.
  • Beispielsweise kann die Emitterschicht 152 oder der Emitterschichtstapel 150 unter Verwendung eines Trockenätzverfahrens selektiv entfernt werden. Natürlich kann auch ein Nassätzverfahren verwendet werden. Außerdem kann das Ätzverfahren ein isotropes Ätzverfahren sein. Anders gesagt kann eine isotrope Aussparung mit Endpunkt verwendet werden, um die Emitterschicht 152 oder den Emitterschichtstapel 150 zu entfernen. Gegebenenfalls kann eine Überätzung von zum Beispiel ±15 nm erreicht werden. Beispielsweise kann ein Emitter mit einer Breite von 220 nm eine resultierende Höhe zwischen 30 nm und 80 nm aufweisen.
  • Es ist zu beobachten, dass der Ausdruck „selektiv entfernen” wie hierin verwendet bedeutet, dass (im Wesentlichen) nur die Emitterschicht 152 oder der Emitterschichtstapel 150 entfernt wird, oder, anders gesagt, dass die Emitterschicht 152 oder der Emitterschichtstapel 150 entfernt wird, ohne die zweite Isolationsschicht 112 zu entfernen.
  • Der erste halbleitfähige Typ kann ein n-Typ sein, d. h., ein Halbleitermaterial, das primär freie Elektronen als Ladungsträger umfasst, worin der zweite halbleitfähige Typ ein p-Typ sein kann, d. h., ein Halbleitermaterial, das primär freie Löcher als Ladungsträger umfasst.
  • Das oben beschriebene Verfahren 10 zur Herstellung des Bipolartransistors 100 kann vorteilhaft zur Herstellung einer BiMOS-Vorrichtung verwendet werden. BiMOS ist eine Halbleitertechnologie, die einen Bipolartransistor und eine MOS-Vorrichtung (MOS = Metall-Oxid-Halbleiter), z. B., einen MOS-Transistor, in eine einzige integrierte Schaltungsvorrichtung integriert.
  • 3 zeigt ein Flussdiagramm eines Verfahrens 30 zur Herstellung einer BiMOS-Transistor-Vorrichtung, d. h., ein Bipolartransistor und eine MOS-Vorrichtung (z. B. ein MOS-Transistor) auf dem gleichen Substrat. Das Verfahren umfasst einen Schritt 32 des Bereitstellens eines Substrats eines ersten leitfähigen Typs. Das Verfahren umfasst ferner einen Schritt 34 des Bereitstellens einer MOS-Vorrichtung (z. B. eines MOS-Transistors, MOS-Widerstands oder eines Kondensators) auf einem Oberflächengebiet des Substrats. Das Verfahren umfasst ferner einen Schritt 36 des Bereitstellens eines Schichtstapels, worin der Schichtstapel auf dem Oberflächengebiet des Substrats und in einem MOS-Gebiet auf der MOS-Vorrichtung angeordnet ist, worin der Schichtstapel eine erste Isolationsschicht, die auf dem Oberflächengebiet des Substrats und in dem MOS-Gebiet auf der MOS-Vorrichtung angeordnet ist, eine Opferschicht, die auf der ersten Isolationsschicht angeordnet ist, und eine zweite Isolationsschicht, die auf der Opferschicht angeordnet ist, umfasst, worin der Schichtstapel in einem bipolaren Gebiet, das von dem MOS-Gebiet unterschiedlich ist, ein Fenster umfasst, das in dem Schichtstapel durch die zweite Isolationsschicht, die Opferschicht und die erste Isolationsschicht bis zum Oberflächengebiet des Substrats ausgebildet ist. Das Verfahren umfasst ferner einen Schritt 38 des Bereitstellens einer Kollektorschicht des ersten halbleitfähigen Typs auf dem Substrat innerhalb vom Fenster des Schichtstapels. Das Verfahren umfasst ferner einen Schritt 40 des Bereitstellens einer Basisschicht eines zweiten halbleitfähigen Typs auf der Kollektorschicht innerhalb vom Fenster des Schichtstapels. Das Verfahren umfasst ferner einen Schritt 42 des Bereitstellens einer Emitterschicht oder eines Emitterschichtstapels, der die Emitterschicht umfasst, auf der Basisschicht innerhalb vom Fenster des Schichtstapels, sodass ein Überfüllen des Fensters des Schichtstapels erreicht wird und sodass die Emitterschicht oder der Emitterschichtstapel auf der zweiten Isolationsfläche ebenfalls in dem MOS-Gebiet angeordnet ist, worin die Emitterschicht vom ersten halbleitfähigen Typ ist. Das Verfahren umfasst ferner einen Schritt 44 des selektiven Entfernens der Emitterschicht oder des Emitterschichtstapels zumindest bis zur zweiten Isolationsschicht in dem bipolaren Gebiet und dem MOS-Gebiet.
  • Nachfolgend wird angenommen, dass die MOS-Vorrichtung ein MOS-Transistor ist. Die MOS-Vorrichtung kann jedoch auch ein Widerstand oder ein Kondensator sein, der die gleiche oder eine ähnliche Topografie wie der MOS-Transistor verursacht.
  • Im Folgenden ist das Verfahren 30 zur Herstellung der BiMOS-Vorrichtung im Detail in Bezug auf die 4a bis 4c beschrieben, die schematische Querschnittansichten der BiMOS-Vorrichtung nach unterschiedlichen Schritten des Verfahrens 30 zur Herstellung der BiMOS-Vorrichtung zeigen.
  • 4a zeigt eine schematische Querschnittansicht einer BiMOS-Vorrichtung 200 vor dem selektiven Entfernen der Emitterschicht 152 oder des Emitterschichtstapels 150 zumindest bis zur zweiten Isolationsschicht 112 in dem bipolaren Gebiet und in dem MOS-Gebiet.
  • Ferner zeigt 4a in dem bipolaren Gebiet der BiMOS-Vorrichtung 200 einen Bipolartransistor 100. Der Bipolartransistor 100 der BiMOS-Vorrichtung 200 ist gleich oder äquivalent wie der Bipolartransistor 100, der in den 1 bis 2h gezeigt und erörtert ist, sodass die Beschreibung davon auch für den Bipolartransistor 100 der BiMOS-Vorrichtung 200 wie in den 4a bis 4c gezeigt anwendbar ist.
  • Zusätzlich dazu zeigt 4a in einem MOS-Gebiet der BiMOS-Vorrichtung 200 einen MOS-Transistor 202 oder, genauer gesagt, ein Gate des MOS-Transistors 202. Der Schichtstapel 104 ist in dem MOS-Gebiet auf dem MOS-Transistor 202 und in einer Fläche, die den MOS-Transistor 202 umgibt, auf dem Substrat 102 angeordnet.
  • Der Schichtstapel 104 kann auf dem Oberflächengebiet 108 des Substrats und auf dem MOS-Transistor 202 bereitgestellt sein, sodass ein Einebnen der zweiten Isolationsschicht 112, das durch den vergrabenen MOS-Transistor 202 (unter dem Schichtstapel 104 vergraben) verursacht wird, eine maximale Neigung von 30° (oder 20° oder 10° oder 5°) relativ zum Oberflächengebiet 108 des Substrats 102 umfasst. Anders gesagt kann wie in 4a der Schichtstapel 104 so bereitgestellt sein, dass ein Seitenwandwinkel von weniger als 30° erreicht wird, was für ein rückstandsfreies Poly-Aussparungsverfahren erwünscht ist.
  • Ferner ist wie in 4a angezeigt ein Abstand (entlang einer geometrischen Linie parallel zur Oberfläche 108 des Substrats 102) von 1,5 μm oder weniger zwischen dem Bipolartransistor 100 und dem MOS-Transistor 202 oder genauer zwischen einer Seitenwand 141 des Abstandshalters 140, die dem MOS-Transistor 202 zugewandt ist, und einer Seitenwand 203 des Gates des MOS-Transistors 202 durch das hierin offenbarte Verfahren 30 zur Herstellung der BiMOS-Vorrichtung 200 erreichbar. Im Gegensatz dazu würde ein auf herkömmlicher CMP basierendes Herstellungsverfahren einen Abstand von mehr als 10 μm erfordern, um Material von niedriger liegenden Gebieten zu entfernen.
  • Ferner kann ein Abstand zwischen einer Fläche (oder Seitenwand) des Emitterfensters 114, die dem MOS-Transistor 202 zugewandt ist, und einer Fläche (oder Seitenwand) 203 eines Gates (MOS-Vorrichtung Poly (Gate-Leiter oder Poly-Leiter) des MOS-Transistors 202, die dem bipolaren Transistor 100 zugewandt ist, kleiner als 200 nm, 500 nm, 1 μm, 1,5 μm oder 3 μm sein.
  • Für 130 nm- und 90 nm-Technologie ist eine Target-Gate-Kontakthöhe 150 nm, worin ein Minimum von 120 nm und ein Maximum von 180 nm geschätzt wird.
  • Ferner, wie von 4a abgeleitet werden kann, gibt es keine Einschnürstrukturen in dem MOS-Gebiet aufgrund der HDP-Stufenabdeckung (HDP = Plasma hoher Dichte).
  • 4b zeigt eine schematische Querschnittansicht der BiMOS-Vorrichtung 200 nach dem selektiven Entfernen der Emitterschicht 152 oder des Emitterschichtstapels 150 zumindest bis zur zweiten Isolationsschicht 112 in dem bipolaren Gebiet und in dem MOS-Gebiet. Dabei wird die Emitterschicht 152 oder der Emitterschichtstapel 150 in dem bipolaren Gebiet und in dem MOS-Gebiet bis zur zweiten Isolationsschicht 112 entfernt, ohne den Schichtstapel 104 oder, genauer, die zweite Isolationsschicht 112 zu entfernen.
  • In 4b sind einige Abstände oder Höhen durch Pfeile angezeigt. Im Detail zeigt D1 eine Höhe der ersten Isolationsschicht 106 an. D2 zeigt eine Höhe der Opferschicht 110 an. D3 zeigt eine Höhe des MOS-Transistors 202 oder, genauer, des Gate-Kontakts des MOS-Transistors 202 an. D4 zeigt eine Höhe der Kollektorschicht 130 und Basisschicht 132 an. D5 zeigt einen Abstand zwischen einem obersten Oberflächengebiet der Opferschicht 110 und dem obersten Oberflächengebiet 156 der Emitterschicht in dem bipolaren Gebiet an. D6 zeigt eine Höhe der Emitterschicht 152 oder des Emitterschichtstapels 150 an.
  • Die Emitterschicht 152 oder der Emitterschichtstapel 150 kann in dem bipolaren Gebiet und in dem MOS-Gebiet bis zur zweiten Isolationsschicht 112 entfernt werden, sodass ein Abstand zwischen dem Oberflächengebiet 108 des Substrats 102 und einem oberen Oberflächengebiet 156 der Emitterschicht 152 oder des Emitterschichtstapels 150 des Bipolartransistors 100 kleiner ist als ein Abstand zwischen dem Oberflächengebiet 108 des Substrats 102 und einem oberen Oberflächengebiet 157 der Opferschicht 110 in dem MOS-Gebiet (direkt oberhalb vom MOS-Transistor 202). Anders gesagt kann ein oberstes Niveau 156 der Emitterelektrode näher beim Siliciumsubstrat 102 sein als D1 + D2 + D3.
  • Ferner kann die Emitterschicht 152 oder der Emitterschichtstapel 150 entfernt werden, sodass ein Abstand zwischen dem Oberflächengebiet 108 des Substrats 102 und dem oberen Gebiet 156 der Emitterschicht 152 oder des Emitterschichtstapels 150 des Bipolartransistors 100 kleiner ist als ein Abstand zwischen dem Oberflächengebiet 108 des Substrats 102 und einem oberen Oberflächengebiet 158 der ersten Isolationsschicht 106 in dem MOS-Gebiet (oberhalb vom MOS-Transistor 202). Anders gesagt kann ein oberstes Niveau 156 der Emitterelektrode näher beim Siliciumsubstrat 102 sein als D1 + D3.
  • Ferner kann die Emitterschicht 152 oder der Emitterschichtstapel 150 entfernt werden, sodass ein Abstand zwischen dem Oberflächengebiet 108 des Substrats 102 und einem oberen Gebiet 156 der Emitterschicht 152 oder des Emitterschichtstapels 150 kleiner als oder gleich wie ein Abstand zwischen dem Oberflächengebiet 108 des Substrats 102 und einem oberen Oberflächengebiet 160 des MOS-Transistors 202 ist. Anders gesagt kann ein oberstes Niveau 156 der Emitterelektrode näher beim Siliciumsubstrat 102 sein als D3. Das ist der aggressivste Fall. Es ermöglicht einen kürzeren HBT-Stapel (HBT = bipolarer Heteroübergangstransistor) und daher eine schnellere Vorrichtung.
  • Im Folgenden sind Zieldimensionen für einen bipolaren SiGe-Heteroübergangstransistor angegeben. Eine Höhe D1 der ersten Isolationsschicht 106 kann zwischen 50 und 85 nm liegen (kleinere Werte für hohe Leistung). Eine Höhe D2 der Opferschicht 110 kann zwischen 40 und 80 nm liegen (idem). Eine Höhe D3 des MOS-Transistors (oder MOS-Gates) 202 kann zwischen 105 und 190 nm liegen (niedrigere Grenze durch Zuverlässigkeit, Beispiel: 90-nm-Technologie). Eine Höhe D4 des Kollektors 130 und der Basis 132 gemeinsam kann 65 bis 125 nm betragen (kleiner bedeutet schneller). Der Abstand D5 zwischen dem obersten Oberflächengebiet der Opferschicht 110 und dem obersten Oberflächengebiet 156 der Emitterschicht in dem bipolaren Gebiet kann zwischen 0 und 40 nm liegen. Eine Höhe der Emitterschicht 152 oder des Emitterschichtstapels 150 kann zwischen 40 und 60 nm liegen (Minimum eingeschränkt durch Silicidierungsverfahren).
  • 4c zeigt eine schematische Querschnittansicht einer BiMOS-Endvorrichtung 200 gemäß einer Ausführungsform. Im Vergleich zu 4b wurde in dem bipolaren Gebiet die Opferschicht 110 durch eine Kontaktschicht 170 ersetzt, die die Basisschicht 132 des Bipolartransistors 100 kontaktiert. Ferner wurde eine SiN-Schicht 172 auf dem Substrat 102, in dem bipolaren Gebiet auf der Kontaktschicht 170 und der Emitterschicht 152 oder dem Emitterschichtstapel 150 und in dem MOS-Gebiet auf dem MOS-Transistor 202 oder, genauer, auf dem Gate des MOS-Transistors 202 bereitgestellt. Außerdem wurden Kontakte 180 bereitgestellt, die die Basisschicht 132, die Emitterschicht 152, das Gate des MOS-Transistors 202 und eine(n) Source/Drain des MOS-Transistors 202 über die Kontaktschicht 170 kontaktieren.
  • In 4c sind die bereits in 4b angegebenen Abstände D1 bis D5 ebenfalls angegeben.
  • Dabei kann das obere Oberflächengebiet 156 der Emitterschicht 152 oder des Emitterschichtstapels 150 des Bipolartransistors 100 kleiner sein als eine Summe eines Abstands zwischen dem Oberflächengebiet 108 des Substrats 102 und einem oberen Oberflächengebiet der Kontaktschicht 170 in dem bipolaren Gebiet und eines Abstands zwischen dem Oberflächengebiet 108 des Substrats 102 und einem oberen Oberflächengebiet 160 des MOS-Transistors 202 in dem MOS-Gebiet. Anders gesagt kann ein oberstes Niveau 156 der Emitterelektrode näher beim Siliciumsubstrat 102 sein als D1 + D2 + D3.
  • Ferner kann ein Abstand zwischen dem Oberflächengebiet 108 des Substrats 102 und einem oberen Oberflächengebiet 156 der Emitterschicht 152 oder des Emitterschichtstapels 150 des Bipolartransistors 100 kleiner sein als eine Summe eines Abstands zwischen dem Oberflächengebiet 108 des Substrats 102 und einem oberen Oberflächengebiet 173 der ersten Isolationsschicht 106 in dem bipolaren Gebiet und eines Abstands zwischen dem Oberflächengebiet 108 des Substrats 102 und dem oberen Oberflächengebiet 160 des MOS-Transistors 202 in dem MOS-Gebiet. Anders gesagt kann ein oberstes Niveau 156 der Emitterelektrode näher beim Siliciumsubstrat 102 sein als D1 + D3.
  • Ferner kann ein Abstand zwischen dem Oberflächengebiet 108 des Substrats 102 und einem oberen Gebiet der Emitterschicht 152 oder des Emitterschichtstapels 150 des Bipolartransistors 100 kleiner als oder gleich wie ein Abstand zwischen dem Oberflächengebiet 108 des Substrats 102 und einem oberen Oberflächengebiet 160 des MOS-Transistors in dem MOS-Gebiet sein. Anders gesagt kann ein oberstes Niveau 156 der Emitterelektrode näher beim Siliciumsubstrat 102 sein als D3.
  • 5a zeigt eine schematische Querschnittansicht der BiMOS-Vorrichtung 202 nach dem Bereitstellen des Emitterschichtstapels 150, der die Emitterschicht 152 umfasst, auf der Basisschicht 132 innerhalb vom Fenster 114 des Schichtstapels 104, sodass ein Überfüllen des Fensters 114 des Schichtstapels 104 erreicht wird und sodass der Emitterschichtstapel 150 auf der zweiten Isolationsschicht 112 ebenfalls in dem MOS-Gebiet (in 5a nicht gezeigt) angeordnet ist. Daher zeigt 5a im Wesentlichen das Gleiche wie 4a, sodass die Beschreibung von 4a auch für die in 5a gezeigte BiMOS-Vorrichtung 202 gilt. Im Vergleich zu 4a sind in 5a jedoch außerdem eine Emitterbreite (EW), eine Höhe der Polysiliciumschicht 154 und eine Ausnehmung durch Pfeile angegeben. Außerdem ist in 5a eine Höhe h angegeben, die eine Höhe der Polysiliciumemitterschicht 154 direkt oberhalb von der Emitterschicht 152 beschreibt.
  • Dabei zeigt 5a einen Spezialfall, in dem eine Dicke oder Höhe r0 der Polysiliciumemitterschicht 154 gleich wie die Emitterbreite (EW_CD) ist. In diesem Fall kann die Ausnehmungstiefe auf: Ausnehmungstiefe = (1 – Ausnehmung Quadratwurzel (1,25))·EW_CD berechnet werden.
  • Im Allgemeinen dem allgemeinen Fall kann die Ausnehmungstiefe auf (r0 – h)/r0 = 1 – Quadratwurzel(1 – (e/(2r0))^2) berechnet werden.
  • Daher wird eine Ausnehmung von ~20 nm (oder kleiner) für eine 400 nm-Abscheidung erwartet.
  • 5b zeigt in einem Diagramm das Verhältnis der resultierenden Ausnehmung von einer konformen Abscheidung zur Abscheidungsdicke (Ausnehmung/Absch.) für eine Emitterbreite (EW_CD) von 250 nm. Dabei beschreibt die Ordinate das Verhältnis der Ausnehmungstiefe zur Dicke der abgeschiedenen Schicht, und die Abszisse beschreibt die Dicke der abgeschiedenen Schicht.
  • 5c zeigt in einer Tabelle eine Ausnehmungstiefe (relative Ausnehmungstiefe und absolute Ausnehmungstiefe) als Funktion einer Dicke von abgeschiedenem Silicium und Emitterbreite. Außerdem ist in 5c die Relation (r0 – h)/r0 = 1 – Quadratwurzel(1 – (e/(2r0))^2) angegeben. Dabei zeigen in 5c Pfeile mögliche Zielkonfigurationen an. Alle Werte sind in nm angegeben.
  • 6a und 6b zeigen Rasterelektronenmikroskop-Bilder von bipolaren Gebieten von Fenstern der BiMOS-Vorrichtung 200, die mit Emittermaterial gefüllt wurden und nachfolgend auf eine potenzielle Zieltiefe vertieft wurden. Außerdem zeigen 6a und 6b Aussparungstiefen von 122 nm und 95 nm sind gezeigt, die der vorhergesagten Differenz genau entsprechen, die von der in 5c gezeigten Aussparungstiefenberechnung für die Emitteraussparung abgeleitet ist.
  • Es ist angemerkt, dass für die 6a und 6b von der Ausnehmungsberechnung eine Differenz von 25 nm erwartet wird.
  • 6c zeigt ein Rasterelektronenmikroskop-Bild des MOS-Gebiets der BiMOS-Vorrichtung 200. Aus 6c ist ersichtlich, dass das Verfahren eine überraschend flache Endtopografie ermöglicht.
  • 7a zeigt ein Rasterelektronenmikroskop-Bild des MOS-Gebiets der BiMOS-Vorrichtung mit einem neuen dielektrischen Stapel (LPCVD & HDP SiO2/LPSiN/HDP SiO2). Das durch HDP 2 × SiO2 erreichte Profil weist einen Seitenwandwinkel auf, der kleiner als 10° ist.
  • 7b zeigt ein Rasterelektronen-Bild einer Stufenabdeckung einer herkömmlichen Abscheidung auf einer CMOS-Gate-Topografie auf. Es ist anzumerken, dass dies nicht der Zielstapel ist, unterschiedliche Technologie (LPCVD SiO2, PolySi, SiN, von unten nach oben).
  • Wie nach der obenstehenden Erörterung klar wird, ist eine BiMOS-(oder BiCMOS-)Architektur bereitgestellt, worin der Emitter auf selbstausgerichtete Weise relativ zu dem Kollektor und der Basis hergestellt werden muss. Zurzeit ist das Emittersilicium durch ein Damascene-Verfahren strukturiert. Dieser Verfahrensfluss führt jedoch unweigerlich dazu, dass die obere Kante des Emittersiliciums oberhalb von der oberen Kante des CMOS-Gates positioniert ist. Aufgrund der längeren Zuleitungslänge führt das zu einer Zunahme des Emitterwiderstands, was einen negativen Einfluss auf die Schaltfrequenz der bipolaren Vorrichtung hat. Dieses Problem wird durch die hierin offenbarten Verfahren zur Herstellung gelöst, wobei die Höhe des Emitters nicht länger direkt mit der Höhe des MOS-Gates verbunden ist. Ferner werden Verfahrenstoleranzen und Verfahrenskomplexität zur gleichen Zeit verringert.
  • Bisher wurde der Emitter durch ein Poly-CMP-Verfahren wie zuvor beschrieben strukturiert, umfassend einen Anschlag auf einer PC-Topografie. Die Ergebnisse waren die oben beschriebenen Probleme in Bezug auf Brechen des Musters an der Waferkante und eine starke Abhängigkeit von der Emitterhöhe auf das spezifische Layout (Belegungsdichte, Umgebung) von mehr als ±30 nm unter verschiedenen Layouts.
  • Statt der Verwendung eines CMP-Verfahrens, das Vorplanarisierung umfasst, wird eine vorteilhafte Kombination aus Abscheidungen und Aussparungsverfahren basierend auf Trockenätzen vorgeschlagen.
  • Daher ist ein Vorteil, dass die Emitterhöhe unabhängig von der MOS-Gate-Höhe eingestellt werden kann, insbesondere beträchtlich geringer zu sein als die MOS-Gate-Höhe. Das ermöglicht das Minimieren des Zuleitungswiderstands des Emitters. Ferner ist es ein Vorteil, dass erwartet wird, dass vertikale Toleranzen auf weniger als die Hälfte des Werts verringert werden, wobei die Toleranzen von elektrischen Parametern beträchtlich verringert werden. Für HBTs (bipolare Heteroübergangstransistoren) mit fmax > 500 GHz ist der Zuleitungswiderstand eines Emitters eine entscheidende Größe für die Vorrichtungsleistung. Ferner ist es ein Vorteil, dass die Verfahrenskosten verringert werden können, da teure CMP-Verfahren vermieden werden können.
  • Ausführungsformen stellen eine HBT-Architektur bereit, worin die Emitterhöhe so eingestellt werden kann, dass sie unabhängig von der MOS-Topografie ist, um Zuleitungswiderstände zu minimieren.

Claims (25)

  1. Verfahren (10) zur Herstellung eines Bipolartransistors (100), wobei das Verfahren (10) Folgendes umfasst: Bereitstellen (12) eines Substrats (102) eines ersten leitfähigen Typs und eines Schichtstapels (104), der auf dem Substrat (102) angeordnet ist, worin der Schichtstapel (104) eine erste Isolationsschicht (106), die auf einem Oberflächengebiet (108) des Substrats (102) angeordnet ist, eine Opferschicht (110), die auf der ersten Isolationsschicht (106) angeordnet ist, und eine zweite Isolationsschicht (112), die auf der Opferschicht (110) angeordnet ist, umfasst, worin der Schichtstapel (104) ein Fenster (114) umfasst, das in dem Schichtstapel (104) durch die zweite Isolationsschicht (112), die Opferschicht (110) und die erste Isolationsschicht (106) bis zum Oberflächengebiet (108) des Substrats (102) ausgebildet ist; Bereitstellen (14) einer Kollektorschicht (130) des ersten halbleitfähigen Typs auf dem Substrat (102) innerhalb vom Fenster (114) des Schichtstapels (104); Bereitstellen (16) einer Basisschicht (132) eines zweiten halbleitfähigen Typs auf der Kollektorschicht innerhalb vom Fenster (114) des Schichtstapels (104); Bereitstellen (18) einer Emitterschicht (152) oder eines Emitterschichtstapels (150) auf der Basisschicht (132) innerhalb vom Fenster (114) des Schichtstapels (104), sodass ein Überfüllen des Fensters (114) des Schichtstapels (104) erreicht wird, worin der Emitterschichtstapel (150) die Emitterschicht (152) und eine Abdeckschicht (154) umfasst, worin die Emitterschicht (152) vom ersten halbleitfähigen Typ ist; und selektives Entfernen (20) der Emitterschicht (152) oder des Emitterschichtstapels zumindest bis zur zweiten Isolationsschicht (112).
  2. Verfahren (10) zur Herstellung nach Anspruch 1, worin das in dem Schichtstapel (104) ausgebildete Fenster (114) eine Trapezform in zumindest einer von einer ersten Fläche zwischen der ersten Isolationsschicht (106) und einer zweiten Fläche zwischen der zweiten Isolationsschicht (112) umfasst.
  3. Verfahren (10) zur Herstellung nach Anspruch 1, worin Flanken zumindest einer der ersten Isolationsschicht (106) und der zweiten Isolationsschicht (112), die dem Fenster (114) des Schichtstapels (104) zugewandt sind, zumindest teilweise abgerundet oder abgeschrägt sind.
  4. Verfahren (10) zur Herstellung nach Anspruch 1, worin das Bereitstellen der Emitterschicht (152) das Aufwachsenlassen der Emitterschicht (152) auf der Basisschicht (132) innerhalb vom Fenster (114) des Schichtstapels (104) umfasst.
  5. Verfahren (10) zur Herstellung nach Anspruch 1, worin das Bereitstellen des Emitterschichtstapels (150) das Aufwachsenlassen der Emitterschicht (152) auf der Basisschicht (132) innerhalb vom Fenster (114) des Schichtstapels (104) und das Abscheiden der Abdeckschicht (154) auf der Emitterschicht (152) umfasst.
  6. Verfahren (10) zur Herstellung nach Anspruch 1, worin ein Abstandshalter (140) auf Seitenwänden des Fensters (114) des Schichtstapels (104) bereitgestellt ist, bevor die Emitterschicht (152) oder der Emitterschichtstapel (150) bereitgestellt ist.
  7. Verfahren (10) zur Herstellung nach Anspruch 1, worin die Emitterschicht (152) oder der Emitterschichtstapel (150) selektiv entfernt wird, bis eine Überätzung der Emitterschicht (152) oder des Emitterschichtstapels (150) innerhalb vom Fenster (114) des Schichtstapels (104) erreicht ist, sodass ein oberes Oberflächengebiet (156) der Emitterschicht (152) oder des Emitterschichtstapels (150) niedriger ist als ein oberes Oberflächengebiet (128) der zweiten Isolationsschicht (112).
  8. Verfahren (10) zur Herstellung nach Anspruch 1, worin die Emitterschicht (152) oder der Emitterschichtstapel (150) unter Verwendung eines Trockenätzverfahrens selektiv entfernt wird.
  9. Verfahren (10) zur Herstellung nach Anspruch 1, worin zumindest eine von der ersten Isolationsschicht (106) und der zweiten Isolationsschicht (112) eine relative Dielektrizitätskonstante von weniger als 9 umfasst.
  10. Verfahren (10) zur Herstellung nach Anspruch 1, worin zumindest eine von der ersten Isolationsschicht (106) und der zweiten Isolationsschicht (112) eine erste Isolationssubschicht, die eine erste Ätzrate aufweist, und eine zweite Isolationssubschicht, die eine zweite, von der ersten Ätzrate unterschiedliche Ätzrate aufweist, umfasst.
  11. Verfahren (10) zur Herstellung nach Anspruch 1, worin die erste Isolationsschicht (106) eine erste SiO2-Schicht ist und worin die zweite Isolationsschicht (112) eine zweite SiO2-Schicht ist.
  12. Verfahren (10) zur Herstellung nach Anspruch 1, worin zumindest eine von der ersten Isolationsschicht (106) und der zweiten Isolationsschicht (112) unter Verwendung eines Verfahrens mit Plasma hoher Dichte hergestellt ist.
  13. Verfahren (10) zur Herstellung nach Anspruch 1, worin die Opferschicht eine SiN-Schicht ist.
  14. Verfahren (30) zur Herstellung einer BiMOS-Vorrichtung (202), wobei das Verfahren Folgendes umfasst: Bereitstellen (32) eines Substrats (102) eines ersten leitfähigen Typs; Bereitstellen (34) einer MOS-Vorrichtung (202) auf einem Oberflächengebiet des Substrats (102); Bereitstellen eines Schichtstapels (104), worin der Schichtstapel (104) auf dem Oberflächengebiet des Substrats (102) und in einem MOS-Gebiet auf der MOS-Vorrichtung (202) angeordnet ist, worin der Schichtstapel (104) eine erste Isolationsschicht (106), die auf dem Oberflächengebiet des Substrats (102) und in dem MOS-Gebiet auf der MOS-Vorrichtung (202) angeordnet ist, eine Opferschicht (110), die auf der ersten Isolationsschicht (106) angeordnet ist, und eine zweite Isolationsschicht (112), die auf der Opferschicht (110) angeordnet ist, umfasst, worin der Schichtstapel (104) in einem bipolaren Gebiet, das sich von dem MOS-Gebiet unterscheidet, ein Fenster (114) umfasst, das in dem Schichtstapel (104) durch die zweite Isolationsschicht (112), die Opferschicht (110) und die erste Isolationsschicht (106) bis zum Oberflächengebiet des Substrats (102) ausgebildet ist; Bereitstellen (36) einer Kollektorschicht (130) des ersten halbleitfähigen Typs auf dem Substrat (102) innerhalb vom Fenster (114) des Schichtstapels (104); Bereitstellen (38) einer Basisschicht (132) eines zweiten halbleitfähigen Typs auf der Kollektorschicht (130) innerhalb vom Fenster (114) des Schichtstapels (104); Bereitstellen (40) einer Emitterschicht (152) oder eines Emitterschichtstapels (150) auf der Basisschicht innerhalb vom Fenster (114) des Schichtstapels (104), sodass ein Überfüllen des Fensters (114) des Schichtstapels (104) erreicht wird und sodass die Emitterschicht (152) oder der Emitterschichtstapel (150) auf der zweiten Isolationsschicht (112) ebenfalls in dem MOS-Gebiet angeordnet ist, worin die Emitterschicht (152) vom ersten halbleitfähigen Typ ist, worin der Emitterschichtstapel (150) die Emitterschicht (152) und eine Abdeckschicht (154) umfasst; und selektives Entfernen (42) der Emitterschicht (152) oder des Emitterschichtstapels (150) zumindest bis zur zweiten Isolationsschicht (112) in dem bipolaren Gebiet und dem MOS-Gebiet.
  15. Verfahren (30) zur Herstellung nach Anspruch 14, worin die Emitterschicht (152) oder der Emitterschichtstapel (150) in dem bipolaren Gebiet und dem MOS-Gebiet bis zur zweiten Isolationsschicht (112) entfernt wird, sodass ein Abstand zwischen dem Oberflächengebiet des Substrats (102) und einem oberen Gebiet der Emitterschicht (152) oder des Emitterschichtstapels (150) des Bipolartransistors kleiner ist als ein Abstand zwischen dem Oberflächengebiet (108) des Substrats (102) und einem oberen Oberflächengebiet (157) der Opferschicht (110) in dem MOS-Gebiet.
  16. Verfahren (30) zur Herstellung nach Anspruch 14 oder 15, worin die Emitterschicht (152) oder der Emitterschichtstapel (150) in dem bipolaren Gebiet und dem MOS-Gebiet bis zur zweiten Isolationsschicht (112) entfernt wird, ohne den Schichtstapel (104) in dem MOS-Gebiet zu entfernen.
  17. Verfahren (30) zur Herstellung nach einem der Ansprüche 14 bis 16, worin der Schichtstapel (104) auf dem Oberflächengebiet des Substrats (102) und auf der MOS-Vorrichtung bereitgestellt ist, sodass ein Einebnen der zweiten Isolationsschicht (112), das durch die vergrabene MOS-Vorrichtung (202) verursacht wird, eine maximale Neigung von 30° relativ zum Oberflächengebiet des Substrats (102) umfasst.
  18. BiMOS-Vorrichtung (200), umfassend: ein Substrat (102) eines ersten leitfähigen Typs; eine MOS-Vorrichtung (202), die auf einem Oberflächengebiet (108) des Substrats (102) in einem MOS-Gebiet angeordnet ist; einen Schichtstapel (104), der auf dem Oberflächengebiet (108) des Substrats (102) und auf der MOS-Vorrichtung (202) in dem MOS-Gebiet angeordnet ist, worin der Schichtstapel (104) eine erste Isolationsschicht (106), die auf dem Oberflächengebiet des Substrats (102) und in dem MOS-Gebiet auf der MOS-Vorrichtung angeordnet ist, eine Kontaktschicht (170) des ersten leitfähigen Typs, die auf der ersten Isolationsschicht (106) angeordnet ist, und eine zweite Isolationsschicht (112), die auf der Kontaktschicht (170) angeordnet ist, umfasst, worin der Schichtstapel (104) in einem bipolaren Gebiet, das sich von dem MOS-Gebiet unterscheidet, ein Fenster (114) umfasst, das in dem Schichtstapel (104) durch die zweite Isolationsschicht (112), die Kontaktschicht (170) und die erste Isolationsschicht (106) bis zum Oberflächengebiet des Substrats (102) ausgebildet ist; einen Bipolartransistor, der auf dem Oberflächengebiet des Substrats (102) in dem bipolaren Gebiet angeordnet ist, worin der Bipolartransistor eine Kollektorschicht des ersten halbleitfähigen Typs, die auf dem Substrat (102) innerhalb vom Fenster (114) des Schichtstapels (104) angeordnet ist, eine Basisschicht eines zweiten halbleitfähigen Typs, die auf der Kollektorschicht innerhalb vom Fenster (114) des Schichtstapels (104) angeordnet ist, und eine Emitterschicht (152) oder einen Emitterschichtstapel (150), die/der auf der Basisschicht innerhalb vom Fenster (114) des Schichtstapels (104) angeordnet ist, umfasst, worin der Emitterschichtstapel (150) die Emitterschicht (152) und eine Abdeckschicht (154) umfasst, worin die Emitterschicht (152) vom ersten halbleitfähigen Typ ist; worin ein Abstand zwischen dem Oberflächengebiet (108) des Substrats (102) und einem oberen Oberflächengebiet (156) der Emitterschicht (152) oder des Emitterschichtstapels (150) des Bipolartransistors (100) kleiner ist als eine Summe eines Abstands zwischen dem Oberflächengebiet (108) des Substrats (102) und einem oberen Oberflächengebiet (171) der Kontaktschicht (170) in dem bipolaren Gebiet und eines Abstands zwischen dem Oberflächengebiet (108) des Substrats (102) und einem oberen Oberflächengebiet (160) der MOS-Vorrichtung (202) in dem MOS-Gebiet.
  19. BiMOS-Vorrichtung (200) nach Anspruch 18, worin ein Abstand zwischen dem Oberflächengebiet (108) des Substrats (102) und einem oberen Oberflächengebiet (156) der Emitterschicht (152) oder des Emitterschichtstapels (150) des Bipolartransistors (100) kleiner ist als eine Summe eines Abstands zwischen dem Oberflächengebiet (108) des Substrats (102) und einem oberen Oberflächengebiet (173) der ersten Isolationsschicht (106) in dem bipolaren Gebiet und eines Abstands zwischen dem Oberflächengebiet (108) des Substrats (102) und dem oberen Oberflächengebiet (160) der MOS-Vorrichtung (202) in dem MOS-Gebiet.
  20. BiMOS-Vorrichtung (200) nach Anspruch 18, worin ein Abstand zwischen dem Oberflächengebiet (108) des Substrats (102) und einem oberen Gebiet der Emitterschicht (152) oder des Emitterschichtstapels (150) des Bipolartransistors (100) kleiner als oder gleich wie ein Abstand zwischen dem Oberflächengebiet (108) des Substrats (102) und einem oberen Oberflächengebiet (160) der MOS-Vorrichtung ist.
  21. BiMOS-Vorrichtung (200) nach Anspruch 18, worin ein Abstand zwischen einer Fläche des Fensters (114), die der MOS-Vorrichtung (202) zugewandt ist, und einer Fläche eines Gates der MOS-Vorrichtung (202), die dem bipolaren Transistor (100) zugewandt ist, gleich wie oder kleiner als 3 μm ist.
  22. BiMOS-Vorrichtung (200) nach Anspruch 18, worin ein Abstand zwischen einer Fläche des Fensters (114), die der MOS-Vorrichtung (202) zugewandt ist, und einer Fläche eines Gates der MOS-Vorrichtung (202), die dem bipolaren Transistor (100) zugewandt ist, gleich wie oder kleiner als 1,5 μm ist.
  23. BiMOS-Vorrichtung (200) nach Anspruch 18, worin ein Abstand zwischen einer Fläche des Fensters (114), die der MOS-Vorrichtung (202) zugewandt ist, und einer Fläche eines Gates der MOS-Vorrichtung (202), die dem bipolaren Transistor (100) zugewandt ist, gleich wie oder kleiner als 1 μm ist.
  24. BiMOS-Vorrichtung (200) nach Anspruch 18, worin ein Abstand zwischen einer Fläche des Fensters (114), die der MOS-Vorrichtung (202) zugewandt ist, und einer Fläche eines Gates der MOS-Vorrichtung (202), die dem bipolaren Transistor (100) zugewandt ist, gleich wie oder kleiner als 500 nm ist.
  25. BiMOS-Vorrichtung (200) nach Anspruch 18, worin ein Abstand zwischen einer Fläche des Fensters (114), die der MOS-Vorrichtung (202) zugewandt ist, und einer Fläche eines Gates der MOS-Vorrichtung (202), die dem bipolaren Transistor (100) zugewandt ist, gleich wie oder kleiner als 200 nm ist.
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