DE102014204114B4 - Transistor mit einer Gateelektrode, die sich rund um ein oder mehrere Kanalgebiete erstreckt, und Verfahren zu seiner Herstellung - Google Patents

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Abstract

Eine Halbleiterstruktur (100), die umfasst:ein Substrat (101), das ein Halbleitermaterial enthält; undeinen Transistor, wobei der Transistor umfasst:ein erhöhtes Sourcegebiet (404) und ein erhöhtes Draingebiet (405), die sich oberhalb des Substrats befinden;ein oder mehr längliche Halbleiterleitungen (201, 202, 203), die zwischen dem erhöhten Sourcegebiet (404) und dem erhöhten Draingebiet (405) verbunden sind, wobei sich eine Längsrichtung von jeder der ein oder mehr länglichen Halbleiterleitungen (201, 202, 203) im Wesentlichen entlang einer horizontalen Richtung erstreckt, die zu einer Dickenrichtung des Substrats (101) senkrecht ist, wobei jede der länglichen Halbleiterleitungen (201, 202, 203) ein Kanalgebiet umfasst;eine Gateelektrode (902), die sich rund um jedes der Kanalgebiete der ein oder mehr länglichen Halbleiterleitungen (201, 202, 203) erstreckt; undeine Gateisolierschicht (901), die sich zwischen jeder der ein oder mehr länglichen Halbleiterleitungen (201, 202, 203) und der Gateelektrode (902) befindet;wobei die Halbleiterstruktur (100) außerdem eine Schicht (102) aus einem elektrisch isolierenden Material umfasst, die sich zwischen dem Substrat (101) und zumindest Teilen der erhöhten Source- und Draingebiete (404, 405) befindet, und wobei sich ein Teil der Gateelektrode (902) unterhalb der ein oder mehr länglichen Halbleiterleitungen (201, 202, 203) in einer Öffnung (801) der Schicht (102) aus elektrisch isolierendem Material befindet.

Description

  • Die vorliegende Erfindung bezieht sich allgemein auf das Gebiet der integrierten Schaltkreise und insbesondere auf integrierte Schaltkreise, in denen Halbleiter-auf-Isolator-Techniken verwendet werden.
  • In der US 2009 / 0 061 572 A1 wird eine Halbleitervorrichtung beschrieben, in der eine Gateelektrode auf oder benachbart zu einer Gatedielektrikumsschicht gebildet ist. Die Gatedielektrikumsschicht ist auf einer oberen Fläche, einer Seitenwand und einer unteren Fläche eines Kanalgebiets eines Halbleiterkörpers gebildet.
  • In der US 2011 / 0 133 163 A1 werden ein Gateleiter und ein Silizid, die sich um einen Nanodraht herum erstrecken, beschrieben. Unterhalb der Gateelektrode befindet sich ein Teil eines vergrabenen Oxids.
  • Integrierte Schaltkreise umfassen üblicherweise eine große Anzahl von Schaltkreiselementen, die insbesondere Feldeffekttransistoren umfassen. In einem Feldeffekttransistor kann eine Gateelektrode durch eine Gateisolierschicht von einem Kanalgebiet getrennt sein, wobei die Gateisolierschicht eine elektrische Isolierung zwischen der Gateelektrode und dem Kanalgebiet bereitstellt. Neben dem Kanalgebiet befinden sich ein Sourcegebiet und ein Draingebiet.
  • Das Kanalgebiet, das Sourcegebiet und das Draingebiet sind in einem Halbleitermaterial gebildet, wobei sich die Dotierung des Kanalgebiets von der Dotierung des Sourcegebiets und des Draingebiets unterscheidet. Abhängig von einer elektrischen Spannung, die an die Gateelektrode angelegt wird, kann der Feldeffekttransistor zwischen einem Ein-Zustand und einem Aus-Zustand geschaltet werden.
  • Es wurde vorgeschlagen, zur Verbesserung der Leistung von integrierten Schaltkreisen, die Feldeffekttransistoren umfassen, die Halbleiter-auf-Isolator-Technik zu verwenden. Bei der Halbleiter-auf-Isolator-Technik werden die Source-, Kanal- und Draingebiete der Transistoren in einer dünnen Schicht aus einem Halbleitermaterial, beispielsweise Silizium, gebildet. Die dünne Schicht aus Halbleitermaterial kann sich über einem Substrat aus einem Halbleitermaterial, beispielsweise Silizium, befinden und von dem Substrat durch ein elektrisch isolierendes Material, beispielsweise Siliziumdioxid, getrennt sein. Im Vergleich zu integrierten Schaltkreisen, in denen die Feldeffekttransistoren auf einem massiven Halbleitersubstrat gebildet sind, kann die Halbleiter-auf-Isolator-Technik eine Verringerung von parasitären Kapazitäten und Leckströmen sowie einer Empfindlichkeit von integrierten Schaltkreisen gegenüber ionisierender Strahlung ermöglichen.
  • Mit der Halbleiter-auf-Isolator-Technik sind jedoch bestimmte Probleme verbunden, die den sogenannten „Floating Body Effect“ umfassen. Der Körper eines Halbleiter-auf-Isolator-Feldeffekttransistors bildet mit dem Substrat einen Kondensator. In diesem Kondensator können sich elektrische Ladungen ansammeln und nachteilige Effekte verursachen, die eine Abhängigkeit der Schwellwertspannung des Feldeffekttransistors von vorherigen Zuständen und eine verringerte Steuerbarkeit des Kanals umfassen können.
  • In der US 2011/0291196 A1 wird eine Halbleitervorrichtung beschrieben, die einen FinFET-Transistor oder Trigatetransistor auf der Basis eines Halbleiter-auf-Isolator-Substrats umfasst. Die Halbleitervorrichtung umfasst ein Siliziumsubstrat, über dem eine vergrabene Isolierschicht gebildet ist, und zwar üblicherweise in Form eines Siliziumdioxidmaterials. Außerdem sind mehrere Halbleiterfinnen vorhanden, welche die „Reste“ einer Siliziumschicht darstellen, die ursprünglich auf der vergrabenen Isolierschicht vorhanden war. Die Finnen umfassen ein Sourcegebiet, ein Draingebiet und ein Kanalgebiet. Die Ausdehnung des Kanalgebiets entlang der Längsrichtung der Finnen wird durch eine Gateelektrodenstruktur, die ein Elektrodenmaterial wie beispielsweise Polysilizium enthält und eine Abstandshalterstruktur bestimmt. Ein Gatedielektrikumsmaterial trennt das Elektrodenmaterial von dem Halbleitermaterial des Kanalgebiets an den Seitenwänden der Finnen und, im Fall eines Trigatetransistors, auf der Deckfläche der Finnen.
  • Im Vergleich zu planaren Feldeffekttransistoren können Transistoren, in denen das Kanalgebiet in Finnen gebildet ist, eine bessere Steuerbarkeit des Kanals aufweisen. Für manche Anwendungen, beispielsweise für die Herstellung von Transistoren in integrierten Schaltkreisen gemäß dem 22-nm-Technologieknoten und darüber hinaus kann es jedoch wünschenswert sein, noch weitere Verbesserungen der Steuerbarkeit des Kanals eines Transistors bereitzustellen.
  • Eine Aufgabe der Erfindung ist, eine Halbleiterstruktur, die einen Transistor mit einer besseren Steuerbarkeit des Kanals umfasst, und ein Verfahren zur Herstellung eines solchen Transistors bereitzustellen.
  • Erfindungsgemäß wird die Aufgabe durch eine Halbleiterstruktur gemäß Anspruch 1, ein Verfahren gemäß Anspruch 8, eine Halbleiterstruktur gemäß Anspruch 18 und ein Verfahren gemäß Anspruch 19 gelöst. Ausführungsformen können die in den abhängigen Ansprüchen definierten Merkmale aufweisen.
  • Ausführungsformen der Erfindung werden im Folgenden mit Bezug auf die beigefügten Zeichnungen beschrieben, in denen gleiche Bezugszeichen gleiche Elemente bezeichnen, und in denen:
    • 1a, 1b und 1c eine schematische Draufsicht bzw. Querschnittsansichten einer Halbleiterstruktur gemäß einer Ausführungsform in einem Stadium eines Verfahrens gemäß einer Ausführungsform zeigen;
    • 2a, 2b und 2c eine schematische Draufsicht bzw. Querschnittsansichten einer Halbleiterstruktur gemäß einer Ausführungsform in einem Stadium eines Verfahrens gemäß einer Ausführungsform zeigen;
    • 3a, 3b und 3c eine schematische Draufsicht bzw. Querschnittsansichten einer Halbleiterstruktur gemäß einer Ausführungsform in einem Stadium eines Verfahrens gemäß einer Ausführungsform zeigen;
    • 4a, 4b und 4c eine schematische Draufsicht bzw. Querschnittsansichten einer Halbleiterstruktur gemäß einer Ausführungsform in einem Stadium eines Verfahrens gemäß einer Ausführungsform zeigen;
    • 5a, 5b und 5c eine schematische Draufsicht bzw. Querschnittsansichten einer Halbleiterstruktur gemäß einer Ausführungsform in einem Stadium eines Verfahrens gemäß einer Ausführungsform zeigen;
    • 6a, 6b und 6c eine schematische Draufsicht bzw. Querschnittsansichten einer Halbleiterstruktur gemäß einer Ausführungsform in einem Stadium eines Verfahrens gemäß einer Ausführungsform zeigen;
    • 7a, 7b und 7c eine schematische Draufsicht bzw. Querschnittsansichten einer Halbleiterstruktur gemäß einer Ausführungsform in einem Stadium eines Verfahrens gemäß einer Ausführungsform zeigen;
    • 8a, 8b und 8c eine schematische Draufsicht bzw. Querschnittsansichten einer Halbleiterstruktur gemäß einer Ausführungsform in einem Stadium eines Verfahrens gemäß einer Ausführungsform zeigen; und
    • 9a, 9b und 9c eine schematische Draufsicht bzw. Querschnittsansichten einer Halbleiterstruktur gemäß einer Ausführungsform in einem Stadium eines Verfahrens gemäß einer Ausführungsform zeigen.
  • Die Erfindung stellt Transistoren und Verfahren zu ihrer Herstellung zur Verfügung, mit denen in hohem Maße steuerbare und stabile längliche Halbleiterleitungen (die auch als „Nanodrähte“ bezeichnet werden können, insbesondere in Ausführungsformen, in denen die länglichen Halbleiterleitungen relativ kleine Durchmesser von beispielsweise ungefähr 10 nm oder weniger haben) mit einer eindeutig definierten Orientierung und Länge bereitgestellt werden können. Außerdem stellt die Erfindung eine Technik zur Herstellung eines Gates zur Verfügung (wobei optional ein Gateisoliermaterial mit hoher Dielektrizitätskonstante und eine Gateelektrode aus Metall verwendet werden), bei der die länglichen Halbleiterleitungen vollständig beschichtet werden, mit Ausnahme von Endbereichen, die eine elektrische Verbindung zu anderen Teilen des Transistors, wie beispielsweise einem erhöhten Sourcegebiet und einem erhöhten Draingebiet bereitstellen. Dadurch kann man eine Rundumgate-Struktur erhalten, die einen hohen Grad an Steuerung durch das Gate ermöglicht. Das kann die Verwendung von höheren Durchlassströmen im Ein-Zustand des Transistors und geringere Leckströme im Aus-Zustand des Transistors ermöglichen.
  • Die Erfindung stellt einen Herstellungsablauf für eine Transistorvorrichtung zur Verfügung, bei dem in einer länglichen Halbleiterleitung ein Kanalgebiet mit einer Rundumgateelektrode bereitgestellt wird. Das Ausgangsmaterial kann ein extrem dünner Halbleiter-auf-Isolator-Wafer sein, beispielsweise ein Halbleiter-auf-Isolator-Wafer, in dem die obere Siliziumschicht eine Dicke in einem Bereich von ungefähr 5 bis 8 nm hat und sich eine Dicke einer darunter liegenden Oxidisolierschicht in einem Bereich von ungefähr 10-20 nm befindet. Die obere Siliziumschicht kann durch Fotolithografie in dünne Streifen strukturiert werden, wobei sich eine Breite der Streifen im gleichen Bereich wie die Dicke der Siliziumschicht befinden kann, beispielsweise in einem Bereich von ungefähr 5-8 nm für Nanodraht-Anwendungen, aber zur Herstellung anderer Vorrichtungen auch breiter sein kann.
  • Auf den Siliziumstreifen und um die Siliziumstreifen herum kann eine Dummygatestruktur gebildet werden. Die Dummygatestruktur kann ein Dummygateoxid mit einer Dicke in einem Bereich von ungefähr 2-3 nm und ein dickeres Polysilizium, das eine Dicke in einem Bereich von ungefähr 40-60 nm haben kann und die auf den Siliziumstreifen und um die Siliziumstreifen herum angeordnet sind, umfassen. Neben der Dummygatestruktur kann ein Schutzabstandhalter gebildet werden. Dann kann unter Verwendung eines selektiven epitaktischen Aufwachsprozesses Silizium aufgewachsen werden, um erhöhte Source- und Draingebiete zu bilden. Bei dem selektiven epitaktischen Aufwachsprozess kann der Schutzabstandhalter ein Aufwachsen von Silizium am Gate verhindern. Das Silizium, das bei dem selektiven epitaktischen Aufwachsprozess aufgewachsen wird, kann in situ dotiert werden, so dass danach keine Implantation und keine Aktivierungswärmebehandlung erforderlich sind. Danach kann an Stellen, an denen Silizium freiliegt, ein Silizid gebildet werden. Die Dummygatestruktur kann vollständig eingekapselt werden, beispielsweise mit Siliziumnitrid, so dass das Silizid nur auf den erhöhten Source- und Draingebieten gebildet wird.
  • Danach kann die Struktur mit einer relativ dicken Schicht aus Siliziumdioxid bedeckt werden. Das Siliziumdioxid kann mit Hilfe eines chemischen Dampfabscheidungsprozesses oder eines plasmaverstärkten chemischen Dampfabscheidungsprozesses, bei dem ein Reaktionsgas verwendet wird, das Tetraethylorthosilikat (TEOS) enthält, gebildet werden. Das Siliziumdioxid kann durch chemisch-mechanisches Polieren planarisiert werden, bis die Dummygatestruktur freiliegt. Dann kann die Dummygatestruktur, die Polysilizium und das Dummyoxid enthält, durch selektives Ätzen entfernt werden.
  • Danach kann die teilweise freiliegende längliche Halbleiterleitung unter Verwendung eines selektiven Oxidätzschritts, der das Oxid des extrem dünnen Halbleiter-auf-Isolator-Wafers unterhalb der länglichen Halbleiterleitung entfernt, vollständig freigelegt werden. Dadurch „hängt“ die längliche Halbleiterleitung vollkommen frei zwischen dem Sourcegebiet und dem Draingebiet. Die Stärke der Ätzung kann so angepasst werden, dass sie nicht zu viel Siliziumdioxid unter dem erhöhten Sourcegebiet und dem erhöhten Draingebiet entfernt, aber stark genug ist, um das Oxid vollständig von der länglichen Halbleiterleitung zu entfernen.
  • Dann kann unter Verwendung eines Prozesses, der auch das Aufwachsen von dielektrischem Material an der Unterseite der länglichen Halbleiterleitungen ermöglicht, ein dielektrisches Material gebildet werden. Das kann durch Erzeugen eines thermisch aufgewachsenen Siliziumdioxids geschehen, aber Materialien mit hoher Dielektrizitätskonstante können ebenfalls verwendet werden. Materialien mit hoher Dielektrizitätskonstante können im Hinblick auf das Erzielen niedrigerer Gateleckströme Vorteile haben.
  • Danach kann eine Gateelektrode, beispielsweise eine Metallgateelektrode, gebildet werden. Die Gateelektrode kann den geätzten Bereich in der Oxidschicht des extrem dünnen Halbleiter-auf-Isolator-Wafers vollständig füllen, um Hohlräume in der Vorrichtung, die die Ursache von Defekten oder Leckpfaden sein könnten, zu vermeiden.
  • Danach können mit Standardtechniken für die Halbleiterverarbeitung Kontakt- und Backendverdrahtungen hergestellt werden.
  • 1a zeigt eine schematische Draufsicht einer Halbleiterstruktur 100 gemäß einer Ausführungsform in einem Stadium eines Herstellungsprozesses gemäß einer Ausführungsform. 1b zeigt eine schematische Querschnittsansicht der Halbleiterstruktur 100 entlang der Linie A-A und 1c zeigt eine schematische Querschnittsansicht der Halbleiterstruktur 100 entlang der Linie B-B.
  • Die Halbleiterstruktur 100 umfasst ein Substrat 101, das aus einem Halbleitermaterial wie beispielsweise Silizium gebildet sein kann, eine elektrisch isolierende Schicht 102, die aus einem dielektrischen Material wie beispielsweise Siliziumdioxid gebildet sein kann und eine Schicht 103 aus Halbleitermaterial. Die Schicht 103 aus Halbleitermaterial kann Silizium oder ein anderes Halbleitermaterial, beispielsweise Siliziumgermanium, Siliziumkarbid oder ein III-V-Halbleitermaterial wie beispielsweise Galliumarsenid enthalten.
  • Das Substrat 101, die Schicht 102 aus elektrisch isolierendem Material und die Schicht 103 aus Halbleitermaterial bilden eine Halbleiter-auf-Isolator-Struktur. In manchen Ausführungsformen kann die Halbleiter-auf-Isolator-Struktur eine extrem dünne Halbleiter-auf-Isolator-Struktur (ETSOI-Struktur, die englische Abkürzung steht für „extremely thin semiconductor-oninsulator“) sein, in der die Schicht 102 aus elektrisch isolierendem Material ein ultradünnes vergrabenes Oxid (UT-BOX, die englische Abkürzung steht für „ultra-thin buried oxide“) sein kann, das eine Dicke in einem Bereich von ungefähr 10-20 nm hat und die Schicht 103 aus Halbleitermaterial eine Dicke in einem Bereich von ungefähr 5-8 nm hat.
  • Die Halbleiter-auf-Isolator-Struktur, die durch das Substrat 101, die Schicht 102 aus elektrisch isolierendem Material und die Schicht 103 aus Halbleitermaterial bereitgestellt wird, kann durch Verfahren zur Herstellung einer Halbleiter-auf-Isolator-Struktur gebildet werden. Diese können ein Bonden von zwei Wafern, wobei mindestens einer der Wafer eine darauf gebildete Schicht aus dem elektrisch isolierten Material der Schicht 102 aufweist, Spalten von einem der Wafer, optional an einer Stelle, an der Wasserstoff in den Wafer implantiert wurde, und ein Polieren eines Halbleitermaterials des gespaltenen Wafers, um eine glatte Oberfläche der Schicht 103 aus Halbleitermaterial, die von einem Teil des gespaltenen Wafers gebildet wird, bereitzustellen, umfassen.
  • 2a, 2b und 2c zeigen schematische Ansichten der Halbleiterstruktur 100 in einem späteren Stadium des Herstellungsprozesses. 2a zeigt eine schematische Draufsicht der Halbleiterstruktur 100 und die 2b und 2c zeigen schematische Querschnittsansichten entlang der Linien A-A bzw. B-B.
  • Die Schicht 103 aus Halbleitermaterial kann unter Verwendung von Techniken der Fotolithografie und des Ätzens strukturiert werden, um längliche Halbleiterleitungen 201, 202, 203 zu bilden. Zu diesem Zweck kann eine Maske (nicht gezeigt) gebildet werden, die Teile der Halbleiterstruktur 100 bedeckt, an denen die länglichen Halbleiterleitungen 201, 202, 203 bereitgestellt werden sollen. Das kann mit Hilfe von Techniken der Fotolithografie geschehen.
  • In Ausführungsformen, in denen eine Breite der länglichen Halbleiterleitungen 201, 202, 203 wesentlich kleiner ist als eine Wellenlänge des Lichts, das bei dem Fotolithografieprozess verwendet wird, können zur Bildung der Maske Mehrfachstrukturierungstechniken verwendet werden. Danach kann ein Ätzprozess durchgeführt werden. Der Ätzprozess entfernt Teile der Schicht 103 aus Halbleitermaterial, die nicht von der Maske bedeckt sind. Teile der Schicht 103 aus Halbleitermaterial, die von der Maske bedeckt sind, werden bei dem Ätzprozess nicht entfernt und bilden die länglichen Halbleiterleitungen 201, 202, 203.
  • Die länglichen Halbleiterleitungen 201, 202, 203 haben eine Längsrichtung, die sich im Wesentlichen entlang einer horizontalen Richtung (vertikal in der Draufsicht der 2a und horizontal in der Querschnittsansicht der 2c) erstreckt, die zu einer Dickenrichtung des Substrats 101 (vertikal in der Querschnittsansicht der 2b und 2c) senkrecht ist. Eine Ausdehnung der länglichen Halbleiterleitungen 201, 202, 203 in der Längsrichtung kann größer als eine Ausdehnung der länglichen Halbleiterleitungen 201, 202, 203 in einer Breitenrichtung der länglichen Halbleiterleitungen 201, 202, 203 (horizontal in den Ansichten der 2a und 2b) und eine Ausdehnung der länglichen Halbleiterleitungen 201, 202, 203 in der Dickenrichtung des Substrats 101 sein.
  • Die Ausdehnung der länglichen Halbleiterleitungen 201, 202, 203 in der Dickenrichtung kann im Wesentlichen gleich der Dicke der Schicht 103 aus Halbleitermaterial, aus der sie gebildet sind, sein.
  • Die Ausdehnung der länglichen Halbleiterleitungen 201, 202, 203 in der Breitenrichtung kann im gleichen Bereich wie die Dicke der Schicht 103 aus Halbleitermaterial, aus der die länglichen Halbleiterleitungen 201, 202, 203 gebildet sind, liegen.
  • In manchen Ausführungsformen können die länglichen Halbleiterleitungen 201, 202, 203 eine Breite in einem Bereich von ungefähr 5-8 nm haben und Nanodrähte bilden. In anderen Ausführungsformen können die Breite der länglichen Halbleiterleitungen 201, 202, 203 und/oder die Dicke der länglichen Halbleiterleitungen 201, 202, 203, die der Dicke der Schicht 103 aus Halbleitermaterial, aus der sie gebildet sind, entspricht, größer sein.
  • 3a, 3b und 3c zeigen schematische Ansichten der Halbleiterstruktur 100 in einem späteren Stadium des Herstellungsprozesses. 3a zeigt eine schematische Draufsicht der Halbleiterstruktur 100 und 3b und 3c zeigen schematische Querschnittsansichten entlang der Linien A-A bzw. B-B.
  • Auf den länglichen Halbleiterleitungen kann eine Dummygatestruktur 303, die eine Dummygateisolierschicht 301 und eine Dummygateelektrode 302 umfasst, gebildet werden. In manchen Ausführungsformen kann die Dummygatestruktur 303 zusätzlich eine Deckschicht 304 umfassen, die sich auf der Dummygateelektrode 302 befindet.
  • Die Dummygateisolierschicht 301 kann durch Abscheiden einer Schicht aus einem Material der Dummygateisolierschicht 301, beispielsweise einer Schicht aus Siliziumdioxid, die einer Dicke in einem Bereich von ungefähr 2-3 nm hat, gebildet werden. Danach kann eine Schicht aus einem Material der Dummygateelektrode 302, beispielsweise eine Schicht aus Polysilizium, die eine Dicke in einem Bereich von ungefähr 40-60 nm hat, gebildet werden. Danach kann eine Schicht aus einem Material der Deckschicht 304, beispielsweise eine Schicht aus Siliziumnitrid, die eine Dicke in einem Bereich von ungefähr 4-10 nm hat, gebildet werden. Die Schicht aus dem Material der Dummygateisolierschicht 301, die Schicht aus dem Material der Dummygateelektrode 302 und die Schicht aus dem Material der Deckschicht 304 können mit Hilfe von Abscheidungsprozessen wie beispielsweise der chemischen Dampfabscheidung und/oder der plasmaverstärkten Dampfabscheidung gebildet werden. Nach dem Bilden der Schicht aus dem Material der Dummygateelektrode 302 kann die Schicht aus dem Material der Dummygateelektrode 302 planarisiert werden, beispielsweise mit Hilfe eines chemisch-mechanischen Polierprozesses.
  • Danach können die Schichten aus den Materialien der Dummygateisolierschicht 301, der Gateelektrode 302 und der Deckschicht 304 durch Fotolithografie und Ätzen strukturiert werden.
  • Die Dummygatestruktur 303 kann sich über die länglichen Halbleiterleitungen 201, 202, 203 erstrecken. Eine Ausdehnung der Dummygatestruktur 303 in der Längsrichtung der länglichen Halbleiterleitungen 201, 202, 203 (vertikal in der Ansicht der 3a und horizontal in der Ansicht der 3c) kann ungefähr gleich einer Kanallänge eines in der Halbleiterstruktur 100 zu bildenden Transistors sein. Die Ausdehnung der Dummygatestruktur 303 in der Längsrichtung der länglichen Halbleiterleitungen 201, 202, 203 kann sich in einem Bereich von ungefähr 2-5 nm befinden.
  • Eine Ausdehnung der Dummygatestruktur 303 in der Breitenrichtung der länglichen Halbleiterleitungen 201, 202, 203 (horizontal in den Ansichten der 3a und der 3b) kann größer als die Ausdehnung der Dummygatestruktur 303 in der Längsrichtung der länglichen Halbleiterleitungen 201, 202, 203 sein und so angepasst sein, dass jede der länglichen Halbleiterleitungen 201, 202, 203 von der Dummygatestruktur 303 bedeckt ist.
  • 4a, 4b und 4c zeigen schematische Ansichten der Halbleiterstruktur 100 in einem späteren Stadium des Herstellungsprozesses. 4a zeigt eine schematische Draufsicht der Halbleiterstruktur 100 und die 4b und 4c zeigen schematische Querschnittsansichten entlang der Linien A-A bzw. B-B.
  • Neben der Dummygatestruktur 303 kann ein Seitenwandabstandshalter 403 gebildet werden. Der Seitenwandabstandshalter 403 kann einen Teil 401 umfassen, der an einer Seite der Dummygatestruktur 303 gebildet ist, die im Wesentlichen senkrecht zu der Längsrichtung der länglichen Halbleiterleitungen 201, 202, 203 ist. Außerdem umfasst der Seitenwandabstandshalter 303 einen Teil 402, der sich an einer anderen Seite der Dummygatestruktur 303 befindet, die im Wesentlichen senkrecht zu der Längsrichtung der länglichen Halbleiterleitungen 201, 202, 203 ist und der Seite, auf der sich der Teil 401 befindet, gegenüberliegt. Außerdem kann der Seitenwandabstandshalter 403 Teile an Seiten der Dummygatestruktur 303 umfassen, die im Wesentlichen parallel zu der Längsrichtung der länglichen Halbleiterleitungen 201, 202, 203 sind (in den Figuren, die einen Querschnitt der Halbleiterstruktur 100 zeigen, nicht gezeigt). Somit kann der Seitenwandabstandshalter 403 ein einstückiges Strukturelement sein, das sich um die Dummygatestruktur 303 herum erstreckt.
  • Der Seitenwandabstandshalter 403 kann aus dem gleichen Material gebildet sein wie die Deckschicht 304. Beispielsweise können der Seitenwandabstandshalter 403 und die Deckschicht 304 aus Siliziumnitrid gebildet sein.
  • Der Seitenwandabstandshalter 403 kann gebildet werden, indem eine Schicht aus dem Material des Seitenwandabstandshalters 403 im Wesentlichen isotrop auf der Halbleiterstruktur 100 abgeschieden wird. Bei dem isotropen Abscheidungsprozess ist eine Rate, mit der Material abgeschieden wird, im Wesentlichen unabhängig von der Orientierung der Fläche, auf der das Material abgeschieden wird. Beispiele für isotrope Abscheidungsprozesse umfassen die chemische Dampfabscheidung und die plasmaverstärkte chemische Dampfabscheidung.
  • Danach kann ein anisotroper Ätzprozess durchgeführt werden. Beim anisotropen Ätzen hängt eine Ätzrate, mit der Material entfernt wird, von einer Orientierung der Oberfläche des Materials, die dem Ätzmittel ausgesetzt ist, ab. Somit kann bei dem anisotropen Ätzprozess das Material des Seitenwandabstandshalters 403 von im Wesentlichen horizontalen Teilen der Halbleiterstruktur 100 wie beispielsweise einer Oberfläche der Dummygatestruktur 303, einer Oberfläche der Schicht 102 aus elektrisch isolierendem Material, die zwischen den länglichen Halbleiterleitungen 201, 202, 203 freiliegt, und Deckflächen der länglichen Halbleiterleitungen 201, 202, 203 schneller entfernt werden als von geneigten Teilen der Halbleiterstruktur 100 wie beispielsweise den Seitenwänden der Dummygatestruktur 303.
  • Der anisotrope Ätzprozess kann solange durchgeführt werden, bis das Material des Seitenwandabstandshalters 403 von den horizontalen Teilen der Halbleiterstruktur 100 im Wesentlichen entfernt ist. Außerdem kann eine leichte Überätzung durchgeführt werden, um das Material des Seitenwandabstandshalters 403 von Seitenwänden der länglichen Halbleiterleitungen 201, 202, 203 zu entfernen. Teile der Schicht aus dem Material des Seitenwandabstandshalters 403 an den Seitenwänden der Dummygatestruktur 303 werden bei dem anisotropen Ätzprozess nicht entfernt und bilden den Seitenwandabstandshalter 403.
  • Nach dem Bilden des Seitenwandabstandshalters 403 können ein erhöhtes Sourcegebiet 404 und ein erhöhtes Draingebiet 405 gebildet werden. Das erhöhte Sourcegebiet 404 und das erhöhte Draingebiet 405 können sich auf gegenüberliegenden Seiten der Dummygatestruktur 303 befinden.
  • Das erhöhte Sourcegebiet 404 und das erhöhte Draingebiet 405 können durch Abscheiden eines in situ dotierten Halbleitermaterials auf Teilen der länglichen Halbleiterleitungen 201, 202, 203 neben der Dummygatestruktur 303 gebildet werden. Der Dotierstofftyp in dem erhöhten Sourcegebiet 404 und dem erhöhten Draingebiet 405 kann einem Typ des in der Halbleiterstruktur 100 zu bildenden Transistors entsprechen. Insbesondere können das erhöhte Sourcegebiet 404 und das erhöhte Draingebiet 405 in Ausführungsformen, in denen ein P-Kanal-Feldeffekttransistor gebildet werden soll, einen Dotierstoff vom P-Typ umfassen und in Ausführungsformen, in denen ein N-Kanal-Feldeffekttransistor gebildet werden soll, können das erhöhte Sourcegebiet 404 und das erhöhte Draingebiet 405 einen Dotierstoff vom N-Typ umfassen.
  • Das Material des erhöhten Sourcegebiets 404 und des erhöhten Draingebiets 405 kann im Wesentlichen das gleiche Material umfassen wie das Material, aus dem die länglichen Halbleiterleitungen 201, 202, 203 gebildet sind.
  • Alternativ können für das erhöhte Sourcegebiet 404 und das erhöhte Draingebiet 405 einerseits und für die länglichen Halbleiterleitungen 201, 202, 203 andererseits unterschiedliche Materialien verwendet werden, um in den länglichen Halbleiterleitungen 201, 202, 203 eine Verspannung bereitzustellen. Beispielsweise können die erhöhten Source- und Draingebiete 404, 405 in Ausführungsformen, in denen die länglichen Halbleiterleitungen 201, 202, 203 Silizium umfassen, aus Siliziumgermanium gebildet werden, um in den länglichen Halbleiterleitungen 201, 202, 203 eine elastische Druckspannung bereitzustellen, die dabei helfen kann, die Beweglichkeit von Löchern zu verbessern oder die erhöhten Source- und Draingebiete 404, 405 können aus Siliziumkarbid gebildet werden, was dabei helfen kann, eine elastische Zugspannung bereitzustellen. Eine elastische Zugspannung kann die Beweglichkeit von Elektronen verbessern.
  • Die Herstellung des erhöhten Sourcegebiets 404 und des erhöhten Draingebiets 405 kann einen selektiven epitaktischen Aufwachsprozess umfassen, bei dem das Material des erhöhten Sourcegebiets 404 und des erhöhten Draingebiets 405 auf freiliegenden Teilen der länglichen Halbleiterleitungen 201, 202, 203 abgeschieden wird, aber auf Teilen der Halbleiterstruktur 100, die aus Materialien gebildet sind, die sich von dem Halbleitermaterial der länglichen Halbleiterleitungen 201, 202, 203 unterscheiden, im Wesentlichen keine Abscheidung von Material oder nur eine Abscheidung einer kleinen Materialmenge stattfindet.
  • Die Strukturelemente, die aus anderen Materialien gebildet sind als die länglichen Halbleiterleitungen 201, 202, 203, umfassen insbesondere die Deckschicht 304 der Dummygatestruktur 303 und den Seitenwandabstandshalter 403. Die Deckschicht 304 und der Seitenwandabstandshalter 403 können die Dummygateelektrode 302, die aus Polysilizium gebildet sein kann, einkapseln, so dass auf der Dummygatestruktur 303 und dem Seitenwandabstandshalter 403 im Wesentlichen keine Abscheidung von Material oder nur eine Abscheidung einer kleinen Materialmenge stattfindet.
  • Bei dem selektiven epitaktischen Aufwachsprozess kann das Wachstum des Halbleitermaterials auf den freiliegenden Teilen der länglichen Halbleiterleitungen 201, 202, 203 sowohl in der Dickenrichtung des Substrats 101 (vertikal in den 4b und 4c) als auch in den horizontalen Richtungen (horizontal in den 4b und 4c) stattfinden. So kann das Halbleitermaterial, das auf den freiliegenden Teilen der länglichen Halbleiterleitungen 201, 202, 203 aufgewachsen wird, über die Lücken zwischen den länglichen Halbleiterleitungen 201, 202, 203 wachsen, so dass das erhöhte Sourcegebiet 404 und das erhöhte Draingebiet 405 die Teile der Schicht 102 aus elektrisch isolierendem Material zwischen den länglichen Halbleiterleitungen 201, 202, 203 mit Ausnahme derjenigen Teile, die von der Dummygatestruktur 303 und dem Seitenwandabstandshalter 403 bedeckt sind, bedecken.
  • In Ausführungsformen, in denen das erhöhte Sourcegebiet 404 und das erhöhte Draingebiet 405 Silizium enthalten, kann der selektive epitaktische Aufwachsprozess, der zum Bilden des erhöhten Sourcegebiets 404 und des erhöhten Draingebiets 405 verwendet wird, ein chemischer Dampfabscheidungsprozess oder ein plasmaverstärkter chemischer Dampfabscheidungsprozess sein, bei dem ein Reaktionsgas, das Chlor enthält, wie beispielsweise SiCl4, SiHCl3 oder SiH2Cl2, verwendet wird. Alternativ kann zusätzlich zu einem Ausgangsstoff, der Silizium enthält, wie beispielsweise SiH4 oder Si2H6, eine chemische Verbindung, die Chlor enthält, wie beispielsweise HCl, verwendet werden.
  • Chloratome können chemisch mit Siliziumadatomen auf Siliziumdioxid (beispielsweise auf freiliegenden Teilen der Schicht 102 aus dem elektrisch isolierenden Material) oder Siliziumnitrid (beispielsweise auf dem Seitenwandabstandshalter 403 oder der Deckschicht 304 der Dummygatestruktur 303) reagieren. Bei der chemischen Reaktion werden gasförmige Reaktionsprodukte gebildet, die nicht an die Oberfläche der Halbleiterstruktur 100 gebunden sind. Silizium, das auf den länglichen Halbleiterleitungen 201, 202, 203 abgeschieden wird, kann auf der Halbleiterstruktur 100 verbleiben und das erhöhte Sourcegebiet 404 und das erhöhte Draingebiet 405 bilden.
  • Als Alternative zu einem chemischen Dampfabscheidungsprozess oder einem plasmaverstärkten chemischen Dampfabscheidungsprozess kann zum Bilden des erhöhten Sourcegebiets 404 und des erhöhten Draingebiets 405 die Molekularstrahlepitaxie (MBE, die englische Abkürzung steht für „molecular beam epitaxy“) und/oder die metallorganische chemische Dampfabscheidung (MOCVD, die englische Abkürzung steht für „metal organic chemical vapor deposition“) verwendet werden.
  • In Ausführungsformen, in denen das erhöhte Sourcegebiet 404 und das erhöhte Draingebiet 405 ein Verbindungshalbleitermaterial wie beispielsweise Siliziumgermanium oder Siliziumkarbid enthalten, kann zum Bilden des erhöhten Sourcegebiets 404 und des erhöhten Draingebiets 405 ebenfalls eine chemische Dampfabscheidung, eine plasmaverstärkte chemische Dampfabscheidung, eine Molekularstrahlepitaxie oder eine metallorganische chemische Dampfabscheidung verwendet werden.
  • Wie bereits oben erwähnt, kann der selektive epitaktische Aufwachsprozess, der zum Bilden des erhöhten Sourcegebiets 404 und des erhöhten Draingebiets 405 verwendet wird, so angepasst sein, dass das Halbleitermaterial des erhöhten Sourcegebiets 404 und des erhöhten Draingebiets 405 in situ dotiert wird. Zu diesem Zweck kann während des selektiven epitaktischen Aufwachsprozesses eine Dotiersubstanz, die eine chemische Verbindung, die einen Dotierstoff enthält, oder ein Dotierstoff in atomarer oder molekularer Form sein kann, zugeführt werden. Der Dotierstoff wird in das Halbleitermaterial des erhöhten Sourcegebiets 404 und des erhöhten Draingebiets 405 eingebaut.
  • Um in dem erhöhten Sourcegebiet 404 und dem erhöhten Draingebiet 405 einen Dotierstoff vom N-Typ wie beispielsweise Phosphor (P) oder Arsen (As) bereitzustellen, kann während des selektiven epitaktischen Aufwachsprozesses eine Dotiersubstanz wie beispielsweise Phosphin (PH3) oder Arsin (AsH3) zugeführt werden. Zum Bereitstellen eines Dotierstoffs vom P-Typ, wie beispielsweise Bor, kann eine Dotiersubstanz wie beispielsweise Bor, Bordifluorid (BF2) und/oder Diboran (B2H6) zugeführt werden.
  • In manchen Ausführungsformen können während der Herstellung des erhöhten Sourcegebiets 404 und des erhöhten Draingebiets 405 Teile der Halbleiterstruktur 100, die in den 4a bis 4c nicht gezeigt sind, mit einer Maske, beispielsweise einer Hartmaske, die Siliziumnitrid enthält, abgedeckt werden, und der in den 4a bis 4c gezeigte Teil der Halbleiterstruktur 100 kann mit einer Maske, beispielsweise einer Hartmaske, abgedeckt werden, wenn in den anderen Teilen der Halbleiterstruktur 100 erhöhte Source- und Draingebiete ähnlich den erhöhten Source- und Draingebieten 404, 405 gebildet werden. Somit können in verschiedenen Teilen der Halbleiterstruktur 100 unterschiedlich dotierte erhöhte Source- und Draingebiete und/oder erhöhte Source- und Draingebiete, die aus unterschiedlichen Materialien gebildet sind, um unterschiedliche Arten von Verspannung bereitzustellen, gebildet werden.
  • 5a, 5b und 5c zeigen schematische Ansichten der Halbleiterstruktur 100 in einem späteren Stadium des Herstellungsprozesses. 5a zeigt eine schematische Draufsicht der Halbleiterstruktur 100 und die 5b und 5c zeigen schematische Querschnittsansichten entlang der Linien A-A bzw. B-B.
  • Nach der Herstellung des erhöhten Sourcegebiets 404 und des erhöhten Draingebiets 405 kann ein Wärmebehandlungsprozess, beispielsweise ein schneller thermischer Wärmebehandlungsprozess, durchgeführt werden, damit Dotierstoffe aus dem erhöhten Sourcegebiet 404 und dem erhöhten Draingebiet 405 in Teile der länglichen Halbleiterleitungen 201, 202, 203 neben der Dummygatestruktur 303 diffundieren. Somit kann in jeder der länglichen Halbleiterleitungen 201, 202, 203 ein Sourcegebiet 503 und ein Draingebiet 504 gebildet werden.
  • Da Dotierstoffe aus dem erhöhten Sourcegebiet 404 und dem erhöhten Draingebiet 405 sowohl in Richtungen, die zu der Dickenrichtung des Substrats 101 parallel sind (vertikal in den Ansichten der 5b und 5c) als auch horizontalen Richtungen (horizontal in den Ansichten der 5b und 5c) diffundieren können, können sich Teile des Sourcegebiets 503 und des Draingebiets 504 unter die Dummygatestruktur 303 erstrecken. Eine Distanz, über die die Dotierstoffe aus dem erhöhten Sourcegebiet 404 und dem erhöhten Draingebiet 405 in der Längsrichtung der länglichen Halbleiterleitungen 201, 202, 203 diffundieren, kann wesentlich kleiner sein als die Breite der Dummygatestruktur 303 in der Längsrichtung. Somit kann ein Teil von jeder der länglichen Halbleiterleitungen 201, 202, 203 unter der Mitte der Dummygatestruktur 303 im Wesentlichen undotiert bleiben oder die Dotierung des Teils von jeder der länglichen Halbleiterleitungen 201, 202, 203 unter der Mitte der Dummygatestruktur 303 kann ungefähr gleich einer ursprünglichen Dotierung der Schicht 103 aus Halbleitermaterial sein.
  • Somit kann in einem mittleren Teil von jeder der länglichen Halbleiterleitungen 201, 202, 203, der sich unter der Dummygatestruktur 303 befindet, ein Kanalgebiet bereitgestellt werden, das anders dotiert ist als das Sourcegebiet 503 und das Draingebiet 504. Die Kanalgebiete befinden sich zwischen den Sourcegebieten 503 und den Draingebieten 504, die sich in Endbereichen der länglichen Halbleiterleitungen 201, 202, 203 befinden, die von unterhalb der Dummygatestruktur 303 herausragen. In manchen Ausführungsformen kann der Wärmebehandlungsprozess, der zum Bilden des Sourcegebiets 503 und des Draingebiets 504 in jeder der länglichen Halbleiterleitungen 201, 202, 203 verwendet wird, bei einer Temperatur in einem Bereich von ungefähr 550-700 °C und während einer Zeit in einem Bereich von ungefähr 15-45 Minuten durchgeführt werden.
  • Nach dem Bilden der Sourcegebiete 503 und der Draingebiete 504 können in dem erhöhten Sourcegebiet 404 und dem erhöhten Draingebiet 405 Silizidgebiete 501, 502 gebildet werden. Eine Schicht, die Nickel, Kobalt, Platin, Titan, Wolfram und/oder eine Legierung aus Nickel und Platin enthält, kann über der Halbleiterstruktur 100 abgeschieden werden und es kann ein weiterer Wärmebehandlungsprozess durchgeführt werden, um eine chemische Reaktion zwischen dem Metall und dem Halbleitermaterial in dem erhöhten Sourcegebiet 404 und dem erhöhten Draingebiet 405 auszulösen. Danach können Teile des Metalls, die nicht mit dem Halbleitermaterial reagiert haben, durch einen Ätzprozess entfernt werden.
  • Während der Bildung der Silizidgebiete 501, 502 in dem erhöhten Sourcegebiet 404 und dem erhöhten Draingebiet 405 können die Deckschicht 304 und die Seitenwandabstandshalter 403 einen Kontakt zwischen dem Metall, das über der Halbleiterstruktur 100 abgeschieden wird, und der Dummygatestruktur 302 im Wesentlichen verhindern. Somit kann eine Bildung von Silizid in der Dummygateelektrode 302 im Wesentlichen vermieden werden.
  • Die Sourcegebiete 503 und die Draingebiete 504 müssen nicht mit Hilfe eines separaten Wärmebehandlungsprozesses gebildet werden, der, wie oben beschrieben vor dem Bilden der Silizidgebiete 501, 502 durchgeführt wird. Alternativ kann der Wärmebehandlungsprozess, der bei der Bildung der Silizidgebiete 501, 502 verwendet wird, so angepasst sein, dass Dotierstoffe aus dem erhöhten Sourcegebiet 404 und dem erhöhten Draingebiet 405 in die länglichen Halbleiterleitungen 201, 202, 203 diffundieren und die Sourcegebiete 503 und die Draingebiete 504 bilden. Somit kann bei der Herstellung der Halbleiterstruktur 100 eine kleinere Anzahl von Wärmebehandlungsprozessen notwendig sein.
  • 6a, 6b und 6c zeigen schematische Ansichten der Halbleiterstruktur 100 in einem späteren Stadium des Herstellungsprozesses. 6a zeigt eine schematische Draufsicht der Halbleiterstruktur 100 und die 6b und 6c zeigen schematische Querschnittsansichten entlang der Linien A-A bzw. B-B.
  • Nach dem Bilden der Silizidgebiete 501, 502 in dem erhöhten Sourcegebiet 404 und dem erhöhten Draingebiet 405 kann auf der Halbleiterstruktur 100 eine dielektrische Schicht 603 gebildet werden. Die dielektrische Schicht 603 kann Siliziumdioxid enthalten und mit Hilfe eines chemischen Dampfabscheidungsprozesses oder plasmaverstärkten chemischen Dampfabscheidungsprozesses, bei dem Tetraethylorthosilikat (TEOS) als ein Ausgangsstoff verwendet wird, hergestellt werden. Alternativ kann die dielektrische Schicht 603 Siliziumnitrid und/oder Siliziumoxynitrid enthalten. In solchen Ausführungsformen kann zum Abscheiden des Siliziumnitrids bzw. Siliziumoxynitrids der dielektrischen Schicht 603 ein chemischer Dampfabscheidungsprozess oder ein plasmaverstärkter chemischer Dampfabscheidungsprozess verwendet werden.
  • Nach dem Bilden der dielektrischen Schicht 603 kann die dielektrische Schicht 603 das erhöhte Sourcegebiet 404, das erhöhte Draingebiet 405 und die Dummygatestruktur 303 bedecken und sie kann über der Dummygatestruktur 303 eine Wölbung aufweisen, die durch die Struktur der Teile der Halbleiterstruktur 100, auf denen die dielektrische Schicht 603 gebildet ist, verursacht wird.
  • Es kann ein Planarisierungsprozess, beispielsweise ein chemisch-mechanischer Polierprozess, durchgeführt werden, um eine im Wesentlichen flache Oberfläche der Halbleiterstruktur 100 bereitzustellen. Bei dem chemisch-mechanischen Polierprozess können Teile der dielektrischen Schicht 603 über der Dummygatestruktur 303 entfernt werden. Außerdem kann bei dem Planarisierungsprozess die Deckschicht 304 von der Dummygateelektrode 302 entfernt werden, so dass die Dummygateelektrode 302 freiliegt. Teile 601, 602 der dielektrischen Schicht 603 über dem erhöhten Sourcegebiet 404 und dem erhöhten Draingebiet 405 bleiben auf der Halbleiterstruktur 100 und erhalten bei dem Planarisierungsprozess eine im Wesentlichen flache Oberfläche.
  • Das erhöhte Sourcegebiet 404, das Silizidgebiet 501, der Teil 601 der dielektrischen Schicht 603 und der Teil 401 des Seitenwandabstandshalters 403 bilden ein Strukturelement 604, das Endbereiche von jeder der länglichen Halbleiterleitungen 201, 202, 203, in denen sich die Sourcegebiete 503 befinden, bedeckt. Das erhöhte Draingebiet 405, das Silizidgebiet 502, der Teil 602 der dielektrischen Schicht 603 und der Teil 402 des Seitenwandabstandshalters 403 bilden ein weiteres Strukturelement 605, das Endbereiche der länglichen Halbleiterleitungen 201, 202, 203, in denen die Draingebiete 504 gebildet sind, bedeckt. An den Oberflächen der Strukturelemente 604, 605 liegen Materialien der dielektrischen Schicht 603 und des Seitenwandabstandshalters 403 frei, die die Endbereiche der länglichen Halbleiterleitungen 201, 202, 203, die erhöhten Source- und Draingebiete 404, 405 und die Silizidgebiete 501, 502 einkapseln.
  • 7a, 7b und 7c zeigen schematische Ansichten der Halbleiterstruktur 100 in einem späteren Stadium des Herstellungsprozesses. 7a zeigt eine schematische Draufsicht der Halbleiterstruktur 100 und die 7b und 7c zeigen schematische Querschnittsansichten entlang der Linien A-A bzw. B-B.
  • Nach dem Planarisierungsprozess können die Dummygateelektrode 302 und die Dummygateisolierschicht 301 entfernt werden. Das kann mit Hilfe eines ersten Ätzprozesses, der dafür ausgelegt ist, das Material der Dummygateelektrode 302 relativ zu den Materialien der dielektrischen Schicht 603 und des Seitenwandabstandshalters 401 selektiv zu entfernen und eines zweiten Ätzprozesses, der dafür ausgebildet ist, das Material der Dummygateisolierschicht 301 relativ zu dem Material der länglichen Halbleiterleitungen 201, 202, 203 selektiv zu entfernen, geschehen.
  • Durch das Entfernen der Dummygateelektrode 302 und der Dummygateisolierschicht 301 wird in der Halbleiterstruktur 100 eine Vertiefung gebildet. Am Boden der Vertiefung liegen die mittleren Teile der länglichen Halbleiterleitungen 201, 202, 203 und Teile der Schicht 102 aus elektrisch isolierendem Material zwischen den mittleren Teilen der länglichen Halbleiterleitungen 201, 202, 203 frei. Die Sourcegebiete 503, Teile der Schicht 102 aus elektrisch isolierendem Material zwischen den Sourcegebieten 503, die Draingebiete 504 und Teile der Schicht 102 aus elektrisch isolierendem Material zwischen den Draingebieten 504 bleiben von den Strukturelementen 604, 605 bedeckt.
  • 8a, 8b und 8c zeigen schematische Ansichten der Halbleiterstruktur 100 in einem späteren Stadium des Herstellungsprozesses. 8a zeigt eine schematische Draufsicht und die 8b und 8c zeigen schematische Querschnittsansichten entlang der Linien A-A bzw. B-B.
  • Es kann ein Ätzprozess durchgeführt werden. Der Ätzprozess ist dafür ausgelegt, das Material der Schicht 102 aus elektrisch isolierendem Material relativ zu dem Material der länglichen Halbleiterleitungen 201, 202, 203 und/oder den Materialien des Seitenwandabstandshalters 403 und/oder der dielektrischen Schicht 603, die an den Oberflächen der Strukturelemente 604, 605 freiliegen, selektiv zu entfernen.
  • In Ausführungsformen, in denen die Schicht 102 aus elektrisch isolierendem Material Siliziumdioxid enthält und der Seitenwandabstandshalter 403 und die dielektrische Schicht 603 Siliziumnitrid enthalten, kann der Ätzprozess dafür ausgelegt sein, Siliziumdioxid relativ zu dem Halbleitermaterial der länglichen Halbleiterleitungen 201, 202, 203 und Siliziumnitrid selektiv zu entfernen.
  • In Ausführungsformen, in denen die dielektrische Schicht 603 Siliziumdioxid und/oder Siliziumoxynitrid enthält, kann eine relativ große Dicke der Teile 601, 602 der dielektrischen Schicht 603 über dem erhöhten Sourcegebiet 404 und dem erhöhten Draingebiet 405 bereitgestellt werden, so dass die erhöhten Source- und Draingebiete 404, 405 und deren Silizidgebiete 501, 502 während des Ätzprozesses nicht freigelegt werden, obwohl während des Ätzprozesses etwas von dem Material der Teile 601, 602 der dielektrischen Schicht 603 entfernt werden kann.
  • Der Ätzprozess kann im Wesentlichen isotrop sein. Wegen der Isotropie des Ätzprozesses kann man ein effektives Entfernen von Teilen der Schicht 102 aus elektrisch isolierendem Material unter den mittleren Teilen der länglichen Halbleiterleitungen 201, 202, 203 erhalten.
  • In manchen Ausführungsformen kann der Ätzprozess, der zum selektiven Entfernen des elektrisch isolierenden Materials der Schicht 102 verwendet wird, ein Plasmaätzprozess sein. In manchen Ausführungsformen kann der Plasmaätzprozess ein Remote-Plasmaprozess sein, bei dem sich die Halbleiterstruktur 100 in einer Reaktionskammer befindet und einem Plasma ausgesetzt wird, das in einer von der Reaktionskammer getrennten Plasmaerzeugungskammer aus einem Reaktionsgas erzeugt wird. Alternativ oder zusätzlich kann ein Plasmaätzprozess durchgeführt werden, bei dem das Plasma direkt in der Reaktionskammer aus dem Reaktionsgas erzeugt wird, beispielsweise mit Hilfe einer elektrischen Entladung bei Radiofrequenz. Die Selektivität des Ätzprozesses kann man durch eine geeignete Wahl der Zusammensetzung des Reaktionsgases und anderer Parameter des Ätzprozesses wie beispielsweise der Temperatur und des Drucks des Reaktionsgases und/oder der Leistung der elektrischen Entladung, die zur Erzeugung des Plasmas verwendet wird, erhalten. In manchen Ausführungsformen kann ein Reaktionsgas, das CF4, SF6 und/oder NF3 enthält, verwendet werden, um Siliziumdioxid relativ zu Silizium und Siliziumnitrid selektiv zu ätzen.
  • Der Ätzprozess, der verwendet wird, um das elektrisch isolierende Material der Schicht 102 selektiv zu entfernen, muss nicht ein Trockenätzprozess wie beispielsweise ein Remote-Plasmaätzprozess oder ein Plasmaätzprozess sein. In anderen Ausführungsformen kann ein Nassätzprozess verwendet werden. Beispielsweise kann verdünnte Flusssäure verwendet werden, um Siliziumdioxid relativ zu Silizium und Siliziumnitrid selektiv zu entfernen.
  • Wegen der Isotropie des Ätzprozesses kann der Ätzprozess Teile der Schicht 102 aus elektrisch isolierendem Material unter den länglichen Halbleiterleitungen 201, 202, 203 entfernen. Zusätzlich kann der Ätzprozess Teile der Schicht 102 aus elektrisch isolierendem Material unter den Strukturelementen 604, 605 entfernen. Deshalb kann bei dem Ätzprozess eine Öffnung 801 in der Schicht 102 aus elektrisch isolierendem Material gebildet werden, die Teile 803, 804 umfasst, die sich unter die Source- und Draingebiete 503, 504 in den länglichen Halbleiterleitungen 201, 202, 203 und/oder unter die Teile 401, 402 des Seitenwandabstandshalters 403, das erhöhte Sourcegebiet 404 und das erhöhte Draingebiet 405 erstrecken. In 8a zeigen gestrichelte Linien 802 schematisch die Ausdehnung der Öffnung 801.
  • Wie aus 8a ersichtlich, kann sich die Öffnung 801 unter den länglichen Halbleiterleitungen 201, 202, 203 in geringerem Ausmaß unter den Seitenwandabstandshalter 403, das erhöhte Sourcegebiet 404 und das erhöhte Draingebiet 405 erstrecken als bei den Lücken zwischen den länglichen Halbleiterleitungen 201, 202, 203. Das kann durch den Einfluss der länglichen Halbleiterleitungen 201, 202, 203 auf den Ätzprozess verursacht werden.
  • Außerdem ist aus 8a und 8c ersichtlich, dass eine Ausdehnung der Öffnung 801 entlang der Längsrichtung der länglichen Halbleiterleitungen 201, 202, 203 (vertikal in 8a und horizontal in 8c) größer als eine Ausdehnung der Vertiefung zwischen den Teilen 401, 402 des Seitenwandabstandshalters 403, der durch das Entfernen der Dummygateelektrode 302 und der Dummygateisolierschicht 301 gebildet wurde, sein kann.
  • Die Ausdehnung der Öffnung 801 unter den Source- und Draingebieten 503, 504 und den erhöhten Source- und Draingebieten 404, 405 kann durch eine geeignete Wahl des Umfangs der Ätzung des elektrisch isolierenden Materials der Schicht 102 gesteuert werden. In manchen Ausführungsformen können unter Verwendung von Techniken wie den oben beschriebenen mehrere Halbleiterstrukturen ähnlich der Halbleiterstruktur 100 gebildet werden und Parameter von Ätzprozessen, die zur Bildung von Öffnungen ähnlich der Öffnung 801 verwendet werden, wie beispielsweise eine Dauer der Ätzung, können variiert werden. Danach kann die Halbleiterstruktur 100 analysiert werden, beispielsweise mit Hilfe von Techniken der Elektronenmikroskopie, um die Ausdehnung der Öffnung 801 zu bestimmen.
  • Der Umfang der Ätzung des elektrisch isolierenden Materials 102 kann optimiert werden, um eine geeignete Ausdehnung der Öffnung 801 zu erhalten, wobei nicht zu viel von dem elektrisch isolierenden Material der Schicht 102 unter den Source- und Draingebieten 503, 504 und den erhöhten Source- und Draingebieten 404, 405 entfernt wird, aber das elektrisch isolierende Material der Schicht 102 im Wesentlichen vollständig von den mittleren Teilen der länglichen Halbleiterleitungen 201, 202, 203, in denen sich die Kanalgebiete befinden, entfernt wird, wie oben beschrieben.
  • Somit „hängen“ nach dem Ätzprozess die mittleren Teile der länglichen Halbleiterleitungen 201, 202, 203, die die Kanalgebiete enthalten, frei zwischen den Sourcegebieten 503 und den Draingebieten 504 und rund um die in den länglichen Halbleiterleitungen 201, 202, 203 gebildeten Kanalgebiete befindet sich im Wesentlichen kein Material.
  • 9a, 9b und 9c zeigen schematische Ansichten der Halbleiterstruktur 100 in einem späteren Stadium des Herstellungsprozesses. 9a zeigt eine schematische Draufsicht, 9b zeigt eine schematische Querschnittsansicht entlang der Linie A-A und 9c zeigt eine schematische Querschnittsansicht entlang der Linie B-B.
  • Nach dem Entfernen des Teils der Schicht 102 aus elektrisch isolierendem Material unter den mittleren Teilen der länglichen Halbleiterleitungen 201, 202, 203, das, wie oben mit Bezug auf die 8a - 8c beschrieben, mit Hilfe eines Ätzprozesses durchgeführt werden kann, kann eine Gateisolierschicht 901 gebildet werden.
  • Die Gateisolierschicht 901 kann ein elektrisch isolierendes Material, beispielsweise Siliziumdioxid, enthalten. Alternativ und/oder zusätzlich kann die Gateisolierschicht 901 ein Material mit hoher Dielektrizitätskonstante, das eine größere Dielektrizitätskonstante hat als Siliziumdioxid, beispielsweise eine Dielektrizitätskonstante, die größer als ungefähr 4 ist, umfassen. Beispiele von Materialien mit hoher Dielektrizitätskonstante umfassen Hafniumdioxid, Hafniumsiliziumoxynitrid und Zirkoniumdioxid.
  • Die Gateisolierschicht 901 kann mit Hilfe eines im Wesentlichen isotropen Abscheidungsprozesses, beispielsweise mit Hilfe eines chemischen Dampfabscheidungsprozesses, gebildet werden. Merkmale des chemischen Dampfabscheidungsprozesses, der zum Bilden der Gateisolierschicht 901 verwendet wird, können Merkmalen von chemischen Dampfabscheidungsprozessen, die zur Bildung von Gateisolierschichten in konventionellen Planartransistoren, FinFET-Transistoren und/oder Trigatetransistoren verwendet werden, entsprechen.
  • Wegen der Isotropie des Abscheidungsprozesses kann die Gateisolierschicht 901 alle freiliegenden Flächen der länglichen Halbleiterleitungen 201, 202, 203 bedecken, so dass nach der Bildung der Gateisolierschicht 901 kein Halbleitermaterial der länglichen Halbleiterleitungen 201, 202, 203 freiliegt. Zusätzlich kann die Gateisolierschicht 901 Seitenwände der Seitenwandabstandshalter 401, 402 und Oberflächen der Öffnung 801, die in der Schicht 102 aus elektrisch isolierendem Material gebildet wurde, bedecken. Insbesondere kann die Gateisolierschicht 901 eine Bodenfläche der Öffnung 801, an der das Substrat 101 freiliegen kann, bedecken. Somit kann die Gateisolierschicht 901 eine elektrische Isolierung zwischen der Gateelektrode, deren Bildung unten beschrieben wird, und dem Substrat 101, das, wie oben beschrieben, ein Halbleitermaterial enthalten kann, bereitstellen.
  • Die Gateisolierschicht 901 muss nicht mit Hilfe eines chemischen Dampfabscheidungsprozesses gebildet werden. Alternativ oder zusätzlich kann zum Bilden der Gateisolierschicht ein thermischer Oxidationsprozess verwendet werden. Zum Durchführen des thermischen Oxidationsprozesses kann die Halbleiterstruktur 100 in eine oxidierende Umgebung, beispielsweise ein Gas, das Sauerstoff und/oder Wasserdampf enthält, gebracht werden und es kann ein Wärmebehandlungsprozess durchgeführt werden, um eine chemische Reaktion zwischen dem Halbleitermaterial der länglichen Halbleiterleitungen 201, 202, 203 und der oxidierenden Umgebung auszulösen, so dass ein Oxid des Halbleitermaterials, beispielsweise Siliziumdioxid, gebildet wird. Die oxidierende Umgebung kann auch chemisch mit Material des Substrats 101, das am Boden der Öffnung 801 freiliegt, reagieren, so dass eine elektrisch isolierende Schicht, die eine elektrische Isolation zwischen der Gateelektrode und dem Substrat 101 bereitstellt, bereitgestellt werden kann.
  • Nach dem Bilden der Gateisolierschicht 901 kann eine Gateelektrode 902 gebildet werden.
  • In manchen Ausführungsformen kann die Gateelektrode 902 ein Metall enthalten, wobei das spezielle Metall, das für die Herstellung der Gateelektrode 902 verwendet wird, an die Art des in der Halbleiterstruktur 100 zu bildenden Transistors angepasst sein kann. Wenn ein N-Kanaltransistor gebildet werden soll, kann die Gateelektrode 902 Lanthan, Lanthannitrid und/oder Titannitrid enthalten. Wenn in der Halbleiterstruktur 100 ein P-Kanaltransistor gebildet werden soll, kann die Gateelektrode 902 Aluminium, Aluminiumnitrid und/oder Titannitrid enthalten.
  • In weiteren Ausführungsformen kann die Gateelektrode 902 aus einem Halbleitermaterial, beispielsweise Polysilizium, gebildet werden.
  • Zum Bilden der Gateelektrode 902 kann ein im Wesentlichen isotroper Abscheidungsprozess, beispielsweise ein chemischer Dampfabscheidungsprozess oder ein plasmaverstärkter chemischer Dampfabscheidungsprozess durchgeführt werden. Wegen der Isotropie des Abscheidungsprozesses können die Öffnung 801 in der Schicht 102 aus elektrisch isolierendem Material, die Lücken zwischen den länglichen Halbleiterleitungen 201, 202, 203 und der Raum zwischen den Teilen 401, 402 des Seitenwandabstandshalters 403 vollständig gefüllt werden. Dadurch kann eine Bildung von Hohlräumen in der Halbleiterstruktur 100, die Quellen von Defekten oder Leckpfaden sein könnten, vermieden werden.
  • Nach der Abscheidung des Materials der Gateelektrode 902 kann ein Planarisierungsprozess, beispielsweise ein chemisch-mechanischer Polierprozess, durchgeführt werden, um Teile des Materials der Gateelektrode 902, die auf den Teilen 601, 602 der dielektrischen Schicht 603 abgeschieden wurden, zu entfernen. Zusätzlich kann der Planarisierungsprozess Teile der Gateisolierschicht 901, die auf den Teilen 601, 602 der dielektrischen Schicht 603 abgeschieden wurden, entfernen.
  • Danach umfasst die Halbleiterstruktur einen Feldeffekttransistor. Eine Source des Feldeffekttransistors wird durch die Sourcegebiete 503 in den länglichen Halbleiterleitungen 201, 202, 203 und das erhöhte Sourcegebiet 404 bereitgestellt und ein Drain des Feldeffekttransistors wird durch die Draingebiete 504 in den länglichen Halbleiterleitungen 201, 202, 203 und das erhöhte Draingebiet 405 bereitgestellt. Ein Kanal des Feldeffekttransistors wird durch die Kanalgebiete zwischen den Sourcegebieten 503 und den Draingebieten 504 in den länglichen Halbleiterleitungen 201, 202, 203 bereitgestellt. Die elektrische Leitfähigkeit des Kanals des Feldeffekttransistors kann durch eine Spannung, die zwischen der Gateelektrode 902 und der Source angelegt wird, gesteuert werden.
  • Da die Gateelektrode 902 Teile oberhalb von jeder der länglichen Halbleiterleitungen 201, 202, 203, unterhalb von jeder der länglichen Halbleiterleitungen 201, 202, 203 und neben jeder der länglichen Halbleiterleitungen 201, 202, 203 umfasst, befindet sich die Gateelektrode 902 rund um jedes der Kanalgebiete, die in den länglichen Halbleiterleitungen 201, 202, 203 gebildet sind. Dadurch kann eine verbesserte Steuerbarkeit des Kanals des Transistors im Vergleich zu planaren Feldeffekttransistoren, FinFET-Transistoren und Trigatetransistoren, in denen es ein oder mehr Oberflächen des Kanals gibt, die nicht von der Gateelektrode bedeckt sind, erhalten werden.
  • Außerdem kann die Anordnung des erhöhten Sourcegebiets 404, des erhöhten Draingebiets 405 und der Gateelektrode 902 relativ zueinander ähnlich zu der relativen Anordnung von erhöhten Source- und Draingebieten und einer Gateelektrode in einem konventionellen Planartransistor sein. Somit können elektrische Anschlüsse zu dem Transistor auf ähnliche Art und Weise hergestellt werden wie elektrische Anschlüsse von konventionellen planaren Feldeffekttransistoren.
  • Die Erfindung ist nicht auf Ausführungsformen beschränkt, in denen, wie oben beschrieben, drei längliche Halbleiterleitungen 201, 202, 203 vorhanden sind. In anderen Ausführungsformen kann pro Transistor eine kleinere Anzahl länglicher Halbleiterleitungen, beispielsweise ein oder zwei, oder eine größere Anzahl länglicher Halbleiterleitungen als zwei bereitgestellt werden.

Claims (19)

  1. Eine Halbleiterstruktur (100), die umfasst: ein Substrat (101), das ein Halbleitermaterial enthält; und einen Transistor, wobei der Transistor umfasst: ein erhöhtes Sourcegebiet (404) und ein erhöhtes Draingebiet (405), die sich oberhalb des Substrats befinden; ein oder mehr längliche Halbleiterleitungen (201, 202, 203), die zwischen dem erhöhten Sourcegebiet (404) und dem erhöhten Draingebiet (405) verbunden sind, wobei sich eine Längsrichtung von jeder der ein oder mehr länglichen Halbleiterleitungen (201, 202, 203) im Wesentlichen entlang einer horizontalen Richtung erstreckt, die zu einer Dickenrichtung des Substrats (101) senkrecht ist, wobei jede der länglichen Halbleiterleitungen (201, 202, 203) ein Kanalgebiet umfasst; eine Gateelektrode (902), die sich rund um jedes der Kanalgebiete der ein oder mehr länglichen Halbleiterleitungen (201, 202, 203) erstreckt; und eine Gateisolierschicht (901), die sich zwischen jeder der ein oder mehr länglichen Halbleiterleitungen (201, 202, 203) und der Gateelektrode (902) befindet; wobei die Halbleiterstruktur (100) außerdem eine Schicht (102) aus einem elektrisch isolierenden Material umfasst, die sich zwischen dem Substrat (101) und zumindest Teilen der erhöhten Source- und Draingebiete (404, 405) befindet, und wobei sich ein Teil der Gateelektrode (902) unterhalb der ein oder mehr länglichen Halbleiterleitungen (201, 202, 203) in einer Öffnung (801) der Schicht (102) aus elektrisch isolierendem Material befindet.
  2. Die Halbleiterstruktur (100) gemäß Anspruch 1, wobei jede der ein oder mehr länglichen Halbleiterleitungen (201, 202, 203) ein Sourcegebiet (503) und ein Draingebiet (504) umfasst, sich das Kanalgebiet zwischen dem Sourcegebiet (503) und dem Draingebiet (504) befindet, sich zumindest ein Teil des Sourcegebiets (503) unterhalb des erhöhten Sourcegebiets (404) befindet und sich zumindest ein Teil des Draingebiets (504) unterhalb des erhöhten Draingebiets (405) befindet.
  3. Die Halbleiterstruktur (100) gemäß Anspruch 3, wobei sich der Teil der Gateelektrode (902) unterhalb der ein oder mehr länglichen Halbleiterleitungen (201, 202, 203) näher an dem Substrat (101) befindet als eine Grenzfläche zwischen der Schicht (102) aus elektrisch isolierendem Material und den Source- und Draingebieten (503, 504).
  4. Die Halbleiterstruktur (100) gemäß Anspruch 2 oder 3, wobei sich Teile des Teils der Gateelektrode (902) unterhalb der ein oder mehr länglichen Halbleiterleitungen (201, 202, 203) unter mindestens eines von den Source- und Draingebieten (503, 504) und den erhöhten Source- und Draingebieten (404, 405) erstrecken.
  5. Die Halbleiterstruktur (100) gemäß Anspruch 4, wobei eine Ausdehnung des Teils der Gateelektrode (902) unterhalb der ein oder mehr länglichen Halbleiterleitungen (201, 202, 203) entlang der Längsrichtung der ein oder mehr länglichen Halbleiterleitungen (201, 202, 203) größer als eine Ausdehnung von Teilen der Gateelektrode (902) oberhalb der länglichen Halbleiterleitungen (201, 202, 203) entlang der Längsrichtung der ein oder mehr länglichen Halbleiterleitungen (201, 202, 203) ist.
  6. Die Halbleiterstruktur (100) gemäß einem der Ansprüche 1 bis 5, die zusätzlich einen Seitenwandabstandshalter (403) umfasst, der neben einem Teil der Gateelektrode (902), der sich oberhalb der Kanalgebiete befindet, gebildet ist, wobei der Seitenwandabstandshalter (403) die Gateelektrode (902) von dem erhöhten Sourcegebiet (404) und dem erhöhten Draingebiet (405) trennt.
  7. Die Halbleiterstruktur (100) gemäß einem der Ansprüche 1 bis 6, wobei die Gateisolierschicht (901) ein Material mit hoher Dielektrizitätskonstante umfasst, das eine größere Dielektrizitätskonstante als Siliziumdioxid hat, und die Gateelektrode (902) ein Metall enthält.
  8. Ein Verfahren, das umfasst: Bilden von ein oder mehr länglichen Halbleiterleitungen (201, 202, 203) auf einer Schicht (102) aus elektrisch isolierendem Material, wobei sich die Schicht (102) aus elektrisch isolierendem Material über einem Substrat (101) befindet, das ein anderes Material enthält als die Schicht (102) aus elektrisch isolierendem Material, wobei sich eine Längsrichtung von jeder der ein oder mehr länglichen Halbleiterleitungen (201, 202, 203) im Wesentlichen entlang einer horizontalen Richtung erstreckt, die senkrecht zu einer Dickenrichtung des Substrats (101) ist; Entfernen eines Teils der Schicht (102) aus elektrisch isolierendem Material unterhalb eines mittleren Teils von jeder der ein oder mehr länglichen Halbleiterleitungen (201, 202, 203); Bilden einer Gateisolierschicht (901) auf dem mittleren Teil von jeder der ein oder mehr länglichen Halbleiterleitungen (201, 202, 203); und Bilden einer Gateelektrode (902), die sich rund um den mittleren Teil von jeder der ein oder mehr länglichen Halbleiterleitungen (201, 202, 203) erstreckt; wobei die Gateisolierschicht (901) eine elektrische Isolierung zwischen den länglichen Halbleiterleitungen (201, 202, 203) und der Gateelektrode (902) bereitstellt; und wobei beim Entfernen des Teils der Schicht (102) aus elektrisch isolierendem Material unter dem mittleren Teil von jeder der ein oder mehr länglichen Halbleiterleitungen (201, 202, 203) eine Öffnung (801) in der Schicht (102) aus elektrisch isolierendem Material gebildet wird und ein Teil der Gateelektrode (902) unterhalb der ein oder mehr länglichen Halbleiterleitungen (201, 202, 203) in der Öffnung (801) gebildet wird.
  9. Das Verfahren gemäß Anspruch 8, wobei das Entfernen des Teils der Schicht (102) aus elektrisch isolierendem Material unterhalb des mittleren Teils von jeder der ein oder mehr länglichen Halbleiterleitungen (201, 202, 203) umfasst: Bilden eines ersten Strukturelements (604) über einem ersten Endbereich von jeder der ein oder mehr länglichen Halbleiterleitungen (201, 202, 203); Bilden eines zweiten Strukturelements (605) über einem zweiten Endbereich von jeder der ein oder mehr länglichen Halbleiterleitungen (201, 202, 203), wobei der mittlere Teil von jeder der ein oder mehr länglichen Halbleiterleitungen (201, 202, 203) und ein Teil der Schicht (102) aus elektrisch isolierendem Material zwischen dem ersten und dem zweiten Strukturelement (604, 605) freiliegen; und Durchführen eines Ätzprozesses, der dafür ausgelegt ist, ein Material der Schicht (102) aus elektrisch isolierendem Material relativ zu einem Material der ein oder mehr länglichen Halbleiterleitungen (201, 202, 203) und ein oder mehr Materialien, die an Oberflächen des ersten und des zweiten Strukturelements (604, 605) freiliegen, selektiv zu entfernen.
  10. Das Verfahren gemäß Anspruch 9, wobei der Ätzprozess im Wesentlichen isotrop ist.
  11. Das Verfahren gemäß Anspruch 9 oder 10, wobei das erste Strukturelement (604) ein erhöhtes Sourcegebiet (404), einen ersten Teil (401) eines Seitenwandabstandshalters (403), der oberhalb des ersten Endbereichs von jeder der ein oder mehr länglichen Halbleiterleitungen (201, 202, 203) gebildet ist, und einen ersten Teil (601) einer Schicht (603) aus dielektrischem Material, der oberhalb des erhöhten Sourcegebiets (404) gebildet ist, umfasst; und wobei das zweite Strukturelement (605) ein erhöhtes Draingebiet (405), einen zweiten Teil (402) des Seitenwandabstandshalters (403), der über dem zweiten Endbereich von jeder der ein oder mehr länglichen Halbleiterleitungen (201, 202, 203) gebildet ist und einen zweiten Teil (602) der Schicht (603) aus dielektrischem Material, der oberhalb des erhöhten Draingebiets (405) gebildet ist, umfasst.
  12. Das Verfahren gemäß Anspruch 11, wobei das Bilden des ersten Strukturelements (604) und des zweiten Strukturelements (605) umfasst: Bilden einer Dummygatestruktur (303) über dem mittleren Teil von jeder der länglichen Halbleiterleitungen (201, 202, 203); Bilden des Seitenwandabstandshalters (403) neben der Dummygatestruktur (303); Durchführen eines selektiven Aufwachsprozesses, wobei der selektive Aufwachsprozess das erhöhte Sourcegebiet (404) und das erhöhte Draingebiet (405) bildet; Abscheiden der Schicht (603) aus dielektrischem Material über der Dummygatestruktur (303), dem erhöhten Sourcegebiet (404) und dem erhöhten Draingebiet (405); Planarisieren der Schicht (603) aus dielektrischem Material, wobei die Planarisierung die Dummygatestruktur (303) freilegt; und Durchführen von ein oder mehr Ätzprozessen, um die Dummygatestruktur (303) selektiv zu entfernen.
  13. Das Verfahren gemäß Anspruch 12, das zusätzlich ein Bilden eines Silizids (501, 502) in dem erhöhten Sourcegebiet (404) und dem erhöhten Draingebiet (405) vor der Abscheidung der Schicht (603) aus dielektrischem Material umfasst.
  14. Das Verfahren gemäß Anspruch 12 oder 13, das zusätzlich eine in situ-Dotierung des erhöhten Sourcegebiets (404) und des erhöhten Draingebiets (405) während des selektiven Aufwachsprozesses umfasst.
  15. Das Verfahren gemäß Anspruch 14, das zusätzlich ein Durchführen eines Wärmebehandlungsprozesses umfasst, bei dem Dotierstoffe aus dem erhöhten Sourcegebiet (404) in den ersten Endbereich von jeder der länglichen Halbleiterleitungen (201, 202, 203) diffundieren und ein Sourcegebiet (503) bilden und Dotierstoffe aus dem erhöhten Draingebiet (405) in den zweiten Endbereich von jeder der länglichen Halbleiterleitungen (201, 202, 203) diffundieren und ein Draingebiet (504) bilden.
  16. Das Verfahren gemäß einem der Ansprüche 8 bis 15, wobei das Bilden der ein oder mehr länglichen Halbleiterleitungen (201, 202, 203) umfasst: Bereitstellen einer Halbleiter-auf-Isolator-Struktur, wobei die Halbleiter-auf-Isolator-Struktur eine Schicht (103) aus einem Halbleitermaterial, das Substrat (101) und die Schicht (102) aus elektrisch isolierendem Material umfasst, wobei sich die Schicht (102) aus elektrisch isolierendem Material zwischen dem Substrat (101) und der Schicht (103) aus Halbleitermaterial befindet; und Durchführen eines Ätzprozesses, wobei der Ätzprozess Teile der Schicht (103) aus Halbleitermaterial entfernt, und ein oder mehr andere Teile der Schicht (103) aus Halbleitermaterial bei dem Ätzprozess nicht entfernt werden und die ein oder mehr länglichen Halbleiterleitungen (201, 202, 203) bilden.
  17. Das Verfahren gemäß einem der Ansprüche 8 bis 16, wobei die Gateisolierschicht (901) ein Material mit hoher Dielektrizitätskonstante umfasst, das eine größere Dielektrizitätskonstante hat als Siliziumdioxid und die Gateelektrode (902) ein Metall enthält.
  18. Eine Halbleiterstruktur (100), die umfasst: ein Substrat (101); und einen Transistor, wobei der Transistor umfasst: ein erhöhtes Sourcegebiet (404) und ein erhöhtes Draingebiet (405), die sich oberhalb des Substrats befinden; ein oder mehr längliche Halbleiterleitungen (201, 202, 203), die zwischen dem erhöhten Sourcegebiet (404) und dem erhöhten Draingebiet (405) verbunden sind, wobei sich eine Längsrichtung von jeder der ein oder mehr länglichen Halbleiterleitungen (201, 202, 203) im Wesentlichen entlang einer horizontalen Richtung erstreckt, die zu einer Dickenrichtung des Substrats (101) senkrecht ist, wobei jede der länglichen Halbleiterleitungen (201, 202, 203) ein Kanalgebiet umfasst; wobei jede der ein oder mehr länglichen Halbleiterleitungen (201, 202, 203) ein Sourcegebiet (503) und ein Draingebiet (504) umfasst, sich das Kanalgebiet zwischen dem Sourcegebiet (503) und dem Draingebiet (504) befindet, sich zumindest ein Teil des Sourcegebiets (503) unterhalb des erhöhten Sourcegebiets (404) befindet und sich zumindest ein Teil des Draingebiets (504) unterhalb des erhöhten Draingebiets (405) befindet; eine Gateelektrode (902), die sich rund um jedes der Kanalgebiete der ein oder mehr länglichen Halbleiterleitungen (201, 202, 203) erstreckt, wobei sich Teile des Teils der Gateelektrode (902) unterhalb der ein oder mehr länglichen Halbleiterleitungen (201, 202, 203) unter mindestens eines von den Source- und Draingebieten (503, 504) und den erhöhten Source- und Draingebieten (404, 405) erstrecken; und eine Gateisolierschicht (901), die sich zwischen jeder der ein oder mehr länglichen Halbleiterleitungen (201, 202, 203) und der Gateelektrode (902) befindet.
  19. Ein Verfahren, das umfasst: Bilden von ein oder mehr länglichen Halbleiterleitungen (201, 202, 203) auf einer Schicht (102) aus elektrisch isolierendem Material, wobei sich die Schicht (102) aus elektrisch isolierendem Material über einem Substrat (101) befindet, das ein anderes Material enthält als die Schicht (102) aus elektrisch isolierendem Material, wobei sich eine Längsrichtung von jeder der ein oder mehr länglichen Halbleiterleitungen (201, 202, 203) im Wesentlichen entlang einer horizontalen Richtung erstreckt, die senkrecht zu einer Dickenrichtung des Substrats (101) ist; Bilden eines Sourcegebiets (503) in einem ersten Endbereich von jeder der ein oder mehr länglichen Halbleiterleitungen (201, 202, 203); Bilden eines Draingebiets (504) in einem zweiten Endbereich von jeder der ein oder mehr länglichen Halbleiterleitungen (201, 202, 203); Entfernen eines Teils der Schicht (102) aus elektrisch isolierendem Material unterhalb eines mittleren Teils von jeder der ein oder mehr länglichen Halbleiterleitungen (201, 202, 203); Bilden einer Gateisolierschicht (901) auf dem mittleren Teil von jeder der ein oder mehr länglichen Halbleiterleitungen (201, 202, 203); und Bilden einer Gateelektrode (902), die sich rund um den mittleren Teil von jeder der ein oder mehr länglichen Halbleiterleitungen (201, 202, 203) erstreckt, wobei die Gateisolierschicht (901) eine elektrische Isolierung zwischen den länglichen Halbleiterleitungen (201, 202, 203) und der Gateelektrode (902) bereitstellt, und wobei sich Teile eines Teils der Gateelektrode (902) unterhalb der ein oder mehr länglichen Halbleiterleitungen (201, 202, 203) unter die Source- und Draingebiete (503, 504) erstrecken.
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