DE102017127154B4 - Finnenstrukturierung für halbleitervorrichtungen - Google Patents

Finnenstrukturierung für halbleitervorrichtungen Download PDF

Info

Publication number
DE102017127154B4
DE102017127154B4 DE102017127154.6A DE102017127154A DE102017127154B4 DE 102017127154 B4 DE102017127154 B4 DE 102017127154B4 DE 102017127154 A DE102017127154 A DE 102017127154A DE 102017127154 B4 DE102017127154 B4 DE 102017127154B4
Authority
DE
Germany
Prior art keywords
layer
region
hard mask
etching
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
DE102017127154.6A
Other languages
English (en)
Other versions
DE102017127154A1 (de
Inventor
Tzung-Yi Tsai
Yen-Ming Chen
Dian-Hau Chen
Han-Ting Tsai
Tsung-Lin Lee
Chia-Cheng Ho
Ming-Shiang LIN
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of DE102017127154A1 publication Critical patent/DE102017127154A1/de
Application granted granted Critical
Publication of DE102017127154B4 publication Critical patent/DE102017127154B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3081—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their composition, e.g. multilayer masks, materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/3115—Doping the insulating layers
    • H01L21/31155—Doping the insulating layers by ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure

Abstract

Verfahren zum Bilden einer Halbleitervorrichtung, das Folgendes umfasst:Bereitstellen einer Vorrichtung, die ein Substrat (202) und eine Hartmaskenschicht (210) über dem Substrat (202) aufweist;Bilden eines Dorns (304) über der Hartmaskenschicht (210);Abscheiden einer Materialschicht (402) an Seitenwänden des Dorns (304);Implantieren eines Dotanden (510) in die Materialschicht (402);Ausführen eines Ätzprozesses auf der Hartmaskenschicht (210) unter Verwendung des Dorns (304) und der Materialschicht (402) zusammen als eine Ätzmaske, wodurch eine strukturierte Hartmaskenschicht (210) gebildet wird, wobei der Ätzprozess gleichzeitig eine Dielektrikumschicht (702) erzeugt, die an Seitenwänden der strukturierten Hartmaskenschicht (210) abgeschieden wird, wobei die Dielektrikumschicht (702) den Dotanden enthält; undBilden einer Finne (902) durch Ätzen des Substrats (202) unter Verwendung der strukturierten Hartmaskenschicht (210) und der Dielektrikumschicht (702) zusammen als eine Ätzmaske.

Description

  • HINTERGRUND
  • Die Branche der integrierten Halbleiterschaltkreise (ICs) hat ein exponentielles Wachstum erfahren. Technische Fortschritte bei den IC-Materialien und dem IC-Design haben IC-Generationen hervorgebracht, wo jede Generation kleinere und komplexere Schaltkreise aufweist als die vorherige Generation. Im Zuge der IC-Entwicklung hat die Funktionsdichte (d. h. die Anzahl der miteinander verbundenen Bauelemente pro Chipfläche) allgemein zugenommen, während die Geometriegröße (d. h. die kleinste Komponente (oder Leitung), die mittels eines Herstellungsprozesses gebildet werden kann) kleiner geworden ist. Dieser Prozess der Abwärtsskalierung realisiert allgemein Vorteile, indem er die Produktionseffizienz steigert und die mit der Produktion verbundenen Kosten senkt. Eine solche Abwärtsskalierung hat auch die Komplexität der Verarbeitung und Herstellung von ICs erhöht.
  • Zum Beispiel sind Mehr-Gate-Bauelemente eingeführt worden, um die Gate-Steuerung durch Verstärken der Gate-Kanal-Kopplung zu verbessern, den AUS-Zustands-Strom zu verringern und die Kurzkanaleffekte (Short-Channel Effects, SCEs) zu reduzieren. Ein solches Mehr-Gate-Bauelement, das auf den Markt gebracht wurde, ist der Finnen-Feldeffekttransistor (FinFET). Der FinFET hat seinen Namen von der finnenartigen Struktur, die sich von einem Substrat, auf dem er ausgebildet ist, erstreckt und die dafür verwendet wird, den FET-Kanal zu bilden. FinFETs sind mit herkömmlichen Komplementären-Metall-Oxid-Halbleiter (CMOS)-Prozessen kompatibel, und ihre dreidimensionale Struktur erlaubt es, sie in hohem Maße zu skalieren, während die Gate-Steuerung erhalten bleibt und SCEs gemindert werden. FinFETs vom n-Typ und FinFETs vom p-Typ können verschiedene Materialzusammensetzungen in jeweiligen Finnen haben (zum Beispiel Si in Finne von FinFETs vom n-Typ und SiGe in Finne von FinFETs vom p-Typ), was die Trägermobilität beider Arten von FinFETs erhöht und die Bauelementleistung verbessert. Jedoch kann die Steuerung der Finnenbreite während der Finnenstrukturierung eine Herausforderung darstellen. Zum Beispiel erleiden Finnen mit unterschiedlichen Materialzusammensetzungen während der Fertigung unterschiedliche seitliche Verluste, was zu ungleichmäßigen Finnenbreiten zwischen FinFETs vom n-Typ und FinFETs vom p-Typ führt. Darum sind herkömmliche Finnenstrukturierungsverfahren zwar allgemein für ihre vorgesehenen Zwecke ausreichend gewesen, doch sie sind nicht in jeder Hinsicht zufriedenstellend.
  • Die US 2017/0213825 A1 beschreibt ein Verfahren zur Herstellung von Finnen für NFETs und PFETs auf einem Substrat. Über dem Substrat wird eine Hartmasken-Struktur hergestellt, über der eine Spacer-Schicht abgeschieden wird. Eine weitere Oxid-Spacer-Schicht wird über der Spacer-Schicht aufgebracht. Anschließend wird ein Bereich des Substrats durch ein Resist abgedeckt, um im anderen Bereich die Oxid-Spacer-Schicht zu entfernen. Dadurch entstehen Strukturen unterschiedlicher Breite, die zum Strukturieren des Substrats zur Ausbildung von Finnen genutzt werden.
  • Die US 2016/0020109 A1 beschreibt die Herstellung verschiedener Produktbereiche auf einem Halbleitersubstrat, wobei die Bereiche vorgesehen sind für Logik-Bausteine, SRAM-Zellen und B/A-Schaltkreise. In den verschiedenen Bereichen werden Finnen unterschiedlicher Breite hergestellt.
  • Die US A1 beschreibt die Herstellung von Finnen-Strukturen unterschiedlicher Breite auf einem Halbleitersubstrat.
  • Die Erfindung sieht ein Verfahren gemäß Anspruch 1, ein Verfahren gemäß Anspruch 10 und ein Verfahren gemäß Anspruch 16 vor. Ausgestaltungen der Erfindung sind in den abhängigen Ansprüchen angegeben.
  • Figurenliste
  • Die vorliegende Offenbarung wird am besten anhand der folgenden detaillierten Beschreibung verstanden, wenn sie zusammen mit den begleitenden Figuren gelesen wird. Es ist anzumerken, dass gemäß der üblichen Praxis in der Industrie verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind und allein für Veranschaulichungszwecke verwendet werden. Die Abmessungen der verschiedenen Merkmale können vielmehr beliebig vergrößert oder verkleinert werden, um die Besprechung besser verständlich zu machen.
    • 1A und 1B zeigen ein Flussdiagramm eines Verfahrens für die Fertigung einer Halbleitervorrichtung gemäß der Erfindung.
    • 2, 3 4, 5, 6, 7, 8, 9, 10, 11, 12 und 13 sind Querschnittsansichten einer Halbleitervorrichtung auf verschiedenen Stufen des Verfahrens der für 1A und 1B gemäß der Erfindung.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale bereit. Im Folgenden werden konkrete Beispiele von Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Zum Beispiel kann die Ausbildung eines ersten Strukturelements über oder auf einem zweiten Strukturelement in der folgenden Beschreibung Ausführungsformen enthalten, bei denen die ersten und zweiten Strukturelemente in direktem Kontakt ausgebildet werden, und können auch Ausführungsformen enthalten, bei denen weitere Strukturelemente zwischen den ersten und zweiten Strukturelementen ausgebildet sein können, so dass die ersten und zweiten Strukturelemente möglicherweise nicht in direktem Kontakt stehen. Des Weiteren kann die vorliegende Offenbarung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und schafft nicht automatisch eine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Konfigurationen über den angemerkten Umfang hinaus.
  • Darüber hinaus kann die Ausbildung eines Merkmal auf, in Verbindung mit und/oder in Kopplung mit einem anderen Merkmal in der folgenden vorliegenden Offenbarung Ausführungsformen enthalten, bei denen die Strukturelemente in direktem Kontakt ausgebildet sind, und kann außerdem Ausführungsformen enthalten, bei denen zusätzliche Strukturelementen ausgebildet sein können, die sich zwischen den Strukturelementen befinden, dergestalt, dass die Strukturelemente nicht unbedingt in direktem Kontakt stehen. Des Weiteren werden räumlich relative Begriffe, wie zum Beispiel „unterer“, „oberer“, „horizontal“, „vertikal“, „darüber“, „über“, „unter“, „darunter“ „auf“, „ab“, „oben“, „unten“ usw. sowie Ableitungen davon (zum Beispiel „horizontal“, „abwärts“, „aufwärts“ usw.) verwendet, um in der vorliegenden Offenbarung die Beschreibung einer Beziehung eines Strukturelements zu einem anderen Strukturelement zu vereinfachen. Die räumlich relativen Begriffe sollen unterschiedliche Ausrichtungen des die Strukturelemente enthaltenden Bauelements umfassen.
  • Die Erfindung betrifft allgemein die Fertigung von Halbleitervorrichtungen. Insbesondere sie das Strukturieren von Finnen während der Fertigung von Finnen-Feldeffekttransistoren (FinFETs). Es ist eine Aufgabe der vorliegenden Erfindung, Verfahren zur wirkungsvollen Aufrechterhaltung der Maßhaltigkeit der Finnenbreite, insbesondere zwischen FinFETs vom n-Typ und FinFETs vom p-Typ bereitzustellen.
  • Kanalregionen für einen Feldeffekttransistor vom n-Typ (NFET) und einen Feldeffekttransistor vom p-Typ (PFET) können verschiedene Halbleitermaterialien enthalten. Zum Beispiel gibt es seit der Entdeckung von Materialien, die eine höhere Lochmobilität als Silizium aufweisen, den Wunsch, Silizium als das Kanalmaterial vom p-Typ zu ersetzen. Eine epitaxiale Region mit anderen Halbleitermaterialien als Silizium kann über einem Siliziumsubstrat ausgebildet werden, um die Kanäle vom p-Typ für PFETs bereitzustellen. Zu beispielhaften Materialien gehören Germanium (Ge), Silizium-Germanium (SiGe), III-V-Materialien, wie zum Beispiel GaAs, InP, InGaAs, InAs, Kombinationen davon und/oder andere geeignete Materialien. Als ein Beispiel kann in einer Halbleitervorrichtung eine Finne für einen FinFET vom n-Typ Silizium (Si) enthalten, und eine Finne für einen FinFET vom p-Typ kann Silizium-Germanium (SiGe) enthalten.
  • Die Finnen können durch jedes geeignete Verfahren strukturiert werden. Zum Beispiel können die Finnenstrukturen unter Verwendung eines oder mehrerer Fotolithografieprozesse strukturiert werden, einschließlich Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse. Allgemein kombinieren Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse Fotolithografie- und selbstausrichtende Prozesse, wodurch Strukturen erzeugt werden können, die zum Beispiel Mittenabstände haben, die kleiner sind als die, die ansonsten durch einen einzelnen, direkten Fotolithografieprozess erhalten werden können. Zum Beispiel wird in einer Ausführungsform eine Opferschicht über einem Substrat ausgebildet und durch einen Fotolithografieprozess strukturiert. Abstandshalter werden entlang der strukturierten Opferschicht durch einen selbstausrichtenden Prozess ausgebildet. Die Opferschicht wird dann entfernt, und die übrig gebliebenen Abstandshalter können dann dafür verwendet werden, die Finnenstrukturen zu strukturieren.
  • Jedoch würden die verschiedenen Halbleitermaterialien in einer NFET-Finne und einer PFET-Finne während der Finnenstrukturierung mit unterschiedlichen Ätzraten auf ein Ätzmittel reagieren und unterschiedliche seitliche Verluste in der Finnenbreite erleiden. Andere Schritte in der Finnenstrukturierung, wie zum Beispiel ein Finnenreinigungsprozess, können ebenfalls zu unterschiedlichen seitlichen Verlusten führen. Folglich können eine NFET-Finne und eine PFET-Finne unterschiedliche Finnenbreiten haben. Zum Beispiel kann eine PFET-Finne mit Silizium-Germanium schmaler werden als eine NFET-Finne mit Silizium, weil Silizium-Germanium eine relativ höhere Ätzrate während eines Ätzprozesses und einen relativ höheren Oxidierungsverlust während eines Finnenreinigungsprozesses aufweist. Halbleitervorrichtungen mit ungleichmäßiger Finnenbreite unter NFETs und PFETs können mit dem Makel einer schlechten Kurzkanalleistung und reduzierten Prozessfenstern behaftet sein, wie zum Beispiel eines reduzierten Poly-Gate-Füllfensters.
  • Ausführungsformen der vorliegenden Erfindung bieten verschiedene Vorteile. Obgleich ist sich versteht, dass andere Ausführungsformen andere Vorteile bieten können, werden im vorliegenden Text nicht unbedingt alle Vorteile besprochen, und kein bestimmter Vorteil ist für alle Ausführungsformen erforderlich. In mindestens einigen Ausführungsformen werden eine NFET-Finne und eine PFET-Finne im Wesentlichen auf der gleichen Finnenbreite gehalten, was zu einer verbesserten Kurzkanalleistung und vergrößerten Prozessfenstern führt.
  • 1A und 1B zeigen ein Flussdiagramm eines Verfahrens 100 der Fertigung einer Halbleitervorrichtung, wie zum Beispiel einer FinFET-Vorrichtung, gemäß verschiedenen Aspekten der vorliegenden Erfindung. Zusätzliche Schritte können vor, während und nach dem Verfahren 100 ausgeführt werden, und einige der beschrieben Schritte können ersetzt oder weggelassen werden, um andere Ausführungsformen des Verfahrens 100 zu erhalten. Das Verfahren 100 wird unten in Verbindung mit den 2-13 beschrieben. Die 2-13 zeigen beispielhafte Querschnittsansichten einer Halbleitervorrichtung 200 auf verschiedenen Stufen des Verfahrens 200.
  • Die Halbleitervorrichtung 200 kann ein Zwischenprodukt sein, das während der Verarbeitung eines integrierten Schaltkreises (IC) oder eines Abschnitts davon hergestellt wird, und kann Folgendes umfassen: statischen Direktzugriffsspeicher (SRAM) und/oder Logikschaltkreise, passive Komponenten, wie zum Beispiel Widerstände, Kondensatoren und Induktoren, und aktive Komponenten, wie zum Beispiel FinFETs, Metall-Oxid-Halbleiter-Feldeffekttransistoren (MOSFETs), komplementäre Metall-Oxid-Halbleiter (CMOS)-Transistoren, Bipolartransistoren, Hochspannungstransistoren, Hochfrequenztransistoren, andere Speicherzellen und Kombinationen davon. Des Weiteren sind die verschiedenen Strukturelemente, einschließlich Transistoren, Gate-Stapel, aktive Regionen, Isolierungsstrukturen und andere Strukturelemente, in verschiedenen Ausführungsformen der vorliegenden Offenbarung zum Zweck der Vereinfachung und des leichteren Verständnisses gezeigt und beschränken nicht unbedingt die Ausführungsformen auf bestimmte Arten von Vorrichtungen, bestimmte Anzahlen von Vorrichtungen, bestimmte Anzahlen von Regionen oder bestimmte Konfiguration der Strukturen oder Regionen.
  • Wir wenden uns zuerst Block 102 von 1A und 2 zu, wo eine Halbleitervorrichtung 200 bereitgestellt wird, die ein Substrat 202 aufweist. In einer Ausführungsform ist das Substrat 202 Silizium in einer kristallinen Struktur. Zu anderen beispielhaften Materialien gehören andere elementare Halbleiter, wie zum Beispiel Germanium, oder Verbundhalbleiter, wie zum Beispiel Silizium-Germanium, Siliziumcarbid, Gallium-Arsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indium-Antimonid.
  • Das Substrat 1002 kann von gleichmäßiger Zusammensetzung sein oder kann verschiedene Schichten enthalten, von denen einige selektiv geätzt werden können, um die Finnen zu bilden. Die Schichten können ähnliche oder unterschiedliche Zusammensetzungen haben, und in verschiedenen Ausführungsformen haben einige Substratschichten ungleichmäßige Zusammensetzungen, um eine Dehnung in dem Bauelement hervorzurufen, wodurch die Leistung des Bauelements abgestimmt wird. Zu Beispielen geschichteter Substrate gehören Silizium-auf-Isolator (SOI)-Substrate. In einigen solcher Beispiele kann eine Schicht des Substrats 202 einen Isolator enthalten, wie zum Beispiel ein Siliziumoxid, ein Siliziumnitrid, ein Siliziumoxynitrid, ein Siliziumcarbid und/oder andere geeignete Isolatormaterialien.
  • Die Halbleitervorrichtung 200 umfasst des Weiteren eine erste Region 204 und eine zweite Region 206, auf denen Finnen für NFETs und PFETs ausgebildet werden sollen. Die erste Region 204 umfasst das Substrat 202. Die zweite Region 206 umfasst das Substrat 202, das sich von der Region 204 erstreckt, und eine Epitaxialschicht 208, die über dem Substrat 202 ausgebildet ist. Darum kann die zweite Region 206 als eine Epitaxie-Region bezeichnet werden. In der veranschaulichten Ausführungsform ist die erste Region 204 eine Region, die für einen oder mehrere NFETs definiert ist, und die zweite Region 206 ist eine Region, die für einen oder mehrere PFETs definiert ist. Es versteht sich, dass die Halbleitervorrichtung 200 alternativ eine PFET-Form in der ersten Region 204 und eine NFET-Form in der zweiten Region 206 haben kann.
  • Die Epitaxialschicht 208 und das Substrat 202 enthalten ungleiche kristalline Materialien. In der veranschaulichten Ausführungsform umfasst die Epitaxialschicht 208 Silizium-Germanium, und das Substrat 202 enthält Silizium. In einer weiteren Ausführungsform enthält die Epitaxialschicht 208 Germanium oder III-V-Materialien, wie zum Beispiel GaAs, InP, InGaAs und/oder InAs, und das Substrat 202 enthält andere geeignete Materialien. Die Epitaxialschicht 208 kann als die epitaxiale Halbleiterschicht 208 bezeichnet werden. Aufgrund unterschiedlicher Kristallgittergrößen der Halbleitermaterialien, wenn eine Art von Halbleitermaterial epitaxial auf einem Substrat einer anderen Art von Halbleitermaterial gezüchtet wird, wird die gestapelte Struktur oft als eine Heterostruktur bezeichnet. Die Hetero-Integration ungleicher Halbleitermaterialien, zum Beispiel Germanium, Silizium-Germanium oder III-V-Verbindungen, mit einem Siliziumsubstrat ist ein attraktiver Weg zur Erhöhung der Lochmobilität in PFETs, während die Notwendigkeit beibehalten wird, Siliziumsubstrate als ein Produktionshilfsmittel zu verwenden.
  • Das Ausbilden der epitaxialen Halbleiterschicht 208 kann eine Vielzahl verschiedener Prozesse enthalten, wie zum Beispiel Ätzen und epitaxiales Züchten. Der Ätzprozess spart einen Abschnitt des Substrats 202 in der zweiten Region 206 aus, um einen Graben zu bilden. Um das Substrat 202 auszusparen, können die Ätzprozesse jedes geeignete Ätztechnik enthalten, wie zum Beispiel Nassätzen, Trockenätzen, Reaktives Ionenätzen (RIE), Ashing und/oder andere Ätzverfahren. Zum Beispiel kann ein Trockenätzprozess ein Sauerstoff-haltiges Gas, ein Fluor-haltiges Gas (zum Beispiel CF4, SF6, CH2F2, CHF3 und/oder C2F6), ein Chlor-haltiges Gas (zum Beispiel Cl2, CHCl3, CCl4 und/oder BCl3), ein Brom-haltiges Gas (zum Beispiel HBr und/oder CHBR3), ein Jod-haltiges Gas, andere geeignete Gase und/oder Plasmas und/oder Kombinationen davon implementieren. Zum Beispiel kann ein Nassätzprozess ein Ätzen in verdünnter Fluorwasserstoffsäure (DHF), Kaliumhydroxid (KOH)-Lösung, Ammoniak, eine Lösung, die Fluorwasserstoffsäure (HF), Salpetersäure (HNO3) und/oder Essigsäure (CH3COOH) enthält, oder andere geeignetes Nassätzmittel umfassen. In einer Ausführungsform beträgt die Grabentiefe zwischen etwa 50 nm und etwa 500 nm. Der epitaxiale Wachstumsprozess scheidet die epitaxiale Halbleiterschicht 208 in dem Graben ab. Die epitaxiale Halbleiterschicht 208 kann epitaxial in jedem geeigneten epitaxialen Abscheidungssystem gezüchtet werden, einschließlich beispielsweise Atmosphärendruck-CVD (APCVD), Niederdruck-CVD (LPCVD), Ultrahochvakuum-CVD (UHVCVD), Molekularstrahlepitaxie (MBE) oder Atomschichtabscheidung (ALD). Beim CVD-Prozess beinhaltet das epitaxiale Wachstum in der Regel das Einleiten eines Quellengases in die Kammer. Das Quellengas kann mindestens ein Vorläufergas und ein Trägergas, wie zum Beispiel Wasserstoff, enthalten. Die Reaktorkammer wird zum Beispiel durch HF-Erwärmung erwärmt. In einer Ausführungsform liegt die Wachstumstemperatur in der Kammer in Abhängigkeit von der Zusammensetzung der epitaxialen Halbleiterschicht 208 in einem Bereich von etwa 300°C bis etwa 900°C. Das epitaxiale Wachstumssystem kann auch Niedrigenergie-Plasma verwenden, um die Schichtwachstumskinetik zu verbessern. Das epitaxiale Wachstumssystem kann ein Einzelwafer- oder Mehrwafer-Batchreaktor sein.
  • Um sicherzustellen, dass die epitaxiale Halbleiterschicht 208 den Graben vollständig ausfüllt, kann die epitaxiale Halbleiterschicht 208 überzüchtet werden. In einem Beispiel der überzüchteten Abschnitte liegt die epitaxiale Halbleiterschicht 208 um etwa 100 nm bis etwa 1000 nm über der Oberseite des Substrats 202 in der ersten Region 204. Nach dem epitaxialen Wachstum der epitaxialen Halbleiterschicht 208 kann ein Polierprozess, wie zum Beispiel ein chemisch-mechanischer Polier (CMP)-Prozess, ausgeführt werden, um die überzüchteten Abschnitte zu entfernen und die Oberseite der Halbleitervorrichtung 200 zu planarisieren. Nach dem Polierprozess sind die Oberseite des Substrats 202 in der ersten Region 204 und die Oberseite der epitaxialen Halbleiterschicht 208 in der zweiten Region 206 im Wesentlichen koplanar.
  • Verschiedene andere Materialschichten können über der Halbleitervorrichtung 200 ausgebildet werden. In der veranschaulichten Ausführungsform wird eine zu strukturierende Hartmaske 210 zum Definieren von Finnen über dem Substrat 202 in der ersten Region 204 und über der epitaxialen Halbleiterschicht 208 in der zweiten Region 206 gebildet. Die Hartmaske 210 kann des Weiteren Mehrschichtstrukturen enthalten, wie zum Beispiel einen Dreischichtstapel, der eine untere Schicht 212, eine mittlere Schicht 214 und eine obere Schicht 216 umfasst. Es versteht sich, dass die Halbleitervorrichtung 200 jede beliebige Anzahl von Materialschichten, Maskierungsschichten, Opferschichten, Resistschichten und/oder sonstigen Schichten, die darauf ausgebildet sind, haben kann. Geeignete Materialien für diese Schichten können zum Teil anhand der Ätzselektivität ausgewählt werden. Zum Beispiel können in dem Dreischichtstapel die untere Schicht 212, die mittlere Schicht 214 und die obere Schicht 216 so strukturiert werden, dass sie durch verschiedene Materialien gebildet werden, so dass jede Schicht unter Verwendung eines entsprechenden Ätzmittels ohne nennenswertes Ätzen der anderen Schichten entfernt werden kann. In einigen Implementierungen enthalten die untere Schicht 212, die mittlere Schicht 214 und die obere Schicht 216 verschiedene Halbleitermaterialien und/oder verschiedene dielektrische Materialien, um eine gewünschte Ätzselektivität zu erreichen, wie zum Beispiel Silizium, amorphes Silizium, Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid (SiON)), Siliziumcarbid, sonstige Halbleitermaterialien und/oder sonstige dielektrische Materialien. In einer Ausführungsform enthält die untere Schicht 212 Siliziumoxid, die mittlere Schicht 224 enthält Siliziumnitrid, und die obere Schicht 226 enthält Siliziumoxid. Jede Schicht des Dreischichtstapels kann durch einen beliebigen geeigneten Prozess gebildet werden, wie zum Beispiel thermische Oxidation, chemisches Aufdampfen (CVD) oder ein Spin-on-Glass-Prozess.
  • Wie in Block 104 von 1A und in 3 zu sehen, wird eine Dornschicht 302 über der Hartmaske 210 gebildet, die mehrere Dorne 304 enthält. In der veranschaulichten Ausführungsform ist die Breite der Dorne 304 im Wesentlichen gleichförmig. Die Dorne 304 dienen zum Definieren der Finnen in beiden Regionen 204 und 206 in anschließenden Prozessen. Die Dorne 304 können ein Dielektrikum enthalten, wie zum Beispiel Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid und/oder Siliziumcarbid, und in der veranschaulichten Ausführungsform die Dorne 304 enthält Siliziumnitrid.
  • In einigen Ausführungsformen werden die Dorne 304 durch Abscheiden und Strukturieren einer Dornschicht 302 gebildet. Die Dornschicht 302 kann auf jede geeignete Dicke und durch jeden geeigneten Prozess abgeschieden werden, einschließlich chemisches Aufdampfen (CVD), Hochdichtes-Plasma-CVD (HDP-CVD), physikalisches Aufdampfen (PVD), Atomschichtabscheidung (ALD) und/oder sonstige geeignete Abscheidungsprozesse. Anschließend kann die Dornschicht 302 durch einen Fotolithografieprozess und einen Ätzprozess strukturiert werden, um die Dorne 304 zu bilden. Der Ätzprozess entfernt Abschnitte der Dornschicht 302, die durch eine strukturierte Photoresistschicht belichtet werden, die darüber ausgebildet ist. Nach dem Ätzen der Dornschicht 302 kann die strukturierte Photoresistschicht entfernt werden. In einigen Ausführungsformen werden die Dorne 304 als Abstandshalter entlang einer strukturierten Opferschicht unter Verwendung eines selbstausrichtenden Prozesses ausgebildet. Die strukturierte Opferschicht wird danach durch einen Ätzprozess entfernt. In verschiedenen Beispielen kann der Ätzprozess Nassätzen, Trockenätzen, RIE, Ashing und/oder sonstige Ätzverfahren unter Verwendung von Ätzchemikalien wie zum Beispiel Kohlenstofftetrafluorid (CF4), Difluormethan (CH2F2), Trifluormethan (CHF3), andere geeignete Ätzmittel und/oder Kombinationen davon enthalten. In einem Beispiel umfasst der Ätzprozess ein anisotropes Ätzen, wie zum Beispiel ein Plasmaätzen.
  • In der veranschaulichten Ausführungsform umfasst die Dornschicht 302 zwei Dorne 304 in der ersten Region 204 und weitere zwei Dorne 304 in der zweiten Region 206, obgleich in weiteren Beispielen die Dornschicht 302 jede beliebige Anzahl von Dornen 304 mit jeder geeigneten Beabstandung innerhalb beliebiger jeweiliger Regionen enthalten kann.
  • Wie in Block 106 von 1A und in 4 zu sehen, wird eine Materialschicht 402 abgeschieden, um die Dorne 304 zu bedecken. Die Materialschicht 402 kann jedes geeignete Material enthalten (zum Beispiel amorphes Silizium, Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, Siliziumcarbid usw.) und kann so ausgewählt werden, dass sie eine andere Ätzselektivität besitzt als die Dorne 304. In einem Beispiel enthält die Materialschicht 402 amorphes Silizium.
  • Die Materialschicht 402 kann durch jeden geeigneten Prozess abgeschieden werden, einschließlich CVD, HDP-CVD, ALD, PVD und/oder sonstiger geeigneter Abscheidungstechniken. In einigen Ausführungsformen wird die Materialschicht 402 konformal durch CVD oder ALD abgeschieden, und eine anisotrope (richtungsgebundene) Ätztechnik, wie zum Beispiel ein anisotropes Plasma-Ätzen, wird ausgeführt, um Abschnitte der Materialschicht 402 zu entfernen, die auf horizontalen Flächen der Hartmaske 210 abgeschieden wurde. Auf diese Weise bleiben Abschnitte der Materialschicht 402 zurück, die auf den vertikalen Flächen der Dorne 402 abgeschieden wurden. In einigen Ausführungsformen entfernt das Ätzen der Materialschicht 402 von den horizontalen Flächen der Hartmaske 210 auch die Materialschicht 402 von den horizontalen Flächen der Dorne 304. In einigen anderen Ausführungsformen bleibt die Materialschicht 402 weiterhin auf den horizontalen Flächen der Dorne 304. Als ein nicht-einschränkendes Beispiel beträgt die Dicke der Materialschicht 402 an Seitenwänden der Dorne 304 beispielsweise zwischen etwa 0,5 nm und etwa 5 nm. In der veranschaulichten Ausführungsform beträgt die Dicke der Materialschicht 402 ungefähr 2 nm.
  • Die Materialschicht 402 kann dafür verwendet werden, die Dorne 304 in der zweiten Region 206 relativ zu den Dornen 304 in der ersten Region 204 zu verbreitern, indem sie von der ersten Region 204 abgetragen wird. Wie in Block 108 von 1A und in 5 zu sehen, wird die Materialschicht 402 in der zweiten Region 206 stark mit Störatomen (einem Dotanden) 510 dotiert, was eine unterschiedliche Ätzselektivität der Materialschicht 402 in den Regionen 204 und 206 bewirkt und es erlaubt, die Materialschicht 402 in der ersten Region 204 später in einem Ätzprozess zu entfernen. In einem Beispiel wird zuerst eine Photoresistschicht (oder eine Resistschicht) 502 über beiden Regionen 204 und 206 abgeschieden. Eine lithographische Belichtung kann auf der Halbleitervorrichtung 200 ausgeführt werden, um die zweite Region 206 einer Strahlung auszusetzen. Nach der Belichtung wird ein Entwickler auf die Photoresistschicht 502 aufgebracht, um den Abschnitt zu entfernen, der die zweite Region 206 bedeckt, während der Abschnitt zurückbleibt, der die erste Region 204 bedeckt. Nachdem die zweite Region 206 unbedeckt ist, können die Störatome 510 durch einen Implantierungsprozess in die Materialschicht 402 dotiert werden. In der zweiten Region 206 können die Störatome 510 außerdem in Abschnitte der Dorne 304 unter der Materialschicht 402 eingearbeitet werden, während die Hartmaske 210 als eine Kappschicht dienen kann, um im Wesentlichen zu verhindern, dass die Störatome 510 weiter in die epitaxiale Halbleiterschicht 208 darunter vordringen. Des Weiteren verhindert die Photoresistschicht 502 im Wesentlichen, dass die Störatome 510 in die erste Region 204 vordringen. Folglich sind in der ersten Region 204 die Materialschicht 402, Abschnitte der Dorne 304 unter der Materialschicht 402, die Hartmaske 210 und das Substrat 202 darunter im Wesentlichen frei von den Störatomen 510.
  • In einer Ausführungsform wird die Materialschicht 402 in der zweiten Region 206 stark mit einem Dotanden vom p-Typ mit einer Dotandenkonzentration von mehr als 2×1020 cm-3 dotiert, wie zum Beispiel in einem Bereich von etwa 2×1020 cm-3 bis etwa 5×1021 cm-3. Die Störatomkonzentration wird so gewählt, dass die dotierte Materialschicht 402 und die undotierte Materialschicht 402 eine hohe Ätzselektivität besitzen, was es wiederum erlaubt, die undotierte Materialschicht 402 durch ein geeignetes Ätzmittel zu entfernen, ohne die dotierte Materialschicht 402 zu ätzen (oder nennenswert zu ätzen). Zum Beispiel erhöht sich die Ätzselektivität zwischen amorphem Silizium (a-Si) und mit Bor dotiertem a-Si mit zunehmender Bor-Konzentration, wenn das Ätzmittel eine Ammoniakhydroxid (NH4OH)-basierte Lösung ist. In einem konkreten Beispiel kann, wenn die Bor-Konzentration in a-Si 1×1020 cm-3 beträgt, die Ätzselektivität zwischen undotiertem a-Si und dotiertem a-Si weniger als 2,5:1 betragen; wenn das Bor eine Konzentration von etwa 2×1020 cm-3 oder höher erreicht, so kann die Ätzselektivität zwischen undotiertem a-Si und dotiertem a-Si steil auf höher als 10:1 ansteigen; während, wenn das Bor eine Konzentration von etwa 3×1020 cm-3 oder höher erreicht, die Ätzselektivität zwischen dem undotierten a-Si und dem dotierten a-Si weiteren auf höher als 25:1 ansteigen kann. Wie weiter in 5 zu sehen ist, ist in der veranschaulichten Ausführungsform die Materialschicht 402 a-Si, und die Störatome 510 sind Bor mit einer Konzentration von etwa 2×1021 cm-3.
  • Nach dem Implantierungsprozess wird die Photoresistschicht 502 entfernt, um die erste Region 204 zu belichten. Die Photoresistschicht 502 kann mit Verfahren wie zum Beispiel trockenen Verfahren, wie zum Beispiel Trocken-Ashing oder Plasma-Ashing, und nassen Verfahren, wie zum Beispiel Lösemittel-Stripping, entfernt, gereinigt oder abgezogen werden.
  • Wie in Block 110 von 1A und in 6 zu sehen, wird die undotierte Materialschicht 402 in der ersten Region 204 entfernt. Die undotierte Materialschicht 402 kann mittels eines selektiven Ätzprozesses entfernt werden, einschließlich jeder geeigneten Ätztechnik, wie zum Beispiel Nassätzen, Trockenätzen und/oder sonstigen Ätzverfahren. Das Ätzmittel wird so gewählt, dass es die undotierte Materialschicht 402 in der ersten Region 204 ätzt, während die dotierte Materialschicht 402 in der zweiten Region 206 im Wesentlichen unverändert bleibt. In der veranschaulichten Ausführungsform umfasst der selektive Ätzprozess ein Nassätzen mit einer Ammoniakhydroxid (NH4OH)-basierten Lösung als einem Ätzmittel. Nach Block 110 haben die Dorne 304 in der zweiten Region 206 eine größere Breite als die Dorne 304 in der ersten Region 204, und zwar um mindestens die zusätzliche Dicke der dotierten Materialschicht 402, wodurch ein Teil des seitlichen Verlusts ausgeglichen wird, wenn die Struktur in den Dornen 304 zu der epitaxialen Halbleiterschicht 208 transferiert wird, um Finnen zu definieren.
  • Wie in Block 112 von 1A und in 7 zu sehen, wird die Hartmaske 210 unter Verwendung der Dorne 304 als eine Ätzmaske geätzt. Die Ätzprozesse können jede geeignete Ätztechnik enthalten, wie zum Beispiel Nassätzen, Trockenätzen, RIE, Ashing und/oder sonstige Ätzverfahren. In einigen Ausführungsformen umfasst das Ätzen mehrere Ätzschritten mit unterschiedlichen Ätzchemikalien, die jeweils auf ein bestimmtes Material der Hartmaske 210 abzielen und die jeweils so gewählt sind, dass sie dem Ätzen der Dorne 304, der oberen Schicht 216 bzw. der mittleren Schicht 214 widerstehen.
  • In einer Ausführungsform ist der Ätzprozess anisotrop und kann mit einem Gasgemisch aus einem Fluor-haltigen Gas (zum Beispiel CF4, SF6, CH2F2, CHF3 und/oder C2F6) oder einem Chlor-haltigen Gas (zum Beispiel Cl2, CHCl3, CCl4 und/oder BCl3) zusammen mit Sauerstoff und/oder Stickstoff ausgeführt werden. Alternativ oder zusätzlich können noch weitere Gase durch den Ätzprozess verwendet werden. In einer Weiterentwicklung der Ausführungsform hat das Gasgemisch eine Strömungsrate von 100 bis 380 sccm, eine Quellenleistung von 800 bis 2100 W und einen Druck von 0,67 bis 6,67 Pa (5 bis 50 mTorr). Insbesondere erzeugt der Trockenätzprozess ein oder mehrere Nebenprodukte aufgrund chemischer Reaktionen zwischen den Störatomen 510 und dem Sauerstoff und/oder Stickstoff. Die Störatome 510 werden aus der Oberfläche der Materialschicht 402 während des Trockenätzprozesses freigesetzt. In der veranschaulichten Ausführungsform sind die Störatome 510 Bor, und bei den Nebenprodukten kann es sich um Boroxid, Bornitrid und/oder Boroxynitrid handeln. Die Bor-Nebenprodukte werden gleichzeitig während des Trockenätzprozesses erzeugt und werden als eine Dielektrikumschicht 702 an den Seitenwänden der strukturierten Hartmaske 210 in der zweiten Region 206 abgeschieden. Als ein Beispiel kann die Dielektrikumschicht 702 die Seitenwände der strukturierten Hartmaske 210 vollständig bedecken. Die seitliche Ätzrate der Hartmaske 210 in der zweiten Region 206 wird aufgrund des Vorhandenseins der Dielektrikumschicht 702 verringert, was zu einem relativ größeren Verjüngungsprofil der Seitenwände führt. Die strukturierte Hartmaske 210 kann dadurch einen untersten Abschnitt haben, der breiter ist als ein oberster Abschnitt. In einer Ausführungsform hat die Dielektrikumschicht 702 ebenfalls eine größere Dicke am untersten Abschnitt der Seitenwände der strukturierten Hartmaske 210 als die Dicke am obersten Abschnitt. Aufgrund der zusätzlichen Dicke der Materialschicht 402 und des Verjüngungsprofils der Seitenwände der strukturierten Hartmaske 210 in der zweiten Region 206 ist die Breite (w2) der strukturierten Hartmaske 210 in der zweiten Region 206 größer als die Breite (w1 ) der strukturierten Hartmaske 210 in der ersten Region 204. Die zusätzliche Breite der strukturierten Hartmaske 210 in der zweiten Region 206 würde den größeren seitlichen Verlust während der Strukturierung von Finnen in der epitaxialen Halbleiterschicht 208 ausgleichen. In einigen Implementierungen werden die Dorne 304 von beiden Regionen 204 und 206 entfernt, nachdem die Struktur in den Dornen 304 in dem Ätzprozess zu der Hartmaske 210 transferiert wurde, wie in 8 gezeigt.
  • Wie in Block 116 von 2B und in 9 zu sehen, werden das Substrat 202 in der ersten Region und die epitaxiale Halbleiterschicht 208 und das Substrat 202 in der zweiten Region unter Verwendung der strukturierten Hartmaske 210 geätzt, um Finnen 902 zu definieren. Die Finnen 902 erstrecken sich in beiden Regionen 204 und 206 von dem Substrat 202 aufwärts. Die Ätzprozesse können jede geeignete Ätztechnik enthalten, wie zum Beispiel Nassätzen, Trockenätzen, RIE, Ashing und/oder sonstige Ätzverfahren. In einigen Ausführungsformen umfasst das Ätzen mehrere Ätzschritte mit verschiedenen Ätzchemikalien, die jeweils auf eine bestimmte Materialschicht darunter abzielen und die jeweils so gewählt sind, dass sie dem Ätzen der Hartmaske 210 (zum Beispiel der untersten Schicht 212) widerstehen. Zum Beispiel kann ein Trockenätzprozess ein Sauerstoff-haltiges Gas, ein Fluor-haltiges Gas (zum Beispiel CF4, SF6, CH2F2, CHF3 und/oder C2F6), ein Chlor-haltiges Gas (zum Beispiel Cl2, CHCl3, CCl4 und/oder BCl3), ein Brom-haltiges Gas (zum Beispiel HBr und/oder CHBR3), ein Jod-haltiges Gas, sonstige geeignete Gase und/oder Plasmas und/oder Kombinationen davon implementieren. Zum Beispiel kann ein Nassätzprozess ein Ätzen in verdünnter Fluorwasserstoffsäure (DHF), Kaliumhydroxid (KOH)-Lösung, Ammoniak, einer Lösung, die Fluorwasserstoffsäure (HF), Salpetersäure (HNO3) und/oder Essigsäure (CH3COOH) enthält, oder sonstige geeignete Nassätzmittel umfassen. Die verbliebenen Abschnitte der Halbleiterschichten werden die Finnen 902 in beiden Regionen 204 und 206, wodurch Gräben 904 zwischen den Finnen 902 definiert werden.
  • Während des Strukturierens der Finnen 902 kann das kristalline Halbleitermaterial in der epitaxialen Halbleiterschicht 208 (zum Beispiel SiGe) eine höhere Ätzrate für das Ätzmittel haben als das kristalline Halbleitermaterial in dem Substrat 202 (zum Beispiel Si), was folglich zu einem höheren seitlichen Verlust führt. Da aber nach Block 116 die strukturierte Hartmaske 210 in der Region 206 breiter ist als in der Region 204, können in einigen Ausführungsformen die Finnen 902 in der zweiten Region 206 immer noch eine größere Breite haben als die Finnen 902 in der ersten Region 204. Die zusätzliche Breite der Finnen 902 in der zweiten Region 206 würde einen zusätzlichen seitlichen Verlust der epitaxialen Halbleiterschicht 208 in anschließenden Prozessschritten, wie zum Beispiel dem Reinigen der Finnen und dem Aussparen von Flachgrabenisolierungen (Shallow Trench Isolations, STI), weiter ausgleichen. In einigen alternativen Ausführungsformen haben die Finnen 902 in beiden Regionen 204 und 206 nach Block 116 im Wesentlichen die gleiche Breite.
  • Wie in Block 118 von 2B und in 10 zu sehen, wird eine dielektrische Auskleidung 1002 auf der Halbleitervorrichtung 200 abgeschieden, die die Finnen 902 in beiden Regionen 204 und 206 bedeckt. Vor dem Abscheiden der dielektrischen Auskleidung 1002 kann das Verfahren 100 einen oder mehrere Oberflächenbehandlungsprozesse an den Finnen 902 ausführen. Die Oberflächenbehandlungsprozesse sind dafür ausgelegt, der Oberfläche der Finnen 902 eine höhere Oberflächenbondungsaffinität mit Bezug auf ein dielektrisches Material (zum Beispiel Siliziumnitrid) zu verleihen. In einer Ausführungsform enthalten die Oberflächenbehandlungsprozesse das Aufbringen einer Nasschemikalie (zum Beispiel einer Reinigungslösung) auf die Oberflächen der Finnen 902. Zum Beispiel kann die Nasschemikalie verdünnte Fluorwasserstoffsäure (DHF) enthalten. In einer Ausführungsform enthalten die Oberflächenbehandlungsprozesse das Anwenden eines trockenen chemischen Reinigungsprozess (zum Beispiel die „Siconi“-Technologie) auf die Oberfläche der Finnen 902. Nach der Oberflächenbehandlung ist es einfacher, das dielektrische Material in der dielektrischen Auskleidung 1002 über die Oberfläche der Finnen 902 abzuscheiden. In einigen Ausführungsformen umfasst die dielektrische Auskleidung 1002 eine Nitridschicht, die dafür konfiguriert ist, die Finnen 902 zu schützen, wie zum Beispiel vor Oxidation. Die dielektrische Auskleidung 1002 kann durch jede geeignete Technik, einschließlich CVD, PVD und ALD, als eine Deckschicht ausgebildet werden, die die Finnen 902 bedeckt. In der veranschaulichten Ausführungsform enthält die dielektrische Auskleidung 1002 Siliziumnitrid und wird durch eine konformale Abscheidungstechnik, wie zum Beispiel einen ALD Prozess, abgeschieden.
  • Wie in Block 120 von 1B und in 11 zu sehen, werden die Gräben 904 mit einem dielektrischen Material gefüllt, um ein Isolierungsstrukturelement 1102, wie zum Beispiel ein Flachgrabenisolierungsstrukturelement (STI), zu bilden. Zu geeigneten dielektrischen Materialien für das Isolierungsstrukturelement 1102 gehören Siliziumoxide, Siliziumnitride, Siliziumcarbide, Fluorsilikatglas (FSG), dielektrische Materialien mit niedrigem k-Wert und/oder andere geeignete dielektrische Materialien. Das dielektrische Material kann durch jede geeignete Technik abgeschieden werden, einschließlich CVD, HDP-CVD, PVD und/oder Aufschleudertechniken. In einer solchen Ausführungsform wird ein CVD-Prozess zum Abscheiden eines fließfähigen dielektrischen Materials verwendet, das sowohl eine dielektrische Komponente als auch ein Lösemittel in einem flüssigen oder halbflüssigen Zustand enthält. Das dielektrische Material kann aus den Gräben 904 überlaufen und bedeckt die gesamte Halbleitervorrichtung 200. Ein Aushärtungsprozess wird verwendet, um das Lösemittel auszutreiben, wodurch das Isolierungsstrukturelement 1102 in seinem festen Zustand zurück bleibt.
  • Wie in Block 122 von 1B und in 12 zu sehen, wird eine Polieroperation, wie zum Beispiel ein CMP-Prozess, ausgeführt, um die Hartmaske 210 und übermäßig hohe Abschnitt des Isolierungsstrukturelements 1102 zu entfernen, wodurch die Oberseite der Halbleitervorrichtung 200 planarisiert wird. Die Oberseiten der Finnen 902, wie zum Beispiel das Halbleitermaterial des Substrats 202 in der ersten Region 204 und das Halbleitermaterial der epitaxialen Halbleiterschicht 208 in der zweiten Region 206, werden frei gelegt.
  • Wie in Block 124 von 1B und in 13 zu sehen, spart das Verfahren 100 das Isolierungsstrukturelement 1102 und die dielektrische Auskleidung 1002 aus, um oberste Abschnitte der Finnen zu belichten. Im Ergebnis des Blocks 124 ragen oberste Abschnitte der Finnen 902 in beiden Regionen 204 und 206 über das Isolierungsstrukturelement 1102 hinaus, während unterste Abschnitte der Finnen 902 weiterhin von der dielektrischen Auskleidung 1002 und dem Isolierungsstrukturelement 1102 umgeben sind. Innerhalb der Finnen 902 in der zweiten Region 206 kann die Grenzfläche 1310 in verschiedenen Ausführungsformen zwischen der epitaxialen Halbleiterschicht 208 und dem Substrat 202 oberhalb oder unterhalb einer Oberseite 1320 des Isolierungsstrukturelements 1102 liegen. In der veranschaulichten Ausführungsform sind die Grenzfläche 1310 und die Oberseite 1320 im Wesentlichen koplanar. Das Isolierungsstrukturelement 1102 und die dielektrische Auskleidung 1002 können in Abhängigkeit von den Materialzusammensetzungen des Isolierungsstrukturelements 1102 und der dielektrischen Auskleidung 1002 durch Ätzen entweder in einem einzigen Schritt oder in separaten Ätzschritten ausgespart werden. Es kann jede geeignete Ätztechnik verwendet werden, um das das Isolierungsstrukturelement 1102 und die dielektrische Auskleidung 1002 auszusparen, einschließlich Trockenätzen, Nassätzen, RIE und/oder sonstige Ätzverfahren. Es können verschiedene Ätzparameter für selektives Ätzen abgestimmt werden, wie zum Beispiel Ätzmittelzusammensetzung, Ätztemperatur, Ätzlösungskonzentration, Ätzzeit, Ätzdruck, Quellenleistung, HF-Vorspannung, HF-Vorspannleistung, Ätzmittel-Durchflussrate, andere geeignete Ätzparameter oder Kombinationen davon. Nach dem Ätzprozess zum Freilegen der obersten Abschnitte der Finnen 902 kann die Breite w2' der Finnen 902 in der zweiten Region 206 im Wesentlichen die gleiche werden wie die Breite w1' der Finnen 902 in der ersten Region 204.
  • Wie in Block 126 von 1B zu sehen, führt das Verfahren 100 weitere Prozesse zum Vollenden der Fertigung der FinFETs aus, wie zum Beispiel FinFETs vom n-Typ auf Finnen 902 in der ersten Region 204 und FinFETs vom p-Typ auf Finnen 902 in der zweiten Region 206. In einer Ausführungsform bildet Block 126 Gate-Strukturen über den Finnen 902 unter Verwendung entweder eines „Gate-first“- oder eines „Gate-last“-Prozesses. Des Weiteren kann Block 126 epitaxiale Source/Drain-Strukturelemente in Source/Drain-Regionen bilden und kann eine Zwischenschichtdielektrikum (ILD)-Schicht über der Isolierungsstruktur 1102, den Finnen 902 und den jeweiligen Gate-Strukturen bilden. Des Weiteren kann Block 126 verschiedene leitfähige Strukturelemente bilden, wie zum Beispiel Kontakte, Durchkontaktierungen und Interconnect-Verbindungen, um die FinFETs mit anderen Abschnitten der Halbleitervorrichtung 200 zu verbinden, um einen vollständigen integrierten Schaltkreis zu bilden.
  • Ausführungsformen der vorliegenden Erfindung können viele Vorteile in einer als Ergebnis hergestellten Halbleitervorrichtung und ihrer Herstellung, einschließlich FinFETs, realisieren. Zum Beispiel können eine NFET-Finne und eine PFET-Finne aus unterschiedlichen Halbleitermaterialien die gleiche Finnenbreite während der Finnenstrukturierung erreichen. Die verbesserte Maßhaltigkeit der Finnenbreite verbessert die Kurzkanalleistung der Vorrichtung und vergrößert die Prozessfenster. Des Weiteren können die offenbarten Verfahren auf einfache Weise in existierende Halbleiterfertigungsprozesse integriert werden.
  • In einem beispielhaften Aspekt betrifft die vorliegende Erfindung ein Verfahren zum Bilden einer Halbleitervorrichtung. Das Verfahren umfasst: Bereitstellen einer Vorrichtung, die ein Substrat und eine Hartmaskenschicht über dem Substrat aufweist; Bilden eines Dorns über der Hartmaskenschicht; Abscheiden einer Materialschicht an Seitenwänden des Dorns; Implantieren eines Dotanden in die Materialschicht; Ausführen eines Ätzprozesses auf der Hartmaskenschicht unter Verwendung des Dorns und der Materialschicht zusammen als eine Ätzmaske, wodurch eine strukturierte Hartmaskenschicht gebildet wird, wobei der Ätzprozess gleichzeitig eine Dielektrikumschicht erzeugt, die an Seitenwänden der strukturierten Hartmaskenschicht abgeschieden wird, wobei die Dielektrikumschicht den Dotanden enthält; und Bilden einer Finne durch Ätzen des Substrats unter Verwendung der strukturierten Hartmaskenschicht und der Dielektrikumschicht zusammen als eine Ätzmaske. In einer Ausführungsform umfasst das Substrat eine erste Halbleiterschicht und eine zweite Halbleiterschicht über der ersten Halbleiterschicht, wobei die ersten und zweiten Halbleiterschichten unterschiedliche Materialzusammensetzungen aufweisen; und das Ätzen des Substrats das Ätzen der zweiten Halbleiterschicht umfasst. In einer Ausführungsform enthält die erste Halbleiterschicht Silizium; und die zweite Halbleiterschicht enthält Silizium-Germanium. In einer Ausführungsform umfasst das Ausführen des Ätzprozesses das Ausführen eines Trockenätzprozesses mit einem Gas; und die Dielektrikumschicht entsteht durch eine chemische Reaktion zwischen dem Dotanden und dem Gas. In einer Ausführungsform hat die Dielektrikumschicht eine größere Dicke in einem untersten Abschnitt der Seitenwände der strukturierten Hartmaskenschicht als in einem obersten Abschnitt der Seitenwände der strukturierten Hartmaskenschicht. In einer Ausführungsform umfasst das Implantieren des Dotanden das Implantieren von Bor. In einer Ausführungsform erreicht das Bor eine Konzentration in der Materialschicht in einem Bereich von etwa 2×1020 cm-3 bis etwa 5×1021 cm-3. In einer Ausführungsform enthält die Dielektrikumschicht mindestens eines von Boroxid, Bornitrid oder Boroxynitrid. In einer Ausführungsform umfasst das Verfahren des Weiteren vor dem Bilden der Finne das Entfernen des Dorns von der strukturierten Hartmaskenschicht.
  • In einem weiteren beispielhaften Aspekt betrifft die vorliegende Erfindung eine Verfahren zum Bilden einer Halbleitervorrichtung. Das Verfahren umfasst: Bereitzustellen einer Vorrichtung, die aufweist: eine Halbleiterschicht in einer ersten Region und einer zweiten Region, eine Epitaxialschicht über der Halbleiterschicht in der zweiten Region, und eine Hartmaskenschicht, die die Halbleiterschicht in der ersten Region und die Epitaxialschicht in der zweiten Region bedeckt; Bilden eines ersten Dorns über der Hartmaskenschicht in der ersten Region und eines zweiten Dorns über der Hartmaskenschicht in der zweiten Region; Abscheiden einer Materialschicht, die die ersten und zweiten Dorne bedeckt; Implantieren von Störatomen in die Materialschicht in der zweiten Region; Entfernen der Materialschicht in der ersten Region; Ätzen der Hartmaskenschicht unter Verwendung der ersten und zweiten Dorne als eine Ätzmaske, was zu einem ersten geätzten Hartmaskenstrukturelement in der ersten Region und einem zweiten geätzten Hartmaskenstrukturelement in der zweiten Region führt; und Ätzen der Halbleiterschicht und der Epitaxialschicht unter Verwendung der ersten und zweiten geätzten Hartmaskenstrukturelemente als eine Ätzmaske, was zu einer ersten Finne in der ersten Region und einer zweiten Finne in der zweiten Region führt. In einer Ausführungsform umfasst das Verfahren des Weiteren vor dem Implantieren der Störatome das Abscheiden einer Resistschicht, die die Materialschicht in der ersten Region bedeckt; und nach dem Implantieren der Störatome das Entfernen der Resistschicht. In einer Ausführungsform ist ein unterster Abschnitt des zweiten geätzten Hartmaskenstrukturelements breiter als ein unterster Abschnitt des ersten geätzten Hartmaskenstrukturelements. In einer Ausführungsform umfasst das Implantieren der Störatome das Implantieren von Bor in die Materialschicht in der zweiten Region. In einer Ausführungsform umfasst das Entfernen der Materialschicht in der ersten Region das Aufbringen eines Nassätzmittels auf die Materialschicht in der ersten Region und die Materialschicht mit den Störatomen in der zweiten Region, wobei das Nassätzmittel selektiv die Materialschicht in der ersten Region ätzt.

Claims (20)

  1. Verfahren zum Bilden einer Halbleitervorrichtung, das Folgendes umfasst: Bereitstellen einer Vorrichtung, die ein Substrat (202) und eine Hartmaskenschicht (210) über dem Substrat (202) aufweist; Bilden eines Dorns (304) über der Hartmaskenschicht (210); Abscheiden einer Materialschicht (402) an Seitenwänden des Dorns (304); Implantieren eines Dotanden (510) in die Materialschicht (402); Ausführen eines Ätzprozesses auf der Hartmaskenschicht (210) unter Verwendung des Dorns (304) und der Materialschicht (402) zusammen als eine Ätzmaske, wodurch eine strukturierte Hartmaskenschicht (210) gebildet wird, wobei der Ätzprozess gleichzeitig eine Dielektrikumschicht (702) erzeugt, die an Seitenwänden der strukturierten Hartmaskenschicht (210) abgeschieden wird, wobei die Dielektrikumschicht (702) den Dotanden enthält; und Bilden einer Finne (902) durch Ätzen des Substrats (202) unter Verwendung der strukturierten Hartmaskenschicht (210) und der Dielektrikumschicht (702) zusammen als eine Ätzmaske.
  2. Verfahren nach Anspruch 1, wobei: das Substrat (202) eine erste Halbleiterschicht und eine zweite Halbleiterschicht (208) über der ersten Halbleiterschicht aufweist, wobei die ersten und zweiten Halbleiterschichten (208) unterschiedliche Materialzusammensetzungen aufweisen; und das Ätzen des Substrats (202) das Ätzen der zweiten Halbleiterschicht (208) umfasst.
  3. Verfahren nach Anspruch 2, wobei: die erste Halbleiterschicht (202) Silizium enthält; und die zweite Halbleiterschicht (208) Silizium-Germanium enthält.
  4. Verfahren nach einem der vorangehenden Ansprüche, wobei: das Ausführen des Ätzprozesses das Ausführen eines Trockenätzprozesses mit einem Gas aufweist; und die Dielektrikumschicht (702) durch eine chemische Reaktion zwischen dem Dotanden und dem Gas entsteht.
  5. Verfahren nach einem der vorangehenden Ansprüche, wobei die Dielektrikumschicht (702) eine größere Dicke in einem untersten Abschnitt der Seitenwände der strukturierten Hartmaskenschicht (210) hat als in einem obersten Abschnitt der Seitenwände der strukturierten Hartmaskenschicht (210).
  6. Verfahren nach einem der vorangehenden Ansprüche, wobei das Implantieren des Dotanden (510) das Implantieren von Bor enthält.
  7. Verfahren nach Anspruch 6, wobei das Bor eine Konzentration in der Materialschicht (402) in einem Bereich von etwa 2×1020 cm-3 bis etwa 5×1021 cm-3 erreicht.
  8. Verfahren nach Anspruch 6 oder 7, wobei die Dielektrikumschicht (702) mindestens eines von Boroxid, Bornitrid oder Boroxynitrid enthält.
  9. Verfahren nach einem der vorangehenden Ansprüche, das des Weiteren Folgendes umfasst: vor dem Bilden der Finne (902), Entfernen des Dorns (304) von der strukturierten Hartmaskenschicht (210).
  10. Verfahren, das Folgendes umfasst: Bereitstellen eines Substrats (202), wobei das Substrat eine erste Region (204) und eine zweite Region (206) jeweils zur Herstellung von Finnen aufweist; Bilden von Dornen (304) mit im Wesentlichen gleichmäßiger Breite über dem Substrat (202) in der ersten Region (204) und in der zweiten Region (206); Bilden einer Materialschicht (402) an Seitenwänden und einer Oberseite der Dorne (304) und Dotieren derart, dass die Materialschicht in der zweiten Region eine dotierte Materialschicht wird und in der ersten Region eine undotierte Materialschicht ist; Ätzen der undotiertem Materialschicht selektiv zu der dotierten Materialschicht, um in der ersten Region Dorne mit einer geringeren Breite herzustellen als die Breite der durch die dotierte Materialschicht verbreiterten Dorne in der zweiten Region, und Strukturieren des Substrats (202) durch Transferieren einer Struktur, die zusammen durch die Dorne (304) und die dotierte Materialschicht (402) in der zweiten Region und die Dorne ohne die Materialschicht in der ersten Region definiert wird, in das Substrat.
  11. Verfahren nach Anspruch 10, wobei die dotierte Materialschicht (402) Bor enthält.
  12. Verfahren nach Anspruch 10 oder 11, wobei das Substrat (202) eine epitaxiale Halbleiterschicht in der zweiten Region und eine Hartmaskenschicht (210) über der epitaxialen Halbleiterschicht und in der ersten Region umfasst.
  13. Verfahren nach Anspruch 12, wobei das Strukturieren des Substrats (202) umfasst: Ätzen der Hartmaskenschicht (210) unter Verwendung der Dorne (304) und der dotierten Materialschicht (402) als eine Ätzmaske, so dass ein dielektrisches Material (702) während des Ätzens der Hartmaskenschicht (210) entsteht und an Seitenwänden der geätzten Hartmaskenschicht (210) abgeschieden wird; und Ätzen der epitaxialen Halbleiterschicht (202) unter Verwendung der geätzten Hartmaskenschicht (210) und des dielektrischen Materials (702) als eine Ätzmaske.
  14. Verfahren nach Anspruch 13, wobei das dielektrische Material (702) mindestens eines von Boroxid, Bornitrid oder Boroxynitrid enthält.
  15. Verfahren nach Anspruch 13 oder 14, wobei das dielektrische Material (702) eine größere Dicke in einem untersten Abschnitt der Seitenwände der geätzten Hartmaskenschicht (210) hat als in einem obersten Abschnitt der Seitenwände der geätzten Hartmaskenschicht (210).
  16. Verfahren zum Bilden einer Halbleitervorrichtung, das Folgendes umfasst: Bereitstellen einer Vorrichtung, die aufweist: eine Halbleiterschicht (202) in einer ersten Region (204) und einer zweiten Region (206), eine Epitaxialschicht (208) über der Halbleiterschicht (202) in der zweiten Region, und eine Hartmaskenschicht (210), die die Halbleiterschicht (202) in der ersten Region (204) und die Epitaxialschicht (208) in der zweiten Region (206) bedeckt; Bilden eines ersten Dorns (304) über der Hartmaskenschicht (210) in der ersten Region (204) und eines zweiten Dorns (304) über der Hartmaskenschicht (210) in der zweiten Region (206); Abscheiden einer Materialschicht (402), die den ersten und den zweiten Dorn (304) bedeckt; Implantieren von Störatomen (510) in die Materialschicht (402) in der zweiten Region (206); Entfernen der Materialschicht (402) in der ersten Region (204); Ätzen der Hartmaskenschicht (210) unter Verwendung des ersten und des zweiten Dorns (304) als eine Ätzmaske, was zu einem ersten geätzten Hartmaskenstrukturelement in der ersten Region (204) und einem zweiten geätzten Hartmaskenstrukturelement in der zweiten Region (206) führt; und Ätzen der Halbleiterschicht (202) und der Epitaxialschicht (208) unter Verwendung der ersten und zweiten geätzten Hartmaskenstrukturelemente als eine Ätzmaske, was zu einer ersten Finne (902) in der ersten Region (204) und einer zweiten Finne (902) in der zweiten Region (206) führt.
  17. Verfahren nach Anspruch 16, das des Weiteren Folgendes umfasst: vor dem Implantieren der Störatome (510), Abscheiden einer Resistschicht (502), die die Materialschicht (402) in der ersten Region (204) bedeckt; und nach dem Implantieren der Störatome (510), Entfernen der Resistschicht (502).
  18. Verfahren nach Anspruch 16 oder 17, wobei ein unterster Abschnitt des zweiten geätzten Hartmaskenstrukturelements breiter ist als ein unterster Abschnitt des ersten geätzten Hartmaskenstrukturelements.
  19. Verfahren nach einem der vorangehenden Ansprüche 16 bis 18, wobei das Implantieren der Störatome (510) das Implantieren von Bor in die Materialschicht (402) in der zweiten Region (206) umfasst.
  20. Verfahren nach einem der vorangehenden Ansprüche 16 bis 19, wobei das Entfernen der Materialschicht (402) in der ersten Region (204) das Aufbringen eines Nassätzmittels auf die Materialschicht (402) in der ersten Region (204) und die Materialschicht (402) mit den Störatomen (510) in der zweiten Region (206) umfasst, wobei das Nassätzmittel selektiv die Materialschicht (402) in der ersten Region (204) ätzt.
DE102017127154.6A 2017-08-29 2017-11-17 Finnenstrukturierung für halbleitervorrichtungen Active DE102017127154B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/689,334 2017-08-29
US15/689,334 US10395937B2 (en) 2017-08-29 2017-08-29 Fin patterning for semiconductor devices

Publications (2)

Publication Number Publication Date
DE102017127154A1 DE102017127154A1 (de) 2019-02-28
DE102017127154B4 true DE102017127154B4 (de) 2020-06-04

Family

ID=65320887

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102017127154.6A Active DE102017127154B4 (de) 2017-08-29 2017-11-17 Finnenstrukturierung für halbleitervorrichtungen

Country Status (5)

Country Link
US (1) US10395937B2 (de)
KR (1) KR102030084B1 (de)
CN (1) CN109427683B (de)
DE (1) DE102017127154B4 (de)
TW (1) TWI658505B (de)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11114299B2 (en) * 2019-07-05 2021-09-07 Applied Materials, Inc. Techniques for reducing tip to tip shorting and critical dimension variation during nanoscale patterning
US11830744B1 (en) * 2022-05-31 2023-11-28 Nanya Technology Corporation Method of preparing active areas
EP4310900A1 (de) * 2022-07-22 2024-01-24 Imec VZW Verfahren zur steuerung der breite von rippenförmigen merkmalen im nanomassstab auf einem halbleitersubstrat

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5312781A (en) * 1991-11-12 1994-05-17 At&T Bell Laboratories Flash EEPROM fabrication process that uses a selective wet chemical etch
US20110021010A1 (en) * 2009-07-27 2011-01-27 International Business Machines Corporation Method for double pattern density
US20160020109A1 (en) 2014-07-16 2016-01-21 Samsung Electronics Co., Ltd. Method of fabricating semiconductor device
US20170213825A1 (en) 2016-01-22 2017-07-27 International Business Machines Corporation Pitch scalable active area patterning structure & process for multi-channel fin fet technologies

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060122578A (ko) * 2005-05-27 2006-11-30 주식회사 하이닉스반도체 반도체 메모리 소자의 하드 마스크 형성방법
US8664679B2 (en) 2011-09-29 2014-03-04 Toshiba Techno Center Inc. Light emitting devices having light coupling layers with recessed electrodes
US8728332B2 (en) 2012-05-07 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of patterning small via pitch dimensions
CN103489822B (zh) * 2012-06-11 2016-12-14 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
US9093530B2 (en) 2012-12-28 2015-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure of FinFET
US8987142B2 (en) 2013-01-09 2015-03-24 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-patterning method and device formed by the method
US8889022B2 (en) * 2013-03-01 2014-11-18 Globalfoundries Inc. Methods of forming asymmetric spacers on various structures on integrated circuit products
US9501601B2 (en) 2013-03-14 2016-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Layout optimization of a main pattern and a cut pattern
US9153478B2 (en) 2013-03-15 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Spacer etching process for integrated circuit design
US8796666B1 (en) 2013-04-26 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. MOS devices with strain buffer layer and methods of forming the same
US9548303B2 (en) 2014-03-13 2017-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET devices with unique fin shape and the fabrication thereof
US9337051B2 (en) 2014-08-14 2016-05-10 Applied Materials, Inc. Method for critical dimension reduction using conformal carbon films
KR101628197B1 (ko) * 2014-08-22 2016-06-09 삼성전자주식회사 반도체 소자의 제조 방법
US9449835B2 (en) * 2014-12-05 2016-09-20 Globalfoundries Inc. Methods of forming features having differing pitch spacing and critical dimensions
KR102341458B1 (ko) * 2015-04-15 2021-12-20 삼성전자주식회사 반도체 장치 제조 방법
US9515089B1 (en) 2015-05-14 2016-12-06 International Business Machines Corporation Bulk fin formation with vertical fin sidewall profile
US9601378B2 (en) * 2015-06-15 2017-03-21 International Business Machines Corporation Semiconductor fins for FinFET devices and sidewall image transfer (SIT) processes for manufacturing the same
US9934985B2 (en) 2015-11-30 2018-04-03 Taiwan Semiconductor Manufacturing Company, Ltd. Critical dimension control for double patterning process
US9852917B2 (en) * 2016-03-22 2017-12-26 International Business Machines Corporation Methods of fabricating semiconductor fins by double sidewall image transfer patterning through localized oxidation enhancement of sacrificial mandrel sidewalls
US9685440B1 (en) * 2016-06-29 2017-06-20 International Business Machines Corporation Forming fins utilizing alternating pattern of spacers
US9887135B1 (en) * 2017-04-28 2018-02-06 Globalfoundries Inc. Methods for providing variable feature widths in a self-aligned spacer-mask patterning process

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5312781A (en) * 1991-11-12 1994-05-17 At&T Bell Laboratories Flash EEPROM fabrication process that uses a selective wet chemical etch
US20110021010A1 (en) * 2009-07-27 2011-01-27 International Business Machines Corporation Method for double pattern density
US20160020109A1 (en) 2014-07-16 2016-01-21 Samsung Electronics Co., Ltd. Method of fabricating semiconductor device
US20170213825A1 (en) 2016-01-22 2017-07-27 International Business Machines Corporation Pitch scalable active area patterning structure & process for multi-channel fin fet technologies

Also Published As

Publication number Publication date
US20190067020A1 (en) 2019-02-28
KR20190024531A (ko) 2019-03-08
CN109427683B (zh) 2021-04-06
CN109427683A (zh) 2019-03-05
US10395937B2 (en) 2019-08-27
TW201913752A (zh) 2019-04-01
DE102017127154A1 (de) 2019-02-28
TWI658505B (zh) 2019-05-01
KR102030084B1 (ko) 2019-10-08

Similar Documents

Publication Publication Date Title
DE102017103419B4 (de) Halbleitervorrichtung mit getrennter source-drain-struktur und zugehöriges herstellungsverfahren
DE102013100857B4 (de) Finnenstruktur für ein FinFET-Bauteil
DE102014119642B4 (de) Finfets mit einem source-/drainüberzug
DE102015112604B4 (de) Verfahren für die Herstellung eines Halbleiterbauelements
DE102017117793B4 (de) Verfahren zur Herstellung von Multi-Gate-Transistoren und resultierende Strukturen
DE102012221824A1 (de) Eingebettete stressoren für multi-gate-transistoreinheiten
DE102020109494B3 (de) Geschnittene metallgate-befüllung mit lücke
DE102017121749A1 (de) Gitterfehlangepasste Halbleitersubstrate mit Fehlerverringerung
DE102017127154B4 (de) Finnenstrukturierung für halbleitervorrichtungen
DE102019113052A1 (de) Halbleiterbauelement und verfahren
DE102020109608A1 (de) Dummy-finnen und verfahren zu deren herstellung
DE102019111297B4 (de) Halbleiter-Bauelement und Verfahren
DE102017123948A1 (de) Umschlossene epitaxiale struktur und verfahren
DE102018108007A1 (de) Spacerstruktur mit einer hohen plasmabeständigkeit für halbleitervorrichtungen
DE102020115554A1 (de) Doppeldotiermittel-source/drain-regionen und deren herstellungsverfahren
DE102018106191B4 (de) Verfahren zur selektiven bildung von gate-abstandshaltern eines finfets mittels eines fluorierungsprozesses
DE102020112763A1 (de) Gateprofilsteuerung durch seitenwandschutz während der ätzung
DE102017127228B3 (de) Halbleitervorrichtung mit einem Kontaktstopfen und Verfahren zur Herstellung
DE102017127658B4 (de) Halbleitervorrichtung und verfahren
DE102021116191A1 (de) Bilden von source- und drain-merkmalen in halbleiterbauelementen
DE102018124815B4 (de) FIN-Feldeffekttransistorbauteil und Verfahren
DE102020132620A1 (de) Halbleitervorrichtung und Verfahren
DE102017126106B4 (de) Von dielektrischen finnen und abstandshaltern begrenzte epitaxiale strukturelemente
DE102020114860A1 (de) Transistor-gates und verfahren zum bilden davon
DE102020114996A1 (de) Halbleitervorrichtung und verfahren zum ausbilden von dieser

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R079 Amendment of ipc main class

Free format text: PREVIOUS MAIN CLASS: H01L0021336000

Ipc: H01L0021823800

R016 Response to examination communication
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final