KR101628197B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

반도체 소자의 제조 방법은 기판 상에 채널막을 형성하는 것, 상기 채널막 상에 희생막을 형성하는 것, 상기 희생막 상에 하드 마스크 패턴을 형성하는 것, 및 상기 하드 마스크 패턴을 식각 마스크로 사용하여 상기 하드 마스크 패턴에 노출된 상기 희생막 및 상기 채널막을 식각하여, 상기 희생막이 제거되어 상부면이 드러난 채널부를 형성하는 것을 포함하되, 상기 채널막은 Si1 -yGey(0≤y<1) 막이고 상기 희생막은 Si1-zGez(0≤z<1)이되, 상기 희생막의 저머늄 함량(Gez)은 상기 채널막의 저머늄 함량(Gey) 보다 많다.

Description

반도체 소자의 제조 방법{Method of fabricating the semiconductor device}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 더욱 상세하게는 신뢰성이 보다 향상된 반도체 소자의 제조 방법에 관한 것이다.
반도체 장치는 모스 전계 효과 트랜지스터들(MOS(Metal Oxide Semiconductor) FET)로 구성된 집적회로를 포함한다. 반도체 장치의 크기 및 디자인 룰(Design rule)이 점차 축소됨에 따라, 모스 전계 효과 트랜지스터들의 크기 축소(scale down)도 점점 가속화되고 있다. 모스 전계 효과 트랜지스터들의 크기 축소에 의해 반도체 장치의 동작 특성이 저하될 수 있다. 이에 따라, 반도체 장치의 고집적화에 따른 한계를 극복하면서 보다 우수한 성능을 갖는 반도체 장치를 형성하기 위한 다양한 방법이 연구되고 있다.
본 발명이 해결하고자 하는 과제는 신뢰성이 보다 향상된 반도체 소자의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시예에 따른 반도체 소자의 제조 방법은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은 제 1 영역 및 제 2 영역을 포함하는 기판 상에 채널막을 형성하는 것, 상기 기판의 상기 제 1 영역 상에 상기 채널막을 덮는 마스크 패턴을 형성하는 것, 상기 마스크 패턴에 노출된 상기 채널막을 식각하여, 상기 기판의 상기 제 1 영역 상에 제 1 채널막을 형성하는 것, 상기 기판의 상기 제 2 영역 상에 제 2 채널막을 형성하는 것, 상기 제 2 채널막 상에 제 2 희생막을 형성하는 것, 상기 제 2 희생막 상에 표면처리 공정을 실시하여, 상기 제 2 희생막의 상부 영역에 버퍼막을 형성하는 것, 상기 마스크 패턴 및 상기 버퍼막을 선택적으로 제거하여 상기 제 2 희생막 및 제 1 채널막의 상부면을 노출시키는 것, 상기 제 1 채널막 및 상기 제 2 희생막 상에 하드 마스크 패턴을 형성하는 것; 및 상기 하드 마스크 패턴을 식각 마스크로 사용하여 상기 제 1 및 제 2 채널막들을 식각하여, 제 1 채널부 및 제 2 채널부를 형성하는 것을 포함하되, 상기 버퍼막의 하부면은 상기 마스크 패턴의 하부면과 인접한 레벨 상에 위치하도록 형성된다.
본 발명의 실시예에 따른 반도체 소자의 제조 방법은 채널막 상에 채널막보다 저머늄 함량이 높은 희생막을 형성하는 것을 포함한다. 희생막은 후속 공정에서 채널막을 패터닝하여 활성 핀을 형성할 때 제거되어, 활성 핀의 상부가 식각되어 활성 핀의 높이가 줄어드는 것을 방지할 수 있다.
본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법은 기판의 제 1 영역 상에 형성된 제 2 희생막 상에 표면처리 공정을 진행하여 버퍼막을 형성하는 것을 포함한다. 제 2 희생막은 제 2 영역 상에 형성된 제 1 희생막보다 두껍게 형성되기 때문에 두 막들 간의 단차가 발생되는데, 버퍼막을 형성함으로써, 제 1 희생막과 제 2 희생막 사이의 단차를 줄일 수 있다.
도 1a 내지 도 12a는 본 발명의 실시예 1에 따른 반도체 소자의 제조 방법을 나타낸 평면도들이다.
도 1b 내지 도 12b는 본 발명의 실시예 1에 따른 반도체 소자의 제조 방법을 나타낸 것으로 도 1a 내지 도 12a의 Ⅰ-Ⅰ'선 방향으로 자른 단면도들이다.
도 13a 내지 도 19a는 본 발명의 실시예 2에 따른 반도체 소자의 제조 방법을 나타낸 평면도들이다.
도 13b 내지 도 19b는 본 발명의 실시예 2에 따른 반도체 소자의 제조 방법을 나타낸 것으로, 도 13a 내지 19a의 Ⅰ-Ⅰ'선 방향으로 자른 단면도들이다.
도 20a 내지 도 28a는 본 발명의 실시예 3에 따른 반도체 소자의 제조 방법을 나타낸 평면도들이다.
도 20b 내지 도 28b는 본 발명의 실시예 3에 따른 반도체 소자의 제조 방법을 나타낸 것으로, 도 20a 내지 28a의 Ⅰ-Ⅰ'선 방향으로 자른 단면도들이다.
도 29a 내지 도 33a는 본 발명의 실시예 4에 따른 반도체 소자의 제조 방법을 나타낸 평면도들이다.
도 29b 내지 도 33b는 본 발명의 실시예 4에 따른 반도체 소자의 제조 방법을 나타낸 것으로, 도 29a 내지 33a의 Ⅱ-Ⅱ'선 방향으로 자른 단면도들이다.
도 34는 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 시스템의 블록도이다.
도 35는 전자 시스템이 모바일 폰에 적용되는 예를 도시한 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1a 내지 도 12a는 본 발명의 실시예 1에 따른 반도체 소자의 제조 방법을 나타낸 평면도들이다. 도 1b 내지 도 12b는 본 발명의 실시예 1에 따른 반도체 소자의 제조 방법을 나타낸 것으로 도 1a 내지 도 12a의 Ⅰ-Ⅰ'선 방향으로 자른 단면도들이다.
도 1a 및 도 1b를 참조하면, 기판(10) 상에 채널막(12)을 형성한다. 채널막(12)은 기판(10) 상에 증착 또는 에피택시얼 성장(Selective epitaxial Growing) 방법으로 형성될 수 있다. 기판(10)은 예를 들어, 실리콘 기판 또는 실리콘 저머늄(Si1 - xGex, 0≤x<1)기판일 수 있다. 기판(10)은 제 2 영역(SR)과 제 2 영역(SR)의 양 옆에 위치하는 제 1 영역들(SR)을 포함할 수 있다. 채널막(12)은 실리콘막 또는 실리콘 저머늄(Si1 - yGey, 0≤y<1)막일 수 있다.
일 예로, 기판(10)이 실리콘 기판일 경우, 채널막(12)은 실리콘막 또는 실리콘 저머늄(Si1 - yGey, 0≤y<1) 막일 수 있다. 따라서, 기판(10)의 저머늄 함량(Gex)이 0일 경우, 채널막(12)의 저머늄 함량(GeY)은 0이거나, 0보다 더 클 수 있다. (즉, X≤Y) 다른 예로, 기판(10)이 실리콘 저머늄(Si1 - xGex, 0<x<1) 기판일 경우 채널막(12)은 실리콘 저머늄 막이며, 기판(10)의 저머늄 함량(Gex)은 채널막(12)의 저머늄 함량(Gey) 보다 적을 수 있다. (즉, X<Y)
채널막(12)의 하부면과 채널막(12)의 상부면 사이를 채널막(12)의 두께(T1)라고 정의할 경우, 채널막(12)의 두께(T1)는 채널막(12)에 포함된 실리콘 저머늄 내의 격자들이 결함(defect)을 갖거나 긴장 완화(strained relaxation)가 발생되지 않는 최소한의 두께(critical thickness)일 수 있다.
채널막(12) 상에 희생막(14)을 형성한다.(즉, Z>Y) 희생막(14)은 에피택시얼 성장(Selective epitaxial Growing)방법으로 형성될 수 있다. 상세하게, 희생막(14)은 채널막(12)을 씨드(seed)로 이용하여 채널막(12)으로부터 형성되고, 동시에 저머늄(Ge) 가스로부터 저머늄을 공급받아 실리콘 저머늄(Si1 - zGez, 0≤z<1)으로 형성될 수 있다. 희생막(14)의 저머늄 함량(Gez)는 채널막(12)의 저머늄 함량(Gey) 보다 많을 수 있다. 희생막(14)의 저머늄 함량(Gez)은 기판(10)의 저머늄 함량(Gex)과 채널막(12)의 저머늄 함량(Gey)과의 차이 또는 채널막(12)의 두께에 따라 결정될 수 있다.
도 2a 및 도 2b를 참조하면, 희생막(14) 상에 마스크 패턴(16)을 형성한다. 상세하게, 마스크 패턴(16)은 기판(10)의 제 1 영역들(FR) 상에 형성되어 희생막(14)을 덮을 수 있다. 마스크 패턴(16)은 예를 들어, 실리콘 질화물 또는 실리콘 산화물을 포함할 수 있다.
마스크 패턴(16)에 노출된 희생막(14) 및 채널막(12)을 식각하여 기판(10)의 제 1 영역들(FR) 상에 제 1 채널막(13) 및 제 1 희생막(15)을 차례로 형성한다. 제 2 영역(SR) 상의 희생막(14) 및 채널막(12)은 건식 식각으로 제거될 수 있다. 제 2 영역(SR)의 기판(10)의 상부면은 노출될 수 있다. 제 1 채널막(13)은 채널막(12)의 두께(T1)와 같을 수 있다.
도 3a 및 도 3b를 참조하면, 기판(10)의 제 2 영역(SR) 상에 제 2 채널막(20)을 형성한다. 제 2 채널막(20)은 에피택시얼 성장(Selective epitaxial Growing) 방법으로 형성될 수 있다. 상세하게, 제 2 채널막(20)은 기판(10) 및 제 1 채널막(13)을 씨드(seed)로 이용하여 기판(10) 및 제 1 채널막(13)으로부터 형성되고, 동시에 저머늄 가스로부터 저머늄을 공급받아 실리콘 저머늄(SiGe)막으로 형성될 수 있다. 제 2 채널막(20)은 제 1 채널막(13)보다 많은 저머늄(Ge) 함량을 갖도록 형성될 수 있다. 즉, 제 2 채널막(20)은 압축성 변형된(Compressive strained) SiGe 막일 수 있다. 제 2 채널막(20)의 하부면과 제 2 채널막(20)의 상부면 사이를 제 2 채널막(20)의 두께(T2)라고 정의할 경우, 제 2 채널막(20)의 두께(T2)는 제 1 채널막(13)의 두께(T1)와 동일하며, 제 2 채널막(20)의 상부면은 제 1 채널막(13)의 상부면과 동일한 레벨 상에 위치할 수 있다.
제 2 채널막(20) 상에 제 2 희생막(22)을 형성한다. 제 2 희생막(22)은 마스크 패턴(16)의 상부면보다 돌출되도록 형성될 수 있다. 제 2 희생막(22)은 에피택시얼 성장(Selective epitaxial Growing)으로, 제 2 채널막(20)을 형성한 후에 제 2 채널막(20)을 씨드(seed)로 이용하여 제 2 채널막(20) 상에 연속적으로 형성될 수 있다. 상세하게, 제 2 희생막(22)은 제 2 채널막(20) 및 제 1 희생막(15)을 씨드로 이용하여 제 2 채널막(20) 및 제 1 희생막(15)으로부터 형성되고, 제 2 채널막(20)에 형성될 때 공급되는 저머늄 가스보다 낮은 농도의 저머늄을 공급받아 실리콘 저머늄(SiGe)막으로 형성될 수 있다. 이에 따라, 제 2 희생막(22)은 제 2 채널막(20)보다 낮은 저머늄 함량을 갖는 실리콘 저머늄(SiGe) 막일 수 있다. 제 2 희생막(22)의 저머늄 함량은 제 1 희생막(15)의 저머늄 함량과 다를 수도 있고, 같을 수도 있다.
도 4a 내지 도 4b를 참조하면, 제 2 희생막(22)에 연마 공정을 진행하여 평평한 상부면을 갖는 제 2 희생막(22)을 형성한다. 마스크 패턴(16)이 연마 정지막으로 사용되어, 제 2 희생막(22)은 제 2 희생막(22)의 상부면이 마스크 패턴(16)의 상부면과 공면을 갖게 될 때까지 연마될 수 있다. 제 2 희생막(22)은 예를 들어, 화학적 물리적 연마 공정(Chemical Mechanical Process)으로 연마될 수 있다.
도 5a 및 도 5b를 참조하면, 제 2 희생막(22)의 상부 영역에 버퍼막(24)을 형성한다. 버퍼막(24)은 제 2 희생막(22) 상에 표면처리 공정(예를 들어, 산화공정 또는 질화공정)을 실시하여 제 2 희생막(22)의 상부 영역에만 선택적으로 형성할 수 있다. 버퍼막(24)은 마스크 패턴(16)의 물질과 동일한 물질로 형성될 수 있다. 예를 들어, 마스크 패턴(16)이 실리콘 산화막일 경우, 버퍼막(24)은 실리콘 산화막으로 형성되어야 하고, 마스크 패턴(16)이 실리콘 질화막일 경우, 버퍼막(24)은 실리콘 질화막으로 형성되어야 한다. 제 1 및 제 2 채널막들(13, 20)의 변형된 상태(strained state)를 유지하고, 버퍼막(24)의 두께를 용이하게 조절하기 위해 낮은 온도에서 수행될 수 있는 표면처리 공정을 진행할 수 있다. 산화공정은 예를 들어, O2 이온주입 공정 또는 플라즈마 산화(plasma oxidation) 공정을 이용할 수 있다. 질화공정은 예를 들어, 플라즈마 질화(plasma nitridation) 공정을 이용할 수 있다. 표면처리 공정은 제 2 희생막(22)의 두께가 제 1 희생막(15)의 두께와 거의 동일할 때까지 진행할 수 있다.
버퍼막(24)를 형성하여, 제 1 희생막(15)과 제 2 희생막(22) 간의 단차를 줄일 수 있다. 제 1 희생막(15)과 제 2 희생막(22) 간에 단차가 클 경우, 최종적으로 핀을 형성하는데 진행될 후속 공정들(예를 들어, 포토공정 및 에칭공정)에 영향을 줄 수 있다.
실질적으로, 제 2 희생막(22)은 제 1 희생막(15)의 두께보다 두꺼울 수 있다. 왜냐하면 앞서 설명한 것과 같이, 버퍼막(24)은 제 2 희생막(22)을 표면처리하여 형성된 제 2 희생막(22)의 상부 일부분이며, 제 2 희생막(22)의 두께가 제 1 희생막(15)의 두께와 정확히 동일하도록 버퍼막(24)을 형성할 수 없기 때문이다. 그러나, 제 2 희생막(22)의 두께와 제 1 희생막(15) 사이의 단차 차이는 후속 공정에 영향을 미치지 않는 범위이다.
도 6a 및 도 6b를 참조하면, 버퍼막(24)과 마스크 패턴(16)을 제거하여 제 1 희생막(15) 및 제 2 희생막(22)의 상부면을 노출시킨다. 버퍼막(24)과 마스크 패턴(16)은 동일한 물질을 포함하고 있기 때문에 동시에 제거될 수 있다. 버퍼막(24) 및 마스크 패턴(16)이 실리콘 산화막일 경우 예를 들어, 불소(HF) 용액을 사용하고, 실리콘 질화막일 경우 예를 들어, 인산(H3PO4) 용액을 사용하여 습식 에칭(wet-etching)으로 제거될 수 있다.
도 7a 및 도 7b를 참조하면, 제 1 희생막(15) 및 제 2 희생막(22) 상에 하드 마스크 패턴(26)을 형성한다. 하드 마스크 패턴(26)은 제 1 및 제 2 희생막들(15, 22)과 식각 선택성을 갖는 물질로 형성될 수 있으며, 예를 들어 실리콘 질화물일 수 있다. 하드 마스크 패턴(26)을 형성하는 것은, 희생 패턴(미도시)을 형성하는 것, 제 1 및 제 2 희생막들(15, 22) 상에 희생 패턴을 덮도록 절연막(미도시)을 컨포말하게 형성하는 것 및 절연막(미도시)을 에치백하여 스페이서를 형성하는 것을 포함할 수 있다. 즉, 스페이서는 하드 마스크 패턴(26)이다.
도 8a 및 도 8b를 참조하면, 하드 마스크 패턴(26)에 노출된 제 1 희생막(15) 및 제 2 희생막(22)을 패터닝하여 제 1 희생 패턴(27) 및 제 2 희생 패턴(28)을 형성한다. 그리고 제 1 희생 패턴(27) 및 제 2 희생 패턴(28)에 노출된 제 2 채널막(20) 및 제 1 채널막(13)을 패터닝하여 제 1 채널부(17) 및 제 2 채널부(21)를 형성한다. 하드 마스크 패턴(26)은 제 1 및 제 2 희생막들(15, 22)과 제 1 및 제 2 채널막들(13, 20)이 패터닝되는 동안 식각되어 제거될 수 있다. 이에 따라, 제 1 희생 패턴(27) 및 제 2 희생 패턴(28)이 노출될 수 있다.
도 9a 및 도 9b를 참조하면, 기판(10)의 일부가 식각되어 기판(10)의 상부면이 리세스될 수 있다. 이에 따라, 인접하는 제 1 및 제 2 채널부들(17, 21) 사이에 위치하는 기판(10)에 리세스 영역(30)이 형성될 수 있다.
제 1 및 제 2 희생 패턴들(27, 28)은 제 1 및 제 2 채널막들(13, 20)이 패터닝 되는 동안 및/또는 기판(10)의 상부면이 리세스되는 동안 식각 마스크 기능을 할 수 있다. 하드 마스크 패턴(26)이 제거된 상태에서 제 1 및 제 2 희생 패턴들(27, 28)은 제 1 및 제 2 채널부들(17, 21) 및 기판(10)과 동일한 물질로 이루어졌기 때문에 식각 물질에 대한 식각 선택성을 가지고 있지 않는다. 이에 따라, 제 1 및 제 2 채널부들(17, 21) 및 기판(10)이 식각되는 동안 같이 식각되며 제 1 및 제 2 희생 패턴들(27, 28)이 완전히 제거되어, 제 1 채널부(17)의 상부면 및 제 2 채널부(21)의 상부면이 드러날 수 있다.
제 1 채널부(17)의 하부면 및 제 1 채널부(17)의 상부면 사이를 제 1 채널부(17)의 두께(T3) 및 제 2 채널부(21)의 하부면 및 제 2 채널부(21)의 상부면 사이를 제 2 채널부(21)의 두께(T4)라고 정의할 경우, 제 1 채널부(17) 및 제 2 채널부(21)의 두께들(T3, T4)은 제 1 채널막(13) 및 제 2 채널막(20)의 두께들(T1, T2)와 동일하고, 제 1 채널부(17) 및 제 2 채널부(21)의 상부면은 제 1 채널막(13) 및 제 2 채널막(20)의 상부면과 동일한 레벨 상에 위치할 수 있다. 기판(10) 및 제 1 및 제 2 채널막들(13, 20)에 이방성 건식 식각 또는 이방성 습식 식각이 수행될 수 있다.
제 1 및 제 2 채널막들(13, 20)을 패터닝하여 제 1 및 제 2 채널부들(17, 21)이 형성되는 동안, 1 및 제 2 채널부들(17, 21)의 상부 일부가 식각되어, 원하는 활성 핀의 높이를 형성하지 못하는 문제점을 가지고 있다. 이에 따라, 제 1 및 제 2 채널막들(13, 20)이 패터닝하는 동안 제 1 및 제 2 희생막들(15, 22)이 대신 식각되기 때문에 최종적으로 형성되는 활성 핀의 높이가 낮아지는 문제를 해결할 수 있다.
도 10a 및 도 10b를 참조하면, 기판(10) 상에 리세스 영역(30)을 채워 소자 분리막(32)을 형성한다. 소자 분리막(32)을 형성하는 것은, 기판(10) 상에 리세스 영역(30)을 채우고 제 1 채널부(17)의 상부면 및 제 2 채널부(21)의 상부면을 덮는 절연막(예를 들어, 실리콘 산화막)을 형성하는 것, 제 1 및 제 2 채널부들(17, 21)의 상부면와 공면을 갖도록 절연막을 연마하는 것, 및 절연막을 제 1 및 제 2 채널부들(17, 21)의 상부면 아래로 식각하는 것을 포함한다. 이에 따라, 제 1 채널부(17) 및 제 2 채널부(21)의 표면은 소자 분리막(32)에 돌출된 형상을 가질 수 있다. 제 1 채널부(17) 및 제 2 채널부(21)의 표면은 소자 분리막에 노출될 수 있다.
소자 분리막(32)을 형성하여, 기판(10)의 제 2 영역(SR)에 형성된 제 1 채널부(17)를 제 1 활성 핀(AF1)으로 정의할 수 있고, 기판(10)의 제 2 영역에 형성된 제 2 채널부(21)를 제 2 활성 핀(AF2)으로 정의할 수 있다.
도 11a 및 도 11b를 참조하면, 기판(10) 상에 게이트 절연막(34)을 형성한다. 상세하게, 게이트 절연막(34)은 소자 분리막(32)의 상부면 및 제 1 및 제 2 채널부들(17, 21)의 표면을 컨포말하게 덮도록 형성될 수 있다. 게이트 절연막(34)은 예를 들어, 실리콘 산화막 또는 실리콘 산화막 보다 유전율이 높은 유전물질로 형성될 수 있다.
도 12a 및 도 12b를 참조하면, 기판(10) 상에 제 1 활성 핀(AF1) 및 제 2 활성 핀(AF2)을 가로지르는 게이트 전극(36)을 형성한다. 게이트 전극(36)은 기판(10) 상에 제 1 활성 핀(AF1) 및 제 2 활성 핀(AF2)의 전면을 덮는 게이트 전극막(미도시)를 형성하고, 게이트 전극막을 패터닝하여 형성될 수 있다. 게이트 전극(36)은 게이트 절연막(34)을 덮도록 형성될 수 있다. 게이트 전극(36)은 예를 들어, 폴리 실리콘 또는 금속 물질로 형성될 수 있다. 게이트 전극(36)이 형성된 후에, 게이트 전극(36)에 노출된 기판(10) 내에 소오스/드레인 영역들(미도시)이 형성될 수 있다.
도 13a 내지 도 19a는 본 발명의 실시예 2에 따른 반도체 소자의 제조 방법을 나타낸 평면도들이다. 도 13b 내지 도 19b는 본 발명의 실시예 2에 따른 반도체 소자의 제조 방법을 나타낸 것으로, 도 13a 내지 19a의 Ⅰ-Ⅰ'선 방향으로 자른 단면도들이다. 설명의 간결함을 위해, 제 2 실시예에서, 제 1 실시예와 실질적으로 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 해당 구성 요소에 대한 설명은 생략하기로 한다.
도 13a 및 도 13b를 참조하면, 기판(10)의 제 1 영역들(FR) 상에 제 1 채널막(13) 및 제 1 희생막(15)을 차례로 형성한다. 기판(10)은 실리콘 기판 또는 실리콘 저머늄(Si1 - xGex, 0≤x<1) 기판일 수 있다. 제 1 채널막(13)은 실리콘막 또는 실리콘 저머늄(Si1 -yGey, 0≤y<1)막일 수 있다.
일 예로, 기판(10)이 실리콘 기판일 경우, 채널막(12)은 실리콘막 또는 실리콘 저머늄(Si1 - yGey, 0≤y<1) 막일 수 있다. 따라서, 기판(10)의 저머늄 함량(Gex)이 0일 경우, 채널막(12)의 저머늄 함량(GeY)은 0이거나, 0보다 더 클 수 있다. (즉, X≤Y) 다른 예로, 기판(10)이 실리콘 저머늄(Si1 - xGex, 0<x<1) 기판일 경우 채널막(12)은 실리콘 저머늄 막이며, 기판(10)의 저머늄 함량(Gex)은 채널막(12)의 저머늄 함량(Gey) 보다 적을 수 있다. (즉, X<Y)
제 1 채널막(13)은 두께(T1)를 가질 수 있다. 제 1 채널막(13) 상에 마스크 패턴(16)이 형성된다.
제 2 영역(SR)의 기판(10)의 상부면은 노출될 수 있다.
도 14a 및 도 14b를 참조하면, 기판(10)의 제 2 영역(SR) 상에 제 2 채널막(20)을 형성한다. 제 2 채널막(20)은 제 1 채널막(13)보다 높은 저머늄(Ge) 함량을 갖도록 형성될 수 있다. 제 2 채널막(20)은 두께(T2)를 가지고, 두께(T2)는 제 1 채널막(13)의 두께(T1)와 동일하며, 제 2 채널막(20)의 상부면은 제 1 채널막(13)의 상부면과 동일한 레벨 상에 위치할 수 있다.
제 2 채널막(20) 상에 제 2 희생막(22)을 형성한다. 제 2 희생막(22)은 제 1 희생막(15)의 상부면과 동일한 레벨 상에 위치하는 상부면을 갖도록 형성될 수 있다. 제 2 희생막(22)은 에피택시얼 성장(Selective epitaxial Growing)으로 형성될 수 있다.
도 15a 및 도 15b를 참조하면, 마스크 패턴(16)을 제거하여, 제 1 희생막(15)의 상부면을 노출시킬 수 있다.
도 16a 및 16a 내지 도 17b 및 17b를 참조하면, 제 1 및 제 2 희생막들(15, 22) 상에 하드 마스크 패턴(26)을 형성한다. 이후에, 하드 마스크 패턴(26)에 노출된 제 1 및 제 2 희생막들(15, 22) 및 제 1 및 제 2 채널막들(13, 20)을 패터닝하여 기판(10)의 제 2 영역(SR) 상에 제 1 채널부(17)를 형성하고, 기판(10)의 제 2 영역 상에 제 2 채널부(21)를 형성할 수 있다. 그리고, 기판(10)의 상부면이 리세스되어 기판(10) 내에 리세스 영역(30)이 형성될 수 있다. 하드 마스크 패턴(26) 및 제 1 및 제 2 희생막들(15, 22)은 제 1 및 제 2 채널부들(17, 21)이 패터닝되는 동안 식각되어 제거될 수 있다. 따라서, 제 1 채널부(17) 및 제 2 채널부(21)의 두께(T3, T4)는 제 1 채널막(13) 및 제 2 채널막(20)의 두께(T1, T2)와 동일하고, 제 1 채널부(17) 및 제 2 채널부(21)의 상부면은 제 1 채널막(13) 및 제 2 채널막(20)의 상부면과 동일한 레벨 상에 위치할 수 있다.
도 18a 및 도 18b 내지 도 19a 및 도 19b를 참조하면, 기판(10)의 리세스 영역(30)을 채워 소자 분리막(32)을 형성한다. 소자 분리막(32)은 제 1 활성 핀(AF1)과 제 2 활성 핀(AF2)을 정의할 수 있다. 기판(10) 상에 소자 분리막(32)의 상부면과 제 1 및 제 2 활성 핀들(AF1, AF2)의 표면을 컨포말하게 덮는 게이트 절연막(34)을 형성한다.
다시 도 12a 및 도 12b를 참조하면, 게이트 절연막(34)을 형성한 후에, 기판(10) 상에 제 1 활성 핀(AF1) 및 제 2 활성 핀(AF2)을 가로지르는 게이트 전극(36)을 형성한다. 게이트 전극(36)이 형성된 후에, 게이트 전극(36)에 노출된 기판(10) 내에 소오스/드레인 영역들(미도시)이 형성될 수 있다.
도 20a 내지 도 28a는 본 발명의 실시예 3에 따른 반도체 소자의 제조 방법을 나타낸 평면도들이다. 도 20b 내지 도 28b는 본 발명의 실시예 3에 따른 반도체 소자의 제조 방법을 나타낸 것으로, 도 20a 내지 28a의 Ⅰ-Ⅰ'선 방향으로 자른 단면도들이다. 설명의 간결함을 위해, 제 3 실시예에서, 제 1 실시예와 실질적으로 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 해당 구성 요소에 대한 설명은 생략하기로 한다.
도 20a 및 도 20b를 참조하면, 기판(10) 상에 채널막(12)을 형성한다. 기판(10)은 예를 들어, 실리콘 기판일 수 있다. 채널막(12)은 실리콘막일 수 있다. 채널막(12)은 기판(10) 상에 에피택시얼 성장(Selective epitaxial Growing) 방법으로 형성될 수 있다. 채널막(12)은 두께(T1)를 가질 수 있다.
도 21a 및 도 21b를 참조하면, 채널막(12) 상에 마스크 패턴(16)을 형성한다. 마스크 패턴(16)은 기판(10)의 제 1 영역들(FR) 상에 형성되어 채널막(12)을 덮을 수 있다. 마스크 패턴(16)에 노출된 채널막(12)을 식각하여 기판(10)의 제 1 영역들(FR) 상에 제 1 채널막(13)을 형성한다. 제 1 채널막(13)은 채널막의 두께(T1)와 같을 수 있다. 기판(10)의 제 2 영역(SR) 상에 형성된 채널막의 일부는 제거될 수 있다. 마스크 패턴(16)은 예를 들어, 실리콘 산화막 또는 실리콘 질화막일 수 있다.
도 22a 및 도 22b를 참조하면, 기판(10)의 제 2 영역(SR) 상에 제 2 채널막(20)을 형성한다. 제 2 채널막(20)은 기판(10) 및 제 1 채널막(13)을 씨드(seed)로 이용하여 기판(10) 및 제 1 채널막(13)으로부터 형성되고, 동시에 저머늄 가스로부터 저머늄을 공급받아 실리콘 저머늄(SiGe)막으로 형성될 수 있다. 제 2 채널막(20)은 두께(T2)를 가지며, 두께(T2)는 제 2 채널막(20)에 포함된 실리콘 저머늄 내의 격자들이 결함(defect)을 갖거나 긴장 완화(strained relaxation)가 발생되지 않는 최소한의 두께(critical thickness)일 수 있다. 제 2 채널막(20)의 두께(T2)는 제 1 채널막(13)의 두께(T1) 보다 얇으며, 제 2 채널막(20)의 상부면은 제 1 채널막(13)의 상부면보다 낮은 레벨 상에 위치할 수 있다.
제 2 채널막(20) 상에 제 2 희생막(22)을 형성한다. 제 2 희생막(22)은 마스크 패턴(16)의 상부면보다 돌출되도록 형성될 수 있다. 제 2 희생막(22)은 제 2 채널막(20)보다 적은 저머늄 함량을 갖는 실리콘 저머늄(SiGe) 막일 수 있다.
도 23a 및 도 23b를 참조하면, 마스크 패턴(16)을 연마 정지막으로 사용하고 제 2 희생막(22)에 연마 공정을 진행하여, 제 2 희생막(22)은 제 2 희생막(22)의 상부면이 마스크 패턴(16)의 상부면과 공면을 갖게 될 때까지 연마될 수 있다.
제 2 희생막(22)의 상부 영역에 버퍼막(24)을 형성한다. 버퍼막(24)은 제 2 희생막(22) 상에 표면처리 공정을 실시하여 형성될 수 있다. 버퍼막(24)은 마스크 패턴(16)의 물질과 동일한 물질로 형성될 수 있다. 버퍼막(24)은 예를 들어, 실리콘 산화막 또는 실리콘 질화막일 수 있다. 표면처리 공정은 제 2 희생막(22)의 상부면과 제 1 채널막(13)의 상부면이 동일한 평면 상에 위치될 때까지 진행될 수 있다.
도 24a 및 도 24b를 참조하면, 버퍼막(24) 및 마스크 패턴(16)을 동시에 제거한다. 이에 따라, 제 2 희생막(22)의 상부면 및 제 1 채널막(13)의 상부면이 드러날 수 있다.
도 25a 및 도 25b를 참조하면, 제 1 채널막(13) 및 제 2 희생막(22) 상에 하드 마스크 패턴(26)을 형성한다. 하드 마스크 패턴(26)은 제 2 채널막 및 제 2 희생막(22)과 식각 선택성을 갖는 물질로 형성될 수 있으며, 예를 들어 실리콘 질화물일 수 있다.
도 26a 및 도 26b를 참조하면, 하드 마스크 패턴(26)에 노출된 제 1 채널막(13) 및 제 2 희생막(22)을 패터닝하여 제 1 채널부(17) 및 제 2 채널부(21)를 형성한다. 그리고, 기판(10)의 일부가 식각되어 기판(10)의 상부면이 리세스될 수 있다. 이에 따라, 인접하는 제 1 및 제 2 채널부들(17, 21) 사이에 위치하는 기판(10)에 리세스 영역(30)이 형성될 수 있다.
상세하게, 기판(10)의 제 2 영역(SR) 상에 형성된 하드 마스크 패턴(26)에 의해 제 2 희생막(22) 및 제 2 채널막(20)을 패터닝하여, 제 1 채널부(17)가 형성될 수 있다. 기판(10)의 제 1 영역들(FR) 상에 형성된 하드 마스크 패턴(26)에 의해 제 1 채널막(13)을 패터닝을 패터닝하여, 제 2 채널부(21)가 형성될 수 있다. 하드 마스크 패턴(26)은 제 1 및 제 2 채널막들(13, 20)이 패터닝되는 동안 식각되어 제거될 수 있다.
한편, 기판(10)의 제 2 영역(SR) 상에 형성된 제 2 희생막(22)은 하드 마스크 패턴(26)이 제거된 후에 노출되어, 제 2 채널막(20)이 패터닝 되는 동안 및/또는 기판(10)의 상부면이 리세스되는 동안 같이 식각되어 제거될 수 있다. 기판(10)의 제 1 영역들(FR) 상에 형성된 제 1 채널막(13)은 하드 마스크 패턴(26)이 제거된 후에 노출되어, 제 1 채널막(13)의 상부 일부가 제 1 채널막(13)이 패터닝 되는 동안 및/또는 기판(10)의 상부면이 리세스되는 동안 식각될 수 있다. 따라서, 제 1 채널부(17)는 두께(T3)를 가지며, 두께(T3)는 제 1 채널막(13)의 두께(T1)보다 얇으며, 제 1 채널부(17)의 상부면은 제 1 채널막(13)의 상부면보다 낮은 레벨 상에 위치할 수 있다. 제 2 채널부(21)는 두께(T4)를 가지며, 두께(T4)는 제 2 채널막(20)의 두께(T2)와 동일하며, 제 2 채널부(21)의 상부면은 제 2 채널막(20)의 상부면과 동일한 레벨 상에 위치할 수 있다. 제 1 채널부(17)의 두께(T3)는 제 2 채널부(21)의 두께(T4)와 동일하며, 제 1 채널부(17)의 상부면은 제 2 채널부(21)의 상부면과 동일한 레벨 상에 위치할 수 있다.
도 27a 및 도 27b를 참조하면, 기판(10) 상에 리세스 영역(30)을 채워 소자 분리막(32)을 형성한다. 소자 분리막(32)은 기판(10)의 제 2 영역(SR)에 형성된 제 1 채널부(17)를 제 1 활성 핀(AF1)으로 정의할 수 있고, 기판(10)의 제 2 영역(SR)에 형성된 제 2 채널부(21)를 제 2 활성 핀(AF2)으로 정의할 수 있다.
도 28a 및 도 28b를 참조하면, 기판(10) 상에 제 1 및 제 2 채널부들(17, 21)의 표면 및 소자 분리막(32)의 상부면을 컨포말하게 덮는 게이트 절연막(34)을 형성한다.
도 12a 및 도 12b를 다시 참조하면, 게이트 절연막(34)을 형성한 후에, 기판(10) 상에 제 1 활성 핀(AF1) 및 제 2 활성 핀(AF2)을 가로지르는 게이트 전극(36)을 형성한다. 게이트 전극(36)이 형성된 후에, 게이트 전극(36)에 노출된 기판(10) 내에 소오스/드레인 영역들(미도시)이 형성될 수 있다.
도 29a 내지 도 33a는 본 발명의 제 4 실시예에 따른 반도체 소자의 제조 방법을 나타낸 평면도들이다. 도 29b 내지 도 33b는 본 발명의 제 4 실시예에 따른 반도체 소자의 제조 방법을 나타낸 것으로, 도 29a 내지 33a의 Ⅱ-Ⅱ'선 방향으로 자른 단면도들이다. 설명의 간결함을 위해, 제 4 실시예에서, 제 1 실시예와 실질적으로 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 해당 구성 요소에 대한 설명은 생략하기로 한다.
도 29a 및 도 29b를 참조하면, 기판(100) 상에 채널막(120)을 형성한다. 기판(100)은 예를 들어, 예를 들어, 실리콘 기판 또는 실리콘 저머늄(Si1 - xGex, 0≤x<1) 기판일 수 있다. 채널막(120)은 실리콘막 또는 실리콘 저머늄(Si1 - yGey, 0≤y<1)막일 수 있다. 일 예로, 기판(100)이 실리콘 기판일 경우, 채널막(120)은 실리콘막 또는 실리콘 저머늄(Si1 - yGey, 0≤y<1) 막일 수 있다. 따라서, 기판(10)의 저머늄 함량(Gex)이 0일 경우, 채널막(12)의 저머늄 함량(GeY)은 0이거나, 0보다 더 클 수 있다. (즉, X≤Y) 다른 예로, 기판(100)이 실리콘 저머늄(Si1 - xGex, 0≤x<1) 기판일 경우 채널막(120)은 실리콘 저머늄 막이며, 기판(100)의 저머늄 함량(Gex)은 채널막의 저머늄 함량(Gey) 보다 적을 수 있다.(즉, X<Y) 채널막(120)의 하부면과 채널막(120)의 상부면 사이를 채널막(120)의 두께(T1)라고 정의할 경우, 채널막(120)의 두께(T1)는 채널막(120)에 포함된 실리콘 저머늄 내의 격자들이 결함(defect)을 갖거나 변형 완화(strained relaxation)가 발생되지 않는 최소한의 두께(critical thickness)일 수 있다.
채널막(120) 상에 희생막(140)을 형성한다. 희생막(140)은 에피택시얼 성장(Selective epitaxial Growing)방법으로 형성될 수 있다. 희생막(140)의 저머늄 함량(Gez)은 채널막(120)의 저머늄 함량(Gey) 보다 많을 수 있다. (즉, Y<Z)희생막(140)의 저머늄 함량(Gez)은 기판(100)의 저머늄 함량(Gex)과 채널막(120)의 저머늄 함량(Gey)과의 차이 또는 채널막(120)의 두께에 따라 결정될 수 있다.
도 30a 및 도 30b를 참조하면, 희생막(140) 상에 하드 마스크 패턴(126)을 형성한다. 하드 마스크 패턴(126)은 희생막(140)과 식각 선택성을 갖는 물질로 형성될 수 있으며, 예를 들어 실리콘 질화물일 수 있다.
도 31a 및 도 31b를 참조하면, 하드 마스크 패턴(126)에 노출된 희생막(140) 및 채널막(120)을 패터닝하여 채널부(400)를 형성한다. 하드 마스크 패턴(26)은 희생막(140) 및 채널막(120)이 패터닝되는 동안 식각되어 제거될 수 있고, 하드 마스크 패턴(126)에 제거됨으로써 노출되는 희생막(140)은 채널막(120)이 패터닝되는 동안 식각되어 제거될 수 있다. 기판(100)의 일부가 식각되어 기판(100)의 상부면이 리세스되고, 기판(100)에 리세스 영역(130)이 형성될 수 있다.
채널부(400)의 하부면과 채널부(400)의 상부면 사이를 채널부(400)의 두께(T5)라고 정의할 경우, 채널부(400)의 두께(T5)는 채널막(120)의 두께(T1)와 동일하며, 채널막(120)의 상부면은 채널부(400)의 상부면과 동일한 레벨 상에 위치할 수 있다.
도 32a 및 도 32b를 참조하면, 리세스 영역(300) 상에 소자 분리막(320)을 형성하여, 기판(100)에 형성된 채널부(400)를 활성 핀(AF)으로 정의할 수 있다. 이후에, 소자 분리막(320)의 상부면 및 채널부(400)의 표면을 컨포말하게 덮도록 게이트 절연막(340)을 형성할 수 있다.
도 33a 및 도 33b를 참조하면, 기판(100) 상에 활성 핀(AF)을 가로지르는 게이트 전극(360)을 형성한다. 게이트 전극(360)은 예를 들어, 폴리 실리콘 또는 금속 물질로 형성될 수 있다. 게이트 전극(36)이 형성된 후에, 게이트 전극(36)에 노출된 기판(10) 내에 소오스/드레인 영역들(미도시)이 형성될 수 있다.
도 34는 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 시스템의 블록도이다.
도 34를 참조하면, 본 발명의 실시예들에 따른 전자 시스템(1100)은 컨트롤러(1110, controller), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로 컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램등을 더 포함할 수도 있다. 본 발명의 실시예들에 따른 반도체 소자는 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
전자 시스템(1100)은 다양한 전자기기들의 전자 제어 장치에 적용될 수 있다.
도 35는 전자 시스템(도 34의 1100)이 모바일 폰(1200)에 적용되는 예를 도시한다. 그 밖에, 전자 시스템(도 34의 1100)은 휴대용 노트북, MP3 플레이어, 네비게이션(Navigation), 고상 디스크(Solid state disk; SSD), 자동차 또는 가전 제품(Household appliances)에 적용될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 기판
12: 채널막
13: 제 1 채널막
15: 제 1 희생막
16: 마스크 패턴
20: 제 2 채널막
22: 제 2 희생막
24: 버퍼막
26: 하드 마스크 패턴
17: 제 1 채널부
21: 제 2 채널부

Claims (20)

  1. 제 1 영역 및 제 2 영역을 포함하는 기판 상에 예비 채널막을 형성하는 것;
    상기 예비 채널막을 덮기 위해 상기 기판의 상기 제 1 영역 상에 마스크 패턴을 형성하는 것;
    상기 기판의 상기 제 1 영역 상에 제 1 채널막을 형성하기 위해 상기 마스크 패턴에 의해 노출된 상기 예비 채널막을 식각하는 것;
    상기 기판의 상기 제 2 영역 상에 제 2 채널막을 형성하는 것;
    상기 제 2 채널막 상에 제 1 희생막을 형성하는 것;
    상기 제1 희생막의 상부 영역 내에 상기 마스크 패턴의 하면과 공면을 이루는 하면을 가지는 버퍼막을 형성하기 위해 상기 제 1 희생막 상에 표면처리 공정을 수행하는 것;
    상기 제 1 희생막과 상기 제 1 채널막의 상면들을 노출시키기 위해 상기 마스크 패턴과 상기 버퍼막을 선택적으로 제거하는 것;
    상기 제 1 채널막과 상기 제 1 희생막 상에 하드 마스크 패턴을 형성하는 것; 및
    상기 하드 마스크 패턴을 식각 마스크로 사용하여 상기 제 1 및 제 2 채널막들을 식각하여, 제 1 채널부 및 제 2 채널부를 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 제 1 및 제 2 채널막들의 각각은 실리콘막 또는 실리콘 저머늄막 중 하나인 반도체 소자의 제조 방법.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제 2 항에 있어서,
    상기 기판은 실리콘 기판 및 실리콘 저머늄 기판 중 하나이고,
    상기 제 1 및 제 2 채널막들은 상기 기판과 동일하거나 또는 높은 저머늄 함량을 갖는 반도체 소자의 제조 방법.
  4. 제 1 항에 있어서,
    상기 예비 채널막을 식각하는 것은 제 1 두께(T1)를 갖는 상기 제 1 채널막을 형성하고,
    상기 제 2 채널막을 형성하는 것은 제 2 두께(T2)를 갖는 상기 제 2 채널막을 형성하고,
    상기 제 1 두께는 상기 제 2 두께보다 큰 반도체 소자의 제조 방법.
  5. 제 4 항에 있어서,
    상기 제 1 및 제 2 채널막들을 식각하는 것은 상기 제 1 채널막의 상면 보다 낮은 레벨의 상면을 갖는 상기 제 1 채널부를 형성하고,
    상기 제 1 및 제 2 채널막들을 식각하는 것은 상기 제 2 채널막의 상면과 동일한 레벨의 상면을 갖는 제 2 채널부를 형성하고,
    상기 제 1 및 제 2 채널부들의 상기 상면들은 동일한 레벨에 형성되는 반도체 소자의 제조 방법.
  6. 제 1 항에 있어서,
    상기 제 2 채널막을 형성하는 것은 씨드막으로써 상기 기판의 상면을 이용한 에피택시얼 성장 공정을 사용하여 실리콘 저머늄 막을 형성하고,
    상기 실리콘 저머늄막은 상기 제 1 채널막의 저머늄 함량보다 높은 저머늄 함량을 갖는 반도체 소자의 제조 방법.
  7. 제 6 항에 있어서,
    상기 제 1 희생막을 형성하는 것은 상기 제 2 채널막의 저머늄 함량보다 낮은 저머늄 함량을 가지는 상기 제 1 희생막을 형성하는 반도체 소자의 제조 방법.
  8. 제 1 항에 있어서,
    상기 제 1 희생막을 형성하는 것은:
    상기 제 2 채널막을 형성한 후에, 연속적으로 에피택시얼 성장 공정을 사용하여 상기 마스크 패턴 위로 돌출된 부분을 포함하는 상기 제 1 희생막을 형성하는 것; 및
    상기 마스크 패턴의 상면과 공면을 이루는 상면을 갖도록 상기 제 1 희생막을 연마하는 것을 포함하는 반도체 소자의 제조 방법.
  9. 제 1 항에 있어서,
    상기 마스크 패턴을 형성하기 전에 상기 예비 채널막 상에 제 2 희생막을 형성하는 것을 더 포함하되,
    상기 예비 채널막을 식각하는 것은 상기 기판의 상기 제 1 영역 상에 상기 제 1 채널막과 제 2 희생막을 형성하기 위해 상기 마스크 패턴을 식각 마스크로 사용하여 상기 제 2 희생막 및 상기 예비 채널막을 식각하는 반도체 소자의 제조 방법.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제 9 항에 있어서,
    상기 제 2 희생막을 형성하는 것은 상기 예비 채널막의 저머늄 함량보다 큰 저머늄 함량을 가지는 실리콘 저머늄 막을 형성하는 반도체 소자의 제조 방법.
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    제 9 항에 있어서,
    상기 제 1 및 제 2 채널막들은 동일한 두께를 갖도록 형성되는 반도체 소자의 제조 방법.
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.
    제 11 항에 있어서,
    상기 제 1 및 제 2 채널막들을 식각하는 것은 상기 제 1 채널막의 상면과 동일한 레벨의 상면을 갖는 상기 제 1 채널부를 형성하고, 및
    상기 제 1 및 제 2 채널막들을 식각하는 것은 상기 제 2 채널막의 상면과 동일한 레벨에 상면을 갖는 상기 제 2 채널부를 형성하는 반도체 소자의 제조 방법.
  13. 제 1 항에 있어서,
    상기 제 1 및 제 2 채널막들을 식각하는 것은:
    상기 제 1 희생막의 상면을 노출시키기 위해 상기 하드 마스크 패턴을 제거하는 것; 및
    상기 제 1 및 제 2 채널부들의 상면들을 노출시키기 위해 상기 노출된 제 1 희생막을 식각하는 것을 포함하는 반도체 소자의 제조 방법.
  14. 기판 상에 실리콘 저머늄을 포함하는 채널막을 형성하는 것;
    상기 채널막 상에 상기 채널막의 저머늄 함량보다 큰 저머늄 함량을 가지는 실리콘 저머늄을 포함하는 희생막을 형성하는 것;
    상기 희생막 상에 하드 마스크 패턴을 형성하는 것; 및
    노출된 상면을 가지는 채널부를 형성하기 위해 상기 하드 마스크 패턴을 식각 마스크로 사용하여 패터닝 공정을 수행하는 것을 포함하는 반도체 소자의 제조 방법.
  15. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.
    제 14 항에 있어서,
    상기 채널막을 형성하는 것은 실리콘 저머늄 막을 포함하는 상기 기판 상에 상기 채널막을 형성하는 반도체 소자의 제조 방법.
  16. 기판의 제 1 영역 및 제 2 영역 각각 상에 제 1 에피택시얼 막 및 제 2 에피택시얼 막을 형성하고;
    상기 제 1 에피택시얼 막 상에 상기 제 1 에피택시얼 막의 저머늄 함량보다 큰 저머늄 함량을 가지는 제 1 희생막 및 상기 제 2 에피택시얼 막 상에 상기 제 2 에피택시얼 막의 저머늄 함량보다 적은 저머늄 함량을 가지는 제 2 희생막을 형성하고; 및
    제 1 활성 핀 및 제 2 활성 핀을 형성하기 위해 상기 제 1 및 제 2 희생 막들 및 상기 제 1 및 제 2 에피택시얼 막들을 식각하는 것을 포함하는 반도체 소자의 제조 방법.
  17. 청구항 17은(는) 설정등록료 납부시 포기되었습니다.
    제 16 항에 있어서,
    상기 식각하는 것은 리세스 영역을 형성하기 위해 상기 기판을 식각하는 반도체 소자의 제조 방법.
  18. 청구항 18은(는) 설정등록료 납부시 포기되었습니다.
    제 17 항에 있어서,
    상기 리세스 영역을 채우는 소자 분리막을 형성하는 것을 더 포함하는 반도체 소자의 제조 방법.
  19. 제 16 항에 있어서,
    상기 제 1 및 제 2 에피택시얼 막들을 형성하는 것은 상기 제 2 에피택시얼 막의 저머늄 함량과 다른 저머늄 함량을 가지는 상기 제 1 에피택시얼 막을 형성하는 반도체 소자의 제조 방법.
  20. 제 16 항에 있어서,
    상기 식각하는 것은 상기 제 1 에피택시얼 막의 상면과 동일한 레벨의 상면을 가지는 상기 제 1 활성 핀을 형성하고,
    상기 식각하는 것은 상기 제 2 에피택시얼 막의 상면과 동일한 레벨의 상면을 가지는 상기 제 2 활성 핀을 형성하는 반도체 소자의 제조 방법.




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