KR100487566B1 - 핀 전계 효과 트랜지스터 및 그 형성 방법 - Google Patents

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Abstract

핀 전계 효과 트랜지스터 및 그 형성방법을 제공한다. 이 트랜지스터는 지지 기판(support substrate) 상에 배치되되, 적어도 교대로 적층된 복수개의 제1 반도체 패턴들 및 제2 반도체 패턴들로 구성된 다층 패턴을 포함하는 핀 패턴을 구비한다. 핀 패턴 상부를 가로지르는 게이트 전극이 배치되고, 핀 패턴 및 게이트 전극 사이에 게이트 절연막이 개재된다. 게이트 전극 양측의 핀 패턴 내에 한 쌍의 불순물확산층들이 형성된다. 제1 및 제2 반도체 패턴들은 실리콘의 격자 폭에 비하여 적어도 한방향으로 넓은 격자폭을 갖는다. 이에 따라, 핀 패턴 내에 형성된 채널 영역에서, 전하들의 이동도가 증가되어 핀 전계 효과 트랜지스터의 성능을 향상시킬 수 있다.

Description

핀 전계 효과 트랜지스터 및 그 형성 방법{Fin field effect transistors and methods of formiing the same}
본 발명은 반도체 소자 및 그 형성방법에 관한 것으로, 특히, 핀 전계 효과 트랜지스터 및 그 형성 방법에 관한 것이다.
전계 효과 트랜지스터(이하, 트랜지스터)는 반도체 소자, 즉, 반도체 집적회로를 구성하는 중요한 단일소자(discrete device)들 중 하나이다. 일반적으로, 상기 트랜지스터는 반도체기판에 서로 이격되어 형성된 소오스 영역 및 드레인 영역과, 상기 소오스 영역 및 드레인 영역 사이의 채널 영역 상부에 형성된 게이트 전극으로 구성된다.
반도체 소자의 고집적화 경향에 따라, 상기 트랜지스터의 크기가 점점 감소되어 많은 문제점들이 대두되고 있다. 예를 들면, 채널 길이의 감소로, 상기 소오스/드레인 영역들 간의 펀치스루 특성의 열화가 심화되고 있다. 또한, 상기 게이트 전극의 상기 채널영역에 대한 컨트롤 능력(controllability)이 저하되어 누설전류등이 발생할 수 있다. 이러한 문제점들을 해결하기 위한 방안으로, 이중 게이트(double gate) 구조를 갖는 트랜지스터가 제안된 바 있다. 상기 이중 게이트 트랜지스터는 상기 채널 영역의 양면(상하면 또는 양측면등)에 게이트가 모두 배치되어 상기 채널 영역을 컨트롤 하는 트랜지스터를 말한다.
한편, Chenming Hu등은 미국특허 제6,413,802호에 "기판으로 부터 수직으로 연장된 이중 게이트 채널을 갖는 핀펫(FinFET) 트랜지스터의 구조들 및 제조 방법들(FinFET Transistor Structures Having a Double Gate Channel Extending Vertically From a Substrate And Methods of Manufacture)" 이라는 제목으로 핀펫 트랜지스터를 개시한 바 있다.
상기 핀펫 트랜지스터는 반도체기판 상에 서로 이격되어 배치된 실리콘 소오스 영역 및 실리콘 드레인 영역을 포함한다. 상기 실리콘 소오스 영역 및 실리콘 드레인 영역은 실리콘 핀에 의해 연결된다. 상기 실리콘 핀, 실리콘 소오스 영역 및 실리콘 드레인 영역은 상기 반도체기판으로 부터 돌출된다. 상기 실리콘 핀을 가로지르는 게이트 전극이 배치된다. 즉, 상기 게이트 전극은 상기 실리콘 핀의 양측벽을 지난다. 따라서, 채널 영역은 상기 실리콘 핀의 양측벽으로 이루어지고, 상기 게이트 전극은 상기 채널 영역의 양측에서 컨트롤이 가능한다. 그 결과, 상기 게이트 전극의 상기 채널 영역에 대한 컨트롤 능력이 향상된다. 이에 더하여, 상기 실리콘 소오스 영역 및 실리콘 드레인 영역이 돌출되어 있음으로, 그들 간의 펀치스루 특성이 개선될 수 있다.
한편, 반도체 소자의 고집적화 경향에 반하여, 상기 트랜지스터의 성능(performance) 향상에 대한 요구가 심화되고 있다. 상기 트랜지스터의 온 전류량(on current)이 증가할 경우, 상기 트랜지스터의 속도가 증가되며, 상기 트랜지스터의 성능이 향상될 수 있다. 상기 핀펫 트랜지스터는 상기 실리콘 핀의 양측벽을 채널영역으로 사용함으로써, 일반적인 평면 트랜지스터에 비하여 많은 온 전류량을 가질 수 있다. 하지만, 상기 핀펫 트랜지스터도 그 크기가 감소할 경우, 그것의 온 전류량 역시 감소할 수밖에 없다. 따라서, 상기 핀펫 트랜지스터의 물리적인 크기가 감소할지라도, 상기 핀펫 트랜지스터의 성능을 향상시킬수 있는 방안들에 대한 연구가 활발히 진행되고 있다.
본 발명이 이루고자 하는 기술적 과제는 전하들의 이동도(mobility)를 증가시켜 트랜지스터의 성능(performance)을 향상시킬 수 있는 핀 전계 효과 트랜지스터를 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 전하들의 이동도(mobility)를 증가시켜 트랜지스터의 성능(performance)을 향상시킬 수 있는 핀 전계 효과 트랜지스터의 형성방법을 제공하는데 있다.
상술한 기술적 과제를 해결하기 위하여 핀 전계 효과 트랜지스터를 제공한다. 이 트랜지스터는 지지 기판 상에 배치된 핀 패턴을 포함한다. 상기 핀 패턴은 적어도 교대로 적층된 복수개의 제1 반도체 패턴들 및 제2 반도체 패턴들로 구성된 다층 패턴을 포함한다. 상기 핀 패턴 상부를 가로지르는 게이트 전극이 배치되고, 상기 핀 패턴 및 상기 게이트 전극 사이에 게이트 절연막이 개재된다. 상기 게이트 전극 양측의 상기 핀 패턴 내에 한 쌍의 불순물확산층들이 배치된다. 상기 제1 및 제2 반도체 패턴들은 실리콘의 격자 폭에 비하여 적어도 한방향으로 넓은 격자 폭을 갖는다.
구체적으로, 상기 제1 및 제2 반도체 패턴들 중 어느 하나는 팽창된 실리콘 패턴(strained silicon pattern)으로 이루어지고, 다른 하나는 실리콘-게르마늄 패턴(SiGe pattern)으로 이루어지는 것이 바람직하다. 상기 핀 패턴 상에 하드마스크 패턴이 더 포함될 수 있다. 상기 하드마스크 패턴은 상기 핀 패턴의 측벽에 정렬된 측벽을 갖는다. 이때, 상기 게이트 전극은 상기 하드마스크 패턴 상부를 가로지른다. 상기 제1 및 제2 반도체 패턴들의 넓은 격자 폭의 방향은 상기 게이트 전극 하부의 핀 패턴에 위치하는 채널 영역의 길이 방향과 평행한 것이 바람직하다.
본 발명의 일 실시예에 따른 핀 전계 효과 트랜지스터는 반도체기판과, 상기 반도체기판 상에 적층된 완충 반도체층(buffer semiconductor layer) 및 완화된 반도체층(relaxed semiconductor layer)으로 구성된 지지 기판을 포함할 수 있다. 상기 지지 기판 상에 적어도 다층 패턴을 포함하는 핀 패턴이 배치된다. 상기 다층 패턴은 교대로 적층된 복수개의 제1 반도체 패턴들 및 제2 반도체 패턴들로 구성된다. 상기 핀 패턴 상부를 가로지르는 게이트 전극이 배치되고, 상기 핀 패턴 및 상기 게이트 전극 사이에 게이트 절연막이 개재된다. 상기 게이트 전극 양측의 상기 핀 패턴 내에 한 쌍의 불순물확산층들이 배치된다. 상기 제1 및 제2 반도체 패턴들은 실리콘의 격자폭에 비하여 적어도 한방향으로 넓은 격자폭을 갖는다.
구체적으로, 상기 반도체기판은 실리콘기판으로 이루어지고, 상기 완충 반도체층은 그레이디드 실리콘-게르마늄층(graded silicon-germanium layer)으로 이루어지며, 상기 완화된 반도체층은 완화된 실리콘-게르마늄층(relaxed silicon-germanium layer)으로 이루어지는 것이 바람직하다. 상기 그레이디드 실리콘-게르마늄층은 하부면으로 부터 상부면으로 높아질수록 게르마늄 농도가 점진적으로 증가하고, 상기 완화된 실리콘-게르마늄층은 막 전체에 걸쳐 게르마늄 농도가 균일하되, 상기 완화된 실리콘-게르마늄층의 게르마늄 농도는 상기 그레이디드 실리콘-게르마늄층의 게르마늄 농도가 최대인 부분과 동일한 것이 바람직하다.
상기 트랜지스터는 상기 완화된 반도체층 전면 상에 배치된 절연막 및 상기 절연막과 상기 다층 패턴 사이에 개재된 제3 반도체 패턴을 더 포함할 수 있다. 이때, 상기 제3 반도체 패턴은 상기 완화된 반도체층과 동일한 격자 폭을 갖는 동일한 물질로 이루어질 수 있으며, 상기 핀 패턴은 적층된 상기 제3 반도체 패턴 및 상기 다층 패턴을 포함할 수 있다.
이와는 다르게, 상기 트랜지스터는 상기 게이트 전극과 상기 핀 패턴 주변의 지지기판 사이에 개재된 절연층을 더 포함할 수 있다.
상기 제1 및 제2 반도체 패턴들 중 어느 하나는 상기 완화된 반도체층과 동일한 격자폭을 갖는 동일한 물질로 이루어질 수 있다. 상기 제1 및 제2 반도체 패턴들 중 어느 하나는 팽창된 실리콘 패턴(strained silicon pattern)으로 이루어지고, 다른 하나는 실리콘-게르마늄 패턴(SiGe pattern)으로 이루어지는 것이 바람직하다.
상기 핀 패턴 상에 배치되되, 상기 핀 패턴의 측벽에 정렬된 측벽을 갖는 하드마스크 패턴을 더 포함할 수 있다. 이때, 상기 게이트 전극은 상기 하드마스크 패턴 상부를 가로지른다. 제1 및 제2 반도체 패턴들의 넓은 격자폭의 방향은 상기 게이트 전극 하부의 핀 패턴에 위치하는 채널 영역의 길이 방향과 평행한 것이 바람직하다.
상술한 다른 기술적 과제를 해결하기 위한 핀 전계 효과 트랜지스터의 형성방법을 제공한다. 이 방법은 지지 기판 상에 교대로 적층된 복수개의 제1 반도체층들 및 제2 반도체층들로 구성된 다층막을 형성하는 단계를 포함한다. 상기 다층막을 연속적으로 패터닝하여 적어도 교대로 적층된 복수개의 제1 반도체 패턴들 및 제2 반도체 패턴들로 구성된 다층 패턴을 포함하는 핀 패턴을 형성한다. 적어도 상기 핀 패턴의 노출된 표면에 게이트 절연막을 형성하고, 상기 핀 패턴의 상부를 가로지르는 게이트 전극을 형성한다. 상기 게이트 전극 양측의 상기 핀 패턴 내에 한 쌍의 불순물확산층들을 형성한다. 이때, 상기 제1 및 제2 반도체층들은 실리콘의 격자 폭에 비하여 적어도 한 방향으로 넓은 격자 폭을 갖도록 형성한다.
구체적으로, 상기 제1 및 제2 반도체층들 중 어느 하나는 에피택시얼 성장 공정을 사용한 팽창된 실리콘층으로 형성하고, 다른 하나는 에피택시얼 성장 공정을 사용한 실리콘-게르마늄층으로 형성하는 것이 바람직하다.
상기 핀 패턴을 형성하기 전에, 상기 다층막 상에 하드마스크막을 형성하는 단계를 더 포함할 수 있다. 이때, 상기 핀 패턴을 형성하는 단계는, 상기 하드마스막 및 상기 다층막을 연속적으로 패터닝하여 적층된 상기 핀 패턴 및 하드마스크 패턴을 형성하는 단계를 포함할 수 있다.
상기 제1 및 제2 반도체층들은 그것의 넓은 격자폭의 방향이 상기 게이트 전극 하부의 핀 패턴에 위치하는 채널 영역의 길이 방향과 평행하도록 형성되는 것이 바람직하다.
본 발명의 일 실시예에 따른 핀 전계 효과 트랜지스터의 형성방법은 실리콘기판과, 상기 실리콘기판 상에 적층된 완충 반도체층 및 완화된 반도체층으로 구성된 지지 기판을 형성하는 단계를 포함할 수 있다. 상기 지지 기판 상에 교대로 적층된 복수개의 제1 반도체층들 및 제2 반도체층들로 구성된 다층막을 형성하고, 상기 다층막을 연속적으로 패터닝하여 적어도 교대로 적층된 복수개의 제1 반도체 패턴들 및 제2 반도체 패턴들로 구성된 다층 패턴을 포함하는 핀 패턴을 형성한다. 적어도 상기 핀 패턴의 노출된 표면에 게이트 절연막을 형성하고, 상기 핀 패턴 상부를 가로지르는 게이트 전극을 형성한다. 상기 게이트 전극 양측의 상기 핀 패턴 내에 한 쌍의 불순물확산층들을 형성한다. 상기 제1 및 제2 반도체막들은 실리콘의 격자폭에 비하여 적어도 한방향으로 넓은 격자폭을 갖도록 형성한다.
구체적으로, 상기 반도체기판은 실리콘기판으로 형성하고, 상기 완충 반도체층은 그레이디드 실리콘-게르마늄층으로 형성하며, 상기 완화된 반도체층은 완화된 실리콘-게르마늄층으로 형성하는 것이 바람직하다.
상기 지지 기판을 형성하는 단계는, 실리콘기판 상에 게르마늄 소스 가스의 량을 점진적으로 증가시키는 에피택시얼 성장기술을 사용하여 그레이디드 실리콘-게르마늄층을 형성하는 단계를 포함할 수 있다. 상기 그레이디드 실리콘-게르마늄층 상에 일정한 게르마늄 소스 가스의 량을 공급하는 에피택시얼 성장기술을 사용하여 완화된 실리콘-게르마늄층을 형성한다. 이때, 상기 완화된 실리콘-게르마늄층에 사용되는 게르마늄 소스 가스의 량은 상기 그레이디드 실리콘-게르마늄층에 사용되는 최대 증가된 게르마늄 소스 가스의 량과 동일한 것이 바람직하다.
일 실시예에 있어서, 상기 지지 기판을 형성한 후에, 상기 완화된 반도체층 내에 소정의 이온들을 주입하여, 차례로 적층된 제1 완화된 반도체층, 절연층 및 제2 완화된 반도체층을 형성하는 단계를 더 포함할 수 있다. 이때, 상기 핀 패턴을 형성하는 단계는, 상기 다층막 및 제2 완화된 반도체층을 연속적으로 패터닝하여 적층된 제2 완화된 반도체 패턴 및 다층 패턴로 구성된 핀 패턴을 형성하는 단계를 포함한다.
일 실시예에 있어서, 상기 핀 패턴을 형성한 후에, 상기 핀 패턴을 갖는 지지 기판 전면 상에 절연막을 형성하는 단계를 더 포함할 수 있다. 상기 절연막을 상기 핀 패턴이 노출될때까지 평탄화시키고, 상기 평탄화된 절연막을 선택적으로 리세스하여 상기 핀 패턴의 상부 측벽을 노출시킨다.
상기 제1 및 제2 반도체층들 중 어느 하나는 상기 완화된 반도체층과 동일한 격자 폭을 갖는 동일한 물질로 형성할 수 있다. 상기 제1 및 제2 반도체층들 중 어느 하나는 에피택시얼 성장 기술을 사용한 팽창된 실리콘층(strained Si layer)으로 형성하고, 다른 하나는 에피택시얼 성장 기술을 사용한 실리콘-게르마늄층으로 형성할 수 있다.
상기 핀 패턴을 형성하기 전에, 상기 다층막 상에 하드마스크막을 형성하는 단계를 더 포함할 수 있다. 이때, 상기 핀 패턴을 형성하는 단계는, 상기 하드마스크막 및 상기 다층막을 연속적으로 패터닝하여 적층된 상기 핀 패턴 및 하드마스크 패턴을 형성하는 단계를 포함할 수 있다.
상기 제1 및 제2 반도체층들은 그것의 넓은 격자폭의 방향이 상기 게이트 전극 하부의 핀 패턴에 위치하는 채널 영역의 길이 방향과 평행하도록 형성할 수 있다.
상기 게이트 절연막을 형성하는 단계는, 상기 핀 패턴을 갖는 지지기판에 열산화 공정을 수행하여 상기 핀 패턴의 노출된 표면에 게이트 절연막을 형성하는 단계를 포함할 수 있다.
이와는 달리, 상기 게이트 절연막을 형성하는 단계는, 상기 핀 패턴을 갖는 지지 기판 전면에 화화기상증착법 및 에피택시얼법 중 적어도 하나를 사용하여 표면 반도체층을 형성하는 단계를 포함할 수 있다. 상기 표면 반도체층을 열산화 시키어 게이트 절연막을 형성한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 일 실시예에 따른 핀 전계 효과 트랜지스터를 나타내는 사시도이고, 도 2는 도 1의 Ⅰ-Ⅰ'을 따라 취해진 단면도이며, 도 3은 도 1의 Ⅱ-Ⅱ'을 따라 취해진 단면도이다.
도 1, 도 2 및 도 3을 참조하면, 지지 기판(105) 상에 매몰 절연막(106)이 배치되고, 상기 매몰 절연막(106) 상에 차례로 적층된 핀 패턴(118) 및 하드마스크 패턴(116a)이 배치된다.
상기 지지 기판(105)은 반도체기판(100)과, 상기 반도체기판(100) 상에 차례로 적층된 완충 반도체층(102) 및 완화된 반도체층(104a)으로 구성될 수 있다. 상기 반도체기판(100)은 실리콘기판으로 이루어지는 것이 바람직하다.
상기 완충 반도체층(102)은 상기 반도체기판(100)과 상기 완화된 반도체층(104a) 간의 스트레스(예를 들면, 장력 스트레스)를 완화시킬 수 있는 반도체층(102)으로 이루어진다. 상기 완화된 반도체층(104a)은 스트레스에 프리(free)한 반도체층으로 이루어진다. 예를 들면, 상기 완충 반도체층(102)은 그레이디드 실리콘-게르마늄층(graded silicon-germanium layer)으로 이루어지고, 상기 완화된 반도체층(104a)은 완화된 실리콘-게르마늄층(relaxed silicon-germanium layer)으로 이루어지는 것이 바람직하다.
상기 그레이디드 실리콘-게르마늄층은 하부면으로 부터 상부면으로 높아질수록 그것의 게르마늄 농도가 점진적으로 증가하며, 상기 완화된 실리콘-게르마늄층은 막 전체에 걸쳐 게르마늄 농도가 균일하다. 상기 완화된 실리콘-게르마늄층의 게르마늄 농도는 상기 그레이디드 실리콘-게르마늄층의 게르마늄 농도가 최대인 부분, 즉, 그것의 최상부와 동일한 것이 바람직하다.
게르마늄 원자는 실리콘 원자에 비하여 그 직경이 크다. 이에 따라, 실리콘 원자들과 게르마늄 원자들이 공존하는 막의 격자 폭은 실리콘 원자들로만 구성된 일반적인 실리콘층에 비하여 넓은 격자 폭을 갖는다. 그 결과, 상기 완화된 실리콘-게르마늄층으로 이루어진 완화된 반도체층(104a)은 상기 실리콘기판으로 이루어진 반도체기판(100)에 비하여 넓은 격자 폭을 갖는다.
한편, 상기 그레이디드 실리콘-게르마늄층으로 이루어진 완충 반도체층(102)은 하부면으로 부터 상부면으로 높아질수록 격자폭이 점진적으로 증가한다. 이는, 상기 완충 반도체층(102) 내의 게르마늄 농도가 점진적으로 증가하는 것에 기인하다. 이에 따라, 상기 완충 반도체층(102)은 상기 반도체기판(100)과 상기 완화된 반도체층(104a) 간의 격자 폭의 차이로 인한 스트레스를 완화시키는 버퍼 역활을 한다.
상기 매몰 절연막(106)은 절연막으로서, 실리콘산화막, 게르마늄 산화막 또는 실리콘산화막 및 게르마늄 산화막이 공존하는 막일 수 있다.
상기 핀 패턴(118)은 적어도 교대로 적층된 복수개의 제1 반도체 패턴들(110a) 및 제2 반도체 패턴들(112a)로 구성된 다층 패턴(114a)을 포함한다. 이때, 상기 제1 및 제2 반도체 패턴들(110a,112a)은 일반적인 실리콘 결정의 격자 폭에 비하여 적어도 한방향으로 넓은 격자 폭을 갖는다. 상기 다층 패턴(114a)과 상기 매몰 절연막(106) 사이에 제3 반도체 패턴(104c)이 배치되는 것이 바람직하다. 상기 제3 반도체 패턴(104c)은 상기 다층 패턴(114a)의 측벽에 정렬된 측벽을 갖는다. 상기 제3 반도체 패턴(104c)은 상기 완화된 반도체층(104a)과 동일한 격자 폭을 갖는 동일한 물질로 이루어지는 것이 바람직하다. 상기 핀 패턴(118)은 적층된 상기 제3 반도체 패턴(104c) 및 다층 패턴(114a)으로 구성될 수 있다.
상기 제1 및 제2 반도체 패턴들(110a,112a) 중 어느 하나는 상기 완화된 반도체층(104a)(또는 상기 제3 반도체 패턴(104c))과 동일한 격자 폭을 갖는 동일한 물질로 이루어지는 것이 바람직하다.
상기 제1 반도체 패턴(110a) 및 제2 반도체 패턴(112a) 중 어느 하나는 팽창된 실리콘 패턴(strained silicon pattern)으로 이루어지고, 다른 하나는 실리콘-게르마늄 패턴(silicon-germanium pattern)으로 이루어지는 것이 바람직하다.
상기 팽창된 실리콘 패턴은 상기 제3 반도체 패턴(104c) 또는 상기 완화된 반도체층(104a)과 수평적으로 동일한 격자 폭을 갖도록 팽창되어 있다. 상기 핀 패턴(118) 내의 상기 실리콘-게르마늄 패턴은 상기 완화된 반도체층(104a) 또는 상기 제3 반도체 패턴(104c)과 동일한 게르마늄 농도를 갖는다. 즉, 상기 핀 패턴(118) 내의 상기 실리콘-게르마늄 패턴은 스트레스에 프리(free)하며, 상기 완화된 반도체층(104a) 또는 제3 반도체 패턴(104c)과 동일한 격자 폭을 갖는 것이 바람직하다.
결과적으로, 상기 핀 패턴(118) 내의 팽창된 실리콘 패턴은 수평적으로 격자 폭이 팽창되어 있으며, 상기 핀 패턴(118) 내의 실리콘-게르마늄 패턴 및 완화된 반도체 패턴(104c)은 상기 팽창된 실리콘 패턴의 스트레스를 완화시키는 버퍼역할을 한다.
상기 다층 패턴(114a)의 최상부층 및 최하부층은 모두 상기 팽창된 실리콘 패턴으로 이루어질 수 있다. 이와는 달리, 상기 다층 패턴(114a)의 최상부층 및 최하부층은 모두 상기 실리콘-게르마늄 패턴으로 이루어질 수 있다. 더 나아가서, 상기 다층 패턴(114a)의 최상부층 및 촤하부층 중 어느 하나는 상기 팽창된 실리콘 패턴으로 이루어지고, 다른 하나는 상기 실리콘-게르마늄 패턴으로 이루어질 수도 있다.
상기 하드마스크 패턴(116a)은 실리콘질화막으로 이루어질 수 있으며, 상기 실리콘질화막과 상기 핀 패턴(118) 사이에 개재된 버퍼산화막을 더 포함할 수도 있다.
상기 핀 패턴(118) 및 하드마스크 패턴(116a)의 상부를 가로지르는 게이트 전극(122)이 배치된다. 적어도 상기 핀 패턴(118)과 상기 게이트 전극(122) 사이에 게이트 절연막(120)이 개재된다. 상기 게이트 전극(122)은 도전막, 예컨대, 도핑된 폴리실리콘, 폴리사이드 또는 금속막으로 이루어질 수 있다. 상기 게이트 절연막(120)은 적어도 상기 핀 패턴(118)의 노출된 표면 상에 배치된다. 상기 하드마스크 패턴(116a)으로 인하여, 상기 게이트 전극(122) 하부의 상기 핀 패턴(118)의 양측벽이 채널 영역에 해당한다.
이와는 다르게, 상기 하드마스크 패턴(116a)은 생략될 수 있다. 이 경우에는, 상기 게이트 전극(122)의 하부에 위치하는 상기 핀 패턴(118)의 양측벽 및 상부면이 채널 영역에 해당한다. 이때, 상기 게이트 절연막(120)은 상기 핀 패턴(118)의 상부면과 상기 게이트 전극(122) 사이에도 개재된다.
상기 핀 패턴(118) 내의 패턴들(104c,110a,112a)의 넓은 격자 폭은 상기 채널 영역의 길이방향과 평행한 것이 바람직하다.
상기 게이트 전극(122) 양측의 상기 핀 패턴(118) 내에 한 쌍의 불순물확산층들(125)이 배치된다. 상기 불순물확산층들(125)은 각각 소오스/드레인 영역들에 해당한다.
상술한 구조의 핀 전계 효과 트랜지스터에 있어서, 상기 핀 패턴(118)은 일반적인 실리콘 결정에 비하여 넓은 격자 폭을 갖는 패턴들(104c,110a,112a)로 구성된다. 즉, 상기 핀 패턴(118)은 실리콘-게르마늄 패턴과 팽창된 실리콘 패턴들이 교대로 적층된 구조를 갖는다. 이에 따라, 상기 채널 영역 내의 캐리어들(carriers)의 이동도가 증가하여 상기 핀 전계 효과 트랜지스터의 온전류가 증가하며, 그 결과, 상기 핀 전계 효과 트랜지스터의 성능(performance)이 향상된다. 상기 핀 패턴(118)의 채널 영역내의 캐리어들의 이동도를 도 4의 에너지 밴드 다이어그램을 참조하여 설명한다.
도 4는 도 2의 Ⅲ-Ⅲ'을 따라 취해진 개략적인 에너지 밴드 다이어그램이다.
도 2 및 도 4를 참조하면, 도 4의 에너지 밴드 다이어그램은 제1 반도체 패턴들(110a)이 팽창된 실리콘 패턴으로 이루어지고, 제2 반도체 패턴들(112a)이 실리콘-게르마늄 패턴으로 이루어진 경우를 도시한 것이다.
점선(200)은 페르미 준위(Fermi level)를 나타내고, 점선들(210,220)은 각각 일반적인 단결정 실리콘층의 밸런스 밴드(valence band) 및 컨덕션 밴드(conduction band)에 해당한다. 이에 따라, 상기 점선들(210,220)을 각각 기준 밸런스 밴드(a strandard valence band) 및 기준 컨덕션 밴드(a strandard valence band)라 칭한다. 실선들(310,320)은 각각 상기 제1 반도체 패턴(110a)의 제1 밸런스 밴드(310, 1st valence band) 및 제1 컨덕션 밴드(320, 1st conduction band)에 해당하며, 실선들(410,420)은 각각 상기 제2 반도체 패턴(112a)의 제2 밸런스 밴드(410, 2nd valence band) 및 제2 컨덕션 밴드(2nd conduction band)에 해당한다.
도 4에 도시된 바와 같이, 상기 팽창된 실리콘 패턴의 넓은 격자 폭으로 인하여, 상기 제1 컨덕션 밴드(320)는 상기 기준 컨덕션 밴드(220)에 비하여 낮은 에너지 준위를 갖는다. 이에 따라, 상기 제1 컨덕션 밴드(320)내에 전자들이 존재할 확률은 상기 기준 컨덕션 밴드(220)에 비하여 높다. 상기 제2 반도체 패턴(112a)의 게르마늄 농도에 관계 없이 상기 제2 컨덕션 밴드(420)는 상기 기준 컨덕션 밴드(220)와 거의 같은 에너지 준위를 갖는다. 따라서, 상기 제2 컨덕션 밴드(420) 내에 전자들이 존재할 확률은 상기 기준 컨덕션 밴드(220) 내에 전자들이 존재할 확률과 유사하다. 결과적으로, 상기 핀 패턴(118)에 형성된 채널 영역에는 종래의 실리콘 핀에 형성된 채널영역에 비하여 더 많은 전자들이 존재한다. 따라서, 상기 핀 패턴(118)에 형성된 채널 영역에서의 전자들의 이동도는 종래의 그것에 비하여 증가한다.
한편, 상기 제1 밸런스 밴드(310)는 상기 기준 밸런스 밴드(210)에 비하여 낮은 에너지 준위를 갖는다. 즉, 상기 제1 밸런스 밴드(310) 내에 정공들이 존재할 확률이 상기 기준 밸런스 밴드(210)에 비하여 낮다. 이에 반하여, 상기 제2 밸런스 밴드(410)는 상기 기준 밸런스 밴드(210)에 비하여 높은 에너지 준위를 갖는다. 즉, 상기 제2 밸런스 밴드(310) 내에 정공들이 존재할 확률은 상기 기준 밸런스 밴드(210)에 비하여 높다. 그 결과, 상기 제1 밸런스 밴드(310)가 상기 기준 밸런스 밴드(210)에 비하여 낮을지라도, 상기 제2 밸런스 밴드(410)가 상기 기준 밸런스 밴드(210)에 비하여 높다. 즉, 상기 핀 패턴(118) 내에 피모스 채널 영역이 형성될지라도, 정공들의 이동도가 저하되지 않는다. 따라서, 상기 핀 패턴(118)을 갖는 핀 전계 효과 트랜지스터는 엔모스 및 피모스 트랜지스터들이 동시에 구현되는 씨모스 소자에 매우 적합하다.
결과적으로, 상기 핀 패턴(118)은 교대로 적층된 팽창된 실리콘 패턴들 및 실리콘-게르마늄 패턴들을 포함한다. 상기 팽창된 실리콘 패턴들은 전자들의 이동도를 증가시킨다. 상기 실리콘-게르마늄 패턴들은 상기 팽창된 실리콘 패턴들의 스트레스를 완화시킴으로써, 상기 핀 패턴(118)의 높이를 증가시킬 수 있다. 또한, 상기 실리콘-게르마늄 패턴들은 정공들의 이동도를 증가시킨다. 따라서, 상기 핀 패턴(118)을 갖는 전계 효과 트랜지스터의 온 전류량이 증가하여 그것의 성능이 향상된다.
도 5 내지 도 7은 본 발명의 일 실시예에 따른 핀 전계 효과 트랜지스터의 형성방법을 설명하기 위하여 도 2의 Ⅰ-Ⅰ'따라 취해진 공정단면도들이다.
도 5 및 도 6을 참조하면, 반도체기판(100) 상에 완충 반도체층(102, buffer semiconductor layer)을 형성하고, 상기 완충 반도체층(102) 상에 완화된 반도체층(104, relaxed semiconductor layer)을 형성한다. 상기 반도체기판(100), 완충 반도체층(102) 및 완화된 반도체층(104)은 지지 기판(105, support substrate)을 구성할 수 있다.
상기 반도체기판(100)은 실리콘기판을 사용하는 것이 바람직하다. 상기 완화된 반도체층(104)은 스트레스에 프리하며, 일반적인 실리콘 결정의 격자 폭에 비하여 넓은 격자 폭을 갖는 반도체층으로 형성한다. 예를 들면, 상기 완화된 반도체층(104)은 완화된 실리콘-게르마늄층으로 형성하는 것이 바람직하다. 상기 완충 반도체층(102)은 상기 반도체기판(100)과 상기 완화된 반도체층(104) 간의 격자 폭들의 차이로 야기될 수 있는 스트레스를 완화시킬 수 있는 반도체층으로 형성한다. 예를 들면, 상기 완충 반도체층(102)은 그레이디드 실리콘-게르마늄층으로 형성하는 것이 바람직하다.
상기 그레이디드 실리콘-게르마늄층은 상기 반도체기판(100)의 표면으로 부터 게르마늄 소스 가스의 량을 점진적으로 증가시키는 에피택시얼 성장 공정으로 형성한다. 따라서, 상기 그레이디드 실리콘-게르마늄층은 상기 반도체기판(100)의 표면으로 부터 높아질수록 그것의 게르마늄 농도가 증가한다. 즉, 상기 그레이디드 실리콘-게르마늄층은 하부면으로 부터 상부면으로 높아질수록 격자 폭들이 점진적으로 증가한다.
상기 완화된 실리콘-게르마늄층은 상기 완충 반도체층(102) 상에 게르마늄 소스 가스의 량을 일정하게 공급하는 에피택시얼 성장 공정으로 형성한다. 따라서, 상기 완화된 실리콘-게르마늄층은 막 전체에 걸쳐 균일한 게르마늄 농도를 갖는다. 이때, 상기 완화된 실리콘-게르마늄층의 게르마늄 농도는 상기 그레이디드 실리콘-게르마늄층의 게르마늄 농도가 최대인 부분(즉, 막의 최상부)과 동일한 것이 바람직하다.
결과적으로, 상기 완충 반도체층(102)은 상기 완화된 반도체층(104) 및 상기 반도체기판(100) 간의 스트레스를 흡수하고, 상기 완화된 반도체층(104)은 스트레스에 프리하다.
이어서, 상기 지지 기판(105)에 소정의 원소 이온들을 주입하여 상기 완화된 반도체층(104) 내에 매몰 절연막(106)을 형성한다. 이때, 상기 매몰 절연막(106)의 상부면은 상기 완화된 반도체층(104)의 상부면으로 부터 소정의 깊이로 이격되도록 형성한다. 그 결과, 상기 완화된 반도체층(104)은 차례로 적층된 제1 완화된 반도체층(104a), 상기 매몰 절연막(106) 및 제2 완화된 반도체층(104b)으로 형성된다.
상기 소정의 원소 이온들은 산소 이온들인 것이 바람직하다. 따라서, 상기 매몰 절연막(106)은 실리콘산화막, 게르마늄산화막 또는 실리콘산화막과 게르마늄산화막이 공존하는 절연막으로 형성될 수 있다.
이어서, 상기 제2 완화된 반도체층(104b) 상에 교대로 적층된 복수개의 제1 반도체층들(110) 및 제2 반도체층들(112)로 구성된 다층막(114)을 형성한다. 상기 제1 반도체층(110) 및 제2 반도체층(112) 중 어느 하나는 에피택시얼 성장 공정을 사용한 팽창된 실리콘막(strained silicon layer)으로 형성하고, 다른 하나는 에피택시얼 성장 공정을 사용한 실리콘-게르마늄막(silicon-germanium layer)으로 형성하는 것이 바람직하다.
상기 다층막(114)을 형성하는 방법의 구체적인 예를 들면, 상기 제2 완화된 반도체층(104b) 상에 실리콘 소스 가스를 사용하는 에피택시얼 성장 공정으로 제1 반도체층(110)을 형성한다. 이에 따라, 상기 제1 반도체층(110)은 상기 제2 완화된 반도체층(104b)과 수평적으로 동일한 격자 폭들을 갖는 단결정 실리콘막, 즉, 상기 팽창된 실리콘막으로 형성된다. 상기 팽창된 실리콘막은 상기 제2 완화된 반도체층(104b)의 격자 폭에 기인하여, 상기 지지 기판(105)의 표면과 평행한 방향들의 격자 폭들이 팽창된다. 따라서, 상기 팽창된 실리콘막은 일반적인 실리콘 결정의 격자 폭에 비하여 넓은 격자 폭들을 갖는다.
상기 제1 반도체층(110)을 소정의 두께로 형성한 후에, 상기 제1 반도체층(110) 상에 실리콘 소스 가스 및 게르마늄 소스 가스를 사용한 에피택시얼 공정으로 제2 반도체층(112)을 형성한다. 즉, 상기 제2 반도체층(112)은 실리콘-게르마늄층으로 형성된다. 이때, 상기 제2 반도체층(112)은 상기 제2 완화된 반도체층(104b)과 동일한 게르마늄 농도를 갖도록 형성하는 것이 바람직하다. 따라서, 상기 제2 반도체층(112)은 상기 제2 완화된 반도체층(104b)과 동일한 격자 폭들을 갖도록 형성된다. 또한, 상기 제2 반도체층(112)은 상기 제1 반도체층(110)과 수평적으로 동일한 격자 폭을 갖도록 형성된다.
결과적으로, 스트레스에 프리한 상기 제2 완화된 반도체층(104b) 및 제2 반도체층(112)은 그들 사이에 개재된 제1 반도체층(110)의 팽창된 격자 폭에 의한 스트레스를 흡수한다. 다시 말해서, 상기 다층막(114)의 제2 반도체층들(112)은 인접한 제1 반도체층들(110)의 스트레스를 흡수하는 역할을 한다.
이와는 다르게, 상기 제1 반도체층(110)을 에피택시얼 성장 공정을 사용한 실리콘-게르마늄층으로 형성하고, 상기 제2 반도체층(112)을 에피택시얼 성장 공정을 사용한 팽창된 실리콘층으로 형성할 수 있다.
상기 다층막(114)의 최상부층 및 최하부층은 모두 상기 제1 반도체층(110)으로 형성될 수 있다. 이와는 달리, 상기 다층막(114)의 최상부층 및 최하부층은 모두 상기 제2 반도체층(110)으로 형성될 수도 있다. 더 나아가서, 상기 다층막(114)의 최상부층 및 최하부층 중 어느 하나는 상기 제1 반도체층(110)으로 형성하고, 다른 하나는 상기 제2 반도체층(112)으로 형성할 수도 있다.
상기 다층막(114) 상에 하드마스크막(116)을 형성한다. 상기 하드마스크막(116)은 상기 다층막(114)에 대하여 식각선택비를 가짐과 동시에 반사방지막의 역할을 할 수 있는 절연막, 예컨대, 실리콘질화막으로 형성할 수 있다. 물론, 상기 하드마스크막(116)은 상기 실리콘질화막 및 상기 다층막(114) 사이에 형성된 버퍼산화막을 더 포함할 수 있다.
도 7을 참조하면, 상기 하드마스크막(116), 다층막(114) 및 제2 완화된 반도체층(104b)을 연속적으로 패터닝하여 차례로 적층된 제2 완화된 반도체 패턴(104c), 다층 패턴(114a) 및 하드마스크 패턴(116a)을 형성한다. 상기 다층 패턴(114a)은 교대로 적층된 복수개의 제1 반도체 패턴들(110a) 및 제2 반도체 패턴들(112a)로 구성된다. 상기 제1 및 제2 반도체층들(110,112) 중 어느 하나를 상기 팽창된 실리콘막으로 형성하고, 다른 하나를 상기 실리콘-게르마늄막으로 형성할 경우, 상기 제1 및 제2 반도체 패턴들(110a,112a) 중 어느 하나는 팽창된 실리콘 패턴으로 형성되고, 다른 하나는 실리콘-게르마늄 패턴으로 형성된다. 상기 제2 완화된 반도체 패턴(104c) 및 다층 패턴(114a)은 핀 패턴(118)을 구성한다. 상기 핀 패턴(118)은 상기 매몰 절연막(106) 상에 형성된다. 따라서, 상기 핀 패턴(118)은 이웃하는 다른 핀 패턴들(미도시함)과 소자분리가 가능하다.
이어서, 적어도 상기 핀 패턴(118)의 노출된 표면 상에 게이트 절연막(120)을 형성한다. 상기 게이트 절연막(120)은 상기 핀 패턴(118)을 갖는 지지 기판(105)에 열산화 공정을 수행하여 상기 핀 패턴(118)의 노출된 표면에 형성할 수 있다. 이에 따라, 상기 게이트 절연막(120)은 열 실리콘산화막 및 열 게르마늄산화막이 공존하는 절연막으로 형성될 수 있다.
한편, 상기 게이트 절연막(120)은 다른 방법으로 형성될 수 있다. 먼저, 상기 핀 패턴(118)을 갖는 지지 기판(105) 전면 상에 표면 반도체층을 형성한다. 상기 표면 반도체층은 화학기상증착법 또는 에피택시얼 성장 공정으로 형성할 수 있다. 상기 표면 반도체층은 실리콘막으로 형성할 수 있다. 상기 표면 반도체층이 에피택시얼 성장 공정으로 형성될 경우, 상기 표면 반도체층은 상기 핀 패턴(118)의 노출된 표면 상에만 형성될 수 있다. 이어서, 상기 표면 반도체층을 열산화시키어 상기 게이트 절연막(120)을 형성한다.
이어서, 도 1 및 도 2에 도시된 게이트 전극(122)을 형성한다. 상기 게이트 전극(122)은 상기 게이트 절연막(120) 상에 상기 핀 패턴(118) 및 하드마스크 패턴(116a)을 가로지르도록 형성된다. 상기 게이트 전극(122) 형성시, 상기 게이트 절연막(120)도 패터닝될 수 있다.
이어서, 상기 게이트 전극(122)을 마스크로 사용하여 불순물 이온들을 주입하여 상기 게이트 전극(122) 양측의 상기 핀 패턴(118)에 도 1 및 도 3에 도시된 한 쌍의 불순물확산층들(125)을 형성한다. 상기 불순물확산층들(125)은 소오스/드레인 영역들에 각각 해당한다.
(제2 실시예)
본 발명의 다른 실시예에서는, 상술한 일 실시예와 다른 형태의 소자 분리 방법이 적용된 핀 전계 효과 트랜지스터를 보여준다.
도 8은 본 발명의 다른 실시예에 따른 핀 전계 효과 트랜지스터를 나타내는 사시도이고, 도 9는 도 8의 Ⅳ-Ⅳ'을 따라 취해진 단면도이며, 도 10은 도 9의 Ⅴ-Ⅴ'을 따라 취해진 단면도이다.
도 8, 도 9 및 도 10을 참조하면, 지지 기판(205) 상에 차례로 적층된 핀 패턴(218) 및 하드마스크 패턴(216a)이 배치된다. 상기 하드마스크 패턴(216a)은 상기 핀 패턴(218)의 측벽에 정렬된 측벽을 갖는다.
상기 지지 기판(205)은 반도체기판(200)과, 상기 반도체기판(200) 상에 차례로 적층된 완충 반도체층(202) 및 완화된 반도체층(204)으로 구성될 수 있다. 상기 반도체기판(100)은 실리콘기판으로 이루어지며, 상기 완충 반도체층(202)은 그레이디드 실리콘-게르마늄층으로 이루어지고, 상기 완화된 반도체층(204)은 완화된 실리콘-게르마늄층으로 이루어지는 것이 바람직하다. 상기 그레이디드 실리콘-게르마늄층 및 완화된 실리콘-게르마늄층은 상술한 일 실시예와 동일한 물질로 이루어지고 동일한 성질을 가질 수 있다. 즉, 상기 그레이디드 실리콘-게르마늄층은 게르마늄 농도가 점진적으로 증가하여 하부면으로 부터 상부면으로 높아질수록 격자폭이 점진적으로 증가한다. 상기 완화된 실리콘-게르마늄층은 막 전체에 걸쳐 게르마늄 농도가 균일하여 막 전체에 걸쳐 균일한 격자 폭을 갖는다. 상기 완화된 실리콘-게르마늄층의 게르마늄 농도는 상기 그레이디드 실리콘-게르마늄층의 게르마늄 농도가 최대인 부분과 동일한 것이 바람직하다. 따라서, 상기 완화된 실리콘-게르마늄층은 상기 그레이디드 실리콘-게르마늄층의 게르마늄 농도가 최대인 부분의 격자 폭과 동일하다. 상기 완충 반도체층(202)은 상기 반도체기판(200)과 상기 완화된 반도체층(204) 간의 격자 폭의 차이로 인한 스트레스를 완충하는 역활을 한다.
상기 핀 패턴(218)은 교대로 적층된 복수개의 제1 반도체 패턴들(210a) 및 제2 반도체 패턴들(212a)로 구성된 다층 패턴으로 이루어진다. 이때, 상기 제1 반도체 패턴(210a) 및 제2 반도체 패턴(212a)은 일반적인 실리콘 결정의 격자 폭에 비하여 적어도 한방향으로 넓은 격자 폭을 갖는다.
상기 제1 및 제2 반도체 패턴들(210a,212a) 중 어느 하나는 상기 완화된 반도체층(204)과 동일한 격자 폭을 갖는 동일한 물질로 이루어지는 것이 바람직하다.
상기 제1 반도체 패턴(210a) 및 제2 반도체 패턴(212a) 중 어느 하나는 팽창된 실리콘 패턴(strained silicon pattern)으로 이루어지고, 다른 하나는 실리콘-게르마늄 패턴(silicon-germanium pattern)으로 이루어지는 것이 바람직하다.
상기 팽창된 실리콘 패턴 및 상기 실리콘-게르마늄 패턴은 상술한 일 실시예와 동일한 구조 및 특성을 갖을 수 있다. 즉, 상기 팽창된 실리콘 패턴은 상기 완화된 반도체층(204)과 수평적으로 동일한 격자 폭을 갖도록 팽창되어 있으며, 상기 실리콘-게르마늄 패턴은 상기 완화된 반도체층(204)과 동일한 게르마늄 농도를 갖는다. 이에 따라, 상기 핀 패턴(218) 내의 상기 실리콘-게르마늄 패턴은 스트레스에 프리하며, 상기 완화된 반도체층(204)과 동일한 격자 폭을 갖는다. 상기 핀 패턴(218) 내의 실리콘-게르마늄 패턴은 상기 팽창된 실리콘 패턴의 스트레스를 흡수하는 버퍼 역활을 한다.
상기 핀 패턴(218)은 도 2의 다층 패턴(114a)과 동일한 최상부층 및 최하부층을 가질 수 있다.
상기 하드마스크 패턴(216a)은 실리콘질화막으로 이루어질 수 있으며, 상기 실리콘질화막과 상기 핀 패턴(218) 사이에 개재된 버퍼산화막을 더 포함할 수도 있다.
상기 핀 패턴(218) 및 하드마스크 패턴(216a)의 상부를 가로지르는 게이트 전극(225)이 배치되고, 적어도 상기 핀 패턴(218)과 상기 게이트 전극(225) 사이에 게이트 절연막(222)이 개재된다. 상기 게이트 절연막(222)은 연장되어 상기 게이트 전극(225)과 하드마스크 패턴(216a) 사이에도 개재될 수 있다. 상기 게이트 전극(225) 양측의 상기 핀 패턴(218) 내에 한 쌍의 불순물확산층들(227)이 배치된다. 상기 불순물확산층들(227)은 소오스/드레인 영역들에 해당한다.
상기 게이트 전극(225)과 상기 핀 패턴(218) 주변의 상기 지지 기판(205) 사이에 소자분리막(220a)이 개재된다. 상기 소자분리막(220a)은 절연막으로 이루어진다. 예를 들면, 상기 소자분리막(220a)은 실리콘산화막으로 이루어질 수 있다. 상기 소자분리막(220a)으로 인하여, 상기 핀 패턴(218)은 전기적으로 격리될 수 있다.
상술한 구조의 핀 전계 효과 트랜지스터에 있어서, 상기 핀 패턴(218)은 일반적인 실리콘 결정에 비하여 넓은 격자 폭을 갖는 제1 및 제2 반도체 패턴들(210a,212a)이 교대로 적층된 구조이다. 이에 따라, 도 4를 참조하여 설명한 바와 같이, 채널 영역에서 캐리어들의 이동도를 증가시켜 상기 핀 전계 효과 트랜지스터의 성능을 향상시킬 수 있다. 이에 더하여, 상기 핀 패턴(218)의 하부면은 상기 지지 기판(205)과 접속되어 있다. 따라서, SOI기판에서 발생할 수 있는 플로팅 바디 효과를 방지할 수 있으며, 상기 핀 패턴(218) 내에 열이 발생할지라도, 상기 핀 패턴(218) 내의 열은 상기 지지 기판(205)으로 효과적으로 방출된다.
도 11 내지 도 13는 본 발명의 다른 실시예에 따른 핀 전계 효과 트랜지스터의 형성방법을 설명하기 위하여 도 8의 Ⅳ-Ⅳ'을 따라 취해진 공정단면도들이다.
도 11을 참조하면, 반도체기판(200) 상에 완충 반도체층(202) 및 완화된 반도체층(204)을 차례로 형성한다. 상기 반도체기판(200), 완충 반도체층(202) 및 완화된 반도체층(204)은 지지 기판(205)을 구성할 수 있다.
상기 반도체기판(200)은 실리콘기판을 사용하고, 상기 완충 반도체층(202)은 그레이디드 실리콘-게르마늄층으로 형성하고, 상기 완화된 반도체층(204)은 완화된 실리콘-게르마늄층으로 형성하는 것이 바람직하다. 상기 그레이디드 실리콘-게르마늄층 및 완화된 실리콘-게르마늄층은 상술한 일 실시예와 동일하게 형성할 수 있다.
상기 완화된 반도체층(204) 상에 교대로 적층된 복수개의 제1 반도체층들(210) 및 제2 반도체층들(212a)로 구성된 다층막(214)을 형성한다. 상기 제1 반도체층(210) 및 제2 반도체층(212) 중 어느 하나는 에피택시얼 성장 공정을 사용한 팽창된 실리콘막으로 형성하고, 다른 하나는 에피택시얼 성장 공정을 사용한 실리콘-게르마늄층으로 형성하는 것이 바람직하다. 이때, 상기 다층막(214) 내의 실리콘-게르마늄층은 상기 완화된 반도체층(204)과 동일한 게르마늄 농도를 갖도록 형성하는 것이 바람직하다. 따라서, 상기 다층막(214) 내의 실리콘-게르마늄층은 상기 완화된 반도체층(204)과 동일한 격자 폭을 가지며, 상기 다층막(214) 내의 팽창된 실리콘막은 상기 완화된 반도체층(204)과 수평적으로 동일한 격자 폭을 갖도록 팽창된다. 상기 다층막(214) 내의 실리콘-게르마늄층 또는 상기 완화된 반도체층(204)은 상기 다층막(214) 내의 팽창된 실리콘막의 스트레스를 흡수하는 버버퍼역할을 한다.
상기 다층막(214)은 도 6에 도시된 다층막(114)의 최상부층 및 최하부층과 동일한 형태로 형성될 수 있다.
상기 다층막(214) 상에 하드마스크막(216)을 형성한다.
도 12 및 도 13을 참조하면, 상기 하드마스크막(216) 및 다층막을 연속적으로 패터닝하여 차례로 적층된 핀 패턴(218) 및 하드마스크 패턴(216a)을 형성한다. 상기 핀 패턴(218)은 교대로 적층된 복수개의 제1 반도체 패턴들(210a) 및 제2 반도체 패턴들(212a)로 구성된 다층 패턴으로 형성된다.
상기 핀 패턴(218) 및 하드마스크 패턴(216a)을 갖는 지지 기판(205) 전면 상에 소자분리 절연막(220)을 형성한다. 상기 소자분리 절연막(220)은 절연막으로 형성한다. 예컨대, 실리콘산화막으로 형성할 수 있다.
상기 소자분리 절연막(220)을 상기 하드마스크 패턴(216a)의 상부면이 노출될때까지 평탄화시킨다. 이어서, 상기 평탄화된 소자분리 절연막을 선택적으로 리세스하여 소자분리막(220a)을 형성한다. 상기 소자분리막(220a)의 상부면은 상기 핀 패턴(218)의 상부면에 비하여 낮게 형성된다. 이에 따라, 상기 핀 패턴(218)의 상부측벽이 노출된다. 상기 핀 패턴(218)의 하부면은 상기 완화된 반도체층(204)과 접속하고 있다.
상기 소자분리막(220a)을 갖는 지지 기판(205)에 열산화 공정을 수행한다. 따라서, 상기 핀 패턴(218)의 노출된 상부측벽에 게이트 절연막(222)이 형성된다. 이때, 상기 게이트 절연막(2220은 열 실리콘산화막 및 열 게르마늄산화막이 공존할 수 있다.
상기 게이트 절연막(222)은 다른 방법으로 형성할 수 있다. 먼저, 상기 소자분리막(220a)을 갖는 지지 기판(205) 전면에 화학기상증착법 또는 에피택시얼 성장 공정을 사용하여 표면 반도체층을 형성한다. 이어서, 상기 표면 반도체층을 열산화시키어 게이트 절연막(222)을 형성할 수 있다. 이때, 상기 게이트 절연막(222)은 동일한 성분의 열산화막으로 형성될 수 있다. 상기 표면 반도체층은 실리콘막으로 형성할 수 있다.
이어서, 도 8에 도시된 바와 같이, 상기 게이트 절연막(222)을 갖는 지지 기판(205)에 상기 핀 패턴(218) 및 하드마스크 패턴(216a)의 상부를 가로지르는 게이트 전극(225)을 형성한다. 상기 게이트 전극(225)을 마스크로 사용하여 불순물 이온들을 주입하여 상기 게이트 전극(225)의 양측의 상기 핀 패턴(218)에 도 8에 도시된 한 쌍의 불순물확산층들(227)을 형성한다.
상기 제1 실시예 및 제2 실시예에 있어서, 서로 대응되는 구성요소는 서로 동일한 물질로 형성할 수 있다.
상술한 바와 같이, 본 발명에 따른 핀 전계 효과 트랜지스터는 적어도 교대로 적층된 복수개의 제1 반도체 패턴들 및 제2 반도체 패턴들로 구성된 핀 패턴을 갖는다. 이때, 상기 제1 및 제2 반도체 패턴들은 실리콘 결정에 비하여 적어도 한방향으로 넓은 격자 폭을 갖는다. 예를 들면, 상기 제1 및 제2 반도체 패턴들은 각각 팽창된 실리콘 패턴 및 실리콘-게르마늄 패턴으로 형성한다. 이에 따라, 상기 핀 패턴 내에 형성된 채널 영역에서, 전하들의 이동도가 증가되어 핀 전계 효과 트랜지스터의 성능을 향상시킬 수 있다. 이에 더하여, 상기 실리콘-게르마늄 패턴은 상기 팽창된 실리콘 패턴의 스트레스를 완화시키는 역활을 하여 상기 핀 패턴의 높이를 충분히 높힐 수 있다.
또한, 상기 팽창된 실리콘 패턴은 전자들의 이동도를 증가시키고, 상기 실리콘-게르마늄 패턴은 정공들의 이동도가 저하되는 것을 방지한다. 따라서, 상기 핀 패턴을 갖는 전계 효과 트랜지스터는 엔모스 및 피모스 트랜지스터를 동시에 구비하는 씨모스 소자에 적합하다.
도 1은 본 발명의 일 실시예에 따른 핀 전계 효과 트랜지스터를 나타내는 사시도이다.
도 2는 도 1의 Ⅰ-Ⅰ'을 따라 취해진 단면도이다.
도 3은 도 1의 Ⅱ-Ⅱ'을 따라 취해진 단면도이다.
도 4는 도 2의 Ⅲ-Ⅲ'을 따라 취해진 개략적인 에너지 밴드 다이어그램이다.
도 5 내지 도 7은 본 발명의 일 실시예에 따른 핀 전계 효과 트랜지스터의 형성방법을 설명하기 위하여 도 2의 Ⅰ-Ⅰ'따라 취해진 공정단면도들이다.
도 8은 본 발명의 다른 실시예에 따른 핀 전계 효과 트랜지스터를 나타내는 사시도이다.
도 9는 도 8의 Ⅳ-Ⅳ'을 따라 취해진 단면도이다.
도 10은 도 9의 Ⅴ-Ⅴ'을 따라 취해진 단면도이다.
도 11 내지 도 13는 본 발명의 다른 실시예에 따른 핀 전계 효과 트랜지스터의 형성방법을 설명하기 위하여 도 8의 Ⅳ-Ⅳ'을 따라 취해진 공정단면도들이다.

Claims (28)

  1. 지지 기판(support substrate) 상에 배치되되, 적어도 교대로 적층된 복수개의 제1 반도체 패턴들 및 제2 반도체 패턴들로 구성된 다층 패턴을 포함하는 핀 패턴;
    상기 핀 패턴 상부를 가로지르는 게이트 전극;
    상기 핀 패턴 및 상기 게이트 전극 사이에 개재된 게이트 절연막; 및
    상기 게이트 전극 양측의 상기 핀 패턴 내에 형성된 한 쌍의 불순물확산층들을 포함하되, 상기 제1 및 제2 반도체 패턴들은 실리콘의 격자폭에 비하여 적어도 한방향으로 넓은 격자폭을 갖는 것을 특징으로 하는 핀 전계 효과 트랜지스터.
  2. 제 1 항에 있어서,
    상기 제1 및 제2 반도체 패턴들 중 어느 하나는 팽창된 실리콘 패턴(strained silicon pattern)으로 이루어지고, 다른 하나는 실리콘-게르마늄 패턴(SiGe pattern)으로 이루어지는 것을 특징으로 하는 핀 전계 효과 트랜지스터.
  3. 제 1 항에 있어서,
    상기 핀 패턴 상에 배치되되, 상기 핀 패턴의 측벽에 정렬된 측벽을 갖는 하드마스크 패턴을 더 포함하되, 상기 게이트 전극은 상기 하드마스크 패턴 상부를 가로지르는 것을 특징으로 하는 핀 전계 효과 트랜지스터.
  4. 제 1 항에 있어서,
    상기 제1 및 제2 반도체 패턴들의 넓은 격자폭의 방향은 상기 게이트 전극 하부의 핀 패턴에 위치하는 채널 영역의 길이 방향과 평행한 것을 특징으로 하는 핀 전계 효과 트랜지스터.
  5. 반도체기판과, 상기 반도체기판 상에 적층된 완충 반도체층(buffer semiconductor layer) 및 완화된 반도체층(relaxed semiconductor layer)으로 구성된 지지 기판;
    상기 지지 기판 상에 배치되되, 적어도 교대로 적층된 복수개의 제1 반도체 패턴들 및 제2 반도체 패턴들로 구성된 다층 패턴을 포함하는 핀 패턴;
    상기 핀 패턴 상부를 가로지르는 게이트 전극;
    상기 핀 패턴 및 상기 게이트 전극 사이에 개재된 게이트 절연막; 및
    상기 게이트 전극 양측의 상기 핀 패턴 내에 형성된 한 쌍의 불순물확산층들을 포함하되, 상기 제1 및 제2 반도체 패턴들은 실리콘의 격자폭에 비하여 적어도 한방향으로 넓은 격자폭을 갖는 것을 특징으로 하는 핀 전계 효과 트랜지스터.
  6. 제 5 항에 있어서,
    상기 반도체기판은 실리콘기판으로 이루어지고, 상기 완충 반도체층은 그레이디드 실리콘-게르마늄층으로 이루어지며, 상기 완화된 반도체층은 완화된 실리콘-게르마늄층으로 이루어진 것을 특징으로 하는 핀 전계 효과 트랜지스터.
  7. 제 6 항에 있어서,
    상기 그레이디드 실리콘-게르마늄층은 그것의 하부면으로 부터 상부면으로 높아질수록 게르마늄 농도가 점진적으로 증가하고, 상기 완화된 실리콘-게르마늄층은 막 전체에 걸쳐 게르마늄 농도가 균일하되, 상기 완화된 실리콘-게르마늄층의 게르마늄 농도는 상기 그레이디드 실리콘-게르마늄층의 게르마늄 농도가 최대인 부분과 동일한 것을 특징으로 하는 핀 전계 효과 트랜지스터.
  8. 제 5 항에 있어서,
    상기 완화된 반도체층 전면 상에 배치된 절연막; 및
    상기 절연막과 상기 다층 패턴 사이에 개재된 제3 반도체 패턴을 더 포함하되, 제3 반도체 패턴은 상기 완화된 반도체층과 동일한 격자 폭을 갖는 동일한 물질로 이루어지고, 상기 핀 패턴은 적층된 상기 제3 반도체 패턴 및 상기 다층 패턴을 포함하는 것을 특징으로 하는 핀 전계 효과 트랜지스터.
  9. 제 5 항에 있어서,
    상기 게이트 전극과 상기 핀 패턴 주변의 지지기판 사이에 개재된 절연층을 더 포함하는 것을 특징으로 하는 핀 전계 효과 트랜지스터.
  10. 제 5 항에 있어서,
    상기 제1 및 제2 반도체 패턴들 중 어느 하나는 상기 완화된 반도체층과 동일한 격자폭을 갖는 동일한 물질로 이루어지는 것을 특징으로 하는 핀 전계 효과 트랜지스터.
  11. 제 5 항에 있어서,
    상기 제1 및 제2 반도체 패턴들 중 어느 하나는 팽창된 실리콘 패턴(strained silicon pattern)으로 이루어지고, 다른 하나는 실리콘-게르마늄 패턴(SiGe pattern)으로 이루어지는 것을 특징으로 하는 핀 전계 효과 트랜지스터.
  12. 제 5 항에 있어서,
    상기 핀 패턴 상에 배치되되, 상기 핀 패턴의 측벽에 정렬된 측벽을 갖는 하드마스크 패턴을 더 포함하되, 상기 게이트 전극은 상기 하드마스크 패턴 상부를 가로지르는 것을 특징으로 하는 핀 전계 효과 트랜지스터.
  13. 제 5 항에 있어서,
    상기 제1 및 제2 반도체 패턴들의 넓은 격자폭의 방향은 상기 게이트 전극 하부의 핀 패턴에 위치하는 채널 영역의 길이 방향과 평행한 것을 특징으로 하는 핀 전계 효과 트랜지스터.
  14. 지지 기판 상에 교대로 적층된 복수개의 제1 반도체층들 및 제2 반도체층들로 구성된 다층막을 형성하는 단계;
    상기 다층막을 연속적으로 패터닝하여 적어도 교대로 적층된 복수개의 제1 반도체 패턴들 및 제2 반도체 패턴들로 구성된 다층 패턴을 포함하는 핀 패턴을 형성하는단계;
    적어도 상기 핀 패턴의 노출된 표면에 게이트 절연막을 형성하는 단계;
    상기 핀 패턴의 상부를 가로지르는 게이트 전극을 형성하는 단계; 및
    상기 게이트 전극 양측의 상기 핀 패턴 내에 한 쌍의 불순물확산층들을 형성하는 단계를 포함하되, 상기 제1 및 제2 반도체층들은 실리콘의 격자폭에 비하여 적어도 한방향으로 넓은 격자폭을 갖도록 형성하는 것을 특징으로 하는 핀 전계 효과 트랜지스터의 형성방법.
  15. 제 14 항에 있어서,
    상기 제1 및 제2 반도체층들 중 어느 하나는 에피택시얼 성장 공정을 사용한 팽창된 실리콘층(strained Si layer)으로 형성하고, 다른 하나는 에피택시얼 성장 공정을 사용한 실리콘-게르마늄층으로 형성하는 것을 특징으로 하는 핀 전계 효과 트랜지스터의 형성방법.
  16. 제 14 항에 있어서,
    상기 핀 패턴을 형성하기 전에,
    상기 다층막 상에 하드마스크막을 형성하는 단계를 더 포함하되, 상기 핀 패턴을 형성하는 단계는, 상기 하드마스크막 및 상기 다층막을 연속적으로 패터닝하여 적층된 상기 핀 패턴 및 하드마스크 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 핀 전계 효과 트랜지스터의 형성방법.
  17. 제 14 항에 있어서,
    상기 제1 및 제2 반도체층들은 그것의 넓은 격자폭의 방향이 상기 게이트 전극 하부의 핀 패턴에 위치하는 채널 영역의 길이 방향과 평행하도록 형성되는 것을 특징으로 하는 핀 전계 효과 트랜지스터의 형성방법.
  18. 실리콘기판과, 상기 실리콘기판 상에 적층된 완충 반도체층 및 완화된 반도체층으로 구성된 지지 기판을 형성하는 단계;
    상기 지지 기판 상에 교대로 적층된 복수개의 제1 반도체층들 및 제2 반도체층들로 구성된 다층막을 형성하는 단계;
    상기 다층막을 연속적으로 패터닝하여 적어도 교대로 적층된 복수개의 제1 반도체 패턴들 및 제2 반도체 패턴들로 구성된 다층 패턴을 포함하는 핀 패턴을 형성하는 단계;
    적어도 상기 핀 패턴의 노출된 표면에 게이트 절연막을 형성하는 단계;
    상기 핀 패턴 상부를 가로지르는 게이트 전극을 형성하는 단계; 및
    상기 게이트 전극 양측의 상기 핀 패턴 내에 한 쌍의 불순물확산층들을 형성하는 단계를 포함하되, 상기 제1 및 제2 반도체막들은 실리콘의 격자폭에 비하여 적어도 한방향으로 넓은 격자폭을 갖도록 형성하는 것을 특징으로 하는 핀 전계 효과 트랜지스터의 형성방법.
  19. 제 18 항에 있어서,
    상기 반도체기판은 실리콘기판으로 형성하고, 상기 완충 반도체층은 그레이디드 실리콘-게르마늄층으로 형성하며, 상기 완화된 반도체층은 완화된 실리콘-게르마늄층으로 형성하는 것을 특징으로 하는 핀 전계 효과 트랜지스터의 형성방법.
  20. 제 19 항에 있어서,
    상기 지지 기판을 형성하는 단계는,
    실리콘기판 상에 게르마늄 소스 가스의 량을 점진적으로 증가시키는 에피택시얼 성장기술을 사용하여 그레이디드 실리콘-게르마늄층을 형성하는 단계; 및
    상기 그레이디드 실리콘-게르마늄층 상에 일정한 게르마늄 소스 가스의 량을 공급하는 에피택시얼 성장기술을 사용하여 완화된 실리콘-게르마늄층을 형성하는 단계를 포함하되, 상기 완화된 실리콘-게르마늄층에 사용되는 게르마늄 소스 가스의 량은 상기 그레이디드 실리콘-게르마늄층에 사용되는 최대 증가된 게르마늄 소스 가스의 량과 동일한 것을 특징으로 하는 핀 전계 효과 트랜지스터의 형성방법.
  21. 제 18 항에 있어서,
    상기 지지 기판을 형성한 후에,
    상기 완화된 반도체층 내에 소정의 이온들을 주입하여, 차례로 적층된 제1 완화된 반도체층, 절연층 및 제2 완화된 반도체층을 형성하는 단계를 더 포함하되,
    상기 핀 패턴을 형성하는 단계는, 상기 다층막 및 제2 완화된 반도체층을 연속적으로 패터닝하여 적층된 제2 완화된 반도체 패턴 및 다층 패턴로 구성된 핀 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 핀 전계 효과 트랜지스터의 형성방법.
  22. 제 18 항에 있어서,
    상기 핀 패턴을 형성한 후에,
    상기 핀 패턴을 갖는 지지 기판 전면 상에 절연막을 형성하는 단계;
    상기 절연막을 상기 핀 패턴이 노출될때까지 평탄화시키는 단계; 및
    상기 평탄화된 절연막을 선택적으로 리세스하여 상기 핀 패턴의 상부 측벽을 노출시키는 단계를 더 포함하는 것을 특징으로 하는 핀 전계 효과 트랜지스터의 형성방법.
  23. 제 18 항에 있어서,
    상기 제1 및 제2 반도체층들 중 어느 하나는 상기 완화된 반도체층과 동일한 격자 폭을 갖는 동일한 물질로 형성하는 것을 특징으로 하는 핀 전계 효과 트랜지스터의 형성방법.
  24. 제 18 항에 있어서,
    상기 제1 및 제2 반도체층들 중 어느 하나는 에피택시얼 성장 기술을 사용한 팽창된 실리콘층(strained Si layer)으로 형성하고, 다른 하나는 에피택시얼 성장 기술을 사용한 실리콘-게르마늄층으로 형성하는 것을 특징으로 하는 핀 전계 효과 트랜지스터의 형성방법.
  25. 제 18 항에 있어서,
    상기 핀 패턴을 형성하기 전에,
    상기 다층막 상에 하드마스크막을 형성하는 단계를 더 포함하되, 상기 핀 패턴을 형성하는 단계는, 상기 하드마스크막 및 상기 다층막을 연속적으로 패터닝하여 적층된 상기 핀 패턴 및 하드마스크 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 핀 전계 효과 트랜지스터의 형성방법.
  26. 제 18 항에 있어서,
    상기 제1 및 제2 반도체층들은 그것의 넓은 격자폭의 방향이 상기 게이트 전극 하부의 핀 패턴에 위치하는 채널 영역의 길이 방향과 평행하도록 형성되는 것을 특징으로 하는 핀 전계 효과 트랜지스터의 형성방법.
  27. 제 18 항에 있어서,
    상기 게이트 절연막을 형성하는 단계는,
    상기 핀 패턴을 갖는 지지기판에 열산화 공정을 수행하여 상기 핀 패턴의 노출된 표면에 게이트 절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 핀 전계 효과 트랜지스터의 형성방법.
  28. 제 18 항에 있어서,
    상기 게이트 절연막을 형성하는 단계는,
    상기 핀 패턴을 갖는 지지 기판 전면에 화화기상증착법 및 에피택시얼법 중 적어도 하나를 사용하여 표면 반도체층을 형성하는 단계; 및
    상기 표면 반도체층을 열산화시키어 게이트 절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 핀 전계 효과 트랜지스터의 형성방법.
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