TWI427785B - 非平面鍺量子井裝置 - Google Patents

Description

非平面鍺量子井裝置

本發明係關於一種非平面鍺量子井裝置。

在磊晶生長半導體異質結構中且通常為III-V族或矽-鍺/鍺(SiGe/Ge)材料體系中形成之量子井電晶體裝置，由於低有效質量而提供了電晶體通道中之非常高的載子遷移率(carrier mobility)，且由於Delta型摻雜(delta doping)而提供了較低的雜質散射(impurity scattering)。此外，這些裝置提供了非常高的驅動電流性能。然而，因為係在磊晶生長的異質結構中形成量子井電晶體，所以所形成的結構包含數個垂直的磊晶層，而只容許形成平面類型的量子井裝置。

本發明揭示了形成非平面鍺量子井結構之技術。尤其可以IV族或III-V族半導體材料實施該量子井結構，且該量子井結構包含一鍺鰭結構。在一例子中，提供了一種非平面量子井裝置，該量子井裝置包含一量子井結構，該量子井結構具有一基材(例如，矽上覆矽鍺(SiGe)或砷化鎵(GaAs)緩衝層)、一IV族或III-V族材料阻障層(例如，矽鍺(SiGe)、砷化鎵(GaAs)、或砷化鋁鎵(AlGaAs)、一摻雜層(例如，被Delta型摻雜/調變摻雜的層)、以及一未被摻雜的鍺量子井層。在該量子井結構中形成一未被摻雜的鍺鰭結構，且在該鰭結構之上沈積一上阻障層。可在該鰭結構上沈積一閘極金屬。可在該鰭結構的各別末端上形成汲極/源極區。

本發明揭示了形成非平面鍺量子井結構之技術。尤其可以IV族或III-V族半導體材料實施該量子井結構，且該量子井結構包含一鍺鰭結構，因而有效地提供了一種混合式結構。可將該技術用來諸如改善調變摻雜/Delta型摻雜的非平面裝置中之短通道效應以及閘極長度(Lg)可擴展性(scalability)。實現了基於鰭的裝置之靜電效益，且同時保留了調變摻雜/Delta型摻雜裝置的高遷移率效益。

概述

如前文所述，在磊晶生長半導體異質結構中且通常為III-V族材料體系中形成之量子井電晶體裝置由於低有效質量而提供了電晶體通道中之非常高的載子遷移率，且由於Delta型摻雜而提供了較低的雜質散射。這些傳統的裝置提供了非常高的驅動電流性能。通常以平面架構製造此類量子井體系。

可將諸如鰭式場效電晶體(FinFET)結構(例如，雙閘極、三閘極、或環繞閘(surround gate)結構)等的非平面電晶體架構用來改善靜電及短通道效應，且因而能夠有閘極長度(Lg)可擴展性。然而，此種非平面架構通常被認為與在磊晶生長異質結構中形成之高品質且高遷移率之摻雜量子井電晶體不相容。

因此，根據本發明的一實施例，提供了一種調變摻雜非平面鍺量子井電晶體裝置。可自諸如鍺、矽鍺(SiGe)、矽、及/或砷化鎵(GaAs)、砷化鋁(AlAs)等的半導體異質結構形成該裝置。以IV族或III-V族材料製造的任何數目之磊晶生長異質結構可被配置成具有一基於鍺鰭之通道。該裝置可包含諸如在一較大能帶間隙(band gap)的材料中之Delta型摻雜，該Delta型摻雜以調變摻雜之方式摻雜了一較低能帶間隙的材料。在該較大能帶間隙材料及Delta型摻雜之後，以磊晶方式生長該較低能帶間隙的材料。可在該異質結構中產生圖案，也將該異質結構蝕刻成一或多個窄鰭，且那些鰭中之Delta型摻雜/調變摻雜的較低能帶間隙材料構成了該裝置的主動區本體。

例如，可以與製造其中包括淺溝槽隔離(Shallow Trench Isolation；簡稱STI)、閘極堆疊、源極/汲極區、及接觸點形成之傳統基於矽的非平面裝置時使用的方式類似之方式執行製造該裝置之流程。然而，與裝置的主動區本體中含有高摻雜程度的傳統非平面裝置對照之下，鍺鰭結構的主動區本體不包含摻雜劑(這是因為以調變摻雜/Delta型摻雜之方式摻雜該裝置)，因而由於較佳的庫侖散射(Coulomb scattering)而提供給對載子遷移率之顯著增強。

該非平面不摻雜之基於鍺鰭的裝置通常呈現比在半導體異質結構中形成的傳統調變摻雜平面量子井裝置較佳之其中包括顯著的閘極長度(Lg)及臨界電壓(Vt)可擴展性之改進的裝置靜電特性。根據本發明之揭示，將可易於了解其他的優點。例如，根據本發明的一實施例而配置的一III-V族/鍺混合式體系之一優點在於：可將(阻障層中之)III-V族材料與(鰭結構中之)鍺間之蝕刻選擇性用於淺溝槽隔離(STI)製程，在該製程中，只對鍺/III-V族界面進行STI蝕刻。

因此，考慮一所需的鍺量子井結構時，可根據本發明的一實施例而形成一鰭結構(以及閘極、源極/汲極區、及接點等的結構)。因而根據一實施例，一調變摻雜非平面鍺量子井電晶體裝置之形成通常可包括在形成鍺鰭結構之前的下方量子井結構(或該量子井結構之任何部分)之生長。一替代實施例假定：係預先形成該量子井結構，然後在該量子井結構中形成該鍺鰭結構。

量子井結構

第1圖是於製造根據本發明的一實施例的一非平面鍺量子井裝置時可被使用的一例示鍺量子井生長結構之一橫斷面側視圖。該量子井生長結構可以是諸如具有一覆蓋層(capping layer)之一傳統的矽鍺/鍺或砷化鎵/鍺量子井結構。然而，如前文所述，請注意：如根據本發明的揭示而將可了解的，可以被配置成具有各種IV族或III-V族材料、摻雜層、及緩衝層之任何數目的量子井生長結構，實施根據本發明的一實施例而形成的一調變摻雜/Delta型摻雜非平面鍺量子井電晶體裝置。在申請專利範圍中述及的本發明將不限於任何特定的量子井生長構型。

如第1圖所示，該量子井生長結構包含一基材，在該基材之上形成了一些成核(nucleation)及緩衝層。該結構進一步包含一IV族或III-V族材料阻障層，而在該阻障層之上形成了一摻雜層，且在該摻雜層之上形成了一間隔層，且在該間隔層之上形成了鍺量子井層。在該鍺量子井層上提供了一覆蓋層。下文中將依次說明這些例示層中之每一層。其他實施例可包含較少的層(例如，較少的緩衝層及/或沒有覆蓋層)、或較多的層(例如，在量子井層之下之額外的間隔層及/或摻雜層)、或不同的層(例如，以不同的半導體材料、配方、及/或摻雜劑形成的層)。可使用已確立的半導體製程(例如，金屬有機化學氣相沈積、分子束磊晶、微影、或其他此類適當的製程)而以任何適當的層厚度及其他所需的層參數實施該等層，且該等層可以是漸變的(graded)(例如，線性或步階之方式)，以便改善具有不同晶格的材料的鄰近層間之晶格常數匹配。一般而言，該等特定層及結構的尺寸將取決於諸如所需裝置性能、工廠能力、及所用半導體材料等的因素。

可以典型的方式實施該基材，且本發明可使用任何數目的適當基材類型及材料(例如，p型、n型、中性型、矽、鍺、高或低電阻係數、偏移切割(off-cut)或非偏移切割、基體(bulk)、或絕緣層上覆矽(silicon-on-insulator)等的類型及材料)。在一實施例中，該基材是一基體矽基材。在另一實施例中，該基材是一基體鍺基材。其他實施例可使用諸如絕緣層上覆矽(SOI)、或絕緣層上覆鍺(Germanium On Insulator；簡稱GeOI)、或絕緣層上覆矽鍺(SiGe On Insulator；簡稱SiGeOI)等的絕緣層上覆半導體結構。

在該基材上形成成核及緩衝層，且亦可以典型的方式實施該等成核及緩衝層。在一特定實施例中，係由矽鍺(SiGe)(例如，60%的鍺)或砷化鎵(GaAs)製成該成核及緩衝層，且該成核及緩衝層具有大約0.5至2.0微米之總體厚度(例如，厚度大約為25奈米至50奈米之成核層、以及厚度大約為0.3微米至l.9微米之緩衝層)。如所習知的，可將該成核及緩衝層用來以諸如砷化鎵(GaAs)材料等的III-V族材料之雙原子層(atomic bi-layer)填滿最低基材平台。可將該成核層用來產生一反相無晶域(anti-phase domain-free)虛擬極性基材(virtual polar substrate)，且可將該緩衝層用來提供位錯過濾緩衝結構(dislocation filtering buffer)，而該位錯過濾緩衝結構可提供量子井結構之壓縮應變(compressive strain)，且/或可提供對該基材與該阻障層間之晶格失配(lattice mismatch)的控制。該等緩衝層亦可包含漸變緩衝層，且亦可以傳統的方式實施該漸變緩衝層。如所習知的，藉由形成該漸變緩衝層，位錯可沿著其間較為對角線的平面滑動，因而有效地控制了該基材與該IV族/III-V族材料阻障層(及/或任何中間層)間之晶格失配。將可了解的，可將此類漸變層用於該量子井結構或堆疊之其他位置。請注意，可以在沒有該成核及/或緩衝層的情形下實施可受益於本發明的實施例之其他量子井結構。例如，可以在沒有漸變緩衝層的情形下實施具有以晶格常數充分類似的材料實施的基材及阻障層之實施例。

在該實施例中，在該成核及緩衝層上形成該IV族/III-V族阻障層，且亦可以傳統的方式實施該IV族/III-V族阻障層。在一特定實施例中，係以Si_1-x Ge_x (其中x是在諸如60的40至80之範圍內)、或砷化鎵(GaAs)、或Al_1-x Ga_x As(其中x是在諸如70的50至90之範圍內)實施該阻障層，且該阻障層具有在4奈米至120奈米的範圍內(例如，100奈米±20奈米)之厚度。一般而言，係由具有比形成上方量子井層的材料的能帶間隙高的一能帶間隙之一材料形成該阻障層，且該阻障層有足以提供電晶體通道中之電荷載子的一位能障(potential barrier)之厚度。如將可了解的，該阻障層的實際構造及厚度將取決於諸如基材及量子井層材料及/或厚度等的因素。如根據本發明的揭示而將可了解的，本發明中可使用許多此類阻障材料及結構。

在該例示量子井生長結構中，在該阻障層上(或內)形成該摻雜層，且亦可以傳統的方式實施該摻雜層。一般而言，可以該摻雜層摻雜該阻障層，以便將載子供應到該量子井層。可以諸如Delta型摻雜(或調變摻雜)之方式摻雜該摻雜層。對於利用一矽鍺(SiGe)材料阻障層之一n型裝置而言，可使用諸如硼及/或碲雜質而實施該摻雜，且對於p型裝置而言，可使用諸如鈹(Be)及/或碳而實施該摻雜。該摻雜層之厚度將取決於諸如摻雜的類型及所用的材料等的因素。例如，在一實施例中，該摻雜層是具有大約3埃至15埃間之厚度之一硼Delta型摻雜Si₄₀ Ge₆₀ 層。在另一實施例中，該摻雜層是具有大約15埃至60埃間之厚度之一鈹(Be)調變摻雜砷化鎵(GaAs)層。可根據諸如適用於鍺量子井層的通道之片載子濃度(sheet carrier concentration)而選擇摻雜。如根據本發明的揭示而將可了解的，可以具有任何類型的一或多個適用摻雜層之量子井結構實施本發明之一實施例。

在該摻雜層上(或之上)形成該間隔層，且亦可以傳統的方式實施該間隔層。在一特定實施例中，係以Si_1-x Ge_x (其中x是在諸如60的40至80之範圍內)、或砷化鎵(GaAs)、或Al_1-x Ga_x As(其中x是在諸如70的50至90之範圍內)實施該間隔層，且該間隔層具有在0.2奈米至70奈米的範圍內(例如，5奈米)之厚度。一般而言，該間隔層可被配置成將壓縮應變提供給該量子井層，這是因為該量子井層被用來作為一半導體通道。請注意，可以在沒有該間隔層的情形下實施可受益於本發明的實施例之其他量子井結構。

亦可以傳統的方式實施該量子井層。一般而言，係以具有大約20埃至500埃的例示厚度之未被摻雜的鍺實施該量子井層。將可了解的，本發明中可使用許多其他的量子井層結構。更一般性而言，該量子井層具有比IV族/III-V族阻障層的能帶間隙小的一能帶間隙，且該量子井層是未被摻雜的，而且該量子井層具有足以針對記憶單元或邏輯電路的電晶體等的特定應用而提供適當的通道傳導性之厚度。該阻障層、一上阻障層、或以上兩阻障層可對該量子井層施加應變。

在形成了通常包含該基材至前文所述的該量子井層之該裝置堆疊之後，可在該量子井層之上形成一覆蓋層。在一特定實施例中，係以矽鍺(SiGe)或矽實施該覆蓋層，且該覆蓋層具有2至10奈米(例如，6奈米)的範圍內之一厚度。將可了解的，可將其他適當的覆蓋層材料用來保護該下方鍺量子井層。

基於鍺鰭的調變摻雜量子井裝置

第2至8圖以橫斷面圖及透視圖示出根據本發明的一實施例而配置的一基於鍺鰭的量子井結構之形成。將可了解的，可在第1圖所示之該裝置堆疊上或任何數目之具有一未被摻雜的鍺通道的其他調變摻雜/Delta型摻雜量子井生長結構上形成該基於鰭的結構。請注意，可將諸如平坦化(例如，化學機械研磨(Chemical Mechanical Polishing；簡稱CMP))及後續的清洗製程等的中間製程包含在整個形成製程中，但是可能並未明確地說明此類製程。

第2圖示出根據本發明的一實施例而自第1圖所示之該量子井生長結構去除該覆蓋層。在一此類實施例中，該覆蓋層是矽鍺(SiGe)(例如，60%的鍺)或矽。無論如何，可以諸如蝕刻法(溼式及/或乾式蝕刻去除該覆蓋層，而露出下方之鍺量子井層。

第3圖示出在第2圖所示之該量子井生長結構上沈積一硬質罩幕且在該硬質罩幕中產生圖案。可使用標準微影法執行用於淺溝槽隔離(STI)形成之圖案產生，其中該標準微影法包含下列步驟：沈積硬質罩幕材料(例如，二氧化矽、氮化矽、及/或其他適當的硬質罩幕材料；在該硬質罩幕中將暫時地保留用於保護下方鰭結構(在本例子中為鍺通道)的一部分上之光阻上產生圖案；蝕刻而去除該硬質罩幕的沒有罩幕(沒有光阻)之部分(例如，使用乾式蝕刻、或其他適當的硬質罩幕去除製程；然後剝離該產生圖案之光阻。在第3圖所示之實施例中，所形成的該硬質罩幕是在該裝置堆疊的中心，且被形成在一位置，但是在其他實施例中，該硬質罩幕可能根據特定的主動裝置而偏移到該堆疊的一側，且/或被設置在該堆疊上的多個位置。

第4圖示出用來形成第3圖所示的該量子井生長結構上的一鍺鰭結構之一淺溝槽隔離(STI)蝕刻，且第5圖示出根據本發明的一實施例而在該鍺鰭結構周圍沈積且平坦化介電材料。可使用其中包括蝕刻的標準微影法去除該堆疊中沒有被該硬質罩幕保護的一些部分(例如，溼式或乾式蝕刻)，且而沈積一介電材料(例如，二氧化矽或其他適當的介電材料)，而執行上述之介電材料沈積及平坦化。可改變該STI蝕刻的深度，但是在某些實施例中，該深度是在該鍺量子井層底部之下0埃至5000埃之範圍內。在該實施例中，該蝕刻深度幾乎到了該材料阻障層的底部。一般而言，該蝕刻應到足以可讓該量子井通道(與鄰近元件部分或其他潛在干擾源)電氣上被隔離之深度。在形成了該STI且沈積了介電材料之後，可研磨/平坦化(例如，使用化學機械研磨(CMP))該被沈積的介電材料。請注意，可保留該硬質罩幕，以便保護該鍺通道。

第6圖示出根據本發明的一實施例而使第5圖所示的該量子井生長結構的該STI介電材料凹下之蝕刻。亦可使用其中包括蝕刻的標準微影法去除該介電材料(例如，使用溼式蝕刻，但是亦可使用乾式蝕刻)，而執行使上述之STI介電材料凹下之蝕刻。可改變該凹下蝕刻之深度，但是該深度通常是在該鍺量子井層(通道)的底部與該摻雜層上面之間。如圖所示，在該實施例中，該凹下蝕刻深度是到了該鍺量子井層(通道)的底部。請注意，該硬質罩幕仍然留在適當的位置，以便保護該鍺鰭結構(或通道)。

第7圖示出根據本發明的一實施例而在第6圖所示的該量子井生長結構上形成閘極。第8圖的透視圖所示之形成的結構實際上是被配置成一鰭式場效電晶體(FinFET)裝置(因而為非平面)之一鍺量子井結構。如所習知的，鰭式場效電晶體(FinFET)是一種在一薄半導體材料帶(通常被稱為鰭)周圍建構之電晶體。該FinFET裝置包含標準場效電晶體(FET)之節點，該等節點包括一閘極、一閘極介電層(通常為高k值)、一源極區、以及一汲極區(第8圖中只大致示出一源極/汲極區)。該裝置之導電通道位於該閘極介電層之下的鰭之外側上。具體而言，電流沿著該鰭的兩側壁(垂直於基材表面的面)且沿著該鰭的頂部(平行於基材表面的面)而流動。因為此類結構的導電通道實質上沿著該鰭的三個不同的外平面區而分佈，所以此種鰭式場效電晶體(FinFET)設計有時被稱為三閘極FinFET。也有諸如被稱為雙閘極FinFET之其他類型的FinFET構型，其中導電通道主要只沿著該鰭的兩個側壁(且不沿著該鰭的頂部)而分佈。

如第7圖所示，該硬質罩幕被去除(例如，使用溼式或乾式蝕刻)，且在該鍺通道之上沈積一上阻障層，其中該鍺通道根據該摻雜層是未被摻雜的。該上阻障層可以是諸如一被沈積的矽/矽鍺層。該上阻障層之厚度可以是諸如10埃至100埃(例如，50埃)。一般而言，可由具有比形成下方量子井通道的鍺材料的能帶間隙高的一能帶間隙之任何適當的材料形成該上阻障層，且該上阻障層有足以提供電晶體通道中之電荷載子的一位能障之厚度。在該上阻障層上沈積的該高k值閘極介電層可以是具有在10埃至50埃的範圍內(例如，20埃)的厚度之一薄膜，且可以諸如二氧化鉿(hafnium oxide)、氧化鋁(alumina)、五氧化二鉭(tantalum pentaoxide)、氧化鋯(zirconium oxide)、鋁酸鑭(lanthanum aluminate)、鈧酸釓(gadolinium scandate)、鉿矽氧化物(hafnium silicon oxide)、氧化鑭(lanthanum oxide)、鑭鋁氧化物(lanthanum aluminum oxide)、鋯矽氧化物(zirconium silicon oxide)、氧化鉭(tantalum oxide)、氧化鈦(titanium oxide)、鋇鍶鈦氧化物(barium strontium titanium oxide)、鋇鈦氧化物(barium titanium oxide)、鍶鈦氧化物(strontium titanium oxide)、氧化釔(yttrium oxide)、氧化鋁(aluminum oxide)、鉛鈧鉭氧化物(lead scandium tantalum oxide)、或鈮酸鋅鉛(lead zinc niobate)等的具有大於諸如二氧化矽的介電常數的一介電常數之其他此類材料實施該高k值閘極介電層。在該高k值閘極介電層之上沈積的閘極金屬可以是諸如鎳、金、鉑、鋁、鈦、鈀、鈦鎳合金、或其他適當的閘極金屬或合金。可針對FinFET結構而以傳統方式形成源極/汲極區，且該源極/汲極區可被配置成具有與該閘極相同的金屬、或另一適當的接觸金屬。如根據本發明之揭示而將可了解的，可使用標準FinFET製程實施該上阻障層、高k值閘極介電層、閘極金屬、及源極/汲極區。

因此，本發明提供之技術係在非平面架構之環境中採用了通常被用於製造平面量子井堆疊之調變摻雜技術，以便提供一種具有未被摻雜的鍺通道之FinFET裝置。可使用諸如矽鍺(SiGe)、砷化鎵(GaAs)、或砷化鋁鎵(AlGaAs)等的一些適當之IV族/III-V族材料。可將如圖所示的所形成之積體電路裝置用來作為可被安裝在諸如中央處理單元、記憶體陣列、晶片上快取記憶體、或邏輯閘等的數種微電子裝置中之任何微電子裝置之一電晶體。同樣地，許多系統層級的應用可採用本發明所述之積體電路。

方法

第9圖示出根據本發明的一實施例而形成基於鍺鰭的調變摻雜/Delta型摻雜量子井結構之一方法。可視需要而配置該量子井結構，且該量子井結構通常包含一堆疊，該堆疊包含一基材、一IV族/III-V族阻障層、一(調變摻雜/Delta型摻雜的)摻雜層、以及一量子井層。

該方法包含：在步驟901中，去除該量子井結構的一覆蓋層(在有該覆蓋層之情形下)，以便露出下方之鍺量子井結構。可使用諸如溼式或乾式蝕刻而去除該覆蓋層。該方法繼續在步驟903中於一硬質罩幕中產生圖案，而執行淺溝槽隔離(STI)之圖案產生。該產生圖案步驟可包括諸如：沈積硬質罩幕材料；在該硬質罩幕中將在STI蝕刻期間暫時保護該裝置的下方鰭結構之一部分上的光阻中產生圖案；蝕刻而去除該硬質罩幕的沒有罩幕(沒有光阻)之部分(例如，使用乾式蝕刻或其他適當的硬質罩幕去除製程)；以及然後剝離該產生圖案之光阻，以便提供一產生圖案的STI硬質罩幕。

該方法繼續在步驟905中將一STI蝕刻到鍺量子井結構，因而形成了一鰭結構。在一例子中，如前文所述，可使用一或多次乾式及/或溼式蝕刻而執行該溝槽形成。該方法繼續在步驟907中將介電材料沈積到該STI，且將該介電材料平坦化。該方法繼續在步驟909中使該STI材料凹下(例如，凹下到該鍺量子井層的底部且在該摻雜層之前)。可以諸如一溼式蝕刻實施該蝕刻。

該方法繼續在步驟911中在該鰭結構之上沈積一上阻障層及一或有的高k值閘極介電層。如前文所述，可以具有比形成下方量子井通道的鍺材料的能帶間隙高的一能帶間隙之任何適當的材料(例如，矽/矽鍺)形成該上阻障層，且該上阻障層有足以將一位能障提供給電晶體通道中之電荷載子之厚度。該高k值閘極介電層可以是諸如具有可充分隔離該金屬閘極的適當的厚度以及大於諸如二氧化矽的介電常數的一介電常數之一薄膜。本發明亦可使用其他適當的閘極介電層(例如，非高k值介電層)，且在該上阻障層獨立地提供充分的隔離之某些實施例中，可以不需要閘極介電層。該方法繼續在步驟913中在該上阻障層之上以及形成裝置通道的該被隔離之鍺鰭結構上沈積閘極金屬，且繼續在步驟915中於該鰭結構(通道)的各別端上形成汲極及源極區。可使用標準製程(沈積、遮罩、蝕刻、平坦化等的製程)實施該閘極金屬及源極/汲極區。

因此，提供了被配置成具有一未被摻雜的鍺通道之一非平面調變摻雜/Delta型摻雜量子井結構。可將該結構用來作為諸如適用於許多應用(例如，處理器、記憶體等的應用)之一FinFET裝置(例如，雙閘極或三閘極FinFET)。

根據本發明之揭示將可了解許多實施例及結構。例如，本發明之一實施例提供了一種形成非平面量子井結構之方法。該方法包含下列步驟：接收具有一基材、一IV族或III-V族材料阻障層、一摻雜層、以及一未被摻雜的鍺量子井層之一量子井結構。該方法進一步包含下列步驟：選擇性地蝕刻該量子井結構，而形成一鍺鰭結構；在該鰭結構之上沈積一上阻障層；以及在該鰭結構上沈積閘極金屬。在一特定例子中，選擇性地蝕刻該量子井結構之該步驟包含下列步驟：在該量子井結構上的一硬質罩幕中產生圖案，以便執行淺溝槽隔離(STI)圖案產生；將一STI蝕刻到該量子井結構；將介電材料沈積到該STI；以及將該介電材料平坦化。在一此類例子中，使該STI中之介電材料凹下到該鍺量子井層之底部。該方法可包含下列步驟：在該鰭結構的各別末端上形成汲極及源極區。該方法可包含下列步驟：去除該量子井結構之一覆蓋層，以便露出該鍺量子井結構。在另一特定例子中，在該鰭結構之上沈積了一上阻障層之後，且在該鰭結構上沈積閘極金屬之前，該方法進一步包含下列步驟：在該上阻障層之上沈積一高k值閘極介電層。該量子井結構可以是諸如一磊晶生長的異質結構。該摻雜層可包含諸如Delta型摻雜，用以對該未被摻雜的鍺量子井層進行調變摻雜。在另一特定例子中，可在該摻雜層之後，以磊晶方式生長該未被摻雜的鍺量子井層。

本發明之另一實施例提供了一種非平面量子井裝置。該裝置包含一量子井結構，該量子井結構具有一基材、一IV族或III-V族材料阻障層、一摻雜層、以及一未被摻雜的鍺量子井層。該裝置進一步包含在該量子井結構中形成之一未被摻雜的鍺鰭結構、在該鰭結構之上沈積之一上阻障層、以及在該鰭結構上沈積之閘極金屬。該裝置可包含諸如在淺溝槽隔離(STI)中接近該鰭結構之凹下的介電材料。在一此類例子中，使該STI中之該介電材料凹下到該鍺量子井層之底部。該裝置可包含在該鰭結構的各別末端上形成之汲極及源極區。該裝置可包含被沈積在該上阻障層與閘極金屬間之一高k值閘極介電層。在一例子中，該非平面量子井結構包含一鰭式場效電晶體(FinFET)裝置。在另一例子中，係以矽鍺、砷化鎵、或砷化鋁鎵實施該IV族或III-V族材料阻障層，且該基材包含矽上覆矽鍺或砷化鎵緩衝層。在另一例子中，該量子井結構是一磊晶生長的異質結構。在另一例子中，該摻雜層包含Delta型摻雜，用以對該未被摻雜的鍺量子井層進行調變摻雜。在另一例子中，在該摻雜層之後(或在該阻障層上或內)，以磊晶方式生長該未被摻雜的鍺量子井層。

本發明之另一實施例提供了一種非平面量子井裝置。在該例子中，該裝置包含一量子井結構，該量子井結構具有一基材、一IV族或III-V族材料阻障層、一摻雜層、以及一未被摻雜的鍺量子井層。該量子井結構是一磊晶生長之異質結構，其中在該摻雜層之後，以磊晶方式生長該未被摻雜的鍺量子井層，且該摻雜層對該未被摻雜的鍺量子井層進行調變摻雜。該裝置進一步包含在該量子井結構中形成之一未被摻雜的鍺鰭結構、在該鰭結構之上沈積之一上阻障層、以及在該鰭結構上沈積之一閘極金屬。此外，該裝置包含在該鰭結構的各別末端上形成之汲極及源極區、以及被沈積在該上阻障層與閘極金屬間之一高k值閘極介電層。

已為了例示及說明之目的而提供了前文中對本發明的實施例之說明。該說明將不具有耗盡性，也並非將本發明限制於所揭示之確切形式。根據本發明揭示的許多修改及變化都是可能的。本發明之範圍將不受該詳細說明之限制，而是只受限於本發明最後的申請專利範圍。

第1圖是於製造根據本發明的一實施例的一非平面鍺量子井裝置時可被使用的一例示鍺量子井生長結構之一橫斷面側視圖。

第2圖示出根據本發明的一實施例而自第1圖所示之該量子井生長結構去除覆蓋層。

第3圖示出根據本發明的一實施例而在第2圖所示之該量子井生長結構上沈積一硬質罩幕且在該硬質罩幕中產生圖案。

第4圖示出根據本發明的一實施例而用來形成第3圖所示的該量子井生長結構上的一鍺鰭結構之一淺溝槽隔離(STI)蝕刻。

第5圖示出根據本發明的一實施例而在第4圖所示的該量子井生長結構的該鍺鰭結構周圍沈積且平坦化介電材料。

第6圖示出根據本發明的一實施例而使第5圖所示的該量子井生長結構的該STI介電材料凹下之蝕刻。

第7圖示出根據本發明的一實施例而在第6圖所示的該量子井生長結構的該鍺鰭結構上之閘極形成。

第8圖是根據本發明的一實施例而配置的第7圖所示裝置之一透視圖。

第9圖示出根據本發明的一實施例而形成基於鍺鰭的調變摻雜量子井結構之一方法。

Claims (23)

1. 一種形成非平面量子井結構之方法，包含下列步驟：接收具有一基材、一IV族或III-V族材料阻障層、一摻雜層、以及一未被摻雜的鍺量子井層之一量子井結構；選擇性地蝕刻該量子井結構，而形成一鍺鰭結構；在該鰭結構之上沈積半導體材料的一上阻障層；以及在該鰭結構上沈積閘極金屬。
2. 如申請專利範圍第1項之方法，其中選擇性地蝕刻該量子井結構之該步驟包含下列步驟：在該量子井結構上的一硬質罩幕中產生圖案，以便執行淺溝槽隔離(STI)圖案產生；將一STI蝕刻到該量子井結構；將介電材料沈積到該STI；以及將該介電材料平坦化。
3. 如申請專利範圍第2項之方法，其中使該STI中之該介電材料凹下到該鍺量子井層之底部。
4. 如申請專利範圍第1項之方法，進一步包含下列步驟：在該鰭結構的各別末端上形成汲極及源極區。
5. 如申請專利範圍第1項之方法，進一步包含下列步驟：去除該量子井結構之一頂蓋層，以便露出該鍺量子井結構。
6. 如申請專利範圍第1項之方法，其中在該鰭結構之上沈積了一上阻障層之後，且在該鰭結構上沈積閘極金屬之前，該方法進一步包含下列步驟：在該上阻障層之上沈積一高k值閘極介電層。
7. 如申請專利範圍第1項之方法，其中該量子井結構是一磊晶生長的異質結構。
8. 如申請專利範圍第1項之方法，其中該摻雜層包含Delta型摻雜，用以對該未被摻雜的鍺量子井層進行調變摻雜。
9. 如申請專利範圍第3項之方法，其中該鰭結構具有頂部及對置側壁部，其從該頂部延伸至凹下的該介電材料，且其中該上阻障層覆蓋該鰭結構的該頂部及該側壁部。
10. 一種非平面半導體裝置，包含：一量子井結構，該量子井結構具有一基材、一IV族或III-V族材料阻障層、一摻雜層、以及一鍺量子井層；在該量子井結構中形成之一主動區本體結構；在該主動區本體結構的至少一部份上沈積之半導體材料的一上阻障層，其中該上阻障層覆蓋該主動區本體結構的頂部及側壁部；以及在該上阻障層之至少一部份上的一閘極結構，該閘極結構包含一閘極介電質及一閘極金屬。
11. 如申請專利範圍第10項之裝置，進一步包含：在淺溝槽隔離(STI)中接近該主動區本體結構之介 電材料。
12. 如申請專利範圍第11項之裝置，其中該STI中之該介電材料從該鍺量子井層下的層延伸至該鍺量子井層之底部。
13. 如申請專利範圍第10項之裝置，進一步包含：在該主動區本體結構的各別末端上形成之汲極及源極區。
14. 如申請專利範圍第10項之裝置，其中該閘極介電質係為被沈積在該上阻障層與閘極金屬間之一高k值閘極介電層。
15. 如申請專利範圍第10項之裝置，其中該裝置包含一環繞閘或一三閘極之鰭式場效電晶體(FinFET)裝置。
16. 如申請專利範圍第10項之裝置，其中係以矽鍺、砷化鎵、或砷化鋁鎵實施該IV族或III-V族材料阻障層，且該基材包含矽上覆矽鍺或砷化鎵緩衝層。
17. 如申請專利範圍第10項之裝置，其中該IV族或III-V族材料阻障層包含III-V族材料。
18. 如申請專利範圍第10項之裝置，其中該鍺量子井層未被摻雜且該摻雜層包含Delta型摻雜，用以對該未被摻雜的鍺量子井層進行調變摻雜。
19. 如申請專利範圍第10項之裝置，其中遭覆蓋的側壁部皆從該頂部延伸至淺溝槽隔離材料。
20. 一種半導體裝置，包含：一量子井結構，該量子井結構具有一基材、一IV族或 III-V族材料阻障層、一摻雜層、以及一未被摻雜的鍺量子井層；在該量子井結構中形成之一主動區本體結構；在該主動區本體結構的至少一部份之上沈積之半導體材料之一上阻障層，其中該上阻障層覆蓋該主動區本體結構的頂部及側壁部，遭覆蓋的側壁部皆從該頂部延伸至淺溝槽隔離材料；在該主動區本體結構的各別末端上形成之汲極及源極區；以及一閘極結構在該上阻障層之至少一部份上，該閘極結構包含一高k值閘極介電質與一閘極金屬。
21. 一種包含如申請專利範圍第10項所述之裝置的電晶體。
22. 一種包含如申請專利範圍第10項所述之裝置的中央處理單元。
23. 一種包含如申請專利範圍第10項所述之裝置的記憶體陣列。