KR20050078145A - 수직 채널을 갖는 전계 효과 트랜지스터를 포함하는반도체 소자 및 그 형성 방법 - Google Patents

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Abstract

수직채널을 갖는 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그 형성 방법을 제공한다. 이 소자는 기판으로 부터 돌출된 지지 패턴의 측벽에 형성된 채널층을 갖는다. 채널층은 실리콘 격자폭에 비하여 넓은 격자폭을 갖는 팽창된 실리콘으로 이루어진다. 따라서, 트랜지스터의 면적을 감소시킬 수 있으며, 트랜지스터의 구동전류량을 증가시킬 수 있다.

Description

수직 채널을 갖는 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그 형성 방법{SEMICONDUCTOR DEVICE COMPRISING FIELD EFFECT TRANSISTORS HAVING VERTICAL CHANNEL}
본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로, 특히, 수직 채널을 갖는 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그 형성 방법에 관한 것이다.
반도체 소자의 고집적화 경향에 따라, 반도체 소자의 전계 효과 트랜지스터(이하, 트랜지스터라고 함)도 점점 축소되고 있으나, 여러가지 원인들에 의하여 트랜지스터의 축소에 한계가 있다. 예컨대, 트랜지스터의 크기가 점점 감소할수록, 트랜지스터의 채널 길이가 짧아져 단채널 효과가 심화되며, DIBL(Drain Induced Barrier Lower) 현상이 심화되고 있다. 통상적인 트랜지스터는 수평 채널을 갖는다. 수평 채널 트랜지스터는 게이트 전극이 수평 채널 상부(over)에만 형성되어 상기 수평 채널에는 상하 비대칭적인 전계가 인가된다. 이에 따라, 상기 수평 채널 트랜지스터의 온오프가 효과적으로 제어되지 못하여 상기 단채널 효과등이 극심해지고 있다.
한편, 고집적화 경향에 반하여, 반도체 소자는 보다 빠른 동작속도가 요구되고 있다. 트랜지스터의 구동전류량(driven current), 즉, 턴온전류량(turn on current)이 증가할수록 반도체 소자는 고속동작이 가능하다. 이에 따라, 단채널 효과등이 억제됨과 동시에, 제한된 면적에서 많은 구동전류량을 출력할 수 있는 트랜지스터가 요구되고 있다.
본 발명이 이루고자 하는 기술적 과제는 제한된 면적에서 많은 구동전류량을 출력할 수 있는 전계 효과 트랜지스터를 갖는 반도체 소자 및 그 형성 방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 고집적화에 적합한 전계 효과 트랜지스터를 갖는 반도체 소자 및 그 형성 방법을 제공하는데 있다.
상술한 기술적 과제를 해결하기 위한 반도체 소자를 제공한다. 이 소자는 기판 상에 수직으로 돌출된 핀 활성영역을 포함한다. 상기 핀 활성영역은 상기 기판으로부터 돌출된 지지 패턴 및, 적어도 상기 지지 패턴의 측벽에 형성된 채널층을 포함한다. 게이트 절연막을 개재하여 상기 핀 활성영역을 가로지르는 게이트 전극이 배치되고, 상기 게이트 전극 양측의 상기 핀 활성영역 내에 불순물확산층이 배치된다. 상기 지지 패턴은 실리콘 격자폭에 비하여 넓고, 그것의 전체에 걸쳐 균일한 격자폭을 갖는 완화된 반도체층으로 이루어지고, 상기 채널층은 실리콘 격자폭에 비하여 넓은 격자폭을 갖는 팽창된 실리콘으로 이루어진다.
구체적으로, 상기 지지 패턴은 완화된 실리콘 게르마늄층으로 이루어지는 것이 바람직하다. 상기 채널층은 연장되어 상기 지지 패턴의 상부면을 덮을 수 있다. 이와는 다르게, 상기 소자는 상기 지지 패턴의 상부면 상에 베치된 마스크 패턴을 더 포함할 수 있다. 상기 마스크 패턴은 상기 지지 패턴의 측벽에 정렬된 측벽을 갖는다. 이 경우에, 상기 게이트 전극은 상기 마스크 패턴의 상부를 가로지른다.
일 실시예에 있어서, 상기 소자는 상기 지지 패턴 및 상기 기판 사이에 개재된 버퍼 패턴 및, 적어도 상기 버퍼 패턴의 측벽 일부를 둘러싸는 절연막을 더 포함할 수 있다. 상기 버퍼 패턴은 상기 지지 패턴의 측벽에 정렬된 측벽을 가지며, 실리콘 격자 폭에 비하여 넓되, 그것의 하부면으로부터 높아질수록 점진적으로 증가하는 격자폭을 갖는 반도체층으로 이루어진다. 이 경우에, 상기 채널층은 연장되어 상기 절연막 및 버퍼 패턴 사이에 개재될 수 있다. 상기 버퍼 패턴은 그레이디드 실리콘 게르마늄층으로 이루어지는 것이 바람직하다.
일 실시예에 있어서, 상기 소자는 상기 기판을 덮는 절연막을 더 포함하되, 상기 지지 패턴은 상기 절연막 상에 배치될 수 있다.
상술한 기술적 과제를 해결하기 위한 반도체 소자의 형성 방법을 제공한다. 이 방법은 기판 상에 수직으로 돌출된 지지 패턴을 형성하는 단계를 포함한다. 상기 지지 패턴을 갖는 기판에 에피택시얼 성장 공정을 수행하여 적어도 상기 지지 패턴의 측벽에 채널층을 형성한다. 상기 채널층을 갖는 기판에 게이트 절연막을 형성하고, 상기 채널층 및 지지 패턴의 상부를 가로지르는 게이트 전극을 형성한다. 상기 게이트 전극 양측의 상기 채널층 및 지지 패턴 내에 불순물확산층을 형성한다. 이때, 상기 지지 패턴은 실리콘 격자폭에 비하여 넓고, 그것의 전체에 걸쳐 균일한 격자폭을 갖는 완화된 반도체층으로 형성하고, 상기 채널층은 실리콘 격자폭에 비하여 넓은 격자폭을 갖는 팽창된 실리콘으로 형성한다.
일 실시예에 있어서, 상기 지지 패턴을 형성하는 단계는, 기판 상에 실리콘 격자폭에 비하여 넓은 격자 폭을 갖되, 그것의 하부면으로 부터 높아질수록 격자폭이 점진적으로 증가하는 버퍼 반도체층을 형성하는 단계, 상기 버퍼 반도체층의 최대 격자폭과 동일하고, 그것의 전체에 걸쳐 균일한 격자폭을 갖는 완화된 반도체층을 형성하는 단계, 상기 완화된 반도체층의 소정영역 상에 마스크 패턴을 형성하는 단계 및, 상기 마스크 패턴을 식각마스크로 사용하여 상기 완화된 및 버퍼 반도체층들을 연속적으로 식각하여 차례로 적층된 버퍼 패턴 및 상기 지지 패턴을 형성하는 단계를 포함할 수 있다. 이 경우에, 상기 방법은 상기 게이트 절연막을 형성하기 전에, 적어도 상기 버퍼 패턴의 측벽 일부분을 둘러싸는 절연막을 형성하는 단계를 더 포함할 수 있다.
일 실시예에 있어서, 상기 지지 패턴을 형성하는 단계는 차례로 적층된 기판, 절연막 및, 실리콘 격자폭에 비하여 넓고, 그것의 전체에 걸쳐 균일한 격자폭을 갖는 완화된 반도체층을 포함하는 서포터 기판을 준비하는 단계, 상기 서포터 기판의 소정영역 상에 마스크 패턴을 형성하는 단계 및, 상기 마스크 패턴을 식각마스크로 사용하여 상기 완화된 반도체층을 식각하여 상기 지지 패턴을 형성하는 단계를 포함할 수 있다.
일 실시예에 있어서, 상기 방법은 상기 채널층을 형성하기 전에, 상기 마스크 패턴을 제거하여 상기 지지 패턴의 상부면을 노출시키는 단계를 더 포함할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층(또는 막) 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층(또는 막)이 다른 층(또는 막) 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층(또는 막) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층(또는 막)이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
(제1 실시예)
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 나타낸 평면도이고, 도 2 및 도 3은 각각 도 1의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'을 따라 취해진 단면도들이다.
도 1, 도 2 및 도 3을 참조하면, 반도체 기판(100, 이하 기판이라고 함) 상에 핀 활성영역(109)이 배치된다. 상기 핀 활성영역(109)은 상기 기판(100)으로부터 수직으로 돌출된 핀 형태(fin shaped)이다. 상기 핀 활성영역(109)은 차례로 적층된 버퍼 패턴(102a) 및 지지 패턴(104a)과, 상기 버퍼 및 지지 패턴들(102a,104a)의 측벽들을 둘러싸는 채널층(108)을 포함한다. 상기 지지 패턴(104a) 및 버퍼 패턴(102a)은 서로 정렬된 측벽들을 갖는다.
상기 기판(100)은 실리콘 기판인 것이 바람직하다. 상기 버퍼 패턴(102a) 및 상기 지지 패턴(104a)은 실리콘 격자폭에 비하여 넓은 격자폭을 갖는 반도체층으로 이루어진다. 특히, 상기 버퍼 패턴(102a)은 그것의 하부면으로부터 높아질수록 점진적으로 증가하는 격자폭을 갖는 반도체층으로 이루어지고, 상기 지지 패턴(104a)은 그것의 전체에 걸쳐 균일한 격자폭을 갖는 완화된 반도체층(relaxed semiconductor layer)으로 이루어지는 것이 바람직하다. 상기 완화된 반도체층은 팽창력 또는 인장력등의 스트레스로부터 자유롭다. 상기 버퍼 패턴(102a)은 상기 지지 패턴(104a)과 상기 기판(100)간의 격자폭 차이로 인한 스트레스를 완충하는 역할을 한다.
상기 버퍼 및 지지 패턴(102a,104a)은 실리콘 게르마늄층으로 이루어지는 것이 바람직하다. 게르마늄 원자는 실리콘 원자에 비하여 큰 반경을 갖는다. 이에 따라, 실리콘 게르마늄층의 격자폭은 실리콘 격자폭에 비하여 넓다. 실리콘 게르마늄층의 격자폭은 그것의 게르마늄 농도에 따라 달라질 수 있다.
상기 버퍼 패턴(102a)은 그레이디드 실리콘 게르마늄층(graded silicon germanium layer)으로 이루어지고, 상기 지지 패턴(104a)은 완화된 실리콘 게르마늄층(relaxed silicon germanium layer)으로 이루어지는 것이 바람직하다. 상기 그레이디드 실리콘 게르마늄층은 그것의 하부면으로부터 높아질수록 게르마늄 농도가 증가한다. 따라서, 상기 그레이디드 실리콘 게르마늄층의 격자폭은 그것의 하부면으로부터 높아질수록 점진적으로 증가한다. 상기 완화된 실리콘 게르마늄층은 그것의 전체에 걸쳐 균일한 게르마늄 농도를 갖는다. 이에 따라, 상기 완화된 실리콘 게르마늄층의 격자폭은 그것의 전체에 걸쳐 균일하게 되어 팽창력 또는 인장력등의 스트레스로부터 자유롭다. 상기 완화된 실리콘 게르마늄층은 상기 그레이디드 실리콘 게르마늄층의 최대 격자폭과 동일한 격자폭인 것이 바람직하다.
상기 채널층(108)은 실리콘 격자 폭에 비하여 넓은 격자폭을 갖는 팽창된 실리콘(strained silicon)으로 이루어진 것이 바람직하다. 상기 채널층(108)의 격자폭은 상기 패턴들(102a,104a)의 측벽과 평행한 방향들로 팽창될 수 있다. 상기 지지 패턴(104a)의 측벽에 형성된 상기 채널층(108)의 일부분은 상기 지지 패턴(104a)에 기인하여 균일하게 팽창된 격자폭을 가질 수 있다. 상기 버퍼 패턴(104a)의 측벽에 형성된 상기 채널층(108)의 일부분은 상기 버퍼 패턴(104a)에 기인하여 아래에서 위로 갈수록 점진적으로 팽창되는 격자폭을 가질 수 있다. 상기 버퍼 및 지지 패턴들(102a,104a)은 상기 채널층(108)의 팽창된 격자폭을 지탱하는 역할을 한다. 상기 채널층(108)의 하부측벽은 상기 패턴들(102a,104a) 주위의 기판(100) 상부표면을 따라 연장될 수 있다.
상기 핀 활성영역(109) 상에 마스크 패턴(106)이 배치될 수 있다. 상기 마스크 패턴(106)은 상기 핀 활성영역(109)의 측벽에 정렬된 측벽을 갖는다. 상기 마스크 패턴(106)은 상기 버퍼 및 지지 패턴(102a,104a)에 대하여 식각선택비를 갖는 절연막, 예컨대, 실리콘 질화막으로 이루어질 수 있다.
상기 기판(100) 상에 상기 핀 활성영역(109)의 하부측벽을 둘러싸는 소자분리막(110a)이 배치될 수 있다. 상기 소자분리막(110a)은 절연막으로 이루어진다. 예컨대, 상기 소자분리막(110a)은 실리콘 산화막으로 이루어질 수 있다. 상기 소자분리막(110a)은 버퍼 패턴(102a)의 측벽에 형성된 상기 채널층(108)의 일부를 둘러싸는 형태인 것이 바람직하다. 이로 인해, 트랜지스터의 채널은 균일하게 팽창된 실리콘으로 이루어질 수 있다.
상기 핀 활성영역(109) 및 마스크 패턴(106)의 상부를 가로지르는 게이트 전극(124)이 배치된다. 상기 게이트 전극(109)과 상기 핀 활성영역(109) 사이에 게이트 절연막(122)이 개재된다. 상기 게이트 전극(124)은 상기 핀 활성영역(109)의 양측벽들(both sidewalls) 및 상부면의 상부(over)를 지난다. 상기 핀 활성영역(109)의 양측(both sides)에 배치된 상기 게이트 전극(124)은 상기 소자분리막(110a) 상에 배치된다.
상기 게이트 전극(124)은 도전막인, 도핑된 폴리실리콘 또는 저저항의 금속 함유 물질을 포함할 수 있다. 상기 저저항의 금속 함유 물질은 질화티타늄, 탄탈늄티타늄등의 도전성 금속질화물, 텅스텐과 같은 금속 또는 텅스텐 실리사이드, 코발트실리사이드등과 같은 금속실리사이드일 수 있다. 상기 게이트 절연막(122)은 절연막인 실리콘 산화막으로 이루어질 수 있다. 특히, 상기 게이트 절연막(122)은 열산화막으로 이루어질 수 있다. 이와는 달리, 상기 게이트 절연막(122)은 CVD 실리콘산화막으로 이루어질 수 있다. 이 경우에, 상기 게이트 절연막(122)은 도시된 바와 같이, 상기 게이트 전극(124)의 하부면 전체와 접촉할 수 있다.
상기 게이트 전극(124) 양측의 상기 핀 활성영역(109) 내에 불순물확산층(126)이 배치된다. 상기 불순물확산층(126)은 소오스/드레인 영역에 해당한다.
상술한 구조의 트랜지스터를 갖는 반도체 소자에 있어서, 상기 트랜지스터의 채널 영역은 상기 핀 활성영역(109)의 양측벽들로 이루어지고, 상기 게이트 전극(124)은 상기 채널 영역 양측에 배치된다. 이로 인해, 상기 게이트 전극(124)의 상기 채널 영역에 대한 제어 능력(controllability)이 향상되어 트랜지스터의 온오프 특성이 향상된다. 그 결과, 상기 트랜지스터는 단채널 효과등이 억제되어 그것의 크기를 감소시킬 수 있다. 즉, 상기 트랜지스터를 갖는 반도체 소자는 고집적화에 매우 적합하다.
또한, 상기 채널 영역을 이루는 상기 게이트 전극(124) 아래의 채널층(108)은 팽창된 실리콘으로 이루어진다. 상기 팽창된 실리콘은 일반적인 실리콘에 비하여 격자폭이 넓다. 이에 따라, 상기 채널층(108) 내에 형성된 채널에서 캐리어들의 이동도가 증가된다. 그 결과, 상기 트랜지스터의 구동전류량이 증가되어 고속으로 동작하는 반도체 소자를 구현할 수 있다.
상기 트랜지스터의 채널 영역은 상기 마스크 패턴(106)에 의하여 상기 핀 활성영역(109)의 양측벽들로 이루어진 이중 채널 형태를 갖는다. 즉, 상기 게이트 전극(124)과 상기 지지 패턴(104a) 사이에는 상기 마스크 패턴(106)이 개재되어 있다. 따라서, 상기 지지 패턴(104a)의 상부면에는 채널이 형성되지 않는다. 이와는 다르게, 상기 마스크 패턴(106)이 생략되어 상기 핀 활성영역(109)의 상부면에도 채널이 형성될 수 있다. 이를 도 4를 참조하여 설명한다.
도 4는 본 발명의 일 실시예에 다른 반도체 소자의 변형예를 설명하기 위하여 도 1의 Ⅱ-Ⅱ'을 따라 취해진 단면도이다.
도 4를 참조하면, 도 3의 마스크 패턴(106)이 생략되어 지지 패턴(104a)의 상부면이 노출된다. 이때, 채널층(108')은 연장되어 상기 지지 패턴(104a)의 상부면을 덮는다. 즉, 상기 채널층(108')은 버퍼 및 지지 패턴들(102a,104a)의 측벽 및 상부면을 모두 덮는다. 상기 채널층(108')의 연장된 부분도 실리콘 격자폭에 비하여 넓은 격자폭을 갖는 팽창된 실리콘으로 이루어진다. 상기 채널층(108')의 연장된 부분은 상기 지지 패턴(104a)의 상부면과 평행한 방향으로 팽창된 격자폭들을 갖을 수 있다. 상기 버퍼 패턴, 지지 패턴 및 채널층(102a,104a,108')으로 구성된 핀 활성영역(109')의 상부를 게이트 전극(124)이 가로지른다. 상기 게이트 전극(124)과 상기 핀 활성영역(109') 사이에 게이트 절연막(122')이 개재된다.
상술한 변형예에 따른 트랜지스터의 채널 영역은 상기 게이트 전극(124) 아래에 위치한 상기 핀 활성영역(109')의 양측벽들 및 상부면으로 이루어진다. 이에 따라, 상기 트랜지스터의 구동전류량은 더욱 증가되어 보다 고속의 반도체 소자를 구현할 수 있다.
도 5 내지 도 7은 본 발명의 일 실시예에 따른 반도체 소자의 형성 방법을 설명하기 위하여 도 1의 Ⅱ-Ⅱ'을 따라 취해진 단면도들이다.
도 5를 참조하면, 실리콘으로 이루어진 기판(100) 상에 버퍼 반도체층(102) 및 완화된 반도체층(104)을 차례로 형성한다. 상기 버퍼 및 완화된 반도체층들(102,104)은 실리콘 격자폭에 비하여 넓은 격자폭을 갖는 반도체층들이다. 특히, 상기 버퍼 반도체층(102)은 그것의 하부면으로부터 높아질수록 점진적으로 증가하는 격자폭을 가지며, 상기 완화된 반도체층(104)은 그것의 전체에 걸쳐 균일한 격자폭을 갖는다. 상기 버퍼 반도체층(102)은 상기 기판(100)과 상기 완화된 반도체층(104) 간의 격자폭 차이에 의한 스트레스를 완충한다. 상기 완화된 반도체층(104)은 팽창력 또는 인장력등에 의한 스트레스로부터 자유롭다. 상기 버퍼 및 완화된 반도체층들(102,104)은 상기 기판(100)에 대하여 식각선택비를 가질 수 있다.
상기 버퍼 반도체층(102)은 그레이디드 실리콘 게르마늄층으로 형성하고, 상기 완화된 반도체층(104)은 완화된 실리콘 게르마늄층으로 형성하는 것이 바람직하다. 구체적으로, 상기 버퍼 반도체층(102)은 실리콘 및 게르마늄 소스 가스들을 사용하되, 게르마늄 소스 가스의 농도가 점진적으로 증가하는 제1 에피택시얼 성장 공정으로 형성한다. 상기 완화된 반도체층(104)은 실리콘 및 게르마늄 소스 가스들을 사용하되, 게르마늄 소스 가스의 농도가 일정한 제2 에피택시얼 성장 공정으로 형성한다. 이때, 상기 제2 에피택시얼 성장 공정에 사용되는 게르마늄 소스 가스의 농도는 상기 제1 에피택시얼 성장 공정에 사용되는 게르마늄 소스 가스의 최대 농도와 동일한 것이 바람직하다. 그 결과, 상기 버퍼 반도체층(102)의 격자폭은 그것의 하부면으로 부터 높아질수록 점진적으로 증가하며, 상기 완화된 반도체층(104)의 격자폭은 그것의 전체에 걸쳐 균일하다. 특히, 상기 완화된 반도체층(104)의 격자폭은 상기 버퍼 반도체층(102)의 최대 격자폭과 동일하다. 실리콘 게르마늄층은 실리콘층에 대하여 식각선택비를 가질 수 있다.
상기 완화된 반도체층(104)의 소정영역 상에 마스크 패턴(106)을 형성한다. 상기 마스크 패턴(106)은 상기 완화된 반도체층(104) 및 버퍼 반도체층(102)에 대하여 식각선택비를 갖는 절연막, 예컨대, 실리콘 질화막을 포함한다.
도 6 및 도 7을 참조하면, 상기 마스크 패턴(106)을 마스크로 사용하여 상기 완화된 및 버퍼 반도체층들(104,102)을 연속적으로 식각하여 차례로 적층된 버퍼 패턴(102a) 및 지지 패턴(104a)을 형성한다. 이때, 상기 기판(100)은 식각정지층으로 사용될 수 있다.
이어서, 등방성 식각을 이용하는 트리밍(trimming) 공정을 수행할 수 있다. 상기 트리밍 공정으로 인해, 상기 버퍼 및 지지 패턴들(102a,104a)의 측벽은 매끄럽게 형성될 수 있다.
상기 버퍼 및 지지 패턴들(102a,104a)을 갖는 기판(100) 전면에 실리콘 소스 가스만을 사용하는 에피택시얼 성장 공정을 수행하여 채널층(108)을 형성한다. 상기 채널층(108)은 상기 버퍼 및 지지 패턴들(102a,104a)의 격자폭들에 기인하여 실리콘 격자폭에 비하여 넓은 격자폭을 갖는 팽창된 실리콘으로 형성된다. 상기 패턴들(102a,104a) 주위의 기판(100)의 표면도 노출되어 있음으로, 상기 채널층(108)은 상기 기판(100)의 노출된 표면에도 형성될 수 있다. 상기 버퍼 패턴(102a), 지지 패턴(104a) 및 채널층(108)은 핀 활성영역(109)을 구성한다.
상기 채널층(108)을 형성하기 전에, 상기 마스크 패턴(106)을 제거하여 상기 지지 패턴(104a)의 상부면을 노출시킬 수 있다. 이 경우에, 도 4에 도시된 반도체 소자를 구현할 수 있다.
계속해서, 상기 핀 활성영역(109)을 갖는 기판(100) 전면에 절연막(110)을 형성하고, 상기 절연막(110)을 상기 마스크 패턴(106)이 노출될때까지 평탄화시킨 후에, 상기 평탄화된 절연막(110)을 선택적으로 에치백하여 소자분리막(110a)을 형성한다. 상기 소자분리막(110a)은 상기 핀 활성영역(109)의 하부, 특히, 상기 버퍼 패턴(102a) 측벽에 형성된 채널층(108)을 둘러싸는 형태로 형성하는 것이 바람직하다.
상기 소자분리막(110a)을 갖는 기판(100) 전면에 게이트 절연막(122)을 형성하고, 상기 게이트 절연막(122)을 갖는 기판(100)에 도 1 내지 도 3에 도시된 게이트 전극(124)을 형성한다. 상기 게이트 전극(124)을 마스크로 불순물 이온들을 주입하여 도 2에 도시된 불순물확산층(126)을 형성한다.
(제2 실시예)
상술한 제1 실시예에서는, 일반적인 실리콘 기판을 사용하는 반도체 소자에 대해 설명하였다. 이와는 달리, 본 실시예에서는, 에스지오아이(SGOI; Silicon Germanium On Insulator) 기판을 사용하는 반도체 소자 및 그 형성 방법에 대해 개시한다.
도 8은 본 발명의 다른 실시예에 따른 반도체 소자를 나타낸 사시도이고, 도 9 및 도 10은 각각 도 8의 Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ'을 따라 취해진 단면도들이다.
도 8, 도 9 및 도 10을 참조하면, 기판(200) 전면 상에 매몰 절연막(202)이 배치된다. 상기 매몰 절연막(202) 상에 핀 활성영역(209)이 배치된다. 상기 기판(200)은 실리콘으로 이루어질 수 있다. 상기 매몰 절연막(202)은 산화막으로 이루어질 수 있다.
상기 핀 활성영역(209)은 상기 매몰 절연막(202)의 상부면으로부터 수직으로 돌출된 핀 형태이다. 상기 핀 활성영역(209)은 상기 매몰 절연막(202)의 상부면으로부터 수직으로 돌출된 지지 패턴(204a) 및 적어도 상기 지지 패턴(204a)의 측벽을 둘러싸는 채널층(208)을 포함한다.
상기 지지 패턴(204a)은 실리콘 격자폭에 비하여 넓고, 그것의 전체에 걸쳐 균일한 격자폭을 갖는 완화된 반도체층으로 이루어진 것이 바람직하다. 상기 완화된 반도체층은 팽창력 또는 인장력등에 의한 스트레스로부터 자유롭다. 예컨대, 상기 지지 패턴(204a)은 완화된 실리콘 게르마늄층으로 이루어지는 것이 바람직하다. 상기 완화된 실리콘 게르마늄층은 그것의 전체에 걸쳐 균일한 게르마늄 농도를 갖는다. 따라서, 상기 완화된 실리콘 게르마늄층은 실리콘 격자폭에 비하여 넓고, 그것의 전체에 걸쳐 균일한 격자폭을 갖는다.
상기 채널층(208)은 실리콘 격자폭에 비하여 넓은 격자폭을 갖는 팽창된 실리콘인 것이 바람직하다. 상기 채널층(208)은 상기 지지 패턴(204a)의 측벽과 평행한 방향으로 팽창된 격자폭을 가질 수 있다.
상기 핀 활성영역(208) 상에 마스크 패턴(206)이 배치될 수 있다. 상기 마스크 패턴(206)이 배치될 경우, 상기 채널층(208)은 상기 지지 패턴(204a)의 측벽을 둘러싸는 형태이다. 이와는 다르게(도 4에 도시된 반도체 소자와 유사하게), 상기 마스크 패턴(206)은 생략될 수 있다. 이 경우에는, 상기 채널층(208)이 연장되어 상기 지지 패턴(204a)의 상부면을 덮는다. 상기 채널층(208)의 연장된 부분은 상기 지지 패턴(204a)의 상부면과 평행한 방향들로 격자폭이 팽창될 수 있다.
게이트 절연막(210)을 개재하여 상기 핀 활성영역(209)을 가로지르는 게이트 전극(212)이 배치되고, 상기 게이트 전극(212) 양측의 상기 핀 활성영역(209) 내에 불순물확산층(214)이 배치된다. 상기 불순물확산층(214)은 소오스/드레인 영역에 해당한다.
상술한 구조의 트랜지스터를 갖는 반도체 소자에 있어서, 상기 채널층(208)은 팽창된 실리콘으로 이루어지며, 상기 지지 패턴(204a)에 의해 지지된다. 이에 따라, 채널 내의 캐리어들의 이동도가 증가하여 트랜지스터의 구동전류량이 증가된다. 또한, 상기 게이트 전극(212)이 채널영역의 양측에서 제어함으로써, 상기 트랜지스터의 온도프 특성이 향상되어 단채널 효과등을 억제할 수 있다. 결과적으로, 고속으로 동작함과 동시에, 고집적화에 적합한 반도체 소자를 구현할 수 있다.
도 11 및 도 12는 본 발명의 다른 실시예에 따른 반도체 소자의 형성 방법을 설명하기 위하여 도 8의 Ⅳ-Ⅳ'을 따라 취해진 단면도들이다.
도 11 및 도 12를 참조하면, 서포터 기판(205)을 준비하다. 상기 서포터 기판(205)은 차례로 적층된 기판(200), 매몰 절연막(202) 및 완화된 반도체층(204)을 포함한다. 예를 들면, 상기 서포터 기판(205)은 에스지오아이(SGOI) 기판인 것이 바람직하다. 상기 기판(200)은 실리콘일 수 있다. 상기 매몰 절연막(202)은 산화막으로 형성될 수 있다. 상기 완화된 반도체층(204)은 실리콘 격자폭에 비하여 넓고, 그것의 전체에 걸쳐 균일한 격자폭을 갖는다. 상기 완화된 반도체층(204)은 팽창력 또는 인장력등에 의한 스트레스로부터 자유롭다. 상기 완화된 반도체층(204)은 완화된 실리콘 게르마늄층인 것이 바람직하다.
상기 서포터 기판(205)의 소정영역 상에 마스크 패턴(206)을 형성한다. 상기 마스크 패턴(206)을 식각마스크로 사용하여 상기 완화된 반도체층(204)을 식각하여 지지 패턴(204a)을 형성한다. 이어서, 등방성 식각을 이용하는 트리밍 공정을 수행할 수 있다.
상기 지지 패턴(204a)을 갖는 기판(200) 전면에 실리콘 소스 가스만을 사용하는 에피택시얼 성장 공정을 수행하여 채널층(208)을 형성한다. 상기 채널층(208)은 상기 지지 패턴(204a)에 기인하여 실리콘 격자폭에 비하여 넓은 격자폭을 갖는 팽창된 실리콘으로 형성된다.
상기 채널층(208)을 형성하기 전에, 상기 마스크 패턴(206)을 제거하여 상기 지지 패턴(204a)의 상부면을 노출시킬 수 있다. 이 경우에, 상기 채널층(208)은 상기 노출된 지지 패턴(204a)의 상부면 상에도 형성된다.
상기 채널층(208)을 갖는 기판(200) 전면에 게이트 절연막(210)을 형성한다. 상기 게이트 절연막(210)을 갖는 기판(210)에 도 8에 도시된 게이트 전극(212)을 형성하고, 상기 게이트 전극(212)을 마스크로 사용하여 불순물 이온들을 주입하여 상기 게이트 전극(212) 양측의 상기 핀 활성영역(209) 내에 도 9의 불순물확산층(214)을 형성한다.
상술한 제1 및 제2 실시예들에 있어서, 서로 대응되는 구성요소들은 서로 동일한 물질로 형성될 수 있다.
상술한 바와 같이, 본 발명에 따르면, 기판으로 부터 핀 형태로 돌출된 지지 패턴의 적어도 측벽에 실리콘 격자폭에 비하여 넓은 격자폭을 갖는 팽창된 실리콘으로 이루어진 채널층이 형성된다. 따라서, 게이트 전극의 채널 영역에 대한 컨트롤 능력이 향상으로 트랜지스터의 온오프 특성이 향상되어 단채널 효과등을 억제할 수 있다. 또한, 상기 채널층으로 인하여, 상기 채널 영역 내의 캐리어들의 이동도가 증가되어 상기 트랜지스터의 구동전류량이 증가한다. 결과적으로, 상기 트랜지스터를 갖는 반도체 소자는 고집적화에 매우 적합함과 동시에, 고속으로 동작할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 나타낸 평면도이다.
도 2 및 도 3은 각각 도 1의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'을 따라 취해진 단면도들이다.
도 4는 본 발명의 일 실시예에 다른 반도체 소자의 변형예를 설명하기 위하여 도 1의 Ⅱ-Ⅱ'을 따라 취해진 단면도이다.
도 5 내지 도 7은 본 발명의 일 실시예에 따른 반도체 소자의 형성 방법을 설명하기 위하여 도 1의 Ⅱ-Ⅱ'을 따라 취해진 단면도들이다.
도 8은 본 발명의 다른 실시예에 따른 반도체 소자를 나타낸 사시도이다.
도 9 및 도 10은 각각 도 8의 Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ'을 따라 취해진 단면도들이다.
도 11 및 도 12는 본 발명의 다른 실시예에 따른 반도체 소자의 형성 방법을 설명하기 위하여 도 8의 Ⅳ-Ⅳ'을 따라 취해진 단면도들이다.

Claims (12)

  1. 기판 상에 수직으로 돌출된 지지 패턴 및, 적어도 상기 지지 패턴의 측벽에 형성된 채널층을 포함하는 핀 활성영역;
    게이트 절연막을 개재하여 상기 핀 활성영역을 가로지르는 게이트 전극; 및
    상기 게이트 전극 양측의 상기 핀 활성영역 내에 형성된 불순물확산층을 포함하되, 상기 지지 패턴은 실리콘 격자폭에 비하여 넓고, 그것의 전체에 걸쳐 균일한 격자폭을 갖는 완화된 반도체층으로 이루어지고, 상기 채널층은 실리콘 격자 폭에 비하여 넓은 팽창된 실리콘으로 이루어진 것을 특징으로 하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 지지 패턴은 완화된 실리콘 게르마늄층으로 이루어진 것을 특징으로 하는 반도체 소자.
  3. 제 1 항에 있어서,
    상기 채널층은 연장되어 상기 지지 패턴의 상부면을 덮는 것을 특징으로 하는 반도체 소자.
  4. 제 1 항에 있어서,
    상기 지지 패턴의 상부면 상에 배치되되, 상기 지지 패턴의 측벽에 정렬된 측벽을 갖는 마스크 패턴을 더 포함하되, 상기 게이트 전극은 상기 마스크 패턴의 상부를 가로지르는 것을 특징으로 하는 반도체 소자.
  5. 제 1 항에 있어서,
    상기 지지 패턴 및 상기 기판 사이에 개재되며, 상기 지지 패턴의 측벽에 정렬된 측벽을 갖는 버퍼 패턴; 및
    상기 기판 상에 배치되되, 적어도 상기 버퍼 패턴의 측벽 일부를 둘러싸는 절연막을 더 포함하되,
    상기 버퍼 패턴은 실리콘 격자 폭에 비하여 넓되, 그것의 하부면으로부터 높아질수록 점진적으로 증가하는 격자폭을 갖는 반도체층으로 이루어지고, 상기 채널층은 연장되어 상기 절연막 및 버퍼 패턴 사이에 개재되는 것을 특징으로 하는 반도체 소자.
  6. 제 5 항에 있어서,
    상기 지지 패턴은 완화된 실리콘 게르마늄층으로 이루어지고, 상기 버퍼 패턴은 그레이디드(graded) 실리콘 게르마늄층으로 이루어진 것을 특징으로 하는 반도체 소자.
  7. 제 1 항에 있어서,
    상기 기판을 덮는 절연막을 더 포함하되, 상기 지지 패턴은 상기 절연막 상에 배치된 것을 특징으로 하는 반도체 소자.
  8. 기판 상에 수직으로 돌출된 지지 패턴을 형성하는 단계;
    상기 지지 패턴을 갖는 기판에 에피택시얼 성장 공정을 수행하여 적어도 상기 지지 패턴의 측벽에 채널층을 형성하는 단계;
    상기 채널층을 갖는 기판에 게이트 절연막을 형성하는 단계;
    상기 채널층 및 지지 패턴의 상부를 가로지르는 게이트 전극을 형성하는 단계; 및
    상기 게이트 전극 양측의 상기 채널층 및 지지 패턴 내에 불순물확산층을 형성하는 단계를 포함하되, 상기 지지 패턴은 실리콘 격자폭에 비하여 넓고, 그것의 전체에 걸쳐 균일한 격자폭을 갖는 완화된 반도체층으로 형성하고, 상기 채널층은 실리콘 격자폭에 비하여 넓은 격자폭을 갖는 팽창된 실리콘으로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  9. 제 8 항에 있어서,
    상기 지지 패턴을 형성하는 단계는,
    기판 상에 실리콘 격자폭에 비하여 넓은 격자 폭을 갖되, 그것의 하부면으로 부터 높아질수록 격자폭이 점진적으로 증가하는 버퍼 반도체층을 형성하는 단계;
    상기 버퍼 반도체층의 최대 격자폭과 동일하고, 그것의 전체에 걸쳐 균일한 격자폭을 갖는 완화된 반도체층을 형성하는 단계;
    상기 완화된 반도체층의 소정영역 상에 마스크 패턴을 형성하는 단계; 및
    상기 마스크 패턴을 식각마스크로 사용하여 상기 완화된 및 버퍼 반도체층들을 연속적으로 식각하여 차례로 적층된 버퍼 패턴 및 상기 지지 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  10. 제 9 항에 있어서,
    상기 게이트 절연막을 형성하기 전에,
    적어도 상기 버퍼 패턴의 측벽 일부분을 둘러싸는 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  11. 제 8 항에 있어서,
    상기 지지 패턴을 형성하는 단계는,
    차례로 적층된 기판, 절연막 및, 실리콘 격자폭에 비하여 넓고, 그것의 전체에 걸쳐 균일한 격자폭을 갖는 완화된 반도체층을 포함하는 서포터 기판을 준비하는 단계;
    상기 서포터 기판의 소정영역 상에 마스크 패턴을 형성하는 단계; 및
    상기 마스크 패턴을 식각마스크로 사용하여 상기 완화된 반도체층을 식각하여 상기 지지 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  12. 제 9 항 또는 제 11 항에 있어서,
    상기 채널층을 형성하기 전에,
    상기 마스크 패턴을 제거하여 상기 지지 패턴의 상부면을 노출시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
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