KR101452122B1 - 변형된 웰 영역을 갖는 finfet - Google Patents

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Abstract

디바이스는 기판 및 기판의 일부분 위의 절연 영역들을 포함한다. 제 1 반도체 영역은 절연 영역들 사이에 있고, 제 1 전도대를 갖는다. 제 2 반도체 영역은 제 1 반도체 영역 위에 있고 이에 인접해 있으며, 제 2 반도체 영역은 반도체 핀을 형성하기 위해 절연 영역들의 상부 표면보다 높은 상부 표면을 포함한다. 제 2 반도체 영역은 또한 넓은 부분 및 넓은 부분 위의 협소한 부분을 포함하고, 협소한 부분은 넓은 부분보다 협소하다. 반도체 핀은 인장 응력을 갖고, 제 1 전도대보다 낮은 제 2 전도대를 갖는다. 제 3 반도체 영역은 반도체 핀의 측벽 및 상부 표면 위에 있고 이에 인접해 있으며, 제 3 반도체 영역은 제 2 전도대보다 높은 제 3 전도대를 갖는다.

Description

변형된 웰 영역을 갖는 FINFET{FINFET WITH STRAINED WELL REGIONS}
관련 출원에 대한 상호 참조
본 출원은 다음의 일반적으로 지정된 미국 특허 출원: 2013년 2월 27일자로 출원된, 발명의 명칭 "FinFETs with Strained Well Regions"의 출원 일련 번호 제13/779,015호(대리인 사건 번호 TSM12-1269)에 관한 것이며, 상기 출원은 참조에 의해 여기에 통합된다.
금속 산화물 반도체(metal-oxide-semiconductor; MOS) 트랜지스터의 속도는 MOS 트랜지스터의 구동 전류에 밀접하게 관련되고, MOS 트랜지스터의 채널에서 전하의 이동성에 더욱 밀접하게 관련된다. 예를 들어, NMOS 트랜지스터는 자신의 채널 영역에서 전자(electron) 이동성이 높을 때 높은 구동 전류를 갖지만, PMOS 트랜지스터는 자신의 채널 영역에서 정공(hole) 이동성이 높을 때 높은 구동 전류를 갖는다. 따라서, 마늄, 실리콘 게르마늄, 및 III 족 및 V 족 원소를 포함하는 화합물 반도체 물질(이하에, III-V 화합물 반도체로서 언급됨)이 높은 전자 이동성 및/또는 정공 이동성을 형성할 가능성이 큰 물질이다.
게르마늄, 실리콘 게르마늄, 및 III-V 화합물 반도체 영역은 또한 핀 전계 효과 트랜지스터(Fin Field-Effect transistor; FinFET)의 채널 영역을 형성하는데 유망한 물질이다. FinFET 상의 구동 전류를 더욱 향상시키기 위한 방법 및 구조물이 현재 연구중이다.
본 발명의 목적은 변형된 웰 영역을 갖는 FinFET를 제공하는 것이다.
일부 실시예들에 따라, 디바이스는 기판 및 기판의 일부분 위의 절연 영역들을 포함한다. 제 1 반도체 영역은 절연 영역들 사이에 있고, 제 1 전도대를 갖는다. 제 2 반도체 영역은 제 1 반도체 영역 위에 있고 이에 인접해 있으며, 제 2 반도체 영역은 반도체 핀을 형성하기 위해 절연 영역들의 상부 표면보다 높은 상위 부분을 포함한다. 제 2 반도체 영역은 또한 넓은 부분 및 넓은 부분 위에 협소한 부분을 포함하고, 협소한 부분은 넓은 부분보다 협소하다. 반도체 핀은 인장 응력을 갖고, 제 1 전도대보다 낮은 제 2 전도대를 갖는다. 제 3 반도체 영역은 반도체 핀의 측벽 및 상부 표면 위에 있고 이에 인접해 있으며, 제 3 반도체 영역은 제 2 전도대보다 높은 제 3 전도대를 갖는다.
다른 실시예들에 따라, 디바이스는 실리콘 기판, 및 실리콘 기판의 일부분 위의 STI 영역을 포함한다. 제 1 SiGe 영역은 STI 영역들 사이에 위치하고 이들에 접촉하며, 제 1 SiGe 영역은 제 1 게르마늄 원자 퍼센트를 갖는다. 실리콘 함유 영역이 제 1 SiGe 영역 위에 있다. 실리콘 함유 영역은 인장 응력을 갖는다. 제 2 SiGe 영역은 실리콘 함유 영역의 측벽 및 상부 표면에 접촉한다. 실리콘 함유 영역은 제 1 측벽 및 상부 표면을 갖는 넓은 부분, 및 제 2 측벽을 갖고 넓은 부분 위의 협소한 부분을 갖는다. 제 1 측벽 및 제 2 측벽은 실리콘 함유 영역의 동일측 상에 있다. 넓은 부분의 에지는 제 1 SiGe 영역의 각각의 에지에 수직적으로 정렬된다. 넓은 부분의 상부 표면은 제 1 측벽을 제 2 측벽에 연결한다. 제 2 SiGe 영역은 제 2 게르마늄 원자 퍼센트를 갖는다. 제 1 게르마늄 원자 퍼센트 및 제 2 게르마늄 원자 퍼센트는 실리콘 함유 영역의 제 3 게르마늄 원자 퍼센트보다 높다. 디바이스는 제 2 SiGe 영역 위의 게이트 유전체, 게이트 유전체 위의 게이트 전극, 및 게이트 유전체 및 게이트 전극의 대향측 상의 소스 영역과 드레인 영역을 더 포함한다.
또 다른 실시예들에 따라, 방법은 리세스를 형성하기 위해 2개의 절연 영역들 사이에서 기판의 일부분을 리세스하는 단계, 리세스에 제 1 반도체 영역을 성장시키기 위해 제 1 에피택시를 수행하는 단계, 및 리세스에 제 2 반도체 영역을 성장시키기 위해 제 2 에피택시를 수행하는 단계를 포함한다. 제 1 반도체 영역은 릴렉스된다. 제 2 반도체 영역은 제 1 반도체 영역 위에 있고 이에 접촉한다. 제 2 반도체 영역은 인장 응력을 갖는다. 평탄화가 수행되어 제 2 반도체 영역의 상부 표면과 절연 영역들을 동등하게 한다. 절연 영역들이 리세스되고, 절연 영역들 위의 제 2 반도체 영역의 상부 부분은 반도체 핀을 형성한다. 반도체 핀은 더욱 작을 폭을 갖도록 시닝된다. 제 3 에피택시가 수행되어 반도체 핀의 측벽 및 상부 표면 상에 제 3 반도체 영역을 성장시킨다. 제 2 반도체 영역은 제 1 반도체 영역 및 제 3 반도체 영역의 전도대보다 낮은 전도대를 갖는다.
본 발명에 따르면, 변형된 웰 영역을 갖는 FinFET를 제공하는 것이 가능하다.
본 실시예 및 본 실시예의 장점의 보다 완벽한 이해를 위해, 이제부터 첨부된 도면들을 참조하면서 이하의 상세한 설명에 대해 설명을 한다.
도 1 내지 도 10c는 일부 예시적인 실시예들에 따른 반도체 핀 및 핀 전계 효과 트랜지스터(FinFET)의 제조에 있어서 중간 단계들의 횡단면도이다.
도 11은 FinFET에 있는 복수의 반도체 영역의 밴드 다이어그램을 나타낸다.
이하에서는 본 발명개시의 실시예들의 제조 및 이용을 자세하게 설명한다. 하지만, 실시예들은 폭넓은 다양한 특정 환경에서 구현될 수 있는 수많은 적용 가능한 발명의 개념을 제공한다는 점을 이해해야 한다. 설명하는 특정한 실시예들은 예시적인 것으로, 본 발명개시의 범위를 한정시키려는 것은 아니다.
핀 전계 효과 트랜지스터(FinFET) 및 FinFET를 형성하는 방법이 다양한 실시예에 따라 제공된다. 일부 실시예에 따라 FinFET를 형성하는 중간 단계들이 나타난다. 본 실시예의 변형이 기술된다. 다양한 도면들 및 예시적인 실시예에 걸쳐서, 동일한 참조 번호는 동일한 요소를 나타내는데 이용된다.
도 1을 참조하면, 기판(20)이 제공된다. 기판(20)은 결정질 실리콘 기판과 같은 반도체 기판일 수 있다. 기판(20)은 또한 실리콘, 게르마늄, 카본 등을 포함할 수 있다. 쉘로우 트렌치 분리(shallow trench isolation; STI) 영역(22)과 같은 분리 영역이 기판(20)에 형성될 수 있다. STI 영역(22)은 트렌치를 형성하기 위해 반도체 기판(20)을 리세스하고, 그리고 나서 실리콘 산화물과 같은 유전체로 트렌치를 충진함으로써 형성될 수 있다. 그리고 나서, 화학적 기계적 연마(chemical mechanical polish; CMP) 공정이 수행되어 유전체의 과도한 부분을 제거하고, 잔여 부분이 STI 영역(22)이 된다. STI 영역(22)의 상부 표면은 기판(20)의 상부 표면과 동등하다.
STI 영역(22)은 서로 마주보는 측벽을 갖는 인접 STI 영역을 포함한다. 기판(20)의 부분(20')은 인접 STI 영역들 사이로 연장된다. 기판 부분(20')의 폭(W1)은 대략 10 nm와 대략 200 nm 사이일 수 있다. 본 명세서에 걸쳐서 열거된 치수들은 단지 예시일 뿐, 상이한 값으로 변경될 수 있음을 이해한다. 인접 STI 영역은 분리된 영역일 수 있거나, 또는 일부 실시예들에서 STI 고리를 형성할 수 있는 연속적인 영역의 일부분일 수 있다.
도 2를 참조하면, 기판의 부분(20')은 리세스되어, STI 영역(22) 사이에 리세스(24)를 형성한다. 일부 실시예들에서, 리세스(24)의 하부는 STI 영역(22)의 하부 표면보다 높다. 대안적인 실시예들에서, 리세스(24)의 하부는 실질적으로 STI 영역(22)의 하부보다 낮거나 동등하다.
도 3을 참조하면, 반도체 영역(26)이 에피택시를 통해 리세스(24)에 성장된다. 반도체 영역의 상부 표면은 STI 영역(22)의 상부 표면보다 낮다. 반도체 영역(26)은 기판(20)의 격자 상수보다 큰 제 1 격자 상수를 가질 수 있다. 일부 실시예들에서, 반도체 영역(26)은 실리콘 게르마늄을 포함하고, 이는 Si1 - xGex로 표현되며, 여기서 X 값은 반도체 영역(26)에서의 게르마늄의 원자 퍼센트이고, 게르마늄 원자 퍼센트는 예시적인 실시예들에서 대략 0.2(20 퍼센트)와 1(100 퍼센트) 사이일 수 있다. 반도체 영역(26)은 릴렉스된 반도체 영역이고, 이것은 반도체 영역의 적어도 상부 부분이 실질적으로 어떠한 응력도 없이 릴렉스된다는 것을 의미한다. 이것은, 예를 들어, 상당히 두꺼운 두께(T1)를 만듦으로써 달성될 수 있는데, 왜냐하면 반도체 영역(26)의 상위 부분에서의 응력이 하위 부분에서보다 점점 더 작아지기 때문이다. 일부 예시적인 실시예들에서, 두께(T1)는 대략 30 nm보다 크고, 대략 30 nm와 대략 150 nm 사이일 수 있다. 일부 예시적인 실시예들에서, 반도체 영역(26)의 전도대는 대략 0.036 eV와 대략 0.144 eV 만큼 벌크 실리콘의 전도대보다 낮을 수 있고, 여기서 실리콘의 전도대는 대략 1.1 eV이다. 도 11은 반도체 영역(26)의 밴드갭(BG1), 전도대(Ec1), 및 가전자대(Ev1)를 개략적으로 나타낸다.
다음으로, 도 4를 참조하면, 반도체 영역(28)은 에피택시를 통해 리세스(24)에 성장되고, 여기서 반도체 영역(28)은 반도체 영역(26) 위에 성장되어 반도체 영역(26)에 접촉한다. 반도체 영역(28)은 인장 변형을 가질 수 있고, n형 불순물 및 p형 불순물로 도핑되지 않을 수 있다. 일부 실시예들에서, 인장 변형은 반도체 영역(26)의 격자 상수보다 작은 반도체 영역(28)의 격자 상수를 만듦으로써 발생될 수 있다. 일부 실시예들에서, 인장 변형은 대략 1.36 MPa보다 크고, 대략 6.8 GPa보다 클 수 있다. 반도체 영역(28)은 리세스(24)의 일부분(도 3)을 포함하고, 이 일부분은 두께(T2)를 갖는다. 두께(T2)는 충분히 작아서, 도 5의 후속하는 화학적 기계적 연마(CMP) 이후에, 반도체 영역(28)은 릴렉스되지 않고, 인장 변형을 갖는다. 일부 예시적인 실시예들에서, 두께(T2)는 대략 150 nm보다 작고, 대략 30 nm와 대략 150 nm 사이일 수 있다.
도 11은 반도체 영역(28)의 밴드갭(BG2), 전도대(Ec2), 및 가전자대(Ev2)를 개략적으로 나타낸다. 가전자대(Ec2)는 반도체 영역(26)의 가전자대(Ec1)보다 낮고, 그 차이(Ec1 - Ec2)는 예를 들어 대략 0.036 eV보다 크다. 일부 실시예들에서, 반도체 영역(28)은 Si1 - yGey을 포함하고, 여기서 Y 값은 반도체 영역(28)에서의 게르마늄의 원자 퍼센트이다. Y 값은 대략 0.3(30 퍼센트)보다 작을 수 있고, 0과 대략 0.3 사이일 수 있다. Y 값은 또한 0과 동일할 수 있고, 이것은 반도체 영역(28)이 게르마늄이 없는 실리콘 영역인 것을 의미한다. 더욱이, Y 값은 반도체 영역(26)의 X 값보다 작고, 그 차이(X - Y)는 예를 들어, 대략 0.1보다 크거나, 대략 0.3보다 크거나, 대략 0.5보다 클 수 있다. 유리하게, 차이(X - Y)가 클수록 반도체 영역(28)에서 인장 변형을 더욱 크게할 수 있고, 전도대 차이(Ec1 - Ec2)를 더욱 크게 할 수 있다.
반도체 영역(28)은 STI 영역(22)의 상부 표면보다 높은 레벨로 성장될 수 있다. 그리고 나서, CMP가 수행되어 STI 영역(22)의 상부 표면과 반도체 영역(28)을 동등하게 만들 수 있다. 결과 구조물이 도 5에 도시된다. 대안적인 실시예들에서, 반도체 영역(28)의 성장은 반도체 영역(28)의 상부 표면이 STI 영역(22)의 상부 표면보다 낮거나 동등할 때 정지한다. 이러한 실시예들에서, CMP는 수행될 수도 있고, 생략될 수도 있다.
도 6을 참조하면, STI 영역(22)이 예를 들어 에칭 단계를 통해 리세스된다. 잔여 STI 영역(22)의 상부 표면(22A)은 반도체 영역(26)과 반도체 영역(28) 사이의 계면(27)보다 높다. 상부 표면(22A)보다 높은 반도체 영역(28)의 일부분은 이하에 반도체 핀(30)으로 언급된다.
도 7은 반도체 영역(28)의 시닝(thinning)을 나타낸다. 일부 실시예들에서, 시닝은 포토레지스트(31)을 적용하고 패턴화하고, 그리고 나서 반도체 핀(30)을 에칭하기 위해 포토레지스트(31)를 마스크로서 이용함으로써 수행된다. 시닝의 결과로서, 반도체 영역(28)은 하위 부분 및 하위 부분보다 협소한 상위 부분을 갖는다. 하위 부분은 폭(W2)을 갖고, 상위 부분은 폭(W3)을 갖고, 여기서 폭(W2) 및 폭(W3) 모두는 협소한 부분으로부터 넓은 부분으로 전이하는 전이 영역에 가깝게 측정된다. 일부 실시예들에서, 폭(W2)은 대략 8 nm와 대략 200 nm 사이이고, 폭(W3)은 대략 6 nm와 대략 200 nm 사이이다. 차이(W2 - W3)는 예를 들어 대략 2 nm보다 크거나, 대략 5 nm보다 클 수 있다. 일부 예시적인 실시예들에서, 반도체 핀(30)의 전체가 시닝된다. 대안적인 실시예들에서, 각각의 반도체 핀(30)의 상위 부분이 시닝되고, 각각의 반도체 핀(30)의 하위 부분은 시닝되지 않고 남아 있다.
시닝으로 인해, 반도체 영역(28)의 협소한 부분은 측벽(28A)을 갖고, 반도체 영역(28)의 넓은 부분은 측벽(28B)을 갖고, 측벽(28B)은 각각 위에 놓여 있는 측벽(28A)과 수직적으로 어긋난다. 더욱이, 측벽(28B)은 각각 위에 놓여 있는 측벽(28A)에 연속적으로 전이되지 않는다. 오히려, 넓은 부분의 상부 표면(28C)이 측벽(28B)을 각각 위에 놓여 있는 측벽(28A)에 연결한다. 일부 실시예들에서, 상부 표면(28C)은 실질적으로 평평하다. 측벽(28B) 및 각각 위에 놓여 있는 측벽(28A)은 어긋남(r1)만큼 어긋날 수 있고, 어긋남(r1)은 대략 1 nm보다 크거나, 대략 5 nm보다 클 수 있다. 상부 표면(28C)은 STI 영역(22)의 상부 표면(22A)과 동등할 수 있다. 대안적으로, 도시되지 않았지만, 상부 표면(28C)은 STI 영역(22)의 상부 표면(22A)보다 높다.
도 8은 반도체 영역(34)의 형성을 나타내고, 반도체 영역(34)은 노출된 상부 표면 및 반도체 핀(30)의 측벽 상에 에피택셜 성장된다. 반도체 영역(34)은 실질적으로 컨포멀층(conformal layer)으로, 반도체 핀(30)의 상부 표면의 부분은 실질적으로 반도체 핀(30)의 측벽의 부분과 같은 두께(T3)를 갖는다. 일부 실시예들에서, 두께(T3)는 대략 5 nm와 대략 150 nm사이이다. 반도체 영역(34)은 반도체 영역(28)의 협소한 부분의 측벽 및 상부 표면과 접촉하고, 반도체 영역(28)의 넓은 부분의 상부 표면(28C)과 접촉한다. 상부 표면(28C)이 STI 영역(22)의 상부 표면(22A)보다 높은 실시예에서, 반도체 영역(34)은 또한 반도체 영역(28)의 넓은 부분의 측벽 상에 성장된다.
반도체 영역(34)의 밴드갭(BG3), 전도대(Ec3) 및 가전자대(Ev3)가 도 11에 개략적으로 나타난다. 가전자대(Ec3)는 반도체 영역(28)의 가전자대(Ec2)보다 높고, 그 차이(Ec3 - Ec2)는 예를 들어 대략 0.036 eV보다 크다. 일부 실시예들에서, 반도체 영역(34)은 Si1 - zGez을 포함하고, 여기서 Z 값은 반도체 영역(34)에서의 실리콘의 원자 퍼센트이다. Z 값은 대략 0.3보다 클 수 있고, 대략 0.3과 1 사이일 수 있다. Z 값은 또한 1과 동일할 수 있고, 이것은 반도체 영역(34)이 실리콘이 없는 순수 게르마늄 영역인 것을 의미한다. 더욱이, Z 값은 반도체 영역(28)의 Y 값보다 크고, 그 차이(Z - Y)는 예를 들어, 대략 0.1보다 크거나, 대략 0.3보다 클 수 있다. 유리하게, 차이(Z - Y)가 크면 클수록 전도대의 차이(Ec3 - Ec2)가 클 수 있다.
일부 실시예들에서, 반도체 영역(34)은 층(34A) 및 층(34A) 위에 형성되는 층(34B)을 포함한다. 층(34A) 및 층(34B)은 실질적으로 같은 실리콘 원자 퍼센트 및 실질적으로 같은 게르마늄 원자 퍼센트를 갖지만, 이들의 조성은 서로 상이할 수 있다. 일부 예시적인 실시예들에서, 층(34A)은 n형 불순물로 도핑되지 않고, 또한 p형 불순물이 없을 수 있다. 대안적인 실시예들에서, 층(34A)은 예를 들어 대략 1016 /cm3보다 낮은 n형 불순물 농도를 갖는 n형 도핑층이다. 층(34A)의 두께(T4)는 0 nm보다 크고 대략 50 nm보다 작을 수 있다. 층(34B)은 n형 층이고, 여기서 층(34B)의 n형 불순물 농도는 대략 1018 /cm3보다 클 수 있다. 이 실시예들에서, 층(34A)의 n형 불순물 농도는 층(34B)의 n형 불순물 농도보다 낮다. 층(34B)은 밑에 놓여 있는 캐리어 채널(46)(도 10a 내지 도 10c)에 전자를 공급하기 위한 전자 공급층의 역할을 한다.
도핑된 n형 불순물은 인, 비소, 안티모니, 또는 이들의 조합을 포함할 수 있다. 층(34A)의 형성 시에, 어떠한 n형 도펀트도 추가되지 않고, n형 도펀트는 층(34B)의 형성 시에 추가된다는 것을 제외하면, 층(34A) 및 층(34B)은 동일한 진공 챔버에서 인시츄(in-situ) 형성될 수 있고, 본질적으로 동일한 프로세스 조건을 이용하여 형성될 수 있다. 대안적으로, 층(34A) 및 층(34B) 모두의 형성 시에, n형 도펀트가 추가되고, 층(34A)을 형성하기 위한 n형 도펀트의 양은 층(34B)을 형성하기 위한 n형 도펀트의 양보다 작다. 일부 실시예들에서, 도핑된 층(34B)의 두께(T5)는 대략 1 nm와 대략 20 nm사이이다.
일부 실시예들에서, 반도체 영역(34)은 층(34B) 위에 층(34C)을 더 포함한다. 층(34C)은 층(34A) 및 층(34B) 중 하나 또는 두개 모두와 동일한 실리콘 및 게르마늄 원자 퍼센트를 가질 수 있다. 대안적인 실시예들에서, 층(34A), 층(34B), 및 층(34C)의 실리콘 및 게르마늄 원자 퍼센트는 모두 서로 상이하다. 층(34C)은 또한 n형 불순물로 도핑되지 않거나, 각각 밑에 놓여 있는 층(34B)보다 낮은 불순물 농도를 갖는 n형 불순물로 도핑될 수 있다. 대안적인 실시예들에서, 층(34C)은 형성되지 않고, 그 구조물은 도 10b에서 발견될 수 있다.
도 9는 실리콘 캡(36)의 형성을 나타내고, 실리콘 캡(36)은 실질적으로 어떠한 게르마늄도 추가되지 않은 순수한 실리콘 영역일 수 있다. 실리콘 캡(36)은 에피택시를 통해 형성될 수 있으므로, 반도체 영역(34)의 측벽 부분 및 상부 부분 위에 있다. 일부 실시예들에서, 어떠한 n형 불순물 및 p형 불순물도 실리콘 캡(36) 내로 추가되지 않지만, 예를 들어 대략 1016 /cm3보다 낮은 저농도를 갖는 n형 불순물 및 p형 불순물이 또한 추가될 수 있다. 일부 실시예들에서, 실리콘 캡(36)의 두께(T6)은 대략 1 nm와 대략 20 nm 사이일 수 있다. 대안적인 실시예들에서, 실리콘 캡(36)은 형성되지 않는다.
도 9에 도시된 구조물은 도 10a, 도 10b 및 도 10c에 도시된 바와 같은 FinFET(38)을 형성하는데 이용될 수 있다. 도 10a를 참조하면, 게이트 유전체(40) 및 게이트 전극(42)이 형성된다. 게이트 유전체(40)는 실리콘 산화물, 실리콘 질화물, 산화질화물, 이들의 다층 및/또는 이들의 조합과 같은 유전체로 형성될 수 있다. 게이트 유전체(40)는 또한 고유전율(high-k) 유전체로 형성될 수 있다. 예시적인 고유전율(high-k) 유전체는 대략 4.0보다 크거나, 대략 7.0보다 큰 k 값을 가질 수 있다. 게이트 전극(42)은 도핑된 폴리실리콘, 금속, 금속 질화물, 금속 실리사이드 등으로 형성될 수 있다. 게이트 유전체(42)의 하부는 STI 영역(22)의 상부 표면에 접촉할 수 있다. 게이트 유전체(40) 및 게이트 전극(42)의 형성 이후에, 소스 및 드레인 영역(50)(도 10c)이 형성된다.
도 10a에 도시된 바와 같이, 반도체 영역(28)은 인접한 반도체 영역(34)과 계면(44)을 형성한다. 대안적으로 2차원 전자 가스(Two-Dimensional Electron Gas; 2DEG) 채널로 언급되는 캐리어 채널(46)이 형성되어 반도체 영역(28)에 위치한다. 2DEG 채널(46)은 또한 계면(44)에 가까울 수 있다. 반도체 영역(28)은 n형 불순물로 도핑되지 않을 수 있지만, 캐리어 채널(46)은 고밀도 전자를 계속 갖고, 이는 각각 위에 놓여 있는 전자 공급층(34B)에 의해 공급된다.
도 10b는 일부 대안적인 실시예들에 따른 FinFET(38)의 횡단면도를 나타낸다. 도 10a의 층(34C)이 형성되지 않는다는 것을 제외하면, 이러한 실시예들은 도 10a의 실시예들과 실질적으로 동일하다. 따라서, 실리콘 캡(36)은 각각의 밑에 놓여 있는 층(34B)과 물리적으로 접촉한다.
도 10c는 FinFET(38)의 횡단면도를 나타내고, 이 횡단면도는 도 10a의 평면 교차선(10C-10C)으로부터 획득된다. 소스 및 드레인 영역(50)은 게이트 유전체(40) 및 게이트 전극(42)의 대향하는 측면 상에 형성된다. 소스 및 드레인 영역(50)은 인, 비소, 안티모니 등과 같은 n형 불순물로 도핑되므로, 각각의 FinFET(38)는 n형 FinFET이다. 2DEG 채널(46)은 소스 및 드레인 영역(50)과 상호접속한다.
도 11은 반도체 영역(26, 28, 및 34)의 밴드 다이어그램을 개략적으로 나타낸다. 도 11에 도시된 바와 같이, 반도체 영역(28)의 전도대(Ec2)는 반도체 영역(26)의 전도대(Ec1) 및 반도체 영역(34)의 전도대(Ec3)보다 낮다. 따라서, 전도대(Ec1), 전도대(Ec2) 및 전도대(Ec3)는 웰을 형성하고, 전도대(Ec2)는 웰의 하부를 형성한다. 전자 공급층(34B)(도 10a 및 도 10b)에 의해 공급되는 전자(48)는 2DEG 채널을 형성하기 위해 웰에 국한된다. 웰의 형성은 반도체 영역(28)이 인장 변형되는 것에 기인하므로, 전도대(Ec2)는 전도대(Ec1) 및 전도대(Ec3)보다 낮은 레벨로 억압된다. 비교로서, 반도체 영역(28)이 인장 변형되지 않으면, 반도체 영역(28)의 전도대는 반도체 영역(26)의 전도대 및 반도체 영역(34)의 전도대보다 높을 것이므로, 웰 영역 및 2DEG 채널이 형성되지 않을 것이다. 게다가, 반도체 영역(28)이 불순물로 도핑될 수 없기 때문에, 전자가 충돌없이 자유롭게 움직이거나, 불순물과의 충돌이 실질적으로 감소되어 움직일 수 있다.
본 발명개시의 실시예에서, 반도체 영역(28)의 격자 상수보다 큰 격자 상수를 갖는 릴렉스된 반도체 영역(26)을 형성함으로써, 위에 놓여 있는 반도체 영역(28)은 인장 변형을 가질 수 있다. 인장 변형을 반도체 영역(28)에 형성될 전도대 웰을 야기한다. 더욱이, 전자 공급층(34B)이 전자를 공급하기 위해 반도체 영역(28) 위에 놓이도록 형성되고, 전자는 2DEG 채널을 형성하기 위해 반도체 영역(28)에 형성된 웰에 국한된다. 따라서, 결과적인 FinFET는 높은 포화 전류를 갖는다.
게다가, 본 발명개시의 실시예들에서, 반도체 핀을 시닝함으로써, 더욱 많은 공간들이 반도체 핀의 측벽 상에 반도체 층을 형성하기 위해 제공된다. 따라서, 각각의 FinFET에 의해 점유되는 요구되는 칩 영역이 감소된다. 그러나, 각각의 FinFET의 채널 폭이 반대로 감소되지 않는데, 2DEG 채널의 전체 폭이 시닝이 수행되지 않는 시나리오에 비해 감소되지 않기 때문이다.
일부 실시예들에 따라, 디바이스는 기판 및 기판의 일부분 위의 절연 영역들을 포함한다. 제 1 반도체 영역은 절연 영역들 사이에 있고, 제 1 전도대를 갖는다. 제 2 반도체 영역은 제 1 반도체 영역 위에 있고 이에 인접해 있으며, 제 2 반도체 영역은 반도체 핀을 형성하기 위해 절연 영역들의 상부 표면보다 높은 상위 부분을 포함한다. 제 2 반도체 영역은 또한 넓은 부분 및 넓은 부분 위에 협소한 부분을 포함하고, 협소한 부분은 넓은 부분보다 협소하다. 반도체 핀은 인장 응력을 갖고, 제 1 전도대보다 낮은 제 2 전도대를 갖는다. 제 3 반도체 영역은 반도체 핀의 측벽 및 상부 표면 위에 있고 이에 인접해 있으며, 제 3 반도체 영역은 제 2 전도대보다 높은 제 3 전도대를 갖는다.
다른 실시예들에 따라, 디바이스는 실리콘 기판, 및 실리콘 기판의 일부분 위의 STI 영역을 포함한다. 제 1 SiGe 영역은 STI 영역들 사이에 위치하고 이들에 접촉하며, 제 1 SiGe 영역은 제 1 게르마늄 원자 퍼센트를 갖는다. 실리콘 함유 영역이 제 1 SiGe 영역 위에 있다. 실리콘 함유 영역은 인장 응력을 갖는다. 제 2 SiGe 영역은 실리콘 함유 영역의 측벽 및 상부 표면에 접촉한다. 실리콘 함유 영역은 제 1 측벽 및 상부 표면을 갖는 넓은 부분, 및 제 2 측벽을 갖고 넓은 부분 위의 협소한 부분을 갖는다. 제 1 측벽 및 제 2 측벽은 실리콘 함유 영역의 동일측 상에 있다. 넓은 부분의 에지는 제 1 SiGe 영역의 각각의 에지에 수직적으로 정렬된다. 넓은 부분의 상부 표면은 제 1 측벽을 제 2 측벽에 연결한다. 제 2 SiGe 영역은 제 2 게르마늄 원자 퍼센트를 갖는다. 제 1 게르마늄 원자 퍼센트 및 제 2 게르마늄 원자 퍼센트는 실리콘 함유 영역의 제 3 게르마늄 원자 퍼센트보다 높다. 디바이스는 제 2 SiGe 영역 위의 게이트 유전체, 게이트 유전체 위의 게이트 전극, 및 게이트 유전체 및 게이트 전극의 대향측 상의 소스 영역과 드레인 영역을 더 포함한다.
또 다른 실시예들에 따라, 방법은 리세스를 형성하기 위해 2개의 절연 영역들 사이에서 기판의 일부분을 리세스하는 단계, 리세스에 제 1 반도체 영역을 성장시키기 위해 제 1 에피택시를 수행하는 단계, 및 리세스에 제 2 반도체 영역을 성장시키기 위해 제 2 에피택시를 수행하는 단계를 포함한다. 제 1 반도체 영역은 릴렉스된다. 제 2 반도체 영역은 제 1 반도체 영역 위에 있고 이에 접촉한다. 제 2 반도체 영역은 인장 응력을 갖는다. 평탄화가 수행되어 제 2 반도체 영역의 상부 표면과 절연 영역들을 동등하게 한다. 절연 영역들이 리세스되고, 절연 영역들 위의 제 2 반도체 영역의 상부 부분은 반도체 핀을 형성한다. 반도체 핀은 더욱 작을 폭을 갖도록 시닝된다. 제 3 에피택시가 수행되어 반도체 핀의 측벽 및 상부 표면 상에 제 3 반도체 영역을 성장시킨다. 제 2 반도체 영역은 제 1 반도체 영역 및 제 3 반도체 영역의 전도대보다 낮은 전도대를 갖는다.
본 발명개시의 실시예들 및 이들의 장점들을 자세하게 설명하였지만, 다양한 변경, 대체, 및 변동이 첨부된 청구범위들에 의해 정의된 실시예들의 범위 및 사상으로부터 일탈하지 않고서 행해질 수 있다는 것을 이해해야 한다. 더욱이, 본 출원의 범위는 상세한 설명에서 설명된 공정, 머신, 제품, 문제의 구성, 수단, 방법, 및 단계의 특정한 실시예들로 한정되는 것을 의도하지 않는다. 본 발명분야의 당업자라면 본 발명개시에 따라 이용될 수 있는 본 명세서에서 설명된 대응하는 실시예들과 실질적으로 동일한 기능을 수행하거나 이와 실질적으로 동일한 결과를 달성하는, 현존하거나 후에 개발될 공정, 머신, 제품, 문제의 구성, 수단, 방법, 및 단계를 본 발명개시로부터 손쉽게 알 수 있을 것이다. 따라서, 첨부된 청구항들은 이와 같은 공정, 머신, 제품, 문제의 구성, 수단, 방법, 및 단계를 청구항의 범위 내에 포함하는 것으로 한다. 게다가, 각각의 청구항들은 개별 실시예들을 구성하고, 다양한 청구항 및 실시예들의 조합은 본 발명개시의 범위 내에 있다.
20: 기판 22: STI 영역
24: 리세스 26, 28, 34: 반도체 영역
27, 44: 계면 30: 반도체 핀
31: 포토레지스트 28: 측벽
36: 실리콘 캡 40: 게이트 유전체
42: 게이트 전극 46: 캐리어 채널
48: 전자 50: 소스 및 드레인 영역

Claims (10)

  1. 기판;
    상기 기판의 일부분 위의 절연 영역들;
    상기 절연 영역들 사이에 있고 제 1 전도대를 갖는 제 1 반도체 영역;
    상기 제 1 반도체 영역 위에 있고 이에 인접해 있는 제 2 반도체 영역으로서, 상기 제 2 반도체 영역은 반도체 핀을 형성하기 위해 상기 절연 영역들의 상부 표면보다 높은 상위 부분을 포함하고, 상기 반도체 핀은 인장 응력을 갖고 상기 제 1 전도대보다 낮은 제 2 전도대를 갖고, 상기 제 2 반도체 영역은 넓은 부분, 및 상기 넓은 부분 위의 협소한 부분을 포함하고, 상기 협소한 부분은 상기 넓은 부분보다 협소한 것인 제 2 반도체 영역; 및
    상기 반도체 핀의 측벽 및 상부 표면 위에 있고 이에 인접해 있는 제 3 반도체 영역으로서, 상기 제 3 반도체 영역은 상기 제 2 전도대보다 높은 제 3 전도대를 갖는 것인 제 3 반도체 영역
    을 포함하는 것인 디바이스.
  2. 제 1 항에 있어서, 상기 넓은 부분은 상기 협소한 부분의 각각의 측벽을 넘어서 측방향으로 확장되는 확장 부분을 포함하고, 상기 확장 부분은 평평한 상부 표면을 갖는 것인 디바이스.
  3. 제 2 항에 있어서, 상기 평평한 상부 표면은 상기 절연 영역들의 상부 표면보다 높거나 동등한 것인 디바이스.
  4. 제 1 항에 있어서, 상기 제 2 반도체 영역은 상기 제 1 반도체 영역과 상기 제 3 반도체 영역의 격자 상수보다 작은 격자 상수를 갖는 것인 디바이스.
  5. 제 1 항에 있어서, 상기 협소한 부분의 폭은 2 nm보다 큰 차이만큼 상기 넓은 부분의 폭보다 작은 것인 디바이스.
  6. 제 1 항에 있어서, 상기 제 3 반도체 영역은
    상기 반도체 핀의 상부 표면 및 측벽 상에서 n형 불순물이 없는 제 1 비도핑 층; 및
    상기 제 1 비도핑층 위의 도핑층을 포함하고,
    상기 도핑층은 n형 불순물로 도핑되는 것인 디바이스.
  7. 제 6 항에 있어서, 상기 제 3 반도체 영역은 상기 도핑층 위에 놓여 있는 제 2 비도핑층을 더 포함하고, 상기 제 2 비도핑층은 n형 불순물이 없는 것인 디바이스.
  8. 제 1 항에 있어서, 상기 제 1 반도체 영역과 상기 제 2 반도체 영역 사이의 계면은 상기 절연 영역들의 상부 표면보다 낮은 것인 디바이스.
  9. 실리콘 기판;
    상기 실리콘 기판의 일부분에 확장되는 쉘로우 트렌치 분리(shallow trench isolation; STI) 영역들;
    상기 STI 영역들 사이에 위치하고 이에 접촉하는 제 1 실리콘 게르마늄(SiGe) 영역으로서, 상기 제 1 SiGe 영역은 제 1 게르마늄 원자 퍼센트를 갖는 것인 제 1 SiGe 영역;
    상기 제 1 SiGe 영역 위의 실리콘 함유 영역으로서, 상기 실리콘 함유 영역은,
    제 1 측벽 및 상부 표면을 갖는 넓은 부분 - 상기 넓은 부분의 에지는 상기 제 1 SiGe 영역의 각각의 에지에 수직적으로 정렬됨 - ; 및
    제 2 측벽을 갖고 상기 넓은 부분 위의 협소한 부분 - 상기 제 1 측벽 및 상기 제 2 측벽은 상기 실리콘 함유 영역의 동일측 상에 있고, 상기 넓은 부분의 상부 표면은 상기 제 1 측벽을 상기 제 2 측벽에 연결시킴 - 을 포함하는 것인 실리콘 함유 영역;
    상기 실리콘 함유 영역의 협소한 부분의 측벽과 상부 표면 및 상기 넓은 부분의 상부 표면에 접촉하는 제 2 SiGe 영역으로서, 상기 제 2 SiGe 영역은 제 2 게르마늄 원자 퍼센트를 갖고, 상기 제 1 게르마늄 원자 퍼센트 및 상기 제 2 게르마늄 원자 퍼센트는 상기 실리콘 함유 영역의 제 3 게르마늄 원자 퍼센트보다 높은 것인 제 2 SiGe 영역;
    상기 제 2 SiGe 영역 위의 게이트 유전체;
    상기 게이트 유전체 위의 게이트 전극; 및
    상기 게이트 유전체 및 상기 게이트 전극의 대향측 상의 소스 영역과 드레인 영역을 포함하는 것인 디바이스.
  10. 리세스를 형성하기 위해 2개의 절연 영역들 사이에서 기판의 일부분을 리세스하는 단계;
    상기 리세스에 제 1 반도체 영역을 성장시키기 위해 제 1 에피택시를 수행하는 단계로서, 상기 제 1 반도체 영역은 릴렉스되는 것인 제 1 에피택시 수행 단계;
    상기 리세스에 제 2 반도체 영역을 성장시키기 위해 제 2 에피택시를 수행하는 단계로서, 상기 제 2 반도체 영역은 상기 제 1 반도체 영역 위에 있고 이에 접촉하며, 상기 제 2 반도체 영역은 인장 응력을 갖는 것인 제 2 에피택시 수행 단계;
    상기 제 2 반도체 영역의 상부 표면과 상기 절연 영역들의 상부 표면을 동등하게 하기 위해 평탄화를 수행하는 단계;
    절연 영역들을 리세스하는 단계로서, 상기 절연 영역들 위의 상기 제 2 반도체 영역의 상부 부분은 반도체 핀을 형성하는 것인 리세스 단계;
    반도체 핀을 시닝(thinning)하는 단계; 및
    상기 반도체 핀의 측벽 및 상부 표면 상에 제 3 반도체 영역을 성장시키기 위해 제 3 에피택시를 수행하는 단계로서, 상기 제 2 반도체 영역은 상기 제 1 반도체 영역의 전도대 및 상기 제 3 반도체 영역의 전도대보다 낮은 전도대를 갖는 것인 제 3 에피택시 수행 단계
    를 포함하는 방법.
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