KR20210039060A - 반도체 장치 및 이의 제조 방법 - Google Patents

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Abstract

동작 특성 및 신뢰성이 개선된 반도체 장치를 제공하는 것이다. 반도체 장치는 기판, 기판과 이격되는 제1 반도체 패턴, 제1 반도체 패턴의 바닥면을 따라 연장되고, 기판과 이격되는 제1 산화 방지 패턴, 및 기판 상에 배치되고, 제1 반도체 패턴의 측벽의 적어도 일부를 덮는 필드 절연막을 포함하고, 제1 산화 방지 패턴은 제1 불순물이 도핑된 제1 반도체 물질막을 포함한다.

Description

반도체 장치 및 이의 제조 방법{Semiconductor device and method for fabricating the same}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 형상의 실리콘 바디(body)를 형성하고 실리콘 바디의 표면 위에 게이트를 형성하는 멀티-게이트(multi-gate) 트랜지스터가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
최근에는, 핀 형상의 실리콘 바디 내에 스트레스 물질(stress material)을 포함하는 층을 형성하여, 반도체 장치의 채널 영역의 캐리어 이동도(carrier mobility)를 증가시키는 기법도 사용되고 있다.
본 발명이 해결하려는 과제는, 동작 특성 및 신뢰성이 개선된 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 동작 특성 및 신뢰성이 개선된 반도체 장치 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 태양(aspect)은 기판, 기판과 이격되는 제1 반도체 패턴, 제1 반도체 패턴의 바닥면을 따라 연장되고, 기판과 이격되는 제1 산화 방지 패턴, 및 기판 상에 배치되고, 제1 반도체 패턴의 측벽의 적어도 일부를 덮는 필드 절연막을 포함하고, 제1 산화 방지 패턴은 제1 불순물이 도핑된 제1 반도체 물질막을 포함한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 태양은 기판, 기판과 이격되는 제1 반도체 패턴, 기판 상에 배치되고, 제1 반도체 패턴의 측벽의 적어도 일부를 덮는 필드 절연막, 및 필드 절연막과 제1 반도체 패턴 사이에, 제1 반도체 패턴의 측벽의 적어도 일부를 따라 연장되는 핀 라이너를 포함하고, 필드 절연막은 필링 절연막과 스트레스 절연막을 포함하고, 스트레스 절연막은 게르마늄을 포함하는 산화물을 포함하고, 핀 라이너는 상기 기판과 비접촉한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은 기판으로부터 돌출된 돌출 패턴, 돌출 패턴과 이격되는 제1 반도체 패턴, 돌출 패턴과 제1 반도체 패턴 사이에, 제1 반도체 패턴과 접촉하고, 제1 반도체 패턴의 바닥면을 따라 연장되는 제1 산화 방지 패턴, 기판 상에, 돌출 패턴을 덮고, 제1 반도체 패턴의 측벽의 적어도 일부를 덮는 필드 절연막, 및 필드 절연막 상에, 제1 반도체 패턴과 교차하는 게이트 전극을 포함하고, 제1 산화 방지 패턴은 제1 불순물이 도핑된 제1 반도체 물질막과, 언도프(undoped)인 제2 반도체 물질막을 포함한다.
상기 다른 과제를 해결하기 위한 본 발명의 반도체 장치 제조 방법의 일 태양은 기판 상에 희생막을 형성하고, 희생막 상에, 제1 산화 방지막을 형성하고, 제1 산화 방지막 상에, 반도체막을 형성하고, 반도체막, 제1 산화 방지막 및 희생막 내에 핀 트렌치를 형성하여, 기판 상에 반도체 패턴, 제1 산화 방지 패턴 및 희생 패턴을 형성하고, 핀 트렌치 내에, 희생 패턴의 측벽의 적어도 일부를 덮는 프리 필드 절연막을 형성하고, 프리 필드 절연막의 치밀화 공정을 통해, 제1 필드 절연막을 형성하고, 치밀화 공정을 진행하는 동안, 희생 패턴을 산화하여 스트레스 절연막을 형성하는 것을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 개략적인 레이아웃도이다.
도 2 내지 도 4는 각각 도 1의 A - A, B - B 및 C - C를 따라 절단한 단면도이다.
도 5는 도 3의 Line I을 따라 게르마늄의 농도를 나타낸 개략적인 그래프이다.
도 6은 도 3의 Line II를 따라 게르마늄의 농도를 나타낸 개략적인 그래프이다.
도 7은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 8a 및 도 8b는 각각 도 7의 P 부분을 확대한 예시적인 도면이다.
도 9는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 10은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 11은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 12는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 13은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 14 및 도 15는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 16은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 17은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 18은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 19 및 도 20은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 21 및 도 22는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 23은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 24는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 25는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 개략적인 레이아웃도이다.
도 26은 도 25의 D - D를 따라 절단한 단면도이다.
도 27은 도 25의 E - E를 따라 절단한 단면도이다.
도 28 내지 도 32는 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 33 내지 도 36은 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
몇몇 실시예들에 따른 반도체 장치에 관한 도면에서는, 예시적으로 핀형 패턴 형상의 채널 영역을 포함하는 핀형 트랜지스터(FinFET)를 도시하였다. 또한, 몇몇 실시예들에 따른 반도체 장치에 관한 도면에서는, 나노 와이어 또는 나노 시트(sheet)를 포함하는 트랜지스터를 도시하였지만, 이에 제한되는 것은 아니다. 몇몇 실시예들에 따른 반도체 장치는 터널링 트랜지스터(tunneling FET), 버티컬 트랜지스터, 또는 3차원(3D) 트랜지스터를 포함할 수 있음은 물론이다. 몇몇 실시예들에 따른 반도체 장치는 양극성 접합(bipolar junction) 트랜지스터, 횡형 이중 확산 트랜지스터(LDMOS) 등을 포함할 수도 있다.
도 1 내지 도 6를 참조하여, 몇몇 실시예들에 따른 반도체 장치에 대해 설명한다.
도 1은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 개략적인 레이아웃도이다. 도 2 내지 도 4는 각각 도 1의 A - A, B - B 및 C - C를 따라 절단한 단면도이다. 도 5는 도 3의 Line I을 따라 게르마늄의 농도를 나타낸 개략적인 그래프이다. 도 6은 도 3의 Line II를 따라 게르마늄의 농도를 나타낸 개략적인 그래프이다.
참고적으로, 도 6은 제1 산화 방지 패턴(120)이 실리콘 게르마늄 반도체 패턴을 포함할 경우를 나타낸 도면이다.
도 1 내지 도 6을 참고하면, 몇몇 실시예들에 따른 반도체 장치는 제1 채널 반도체 패턴(110)과, 제1 필드 절연막(105)과, 제1 산화 방지 패턴(120)과, 제1 게이트 구조체(GS1)를 포함할 수 있다.
기판(100)은 실리콘 기판일 수도 있고, 또는, 다른 물질, 예를 들어, SOI(silicon-on-insulator), 실리콘게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다.
핀형 돌출 패턴(115)은 기판(100)으로부터 돌출되어 있을 수 있다. 핀형 돌출 패턴(115)은 제1 방향(X1)을 따라 길게 연장될 수 있다. 인접하는 핀형 돌출 패턴(115)은 제2 방향(Y1)으로 이격될 수 있다.
몇몇 실시예들에 따른 반도체 장치에서, 핀형 돌출 패턴(115)의 상부는 삼각형 형상을 가질 수 있다. 예를 들어, 핀형 돌출 패턴의 상면(115us)은 핀형 돌출 패턴의 측벽(115ss)의 경사와 다른 경사를 갖는 경사면이 만나 정의될 수 있다. 핀형 돌출 패턴의 상면(115us)은 제3 방향(Z)으로 뾰쪽하게 솟아 있을 수 있다.
핀형 돌출 패턴(115)은 기판(100)의 일부의 식각하여 형성된 것일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다.
핀형 돌출 패턴(115)은 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 핀형 돌출 패턴(115)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.
IV-IV족 화합물 반도체는 예를 들어, 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다. III-V족 화합물 반도체는 예를 들어, III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
몇몇 실시예들에 따른 반도체 장치에서, 핀형 돌출 패턴(115)은 실리콘 반도체 패턴 또는 실리콘 게르마늄 반도체 패턴일 수 있다.
제1 채널 반도체 패턴(110)은 기판(100)과 제3 방향(Z)으로 이격되어 배치될 수 있다. 제1 채널 반도체 패턴(110)은 핀형 돌출 패턴(115) 상에 배치될 수 있다. 제1 채널 반도체 패턴(110)은 핀형 돌출 패턴(115)과 제3 방향(Z)으로 이격되어 있을 수 있다. 제1 채널 반도체 패턴(110)은 핀형 돌출 패턴(115)을 따라 제1 방향(X1)으로 길게 연장될 수 있다.
제1 채널 반도체 패턴(110)은 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 제1 채널 반도체 패턴(110)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.
몇몇 실시예들에 따른 반도체 장치에서, 제1 채널 반도체 패턴(110)은 실리콘 반도체 패턴 또는 실리콘 게르마늄 반도체 패턴 중 적어도 하나를 포함할 수 있다.
몇몇 실시예들에 따른 반도체 장치에서, 제1 채널 반도체 패턴(110)은 핀형 반도체 패턴일 수 있다.
제1 산화 방지 패턴(120)은 제1 채널 반도체 패턴(110)과 핀형 돌출 패턴(115) 사이에 배치될 수 있다. 제1 산화 방지 패턴(120)은 제1 채널 반도체 패턴(110)과 직접(directly) 접촉할 수 있다.
제1 산화 방지 패턴(120)은 제1 채널 반도체 패턴의 바닥면(110bs)을 따라 연장될 수 있다. 제1 산화 방지 패턴(120)은 제1 채널 반도체 패턴의 바닥면과 직접 접촉할 수 있다.
제1 산화 방지 패턴(120)은 기판(100)과 이격되어 배치될 수 있다. 또한, 제1 산화 방지 패턴(120)은 핀형 돌출 패턴(115)과 이격되어 배치될 수 있다. 기판(100)의 상면을 기준으로, 핀형 돌출 패턴(115)의 최상부까지의 높이는 제1 산화 방지 패턴(120)의 최하부까지의 높이보다 작다.
제1 산화 방지 패턴(120)은 반도체 물질막을 포함할 수 있다. 반도체 물질막은 에피택셜 공정을 통해 성장된 반도체 패턴일 수 있다. 제1 산화 방지 패턴(120)은 예를 들어, 실리콘 또는 실리콘 게르마늄 중 적어도 하나를 포함할 수 있다. 즉, 제1 산화 방지 패턴(120)은 실리콘 반도체 패턴 또는 실리콘 게르마늄 반도체 패턴 중 적어도 하나를 포함할 수 있다.
제1 산화 방지 패턴(120)은 도핑된 제1 불순물을 포함할 수 있다. 제1 산화 방지 패턴(120)은 도핑된 제1 불순물을 포함하는 반도체 물질막일 수 있다.
제1 산화 방지 패턴(120)에 도핑된 제1 불순물은 제1 채널 반도체 패턴(110)의 산화를 억제하는 산화 억제 불순물일 수 있다. 제1 산화 방지 패턴(120)에 도핑된 제1 불순물은 예를 들어, 산소(O), 질소(N) 및 탄소(C) 중 적어도 하나를 포함할 수 있다.
제1 산화 방지 패턴(120)에 포함된 반도체 물질막은 반도체 물질막의 격자 구조(다이아몬드 구조 또는 징크블렌드 구조)를 깨뜨리지 않을 정도의 제1 불순물을 포함할 수 있다. 예를 들어, 제1 산화 방지 패턴(120)은 다이아몬드 구조 또는 징크블렌드 구조를 가질 수 있다.
제1 필드 절연막(105)은 기판(100) 상에 배치될 수 있다. 제1 필드 절연막(105)은 핀형 돌출 패턴(115)을 덮을 수 있다.
제1 필드 절연막(105)은 제3 방향(Z)으로 이격된 핀형 돌출 패턴(115)과 제1 채널 반도체 패턴(110) 사이에 배치될 수 있다. 제1 필드 절연막(105)은 인접하는 핀형 돌출 패턴(115) 사이와, 제1 채널 반도체 패턴(110) 사이에도 배치될 수 있다.
제1 필드 절연막(105)은 제1 산화 방지 패턴(120)과 핀형 돌출 패턴(115) 사이에 배치되어, 제1 산화 방지 패턴(120)은 핀형 돌출 패턴(115)과 제3 방향(Z)으로 이격될 수 있다.
제1 산화 방지 패턴(120)은 제1 채널 반도체 패턴의 바닥면(110bs)과 마주보는 제1 면과, 제1 면과 대향되는 제2 면을 포함한다. 제1 산화 방지 패턴(120)의 제2 면은 제1 필드 절연막(105)과 직접 접촉할 수 있다.
예를 들어, 제1 필드 절연막(105)은 제1 채널 반도체 패턴의 측벽(110ss)의 적어도 일부를 덮을 수 있다. 몇몇 실시예들에 따른 반도체 장치에서, 제1 필드 절연막(105)은 제1 채널 반도체 패턴의 측벽(110ss)의 일부를 덮을 수 있다.
제1 채널 반도체 패턴(110)의 일부는 제1 필드 절연막(105)의 상면보다 위로 돌출될 수 있다.
제1 필드 절연막(105)은 필링 절연막(106)과, 스트레스 절연막(107)을 포함할 수 있다.
스트레스 절연막(107)은 제3 방향으로 이격된 제1 산화 방지 패턴(120)과, 핀형 돌출 패턴(115) 사이에 배치될 수 있다. 핀형 돌출 패턴(115) 상에, 스트레스 절연막(107)과, 제1 산화 방지 패턴(120)과, 제1 채널 반도체 패턴(110)이 순차적으로 위치할 수 있다. 제1 산화 방지 패턴(120)은 스트레스 절연막(107)과 제3 방향(Z)으로 중첩되는 위치에 배치될 수 있다.
제1 산화 방지 패턴(120)과, 핀형 돌출 패턴(115) 사이에 형성된 각각의 스트레스 절연막(107)은 제2 방향(Y1)으로 이격되어 형성될 수 있다. 스트레스 절연막(107)은 제1 산화 방지 패턴(120)의 제2 면과 접촉할 수 있다. 스트레스 절연막(107)은 삼각형 모양의 핀형 돌출 패턴의 상면(115us)을 덮을 수 있다.
필링 절연막(106)은 인접하는 핀형 돌출 패턴(115) 사이에 배치될 수 있다. 필링 절연막(106)은 인접하는 제1 채널 반도체 패턴(110) 사이에 배치될 수 있다. 필링 절연막(106)은 제1 채널 반도체 패턴의 측벽(110ss)의 적어도 일부를 덮을 수 있다. 스트레스 절연막(107)은 제1 채널 반도체 패턴의 측벽(110ss)을 덮지 않는다.
필링 절연막(106)은 핀형 돌출 패턴의 측벽(115ss)을 덮을 수 있다. 필링 절연막(106)은 제2 방향(Y1)으로 이격되어 형성된 스트레스 절연막(107) 사이에 배치될 수 있다.
필링 절연막(106)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 중 적어도 하나를 포함할 수 있다.
스트레스 절연막(107)은 예를 들어, 게르마늄을 포함하는 산화물을 포함할 수 있다. 도 5에서, 스트레스 절연막(107) 내의 게르마늄의 농도는 필링 절연막(106)의 게르마늄의 농도보다 높다. 필링 절연막(106)은 스트레스 절연막(107)으로부터 확산되어 나온 게르마늄을 포함할 수 있다. 필링 절연막(106)과 스트레스 절연막(107) 사이에서, 게르마늄의 농도는 급격히 변할 수 있다.
예를 들어, 스트레스 절연막(107)은 게르마늄 산화물 및 실리콘 게르마늄 산화물 중 적어도 하나를 포함할 수 있다.
도 6에서, 제1 산화 방지 패턴(120)이 제1 불순물이 도핑된 실리콘 게르마늄 반도체 패턴일 경우, 스트레스 절연막(107) 내의 게르마늄의 농도(/cm3)는 제1 산화 방지 패턴(120) 내의 게르마늄의 농도보다 크다. 제1 산화 방지 패턴(120) 내의 게르마늄의 농도는 실리콘 게르마늄 내의 게르마늄 분율과 연관될 수 있다.
스트레스 절연막(107)이 형성되는 동안, 제1 산화 방지 패턴(120)의 일부도 산화될 수 있다. 이와 같은 경우, 제1 산화 방지 패턴(120)이 산화되면서 격자 구조를 빠져나온 도핑된 제1 불순물은 제1 산화 방지 패턴(120)과 스트레스 절연막(107)의 경계 부근에 모여 있을 수 있다.
즉, 제1 산화 방지 패턴(120)과 스트레스 절연막(107)의 경계 부근에서, 스트레스 절연막(107)은 제1 불순물(예를 들어, 질소 또는 탄소)을 포함할 수 있다. 다만, 제1 불순물이 산소(O)일 경우, 스트레스 절연막(107)도 산화물이므로, 스트레스 절연막(107)이 제1 불순물을 포함하는지 여부가 확인되지 않을 수 있다.
제1 산화 방지 패턴(120)에 도핑된 제1 불순물은 스트레스 절연막(107)에 포함된 Si-O 결합이 침입형 자리 확산(interstitial site diffusion)을 통해 제1 채널 반도체 패턴(110) 내로 이동하는 것을 억제할 수 있다. 제1 산화 방지 패턴(120)은 제1 채널 반도체 패턴(110)이 산화되는 것을 방지할 수 있다.
또는, 제1 산화 방지 패턴(120)에 도핑된 제1 불순물은 스트레스 절연막(107)이 만들어지기 전의 희생 패턴(도 30의 107p) 내의 게르마늄이 제1 채널 반도체 패턴(110) 내로 이동하는 것을 억제할 수 있다. 제1 산화 방지 패턴(120)은 제1 채널 반도체 패턴(110)으로 게르마늄이 이동하는 것을 방지함으로써, 스트레스 절연막(107)이 형성되는 동안, 제1 채널 반도체 패턴(110)이 산화되는 것을 방지할 수 있다.
제1 게이트 구조체(GS1)는 제2 방향(Y1)으로 연장되어, 제1 채널 반도체 패턴(110)과 교차할 수 있다. 제1 게이트 구조체(GS1)는 제1 필드 절연막(105) 및 제1 채널 반도체 패턴(110) 상에 배치될 수 있다.
제1 게이트 구조체(GS1)는 인접하는 복수의 제1 채널 반도체 패턴(110)과 동시에 교차하는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 즉, 도시되는 2개의 제1 채널 반도체 패턴(110)은 서로 분리된 제1 게이트 구조체(GS1)와 교차할 수 있음은 물론이다.
제1 게이트 구조체(GS1)는 제1 게이트 전극(130), 제1 게이트 절연막(135), 제1 게이트 스페이서(140) 및 제1 캡핑 패턴(145)을 포함할 수 있다.
제1 게이트 스페이서(140)은 제2 방향(Y1)으로 연장될 수 있다. 제1 게이트 스페이서(140)는 제2 방향(Y1)으로 연장되는 제1 게이트 트렌치(130t)를 정의할 수 있다.
제1 게이트 스페이서(140)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN), 실리콘 붕소질화물(SiBN), 실리콘 산붕소질화물(SiOBN), 실리콘 산탄화물(SiOC) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제1 게이트 절연막(135)은 제1 게이트 트렌치(130t)의 측벽 및 바닥면을 따라 연장될 수 있다. 제1 게이트 절연막(135)은 제1 필드 절연막(105)의 상면 위로 돌출된 제1 채널 반도체 패턴(110)의 프로파일과, 제1 필드 절연막(105)의 상면의 프로파일을 따라 형성될 수 있다.
도시되지 않았지만, 제1 게이트 절연막(135)과, 제1 채널 반도체 패턴(110) 사이에 계면막(interfacial layer)이 형성될 수도 있다.
제1 게이트 절연막(135)은 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 또는 실리콘 산화물보다 유전 상수가 큰 고유전율 물질 중 적어도 하나를 포함할 수 있다. 고유전율 물질은 예를 들어, 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 하프늄 알루미늄 산화물(hafnium aluminum oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있다.
제1 게이트 전극(130)은 제1 게이트 스페이서(140) 사이에서, 제1 게이트 절연막(135) 상에 형성될 수 있다. 제1 게이트 전극(130)은 제1 필드 절연막(105)의 상면 위로 돌출된 제1 채널 반도체 패턴(110)을 덮을 수 있다.
제1 게이트 전극(130)은 예를 들어, 티타늄 질화물(TiN), 탄탈륨 탄화물(TaC), 탄탈륨 질화물(TaN), 티타늄 실리콘 질화물(TiSiN), 탄탈륨 실리콘 질화물(TaSiN), 탄탈륨 티타늄 질화물(TaTiN), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 알루미늄 질화물(TaAlN), 텅스텐 질화물(WN), 루테늄(Ru), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 탄질화물(TiAlC-N), 티타늄 알루미늄 탄화물(TiAlC), 티타늄 탄화물(TiC), 탄탈륨 탄질화물(TaCN), 텅스텐(W), 알루미늄(Al), 구리(Cu), 코발트(Co), 티타늄(Ti), 탄탈륨(Ta), 니켈(Ni), 백금(Pt), 니켈 백금(Ni-Pt), 니오븀(Nb), 니오븀 질화물(NbN), 니오븀 탄화물(NbC), 몰리브덴(Mo), 몰리브덴 질화물(MoN), 몰리브덴 탄화물(MoC), 텅스텐 탄화물(WC), 로듐(Rh), 팔라듐(Pd), 이리듐(Ir), 오스뮴(Os), 은(Ag), 금(Au), 아연(Zn), 바나듐(V) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 제1 게이트 전극(125)은 각각 도전성 금속 산화물, 도전성 금속 산질화물 등을 포함할 수 있고, 상술한 물질이 산화된 형태를 포함할 수도 있다.
제1 캡핑 패턴(145)은 제1 게이트 전극(130)과 제1 게이트 스페이서(140) 상에 배치될 수 있다. 도 2에서, 제1 게이트 스페이서(140)의 상면은 제1 게이트 전극(130)과 같이 제1 층간 절연막(190)의 상면보다 아래로 리세스되어 있는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 제1 캡핑 패턴(145)는 제1 게이트 스페이서(140)의 내측벽 사이에 배치될 수도 있다. 이와 같은 경우, 일 예로, 제1 게이트 절연막(135)은 제1 캡핑 패턴(145)과 제1 게이트 스페이서(140) 사이로 연장될 수도 있다. 다른 예로, 제1 게이트 절연막(135)은 제1 캡핑 패턴(145)과 제1 게이트 스페이서(140) 사이로 연장되지 않을 수 있다.
제1 캡핑 패턴(145)의 상면은 제1 층간 절연막(191)의 상면과 동일 평면 상에 놓일 수 있다. 제1 캡핑 패턴(145)은 예를 들어, 제1 층간 절연막(191)에 대한 식각 선택비를 갖는 물질을 포함할 수 있다.
제1 캡핑 패턴(145)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제1 에피택셜 패턴(150)는 서로 인접하는 제1 게이트 구조체(GS1) 사이에 형성될 수 있다. 제1 에피택셜 패턴(150)은 제1 채널 반도체 패턴(110) 내에 형성될 수 있다. 제1 에피택셜 패턴(150)은 에피택셜 성장(epitaxial growth) 공정을 통해 형성될 수 있다.
제1 에피택셜 패턴(150)은 제1 채널 반도체 패턴(110)을 채널 영역으로 사용하는 트랜지스터의 소오스/드레인에 포함될 수 있다.
도 4에서, 인접하는 제1 채널 반도체 패턴(110) 상에 각각 형성된 제1 에피택셜 패턴(150)은 서로 분리된 것으로 도시하였지만, 이에 제한되는 것은 아니다. 인접하는 제1 채널 반도체 패턴(110) 상에 각각 형성된 제1 에피택셜 패턴(150)은 서로 연결될 수 있음은 물론이다.
층간 절연막(190)은 제1 에피택셜 패턴(150) 상에 형성될 수 있다. 층간 절연막(190)은 제1 게이트 구조체(GS1)의 측벽을 감쌀 수 있다.
도시되지 않았지만, 층간 절연막(190)은 제1 에피택셜 패턴(150)의 상면의 적어도 일부를 따라 연장되는 식각 정지막을 더 포함할 수 있다.
층간 절연막(190)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, FOX(Flowable Oxide), TOSZ(Tonen SilaZene), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
도 7은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 도 8a 및 도 8b는 각각 도 7의 P 부분을 확대한 예시적인 도면이다. 설명의 편의상, 도 1 내지 도 6을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 7 내지 도 8b를 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 산화 방지 패턴(120)은 제1 서브 패턴(121)과, 제2 서브 패턴(122)를 포함할 수 있다.
제1 서브 패턴(121)은 언도프(undoped)인 반도체 물질막일 수 있다. 제2 서브 패턴(122)은 도핑된 제1 불순물을 포함하는 반도체 물질막일 수 있다. 제1 서브 패턴(121)은 인위적으로 도핑된 제1 불순물을 포함하지 않을 수 있다. 하지만, 제2 서브 패턴(122)과 경계에서, 제1 서브 패턴(121)은 제2 서브 패턴(122)으로부터 확산된 제1 불순물을 포함할 수도 있다.
제1 서브 패턴(121)은 실리콘 반도체 패턴 또는 실리콘 게르마늄 반도체 패턴 중 하나를 포함할 수 있다. 제2 서브 패턴(122)은 실리콘 반도체 패턴 또는 실리콘 게르마늄 반도체 패턴 중 하나를 포함할 수 있다.
일 예로, 제2 서브 패턴(122)은 제1 불순물이 도핑된 복수의 층을 포함하는 반도체 물질막일 수 있다. 다른 예로, 제2 서브 패턴(122)은 제1 불순물이 처리된 모노층(monolayer)의 반도체 물질막일 수 있다.
몇몇 실시예들에 따른 반도체 장치에서, 제1 서브 패턴(121) 및 제2 서브 패턴(122)은 각각 실리콘 반도체 패턴을 포함할 수 있다. 예를 들어, 제1 서브 패턴(121)은 실리콘 반도체 패턴이고, 제2 서브 패턴(122)은 도핑된 제1 불순물을 포함하는 실리콘 패턴일 수 있다.
제1 산화 방지 패턴(120)은 교대로 적층된 제1 서브 패턴(121) 및 제2 서브 패턴(122)을 포함할 수 있다.
도 8a에서, 제1 산화 방지 패턴(120)에서, 제1 서브 패턴(121)의 개수는 제2 서브 패턴(122)의 개수와 동일할 수 있다. 도 8b에서, 제1 산화 방지 패턴(120)에서, 제2 서브 패턴(122)의 개수는 제1 서브 패턴(121)의 개수보다 1개 많을 수 있다.
도 8a 및 도 8b에서, 제2 서브 패턴(122)은 제1 채널 반도체 패턴의 바닥면(110bs)과 직접 접촉하는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 제1 서브 패턴(121)은 제1 채널 반도체 패턴의 바닥면(110bs)과 직접 접촉할 수 있다. 이와 같은 경우, 도 8b에서, 제2 서브 패턴(122)의 개수는 제1 서브 패턴(121)의 개수보다 1개 작을 수 있다.
또한, 도 8a 및 도 8b에서, 제1 서브 패턴(121) 및 제2 서브 패턴(122)은 각각 2개 이상인 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 즉, 제1 서브 패턴(121) 및 제2 서브 패턴(122)은 각각 1개 이상일 수 있음은 물론이다.
도 9는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 도 10은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 도 11은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 6을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 9를 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 스트레스 절연막(107) 내에 게르마늄 석출(precipitation) 패턴(107GP)이 형성될 수 있다.
게르마늄 석출 패턴(107GP)은 제1 산화 방지 패턴(120)과 핀형 돌출 패턴(115) 사이에 형성될 수 있다.
실리콘 게르마늄이 산화할 때, 게르마늄의 산화 속도보다 실리콘의 산화 속도가 빠르다. 스트레스 절연막(107)은 실리콘 게르마늄막을 산화시켜 형성될 수 있다. 이 때, 실리콘은 게르마늄보다 빨리 산화되므로, 산화 속도가 느린 게르마늄은 일정 영역에 모일 수 있다. 일정 영역에 모인 게르마늄이 모두 산화되지 않을 경우, 스트레스 절연막(107) 내에 게르마늄 석출 패턴(107GP)으로 남아 있을 수 있다.
도 10을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 핀형 돌출 패턴(115)의 상부는 사각형 형상을 가질 수 있다.
핀형 돌출 패턴의 상면(115us)은 평평한 면을 가질 수 있다.
도 11을 참고하면, 몇몇 실시예들에 따른 반도체 장치는 핀형 돌출 패턴의 상면(115us)을 따라 연장되는 제2 산화 방지 패턴(125)을 더 포함할 수 있다.
제2 산화 방지 패턴(125)은 핀형 돌출 패턴(115)과 직접 접촉할 수 있다. 제2 산화 방지 패턴(125)은 제1 산화 방지 패턴(120)과 제3 방향(Z)으로 이격될 수 있다. 제1 산화 방지 패턴(120)과 제2 산화 방지 패턴(125)사이에, 스트레스 절연막(107)이 배치될 수 있다.
제2 산화 방지 패턴(125)은 반도체 물질막을 포함할 수 있다. 제2 산화 방지 패턴(125)은 예를 들어, 실리콘 또는 실리콘 게르마늄 중 적어도 하나를 포함할 수 있다. 즉, 제2 산화 방지 패턴(125)은 실리콘 반도체 패턴 또는 실리콘 게르마늄 반도체 패턴 중 적어도 하나를 포함할 수 있다.
제2 산화 방지 패턴(125)은 도핑된 제2 불순물을 포함할 수 있다. 제2 산화 방지 패턴(125)은 도핑된 제2 불순물을 포함하는 반도체 물질막일 수 있다.
제2 산화 방지 패턴(125)에 도핑된 제2 불순물은 핀형 돌출 패턴(115)의 산화를 억제하는 산화 억제 불순물일 수 있다. 제2 산화 방지 패턴(125)에 도핑된 제2 불순물은 예를 들어, 산소(O), 질소(N) 및 탄소(C) 중 적어도 하나를 포함할 수 있다. 제2 산화 방지 패턴(125)에 포함된 반도체 물질막은 반도체 물질막의 격자 구조(다이아몬드 구조 또는 징크블렌드 구조)를 깨뜨리지 않을 정도의 제2 불순물을 포함할 수 있다.
도 12는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 11을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 12를 참고하면, 제1 산화 방지 패턴(120)은 제1 서브 패턴(121)과, 제2 서브 패턴(122)를 포함할 수 있다.
제1 서브 패턴(121)은 언도프(undoped)인 반도체 물질막일 수 있다. 제2 서브 패턴(122)은 도핑된 제1 불순물을 포함하는 반도체 물질막일 수 있다.
제1 서브 패턴(121)은 실리콘 반도체 패턴 또는 실리콘 게르마늄 반도체 패턴 중 하나를 포함할 수 있다. 제2 서브 패턴(122)은 실리콘 반도체 패턴 또는 실리콘 게르마늄 반도체 패턴 중 하나를 포함할 수 있다.
몇몇 실시예들에 따른 반도체 장치에서, 제1 산화 방지 패턴(120)의 적층 구조는 제2 산화 방지 패턴(125)의 적층 구조와 다를 수 있다.
도 13은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 6을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 13을 참고하면, 몇몇 실시예들에 따른 반도체 장치는 제1 산화 방지 패턴(120)과 핀형 돌출 패턴(115) 사이에 배치되는 희생 반도체 패턴(107SP)를 더 포함할 수 있다.
희생 반도체 패턴(107SP)은 제1 산화 방지 패턴(120)과 직접 접촉할 수 있다. 희생 반도체 패턴(107SP)은 핀형 돌출 패턴(115)과 제3 방향(Z)으로 이격되어 있다.
희생 반도체 패턴(107SP)은 예를 들어, 실리콘 게르마늄 반도체 패턴을 포함할 수 있다. 제1 산화 방지 패턴(120)이 실리콘 게르마늄 반도체 패턴을 포함할 경우, 제1 산화 방지 패턴(120)의 게르마늄의 분율은 희생 반도체 패턴(107SP)의 게르마늄의 분율보다 낮다.
희생 반도체 패턴(107SP)은 희생 패턴(도 30의 107p)이 산화되고 남은 반도체 패턴일 수 있다. 희생 반도체 패턴(107SP)은 스트레스 절연막(107)과 직접 접촉할 수 있다.
희생 반도체 패턴(107SP)은 제1 산화 방지 패턴(120)의 하면을 따라 전체적으로 연장되는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 희생 반도체 패턴(107SP)은 제1 산화 방지 패턴(120)의 하면의 일부 상에 남아 있을 수도 있다.
도 14 및 도 15는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다. 설명의 편의상, 도 1 내지 도 6을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
참고적으로, 도 14는 도 1의 B - B를 따라 절단한 단면도이고, 도 15는 도 1의 C - C를 따라 절단한 단면도이다.
도 14 및 도 15를 참고하면, 몇몇 실시예들에 따른 반도체 장치는 제1 채널 반도체 패턴의 측벽(110ss) 상에 배치되는 핀 라이너(113)를 더 포함할 수 있다.
핀 라이너(113)는 제1 채널 반도체 패턴의 측벽(110ss)의 적어도 일부를 따라 연장될 수 있다. 핀 라이너(113)는 제1 채널 반도체 패턴의 측벽(110ss)의 적어도 일부를 덮을 수 있다.
예를 들어, 핀 라이너(113)는 제1 채널 반도체 패턴의 측벽(110ss)의 일부를 따라 연장될 수 있다.
핀 라이너(113)는 제1 채널 반도체 패턴(110)과 제1 필드 절연막(105) 사이에 배치될 수 있다. 핀 라이너(113)는 제1 채널 반도체 패턴의 측벽(110ss) 상에 배치되어, 제1 채널 반도체 패턴(110)이 산화되는 것을 방지 또는 경감시킬 수 있다.
핀 라이너(113)는 기판(100)과 접촉하지 않는다. 핀 라이너(113)는 기판(100)까지 연장되지 않는다.
몇몇 실시예들에 따른 반도체 장치에서, 인접하는 제1 채널 반도체 패턴의 측벽(110ss) 상에 배치된 핀 라이너(113)은 서로 간에 이격되어 있을 수 있다. 제1 필드 절연막(105)에 의해, 인접하는 제1 채널 반도체 패턴의 측벽(110ss) 상에 배치된 핀 라이너(113)은 분리될 수 있다.
핀 라이너(113)는 예를 들어, 절연 물질막 또는 반도체 물질막을 포함할 수 있다. 일 예로, 핀 라이너(113)는 절연 물질막인 실리콘 질화막을 포함할 수 있다.
다른 예로, 핀 라이너(113)는 실리콘 반도체막 또는 실리콘 게르마늄 반도체막 중 적어도 하나를 포함할 수 있다. 핀 라이너(113)는 도핑된 제3 불순물을 포함할 수 있다. 핀 라이너(113)은 도핑된 제3 불순물을 포함하는 반도체 물질막일 수 있다. 핀 라이너(113)에 도핑된 제3 불순물은 제1 채널 반도체 패턴(110)의 산화를 억제하는 산화 억제 불순물일 수 있다. 핀 라이너(113)에 도핑된 제3 불순물은 예를 들어, 산소(O), 질소(N) 및 탄소(C) 중 적어도 하나를 포함할 수 있다.
또 다른 예로, 핀 라이너(113)는 언도프 상태의 반도체 물질막일 수 있다. 핀 라이너(113)은 언도프(undoped)인 실리콘 반도체막 또는 실리콘 게르마늄 반도체막 중 적어도 하나를 포함할 수 있다.
기판(100)의 상면을 기준으로, 핀 라이너(113)의 하면의 높이는 제1 높이(h11)일 수 있다. 기판(100)의 상면을 기준으로, 핀형 돌출 패턴(115)의 최상부의 높이는 제2 높이(h12)일 수 있다. 기판(100)의 상면을 기준으로, 제1 채널 반도체 패턴의 바닥면(110bs)의 높이는 제3 높이(h13)일 수 있다.
몇몇 실시예들에 따른 반도체 장치에서, 핀 라이너(113)의 하면의 높이(h11)는 핀형 돌출 패턴(115)의 최상부의 높이(h12)보다 높다.
몇몇 실시예들에 따른 반도체 장치에서, 핀 라이너(113)의 하면의 높이(h11)는 제1 채널 반도체 패턴의 바닥면(110bs)의 높이(h13)보다 낮다. 즉, 핀 라이너(113)의 일부는 제1 채널 반도체 패턴의 바닥면(110bs)보다 기판(100)을 향해 돌출되어 있을 수 있다.
도 16은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 도 17은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 14 및 도 15를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 16을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 핀 라이너(113)의 하면의 높이(h11)는 제1 채널 반도체 패턴의 바닥면(110bs)의 높이(h13)와 동일할 수 있다.
핀 라이너(113)는 제1 산화 방지 패턴(120)의 측벽을 따라 연장되지 않을 수 있다.
도 17을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 핀 라이너(113)의 하면의 높이(h11)는 제1 채널 반도체 패턴의 바닥면(110bs)의 높이(h13)보다 높다.
핀 라이너(113)는 제1 채널 반도체 패턴의 바닥면(110bs)까지 연장되지 않을 수 있다.
도시된 것과 달리, 핀 라이너(113)의 하면과, 제1 산화 방지 패턴(120) 사이에서, 제1 채널 반도체 패턴(110)은 제1 채널 반도체 패턴의 측벽(110ss) 상에 형성된 산화물 패턴을 포함할 수 있다. 제1 채널 반도체 패턴(110)이 포함한 산화물 패턴은 제1 채널 반도체 패턴(110)에 포함된 물질이 산화된 형태일 수 있다.
도 18은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 도 19 및 도 20은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다. 설명의 편의상, 도 14 및 도 15를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
참고적으로, 도 20은 도 19의 Line III를 따라 산화 억제 불순물의 농도를 나타낸 개략적인 그래프이다.
도 18을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 핀 라이너(113)는 측벽 라이너(113SP)와, 돌출 라이너(113CP)를 포함할 수 있다.
측벽 라이너(113SP)는 제1 채널 반도체 패턴의 측벽(110ss)을 따라 연장되는 부분일 수 있다. 돌출 라이너(113CP)는 제1 채널 반도체 패턴의 측벽(110ss)으로부터 돌출된 돌출부일 수 있다.
측벽 라이너(113SP)는 제2 방향(도 1의 Y1)으로 이격된 제1 채널 반도체 패턴의 측벽(110ss) 상에 각각 형성될 수 있다. 돌출 라이너(113CP)는 제2 방향(Y1)으로 이격된 제1 채널 반도체 패턴의 측벽(110ss) 상에 각각 형성된 측벽 라이너(113SP)를 연결할 수 있다.
필링 절연막(106)은 돌출 라이너(113CP)에 의해 상부 필링 절연막(106b)와, 하부 필링 절연막(106a)로 나뉠 수 있다.
상부 필링 절연막(106b)은 제1 채널 반도체 패턴의 측벽(110ss)의 적어도 일부를 덮을 수 있다. 하지만, 상부 필링 절연막(106b)은 핀형 돌출 패턴의 측벽(115ss)을 덮지 못한다. 하부 필링 절연막(106a)은 핀형 돌출 패턴의 측벽을 덮을 수 있다.
도 19 및 도 20을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 채널 반도체 패턴의 바닥면(110bs)은 제1 필드 절연막(105)과 접촉할 수 있다.
제1 채널 반도체 패턴의 바닥면(110bs)은 스트레스 절연막(107)과 접촉할 수 있다.
스트레스 절연막(107)을 형성하는 공정 중, 제1 산화 방지 패턴(도 35의 120)이 모두 산화될 수 있다. 이와 같은 경우, 제1 채널 반도체 패턴의 바닥면(110bs)은 스트레스 절연막(107)과 접촉할 수 있다.
제1 산화 방지 패턴(120)이 모두 산화되면서, 제1 산화 방지 패턴(120) 내의 산화 억제 불순물(제1 불순물)은 스트레스 절연막(107) 및 제1 채널 반도체 패턴(110) 내로 확산될 수 있다.
도 20에서, 산화 억제 불순물(제1 불순물)의 농도는 제1 채널 반도체 패턴(110)과 경계를 이루는 스트레스 절연막(107) 부분에서, 가장 높을 수 있다. 또한, 제1 채널 반도체 패턴의 바닥면에서 멀어짐에 따라, 제1 필드 절연막(105) 내의 산화 억제 불순물(제1 불순물)의 농도는 감소할 수 있다.
도 21 및 도 22는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다. 설명의 편의상, 도 1 내지 도 6을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
참고적으로, 도 21 및 도 22는 도 1의 A - A 및 B - B를 따라 절단한 단면도일 수 있다.
도 21 및 도 22를 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 채널 반도체 패턴(110)은 하부 반도체 패턴(110_1)과, 상부 반도체 패턴(110_2)를 포함할 수 있다.
상부 반도체 패턴(110_2)은 하부 반도체 패턴(110_1) 상에 배치될 수 있다. 상부 반도체 패턴(110_2)은 하부 반도체 패턴(110_1)과 제3 방향(도 1의 Z)으로 이격되어 있을 수 있다. 상부 반도체 패턴(110_2)은 제1 필드 절연막(105)의 상면보다 높게 배치될 수 있다.
하부 반도체 패턴(110_1)과, 상부 반도체 패턴(110_2)은 각각 원소 반도체 물질인 실리콘을 포함할 수 있다. 또한, 하부 반도체 패턴(110_1)과, 상부 반도체 패턴(110_2)은 각각 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.
하부 반도체 패턴(110_1)에 포함된 물질과, 상부 반도체 패턴(110_2)에 포함된 물질은 서로 동일할 수도 있고, 서로 다를 수도 있다.
제1 필드 절연막(105)은 하부 반도체 패턴(110_1)의 측벽의 적어도 일부를 덮을 수 있다. 제1 필드 절연막(105)은 상부 반도체 패턴(110_2)의 측벽을 덮을 수 없다.
핀 라이너(113)는 하부 반도체 패턴(110_1)의 측벽 상에 배치될 수 있다. 핀 라이너(113)는 상부 반도체 패턴(110_2)의 측벽 상에 배치되지 않는다. 핀 라이너(113)의 상면은 상부 반도체 패턴(110_2)까지 연장되지 않는다.
제1 게이트 절연막(135) 및 제1 게이트 전극(130)은 상부 반도체 패턴(110_2)의 둘레를 감쌀 수 있다.
상부 반도체 패턴(110_2)는 하부 반도체 패턴(110_1) 상에 3개가 배치되는 것으로 도시하였지만, 예시적인 것일 뿐, 이에 제한되는 것은 아니다.
제1 에피택셜 패턴(150)은 하부 반도체 패턴(110_1) 상에 배치될 수 있다. 상부 반도체 패턴(110_2)는 제1 에피택셜 패턴(150)과 연결될 수 있다.
도 23은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 도 24는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 6을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 23을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 기판(100)은 베이스 기판(101)과, 베이스 기판(101) 상의 매립 절연막(102)을 포함할 수 있다.
베이스 기판(101)은 반도체 물질을 포함할 수 있다. 매립 절연막(102)는 절연 물질을 포함할 수 있다.
핀형 돌출 패턴(115)은 매립 절연막(102) 상에 배치될 수 있다.
도 24를 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 스트레스 절연막(107)은 기판(100)의 상면까지 연장될 수 있다.
스트레스 절연막(107)은 기판(100)과 직접 접촉할 수 있다.
도 25는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 개략적인 레이아웃도이다. 도 26은 도 25의 D - D를 따라 절단한 단면도이다. 도 27은 도 25의 E - E를 따라 절단한 단면도이다.
참고적으로, 도 25의 제1 영역(I)은 도 1 내지 도 24를 이용하여 설명한 내용과 실질적으로 동일할 수 있다. 설명의 편의를 위해, 이하의 설명은 도 25의 제2 영역(II)을 중심으로 설명한다.
도 25 내지 도 27을 참고하면, 기판(100)은 제1 영역(I) 및 제2 영역(II)을 포함할 수 있다. 제1 영역(I)과 제2 영역(II)은 서로 이격된 영역일 수도 있고, 서로 연결된 영역일 수도 있다.
제1 영역(I) 및 제2 영역(II)은 예를 들어, 각각 로직 영역, SRAM 영역, 입출력(IO) 영역 중 하나일 수 있다. 즉, 제1 영역(I) 및 제2 영역(II)은 서로 동일한 기능을 하는 영역일 수도 있고, 서로 다른 기능을 하는 영역일 수도 있다.
제2 채널 반도체 패턴(210)과, 제2 필드 절연막(108)과, 제2 게이트 구조체(GS2)는 기판(100)의 제2 영역(II)에 형성될 수 있다.
제2 채널 반도체 패턴(210)은 기판(100)으로부터 돌출되어 있을 수 있다. 핀형 돌출 패턴(115)은 제4 방향(X2)을 따라 길게 연장될 수 있다. 인접하는 제2 채널 반도체 패턴(210)은 제5 방향(Y2)으로 이격될 수 있다.
제2 채널 반도체 패턴(210)은 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 제2 채널 반도체 패턴(210)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.
제2 필드 절연막(108)은 제2 채널 반도체 패턴(210)의 측벽의 일부를 덮을 수 있다. 제2 채널 반도체 패턴(210)의 일부는 제2 필드 절연막(108)의 상면보다 위로 돌출된다.
제2 게이트 구조체(GS2)는 제5 방향(Y2)으로 연장되어, 제2 채널 반도체 패턴(210)과 교차할 수 있다. 제2 게이트 구조체(GS2)는 제2 필드 절연막(108) 및 제2 채널 반도체 패턴(210) 상에 배치될 수 있다.
제2 게이트 구조체(GS2)는 인접하는 복수의 제2 채널 반도체 패턴(210)과 동시에 교차하는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 즉, 도시되는 2개의 제2 채널 반도체 패턴(210)은 서로 분리된 제2 게이트 구조체(GS2)와 교차할 수 있음은 물론이다.
제2 게이트 구조체(GS2)는 제2 게이트 전극(230), 제2 게이트 절연막(235), 제2 게이트 트렌치(230t)를 정의하는 제2 게이트 스페이서(240), 및 제2 캡핑 패턴(245)을 포함할 수 있다.
도 28 내지 도 32는 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 28을 참고하면, 기판(100) 상에, 하부 산화 방지막(125p)이 형성될 수 있다.
하부 산화 방지막(125p)은 예를 들어, 에피택셜 성장 공정을 통해 형성될 수 있다. 하부 산화 방지막(125p)은 제2 불순물을 포함하는 반도체 물질막을 포함할 수 있다. 하부 산화 방지막(125p)은 예를 들어, 실리콘막 또는 실리콘 게르마늄막을 포함할 수 있다.
일 예로, 하부 산화 방지막(125p)을 형성하는 동안, 제2 불순물은 반도체 물질막을 형성하는 전구체(precursor)와 함께 제공될 수 있다. 다른 예로, 반도체 물질막을 에피택셜 성장한 후, 제2 불순물을 반도체 물질막의 표면에 제공할 수 있다. 이와 같은 공정을 반복함으로써, 하부 산화 방지막(125p)이 형성될 수 있다.
희생막(107a)은 하부 산화 방지막(125p) 상에 형성될 수 있다. 희생막(107a)은 예를 들어, 에피택셜 성장 공정을 통해 형성될 수 있다. 희생막(107a)은 예를 들어, 실리콘 게르마늄막 또는 게르마늄막을 포함할 수 있다.
상부 산화 방지막(120p)은 희생막(107a) 상에 형성될 수 있다. 상부 산화 방지막(120p)은 예를 들어, 에피택셜 성장 공정을 통해 형성될 수 있다. 상부 산화 방지막(120p)은 제1 불순물을 포함하는 반도체 물질막을 포함할 수 있다. 상부 산화 방지막(120p)은 예를 들어, 실리콘막 또는 실리콘 게르마늄막을 포함할 수 있다.
상부 산화 방지막(120p)이 실리콘 게르마늄막을 포함할 경우, 상부 산화 방지막(120p)의 게르마늄의 분율은 희생막(107a)의 게르마늄의 분율보다 작다.
일 예로, 상부 산화 방지막(120p)을 형성하는 동안, 제1 불순물은 반도체 물질막을 형성하는 전구체(precursor)와 함께 제공될 수 있다. 다른 예로, 반도체 물질막을 에피택셜 성장한 후, 제1 불순물을 반도체 물질막의 표면에 제공할 수 있다. 이와 같은 공정을 반복함으로써, 상부 산화 방지막(120p)이 형성될 수 있다.
반도체막(110p)은 상부 산화 방지막(120p) 상에 형성될 수 있다. 반도체막(110p)은 예를 들어, 에피택셜 성장 공정을 통해 형성될 수 있다.
마스크 패턴(50)은 반도체막(110p) 상에 형성될 수 있다.
도시된 것과 달리, 하부 산화 방지막(125p)을 형성하지 않고, 기판(100) 상에 희생막(107a)이 바로 형성될 수도 있다.
도 29를 참고하면, 마스크 패턴(50)을 이용하여, 핀 트렌치(FT)가 형성될 수 있다.
핀 트렌치(FT)는 반도체막(110p), 상부 산화 방지막(120p), 희생막(107a), 하부 산화 방지막(125p) 및 기판(100) 내에 형성될 수 있다.
핀 트렌치(FT)가 형성됨으로써, 핀형 돌출 패턴(115), 제2 산화 방지 패턴(125), 희생 패턴(107p), 제1 산화 방지 패턴(120) 및 제1 채널 반도체 패턴(110)이 형성될 수 있다. 예를 들어, 제2 산화 방지 패턴(125)은 하부 산화 방지막(125p)이 패터닝되어 형성된다. 핀형 돌출 패턴(115)은 핀 트렌치(FT)가 기판(100) 내로 연장되어 형성될 수 있다.
도 30을 참고하면, 핀 트렌치(FT) 내에 프리 하부 필링막(106pa)이 형성될 수 있다.
프리 하부 필링막(106pa)은 핀 트렌치(FT)의 일부를 채울 수 있다. 프리 하부 필링막(106pa)은 희생 패턴(107p)의 측벽의 적어도 일부를 덮을 수 있다.
핀 트렌치(FT)를 채우는 프리 하부 필링막(106pa)을 형성한 후, 프리 하부 필링막(106pa)의 일부를 제거할 수 있다. 이를 통해, 핀 트렌치(FT)의 일부를 채우는 프리 하부 필링막(106pa)이 형성될 수 있다.
도 31을 참고하면, 프리 하부 필링막(106pa)의 치밀화 공정(DP)을 통해, 핀 트렌치(FT) 내에 제1 필링 절연막(106p)이 형성될 수 있다.
제1 필링 절연막(106p)은 프리 하부 필링막(106pa)이 치밀화되어 형성될 수 있다. 치밀화 공정(DP)은 예를 들어, 프리 하부 필링막(106pa)에 산소(O)를 공급하면서 진행될 수 있다.
치밀화 공정(DP)이 진행되는 동안, 희생 패턴(107p)은 산화될 수 있다. 희생 패턴(107p)이 산화되어, 스트레스 절연막(107)이 형성될 수 있다.
스트레스 절연막(107)이 형성되는 동안, 제1 산화 방지 패턴(120)은 제1 채널 반도체 패턴(110)이 산화되는 것을 방지할 수 있다.
도시된 것과 달리, 치밀화 공정(DP)이 진행되는 동안, 제2 산화 방지 패턴(125)의 적어도 일부 및/또는 핀형 돌출 패턴(115)의 적어도 일부는 산화될 수 있다.
또는, 제2 산화 방지 패턴(125)이 형성되지 않은 경우, 치밀화 공정(DP)이 진행되는 동안, 핀형 돌출 패턴(115)의 상부의 일부는 산화될 수 있다.
도 32를 참고하면, 제1 필링 절연막(106p) 상에, 제2 필링 절연막(106q)이 형성될 수 있다. 이를 통해, 필링 절연막(106)이 형성될 수 있다.
제2 필링 절연막(106q)은 제1 채널 반도체 패턴(110)의 측벽을 전체적으로 덮지 않는다. 제1 채널 반도체 패턴(110)의 일부는 필링 절연막(106)의 상면보다 돌출된다.
마스크 패턴(50)이 제거된다.
도 33 내지 도 36은 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다. 도 33은 도 30 이후에 진행된 공정 단계일 수 있다.
도 33을 참고하면, 제1 채널 반도체 패턴(110)의 측벽의 적어도 일부를 따라 프리(pre) 핀 라이너막(113a)이 형성될 수 있다.
프리 핀 라이너막(113a)은 제1 채널 반도체 패턴(110)의 측벽의 적어도 일부와, 프리 하부 필링막(106pa)의 상면을 따라 형성될 수 있다. 이어서, 프리 하부 필링막(106pa)의 상면 상의 프리 핀 라이너막(113a)이 제거될 수 있다.
도시된 것과 달리, 프리 하부 필링막(106pa)의 상면 상의 프리 핀 라이너막(113a)이 제거되지 않을 수도 있다.
도 34를 참고하면, 프리 하부 필링막(106pa) 상에, 프리 상부 필링막(106qa)가 형성될 수 있다.
프리 상부 필링막(106qa)은 핀 트렌치(FT)를 채울 수 있다. 프리 상부 필링막(106qa)은 프리 핀 라이너막(113a)을 덮을 수 있다.
도 35를 참고하면, 프리 하부 필링막(106pa) 및 프리 상부 필링막(106qa)의 치밀화 공정(DP)을 통해, 핀 트렌치(FT) 내에 제1 필링 절연막(106p) 및 제2 필링 절연막(106q)이 형성될 수 있다.
제1 필링 절연막(106p) 및 제2 필링 절연막(106q)은 각각 프리 하부 필링막(106pa) 및 프리 상부 필링막(106qa)이 치밀화되어 형성될 수 있다.
치밀화 공정(DP)이 진행되는 동안, 희생 패턴(107p)은 산화될 수 있다. 희생 패턴(107p)이 산화되어, 스트레스 절연막(107)이 형성될 수 있다.
스트레스 절연막(107)이 형성되는 동안, 프리 핀 라이너막(113a)은 제1 채널 반도체 패턴(110)이 산화되는 것을 방지할 수 있다.
도 36을 참고하면, 제2 필링 절연막(106q)의 일부와, 프리 핀 라이너막(113a)의 일부를 제거하여, 제1 채널 반도체 패턴(110)의 일부가 필링 절연막(106)의 상면보다 위로 돌출될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 105, 108: 필드 절연막
110, 210: 채널 반도체 패턴 113: 핀 라이너
115: 핀형 돌출 패턴 120, 125: 산화 방지 패턴

Claims (20)

  1. 기판;
    상기 기판과 이격되는 제1 반도체 패턴;
    상기 제1 반도체 패턴의 바닥면을 따라 연장되고, 상기 기판과 이격되는 제1 산화 방지 패턴; 및
    상기 기판 상에 배치되고, 상기 제1 반도체 패턴의 측벽의 적어도 일부를 덮는 필드 절연막을 포함하고,
    상기 제1 산화 방지 패턴은 제1 불순물이 도핑된 제1 반도체 물질막을 포함하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 제1 산화 방지 패턴은 실리콘 또는 실리콘 게르마늄 중 적어도 하나를 포함하는 반도체 장치.
  3. 제1 항에 있어서,
    상기 제1 불순물은 산소(O), 질소(N) 및 탄소(C) 중 적어도 하나를 포함하는 반도체 장치.
  4. 제1 항에 있어서,
    상기 기판으로부터 돌출된 돌출 패턴을 더 포함하고,
    상기 제1 산화 방지 패턴은 상기 돌출 패턴과 이격되는 반도체 장치.
  5. 제4 항에 있어서,
    상기 돌출 패턴의 상면을 따라 연장되는 제2 산화 방지 패턴을 더 포함하고,
    상기 제2 산화 방지 패턴은 제2 불순물이 도핑된 제2 반도체 물질막을 포함하고,
    상기 제2 산화 방지 패턴은 상기 제1 산화 방지 패턴과 이격되는 반도체 장치.
  6. 제4 항에 있어서,
    상기 필드 절연막은 필링 절연막과 스트레스 절연막을 포함하고,
    상기 스트레스 절연막은 게르마늄을 포함하는 산화물을 포함하고,
    상기 스트레스 절연막은 상기 제1 산화 방지 패턴과 상기 돌출 패턴 사이에 배치되는 반도체 장치.
  7. 제1 항에 있어서,
    상기 제1 산화 방지 패턴은 상기 제1 불순물이 도핑된 제1 서브 패턴과, 언도프(undoped)인 제2 서브 패턴을 포함하는 반도체 장치.
  8. 제7 항에 있어서,
    상기 제1 산화 방지 패턴은 복수개의 상기 제1 서브 패턴과 상기 제2 서브 패턴을 포함하고,
    상기 제1 서브 패턴 및 상기 제2 서브 패턴은 교대로 적층된 반도체 장치.
  9. 제1 항에 있어서,
    상기 필드 절연막과 상기 제1 반도체 패턴 사이에, 상기 제1 반도체 패턴의 측벽의 적어도 일부를 따라 연장되는 핀 라이너를 더 포함하는 반도체 장치.
  10. 기판;
    상기 기판과 이격되는 제1 반도체 패턴;
    상기 기판 상에 배치되고, 상기 제1 반도체 패턴의 측벽의 적어도 일부를 덮는 필드 절연막; 및
    상기 필드 절연막과 상기 제1 반도체 패턴 사이에, 상기 제1 반도체 패턴의 측벽의 적어도 일부를 따라 연장되는 핀 라이너를 포함하고,
    상기 필드 절연막은 필링 절연막과 스트레스 절연막을 포함하고,
    상기 스트레스 절연막은 게르마늄을 포함하는 산화물을 포함하고,
    상기 핀 라이너는 상기 기판과 비접촉하는 반도체 장치.
  11. 제10 항에 있어서,
    상기 기판과 이격되고, 상기 제1 반도체 패턴의 바닥면을 따라 연장되는 산화 방지 패턴을 더 포함하고,
    상기 산화 방지 패턴은 불순물이 도핑된 반도체 물질막을 포함하는 반도체 장치.
  12. 제10 항에 있어서,
    상기 기판으로부터 돌출된 돌출 패턴을 더 포함하고,
    상기 필드 절연막은 상기 돌출 패턴을 덮고,
    상기 기판의 상면을 기준으로, 상기 핀 라이너의 하면의 높이는 상기 돌출 패턴의 최상부의 높이보다 높은 반도체 장치.
  13. 제10 항에 있어서,
    상기 기판의 상면을 기준으로, 상기 핀 라이너의 하면의 높이는 상기 제1 반도체 패턴의 바닥면의 높이와 같거나 낮은 반도체 장치.
  14. 제10 항에 있어서,
    상기 기판과 수평적으로 이격되는 제2 반도체 패턴을 더 포함하고,
    상기 핀 라이너는 상기 제1 반도체 패턴의 측벽 상에 형성되는 제1 부분과, 상기 제2 반도체 패턴의 측벽 상에 형성되는 제2 부분과, 상기 제1 부분과 상기 제2 부분을 연결하는 연결 부분을 포함하는 반도체 장치.
  15. 제10 항에 있어서,
    상기 핀 라이너는 실리콘 질화막을 포함하는 반도체 장치.
  16. 제10 항에 있어서,
    상기 스트레스 절연막은 상기 제1 반도체 패턴과, 상기 기판 사이에 배치되는 반도체 장치.
  17. 기판으로부터 돌출된 돌출 패턴;
    상기 돌출 패턴과 이격되는 제1 반도체 패턴;
    상기 돌출 패턴과 상기 제1 반도체 패턴 사이에, 상기 제1 반도체 패턴과 접촉하고, 상기 제1 반도체 패턴의 바닥면을 따라 연장되는 제1 산화 방지 패턴;
    상기 기판 상에, 상기 돌출 패턴을 덮고, 상기 제1 반도체 패턴의 측벽의 적어도 일부를 덮는 필드 절연막; 및
    상기 필드 절연막 상에, 상기 제1 반도체 패턴과 교차하는 게이트 전극을 포함하고,
    상기 제1 산화 방지 패턴은 제1 불순물이 도핑된 제1 반도체 물질막과, 언도프(undoped)인 제2 반도체 물질막을 포함하는 반도체 장치.
  18. 제17 항에 있어서,
    상기 제1 반도체 물질막 및 상기 제2 반도체 물질막은 실리콘을 포함하고,
    상기 제1 불순물은 산소(O), 질소(N) 및 탄소(C) 중 적어도 하나를 포함하는 반도체 장치.
  19. 제17 항에 있어서,
    상기 필드 절연막과 상기 제1 반도체 패턴 사이에, 상기 제1 반도체 패턴의 측벽의 적어도 일부를 따라 연장되는 핀 라이너를 더 포함하고,
    상기 기판의 상면을 기준으로, 상기 핀 라이너의 하면의 높이는 상기 돌출 패턴의 최상부의 높이보다 높은 반도체 장치.
  20. 제17 항에 있어서,
    상기 필드 절연막은 필링 절연막과 스트레스 절연막을 포함하고,
    상기 스트레스 절연막은 게르마늄을 포함하는 산화물을 포함하rh,
    상기 스트레스 절연막은 상기 제1 산화 방지 패턴과 상기 돌출 패턴 사이에 개재되는 반도체 장치.
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Publication number Priority date Publication date Assignee Title
US7560326B2 (en) 2006-05-05 2009-07-14 International Business Machines Corporation Silicon/silcion germaninum/silicon body device with embedded carbon dopant
US7948008B2 (en) 2007-10-26 2011-05-24 Micron Technology, Inc. Floating body field-effect transistors, and methods of forming floating body field-effect transistors
US9159824B2 (en) * 2013-02-27 2015-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with strained well regions
US9385233B2 (en) 2013-06-26 2016-07-05 Globalfoundries Inc. Bulk finFET with partial dielectric isolation featuring a punch-through stopping layer under the oxide
US9520498B2 (en) * 2014-03-17 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET structure and method for fabricating the same
US9780214B2 (en) 2014-12-22 2017-10-03 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including Fin- FET and manufacturing method thereof
US9515185B2 (en) 2014-12-31 2016-12-06 Stmicroelectronics, Inc. Silicon germanium-on-insulator FinFET
US9711535B2 (en) 2015-03-13 2017-07-18 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming FinFET channel

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