KR20230012669A - 반도체 장치 - Google Patents

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KR20230012669A
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isolation structure
gate
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gate isolation
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고명동
천건용
김동원
김현석
이상현
이형석
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삼성전자주식회사
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Abstract

본 발명은 소자 성능 및 신뢰성을 개선할 수 있는 반도체 장치를 제공하는 것이다. 본 발명의 몇몇 실시예에 따른 반도체 장치는 기판, 기판 상에, 제1 방향으로 연장되는 제1 활성 패턴, 기판 상에, 제1 방향으로 연장되고 제1 활성 패턴과 제1 방향과 교차하는 제2 방향으로 이격된 제2 활성 패턴, 제1 및 제2 활성 패턴 상에, 제1 및 제2 활성 패턴과 교차하고, 제2 방향으로 연장되는 복수의 게이트 전극, 제1 및 제2 활성 패턴 사이에, 제1 방향으로 연장되고, 복수의 게이트 전극을 분리하는 제1 게이트 분리 구조체, 및 게이트 전극 사이에, 제2 방향으로 연장되고, 제2 활성 패턴을 분리하는 제1 소자 분리 구조체를 포함하고, 게이트 분리 구조체는 제2 활성 패턴과 마주보는 제1 면과 제1 면과 반대되는 제2 면을 포함하고, 평면적 관점에서, 제2 활성 패턴으로부터 제1 게이트 구조체의 제1 부분의 제1 면까지의 거리는 제2 활성 패턴으로부터 제1 게이트 구조체의 제2 부분의 제1 면까지의 거리보다 작고, 제2 활성 패턴으로부터 제1 부분의 제2 면까지의 거리는 제2 활성 패턴으로부터 제2 부분의 제2 면까지의 거리보다 작다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것이다.
최근 정보 매체의 급속한 보급에 따라 반도체 장치의 기능도 비약적으로 발전하고 있다. 최근의 반도체 제품들의 경우, 경쟁력 확보를 위해 낮은 비용, 고품질을 위해 제품의 고집적화가 요구된다. 고집적화를 위해, 반도체 장치는 스케일링 다운이 진행되고 있다.
한편, 피치 크기가 줄어듦에 따라, 집적화된 소자들을 전기적으로 분리하는 기술이 중요시되고 활성화되고 있다. 스케일링된 소자에서 사용되는 분리 기술 역시 초미세화를 요구하고 있다.
본 발명이 해결하려는 과제는, 소자 성능 및 신뢰성을 개선할 수 있는 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는, 기판, 기판 상에, 제1 방향으로 연장되는 제1 활성 패턴, 기판 상에, 제1 방향으로 연장되고 제1 활성 패턴과 제1 방향과 교차하는 제2 방향으로 이격된 제2 활성 패턴, 제1 및 제2 활성 패턴 상에, 제1 및 제2 활성 패턴과 교차하고, 제2 방향으로 연장되는 복수의 게이트 전극, 제1 및 제2 활성 패턴 사이에, 제1 방향으로 연장되고, 복수의 게이트 전극을 분리하는 제1 게이트 분리 구조체, 및 게이트 전극 사이에, 제2 방향으로 연장되고, 제2 활성 패턴을 분리하는 제1 소자 분리 구조체를 포함하고, 게이트 분리 구조체는 제2 활성 패턴과 마주보는 제1 면과 제1 면과 반대되는 제2 면을 포함하고, 평면적 관점에서, 제2 활성 패턴으로부터 제1 게이트 구조체의 제1 부분의 제1 면까지의 거리는 제2 활성 패턴으로부터 제1 게이트 구조체의 제2 부분의 제1 면까지의 거리보다 작고, 제2 활성 패턴으로부터 제1 부분의 제2 면까지의 거리는 제2 활성 패턴으로부터 제2 부분의 제2 면까지의 거리보다 작다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는, 기판, 기판 상에, 제1 방향으로 연장되는 제1 활성 패턴, 기판 상에, 제1 방향으로 연장되고, 제1 활성 패턴과 상기 제1 방향과 교차하는 제2 방향으로 이격된 제2 활성 패턴, 제1 및 제2 활성 패턴 상에, 제1 및 제2 활성 패턴과 교차하고, 제2 방향으로 연장되는 복수의 게이트 전극, 제1 활성 패턴 및 상기 제2 활성 패턴 사이에, 제1 방향으로 연장되고, 복수의 게이트 전극을 분리하는 게이트 분리 구조체, 및 게이트 전극 사이에, 제2 방향으로 연장되고, 제2 활성 패턴을 분리하는 소자 분리 구조체를 포함하고, 게이트 분리 구조체의 바닥면의 적어도 일부는 제1 활성 패턴과 제1 방향 및 제2 방향과 교차하는 제3 방향으로 중첩되고, 소자 분리 구조체는 제2 활성 패턴을 두 부분으로 완전히 분리한다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는, 기판, 기판 상에, 제1 방향으로 연장되고, 제1 방향과 교차하는 제2 방향으로 서로 이격된 제1 내지 제4 활성 패턴, 제1 내지 제4 활성 패턴 상에, 제1 내지 제4 활성 패턴과 교차하고, 제2 방향으로 연장되는 복수의 게이트 전극, 제1 및 제2 활성 패턴 사이에, 제1 방향으로 연장되고, 복수의 게이트 전극을 분리하는 제1 게이트 분리 구조체, 제3 및 제4 활성 패턴 사이에, 제1 방향으로 연장되고, 복수의 게이트 전극을 분리하는 제2 게이트 분리 구조체, 및 게이트 전극 사이에, 제2 방향으로 연장되고, 제2 활성 패턴 및 제3 활성 패턴을 분리하는 소자 분리 구조체를 포함하고, 제1 게이트 분리 구조체는 제2 활성 패턴과 마주보는 제1 면 및 제1 면과 반대되는 제2 면을 포함하고, 제2 게이트 분리 구조체는 제4 활성 패턴과 마주보는 제3 면 및 제3 면과 반대되는 제4 면을 포함하고, 평면적 관점에서, 제2 활성 패턴으로부터 제1 게이트 분리 구조체의 제1 부분의 제1 면까지의 거리는 제2 활성 패턴으로부터 제1 게이트 분리 구조체의 제2 부분의 제1 면까지의 거리보다 작고, 제2 활성 패턴으로부터 제1 게이트 분리 구조체의 제1 부분의 제2 면까지의 거리는 제2 활성 패턴으로부터 제1 게이트 분리 구조체의 제2 부분의 제2 면까지의 거리보다 작고, 평면적 관점에서, 제4 활성 패턴으로부터 제2 게이트 분리 구조체의 제1 부분의 제3 면까지의 거리는 제4 활성 패턴으로부터 제2 게이트 분리 구조체의 제2 부분의 제3 면까지의 거리보다 크고, 제4 활성 패턴으로부터 제2 게이트 분리 구조체의 제1 부분의 제4 면까지의 거리는 제4 활성 패턴으로부터 제2 게이트 분리 구조체의 제2 부분의 제4 면 까지의 거리보다 크고, 소자 분리 구조체는 제1 게이트 분리 구조체의 제2 부분과, 제2 게이트 분리 구조체의 제2 부분 사이에 배치된다.
기타 실시예들의 구체적인 사항들은 발명의 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 레이아웃도이다.
도 2는 도 1의 A-A'를 따라 절단한 예시적인 단면도이다.
도 3은 도 1의 B-B'를 따라 절단한 예시적인 단면도이다.
도 4a 및 도 4b는 도 1의 C-C'를 따라 절단한 예시적인 단면도들이다.
도 5는 도 1의 D-D'를 따라 절단한 예시적인 단면도이다.
도 6은 도 1의 E-E'를 따라 절단한 예시적인 단면도이다.
도 7은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 도면이다.
도 8은 도 7의 F-F'를 따라 절단한 예시적인 단면도이다.
도 9는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 10은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 11은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 12는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 13은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 14는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 15는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 16은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 레이아웃도이다.
도 17은 도 16의 G-G'를 따라 절단한 예시적인 단면도이다.
도 18은 도 16의 H-H'를 따라 절단한 예시적인 단면도이다.
도 19 내지 도 30은 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계 도면들이다.
몇몇 실시예에 따른 반도체 장치에 관한 도면에서는, 예시적으로, 핀형 패턴 형상의 채널 영역을 포함하는 핀형 트랜지스터(FinFET), 나노 와이어 또는 나노 시트를 포함하는 트랜지스터, MBCFETTM(Multi-Bridge Channel Field Effect Transistor)을 도시하였지만, 이에 제한되는 것은 아니다. 몇몇 실시예에 따른 반도체 장치는 터널링 트랜지스터(tunneling FET), 또는 3차원(3D) 트랜지스터를 포함할 수 있음은 물론이다. 몇몇 실시예들에 따른 반도체 장치는 평면(planar) 트랜지스터를 포함할 수 있음은 물론이다. 덧붙여, 본 발명의 기술적 사상은 2차원 물질을 기반으로 하는 트랜지스터(2D material based FETs) 및 이의 이종 구조(heterostructure)에 적용될 수 있다.
또한, 몇몇 실시예에 따른 반도체 장치는 양극성 접합(bipolar junction) 트랜지스터, 횡형 이중 확산 트랜지스터(LDMOS) 등을 포함할 수도 있다.
이하에서, 도 1 내지 도 18을 참고하여 몇몇 실시예에 따른 반도체 장치를 설명한다.
도 1은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 레이아웃도이다. 도 2는 도 1의 A-A'를 따라 절단한 예시적인 단면도이다. 도 3은 도 1의 B-B'를 따라 절단한 예시적인 단면도이다. 도 4a 및 도 4b는 도 1의 C-C'를 따라 절단한 예시적인 단면도들이다. 도 5는 도 1의 D-D'를 따라 절단한 예시적인 단면도이다. 도 6은 도 1의 D-D'를 따라 절단한 예시적인 단면도이다.
도 1 내지 도 6을 참고하면, 몇몇 실시예에 따른 반도체 장치는, 기판(100) 게이트 전극(120), 제1 내지 제4 활성 패턴(AP1~AP4), 제1 게이트 분리 구조체(160), 제2 게이트 분리 구조체(260), 제1 소자 분리 구조체(170), 제2 소자 분리 구조체(270), 및 제3 소자 분리 구조체(370)를 포함할 수 있다.
도시되진 않았지만, 기판(100)은 활성 영역과 필드 영역을 포함할 수 있다. 필드 영역은 인접한 활성 영역 사이에 형성될 수 있다. 활성 영역은 제1 내지 제4 활성 패턴(AP1~AP4)이 배치되는 영역일 수 있다. 필드 영역은 활성 영역과 경계를 이룰 수 있다. 활성 영역은 필드 영역에 의해 분리될 수 있다.
다르게 설명하면, 서로 이격되어 있는 복수의 활성 영역들 주변에 소자 분리막이 배치될 수 있다. 이 때, 소자 분리막 중 활성 영역 사이에 있는 부분이 필드 영역일 수 있다. 예를 들어, 반도체 장치의 일 예가 될 수 있는 트랜지스터의 채널 영역이 형성되는 부분이 활성 영역일 수 있고, 활성 영역에 형성된 트랜지스터의 채널 영역을 구분하는 부분이 필드 영역일 수 있다. 또는, 활성 영역은 트랜지스터의 채널 영역으로 사용되는 핀형 패턴 또는 나노 시트가 형성되는 부분이고, 필드 영역은 채널 영역으로 사용되는 핀형 패턴 또는 나노 시트가 형성되지 않는 영역일 수 있다.
기판(100)은 실리콘 기판 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다.
제1 내지 제4 활성 패턴(AP1~AP4)은 기판(100)으로부터 돌출되어 있을 수 있다. 제1 내지 제4 활성 패턴(AP1~AP4)은 기판(100) 상에 제1 방향(D1)을 따라서 길게 연장될 수 있다. 예를 들어, 제1 내지 제4 활성 패턴(AP1~AP4)은 제1 방향(D1)으로 연장되는 장변과, 제2 방향(D2)으로 연장되는 단변을 포함할 수 있다. 여기에서 제1 방향(D1)은 제2 방향(D2) 제3 방향(D3)과 교차될 수 있다. 또한, 제2 방향(D2)은 제3 방향(D3)과 교차될 수 있다.
제1 내지 제4 활성 패턴(AP1~AP4)은 서로 제2 방향(D2)으로 이격될 수 있다. 제1 활성 패턴(AP1), 제2 활성 패턴(AP2), 제3 활성 패턴(AP3), 및 제4 활성 패턴(AP4)은 순차적으로 제2 방향(D2)으로 이격될 수 있다. 예를 들어, 제2 활성 패턴(AP2)은 제1 활성 패턴(AP1)과 제3 활성 패턴(AP3) 사이에 배치될 수 있다. 제3 활성 패턴(AP3)은 제2 활성 패턴(AP2) 및 제4 활성 패턴(AP4) 사이에 배치될 수 있다.
제1 내지 제4 활성 패턴(AP1~AP4)은 각각 다채널 활성 패턴일 수 있다. 몇몇 실시예에 따른 반도체 장치에서, 제1 내지 제4 활성 패턴(AP1~AP4)은 하부 패턴과 시트 패턴을 포함할 수 있다.
예를 들어, 제1 활성 패턴(AP1)은 제1 하부 패턴(BP1)과 제1 시트 패턴(UP1)을 포함할 수 있다. 제1 시트 패턴(UP1)은 제1 하부 패턴(BP1)으로부터 제3 방향(D3)으로 이격될 수 있다. 제1 시트 패턴(UP1)은 3개인 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐 이에 제한되는 것은 아니다.
제2 활성 패턴(AP2)은 제2 하부 패턴(BP2)과 제2 시트 패턴(UP2)을 포함할 수 있다. 제3 활성 패턴(AP3)은 제3 하부 패턴(BP3)과 제3 시트 패턴(UP3)을 포함할 수 있다. 제4 활성 패턴(AP4)은 제4 하부 패턴(BP4)과 제4 시트 패턴(UP4)을 포함할 수 있다. 제2 활성 패턴(AP2) 내지 제4 활성 패턴(AP4)은 제1 활성 패턴(AP1)과 실질적으로 동일할 수 있다.
제1 내지 제4 활성 패턴(AP1~AP4)은 각각 1개인 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 제1 내지 제4 활성 패턴(AP1~AP4)은 각각 하나 이상일 수도 있다.
제1 내지 제4 활성 패턴(AP1~AP4)은 각각 기판(100)의 일부일 수 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 제1 내지 제4 활성 패턴(AP1~AP4)은 예를 들어, 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 제1 내지 제4 활성 패턴(AP1~AP4)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.
IV-IV족 화합물 반도체는 예를 들어, 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다.
III-V족 화합물 반도체는 예를 들어, III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
몇몇 실시예에서, 제1 내지 제4 활성 패턴(AP1~AP4)은 동일한 물질을 포함할 수 있다. 다른 실시예에서, 제1 내지 제4 활성 패턴(AP1~AP4)은 서로 다른 물질을 포함할 수 있다.
필드 절연막(105)은 제1 활성 패턴(AP1)의 측벽의 일부, 제2 활성 패턴(AP2)의 측벽의 일부, 제3 활성 패턴(AP3)의 측벽의 일부, 및 제4 활성 패턴(AP4)의 일부 상에 형성될 수 있다. 필드 절연막(105)은 제1 하부 패턴(BP1)의 측벽의 일부, 제2 하부 패턴(BP2)의 측벽의 일부, 제3 하부 패턴(BP3)의 측벽의 일부, 및 제4 하부 패턴(BP4)의 측벽의 일부 상에 형성될 수 있다. 제1 내지 제4 하부 패턴(BP1~BP4)은 각각 필드 절연막(105)의 상면보다 위로 돌출될 수 있다. 필드 절연막(105)은 예를 들어, 산화막, 질화막, 산질화막 또는 이들의 조합막을 포함할 수 있다.
복수의 게이트 구조체(GS)는 기판(100) 상에 배치될 수 있다. 적어도 하나 이상의 게이트 구조체(GS)는 제2 방향(D2)으로 연장될 수 있다. 복수의 게이트 구조체(GS)는 필드 절연막(105) 상에 배치될 수 있다. 게이트 구조체(GS) 각각은 서로 제1 방향(D1)으로 이격될 수 있다.
게이트 구조체(GS)는 제1 활성 패턴(AP1), 제2 활성 패턴(AP2), 제3 활성 패턴(AP3), 및 제4 활성 패턴(AP4) 상에 배치될 수 있다. 게이트 구조체(GS)는 제1 활성 패턴(AP1), 제2 활성 패턴(AP2), 제3 활성 패턴(AP3) 및 제4 활성 패턴(AP4)과 교차할 수 있다.
게이트 구조체(GS)는 제1 게이트 분리 구조체(160) 및 제2 게이트 분리 구조체(260)에 의해 세 부분으로 분리될 수 있다. 제1 게이트 분리 구조체(160) 및 제2 게이트 분리 구조체(260)에 대하여는 후술한다.
게이트 구조체(GS)는 예를 들어, 게이트 전극(120), 게이트 절연막(130), 게이트 스페이서(140), 및 게이트 캡핑 패턴(150)을 포함할 수 있다.
게이트 전극(120)은 제1 활성 패턴(AP1), 제2 활성 패턴(AP2), 제3 활성 패턴(AP3) 및 제4 활성 패턴(AP4) 상에 형성될 수 있다. 게이트 전극(120)은 제1 활성 패턴(AP1), 제2 활성 패턴(AP2), 제3 활성 패턴(AP3) 및 제4 활성 패턴(AP4)과 교차할 수 있다. 게이트 전극(120)은 필드 절연막(105)의 상면보다 돌출된 제1 하부 패턴(BP1), 제2 하부 패턴(BP2), 제3 하부 패턴(BP3) 및 제4 하부 패턴(BP4)을 감쌀 수 있다.
또한, 게이트 전극(120)은 제1 하부 패턴(BP1)으로부터 이격된 제1 시트 패턴(UP1)과, 제2 하부 패턴(BP2)으로부터 이격된 제2 시트 패턴(UP1)과, 제3 하부 패턴(BP3)으로부터 이격된 제3 시트 패턴(UP3)과, 제4 하부 패턴(BP4)으로부터 이격된 제4 시트 패턴(UP4)을 감쌀 수 있다. 게이트 전극(120)은 제2 방향(D2)으로 연장된 장변과, 제1 방향(D1)으로 연장된 단변을 포함할 수 있다.
게이트 전극(120)의 상면은 제1 내지 제4 활성 패턴(AP1~AP4)의 상면을 향해 리세스된 오목한 곡면일 수 있지만, 이에 제한되는 것은 아니다. 즉, 도시된 것과 달리, 게이트 전극(120)의 상면은 평평한 평면일 수도 있다.
게이트 전극(120)은 예를 들어, 티타늄 질화물(TiN), 탄탈륨 탄화물(TaC), 탄탈륨 질화물(TaN), 티타늄 실리콘 질화물(TiSiN), 탄탈륨 실리콘 질화물(TaSiN), 탄탈륨 티타늄 질화물(TaTiN), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 알루미늄 질화물(TaAlN), 텅스텐 질화물(WN), 루테늄(Ru), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 탄질화물(TiAlC-N), 티타늄 알루미늄 탄화물(TiAlC), 티타늄 탄화물(TiC), 탄탈륨 탄질화물(TaCN), 텅스텐(W), 알루미늄(Al), 구리(Cu), 코발트(Co), 티타늄(Ti), 탄탈륨(Ta), 니켈(Ni), 백금(Pt), 니켈 백금(Ni-Pt), 니오븀(Nb), 니오븀 질화물(NbN), 니오븀 탄화물(NbC), 몰리브덴(Mo), 몰리브덴 질화물(MoN), 몰리브덴 탄화물(MoC), 텅스텐 탄화물(WC), 로듐(Rh), 팔라듐(Pd), 이리듐(Ir), 오스뮴(Os), 은(Ag), 금(Au), 아연(Zn), 바나듐(V) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
게이트 전극(120)은 도전성 금속 산화물, 도전성 금속 산질화물 등을 포함할 수 있고, 상술한 물질이 산화된 형태를 포함할 수도 있다.
게이트 스페이서(140)는 게이트 전극(120)의 측벽 상에 배치될 수 있다. 게이트 스페이서(140)는 제2 방향(D2)으로 연장될 수 있다.
게이트 스페이서(140)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN), 실리콘 붕소질화물(SiBN), 실리콘 산붕소질화물(SiOBN), 실리콘 산탄화물(SiOC) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
게이트 절연막(130)은 게이트 전극(120)의 측벽 및 바닥면을 따라 연장될 수 있다. 게이트 절연막(130)은 제1 활성 패턴(AP1), 제2 활성 패턴(AP2), 제3 활성 패턴(AP3) 및 제4 활성 패턴(AP4) 상에 형성될 수 있다. 게이트 절연막(130)은 게이트 전극(120)과, 게이트 스페이서(140) 사이에 형성될 수 있다. 게이트 절연막(130)은 제1 내지 제4 하부 패턴(BP1~BP4)의 상면 및 필드 절연막(105)의 상면을 따라 연장될 수 있다. 게이트 절연막(130)은 제1 내지 제4 시트 패턴(UP1~UP4)의 둘레를 감쌀 수 있다.
게이트 절연막(130)은 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 또는 실리콘 산화물보다 유전 상수가 큰 고유전율 물질을 포함할 수 있다. 고유전율 물질은 예를 들어, 보론 질화물(boron nitride), 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 하프늄 알루미늄 산화물(hafnium aluminum oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있다.
몇몇 실시예들에 따른 반도체 장치는 네거티브 커패시터(Negative Capacitor)를 이용한 NC(Negative Capacitance) FET을 포함할 수 있다. 예를 들어, 게이트 절연막(130)은 강유전체 특성을 갖는 강유전체 물질막과, 상유전체 특성을 갖는 상유전체 물질막을 포함할 수 있다.
강유전체 물질막은 음의 커패시턴스를 가질 수 있고, 상유전체 물질막은 양의 커패시턴스를 가질 수 있다. 예를 들어, 두 개 이상의 커패시터가 직렬 연결되고, 각각의 커패시터의 커패시턴스가 양의 값을 가질 경우, 전체 커패시턴스는 각각의 개별 커패시터의 커패시턴스보다 감소하게 된다. 반면, 직렬 연결된 두 개 이상의 커패시터의 커패시턴스 중 적어도 하나가 음의 값을 가질 경우, 전체 커패시턴스는 양의 값을 가지면서 각각의 개별 커패시턴스의 절대값보다 클 수 있다.
음의 커패시턴스를 갖는 강유전체 물질막과, 양의 커패시턴스를 갖는 상유전체 물질막이 직렬로 연결될 경우, 직렬로 연결된 강유전체 물질막 및 상유전체 물질막의 전체적인 커패시턴스 값은 증가할 수 있다. 전체적인 커패시턴스 값이 증가하는 것을 이용하여, 강유전체 물질막을 포함하는 트랜지스터는 상온에서 60 mV/decade 미만의 문턱전압이하 스윙(subthreshold swing(SS))을 가질 수 있다.
강유전체 물질막은 강유전체 특성을 가질 수 있다. 강유전체 물질막은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 지르코늄 산화물(hafnium zirconium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide) 및 납 지르코늄 티타늄 산화물(lead zirconium titanium oxide) 중 적어도 하나를 포함할 수 있다. 여기에서, 일 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄 산화물(hafnium oxide)에 지르코늄(Zr)이 도핑된 물질일 수 있다. 다른 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄(Hf)과 지르코늄(Zr)과 산소(O)의 화합물일 수도 있다.
강유전체 물질막은 도핑된 도펀트를 더 포함할 수 있다. 예를 들어, 도펀트는 알루미늄(Al), 티타늄(Ti), 니오븀(Nb), 란타넘(La), 이트륨(Y), 마그네슘(Mg), 실리콘(Si), 칼슘(Ca), 세륨(Ce), 디스프로슘(Dy), 어븀(Er), 가돌리늄(Gd), 게르마늄(Ge), 스칸듐(Sc), 스트론튬(Sr) 및 주석(Sn) 중 적어도 하나를 포함할 수 있다. 강유전체 물질막이 어떤 강유전체 물질을 포함하는지에 따라, 강유전체 물질막에 포함된 도펀트의 종류는 달라질 수 있다.
강유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 도펀트는 예를 들어, 가돌리늄(Gd), 실리콘(Si), 지르코늄(Zr), 알루미늄(Al) 및 이트륨(Y) 중 적어도 하나를 포함할 수 있다.
도펀트가 알루미늄(Al)일 경우, 강유전체 물질막은 3 내지 8 at%(atomic %)의 알루미늄을 포함할 수 있다. 여기에서, 도펀트의 비율은 하프늄 및 알루미늄의 합에 대한 알루미늄의 비율일 수 있다.
도펀트가 실리콘(Si)일 경우, 강유전체 물질막은 2 내지 10 at%의 실리콘을 포함할 수 있다. 도펀트가 이트륨(Y)일 경우, 강유전체 물질막은 2 내지 10 at%의 이트륨을 포함할 수 있다. 도펀트가 가돌리늄(Gd)일 경우, 강유전체 물질막은 1 내지 7 at%의 가돌리늄을 포함할 수 있다. 도펀트가 지르코늄(Zr)일 경우, 강유전체 물질막은 50 내지 80 at%의 지르코늄을 포함할 수 있다.
상유전체 물질막은 상유전체 특성을 가질 수 있다. 상유전체 물질막은 예를 들어, 실리콘 산화물(silicon oxide) 및 고유전율을 갖는 금속 산화물 중 적어도 하나를 포함할 수 있다. 상유전체 물질막에 포함된 금속 산화물은 예를 들어, 하프늄 산화물(hafnium oxide), 지르코늄 산화물(zirconium oxide) 및 알루미늄 산화물(aluminum oxide) 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
강유전체 물질막 및 상유전체 물질막은 동일한 물질을 포함할 수 있다. 강유전체 물질막은 강유전체 특성을 갖지만, 상유전체 물질막은 강유전체 특성을 갖지 않을 수 있다. 예를 들어, 강유전체 물질막 및 상유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 하프늄 산화물의 결정 구조는 상유전체 물질막에 포함된 하프늄 산화물의 결정 구조와 다르다.
강유전체 물질막은 강유전체 특성을 갖는 두께를 가질 수 있다. 강유전체 물질막의 두께는 예를 들어, 0.5 내지 10nm 일 수 있지만, 이에 제한되는 것은 아니다. 각각의 강유전체 물질마다 강유전체 특성을 나타내는 임계 두께가 달라질 수 있으므로, 강유전체 물질막의 두께는 강유전체 물질에 따라 달라질 수 있다.
몇몇 실시예에서, 게이트 절연막(130)은 하나의 강유전체 물질막을 포함할 수 있다. 다른 실시예에서, 게이트 절연막(130)은 서로 간에 이격된 복수의 강유전체 물질막을 포함할 수 있다. 게이트 절연막(130)은 복수의 강유전체 물질막과, 복수의 상유전체 물질막이 교대로 적층된 적층막 구조를 가질 수 있다.
게이트 캡핑 패턴(150)은 게이트 전극(120)의 상면 및 게이트 스페이서(140)의 상면 상에 배치될 수 있다. 게이트 캡핑 패턴(150)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
도시된 것과 달리, 게이트 캡핑 패턴(150)은 게이트 스페이서(140) 사이에 배치될 수 있다. 이와 같은 경우, 게이트 캡핑 패턴(150)의 상면(150_US)은 게이트 스페이서(140)의 상면과 동일 평면에 놓일 수 있다. 게이트 캡핑 패턴(150)의 상면(150_US)은 게이트 구조체(GS)의 상면일 수 있다. 게이트 캡핑 패턴(150)의 상면(150_US)은 제1 게이트 분리 구조체(160)의 상면(160US)과, 제2 게이트 분리 구조체(260)의 상면(260US)과, 제1 소자 분리 구조체(170)의 상면(170US)과, 제1 층간 절연막(185)의 상면(185US)과 동일 평면에 놓일 수 있다.
제1 게이트 분리 구조체(160) 및 제2 게이트 분리 구조체(260)는 게이트 전극(120)을 분리할 수 있다. 제1 게이트 분리 구조체(160)는 제1 활성 패턴(AP1)과 제2 활성 패턴(AP2) 사이에서, 게이트 전극(120)을 분리할 수 있다. 제2 게이트 분리 구조체(260)는 제3 활성 패턴(AP3)과 제4 활성 패턴(AP4) 사이에서, 게이트 전극(120)을 분리할 수 있다. 제1 게이트 분리 구조체(160) 및 제2 게이트 분리 구조체(260)는 필드 절연막(105) 상의 게이트 전극(120) 및 게이트 절연막(130)을 관통할 수 있다.
제1 게이트 분리 구조체(160), 및 제2 게이트 분리 구조체(260)는 제1 방향(D1)으로 연장될 수 있다. 제1 게이트 분리 구조체(160)와 제2 게이트 분리 구조체(260)는 서로 제2 방향(D2)으로 이격될 수 있다. 제1 게이트 분리 구조체(160)는 제1 방향(D1)으로 연장되는 장변과, 제2 방향(D2)으로 연장되는 단변을 포함한다. 제2 게이트 분리 구조체(160)는 제1 방향(D1)으로 연장되는 장변과, 제2 방향(D2)으로 연장되는 단변을 포함한다.
제1 게이트 분리 구조체(160)는 제1 방향(D1)으로 연장되는 제1 면(160a)과 제2 면(160b)을 포함할 수 있다. 제1 면(160a)은 제2 활성 패턴(AP2)과 마주보는 면일 수 있다. 제2 면(160b)은 제1 면(160a)과 반대되는 면일 수 있다. 제2 게이트 분리 구조체(260)는 제1 방향(D1)으로 연장되는 제3 면(260a)과 제4 면(260b)을 포함할 수 있다. 제3 면(260a)은 제4 활성 패턴(AP4)과 마주보는 면일 수 있다. 제4 면(260b)은 제3 면(260a)과 반대되는 면일 수 있다.
몇몇 실시예에서, 제1 게이트 분리 구조체(160)의 제2 방향(D2)으로의 폭은 일정할 수 있다. 즉, 제1 게이트 분리 구조체(160)의 제1 면(160a)과 제2 면(160b) 사이의 폭은 일정할 수 있다. 예를 들어, 제1 게이트 분리 구조체(160)의 제1 부분(160_1)의 제2 방향(D2)으로의 폭(W1)과, 제1 게이트 분리 구조체(160)의 제2 부분(160_2)의 제2 방향(D2)으로의 폭(W2)과, 제1 게이트 분리 구조체(160)의 제3 부분(160_3)의 제2 방향(D2)으로의 폭(W3)은 동일할 수 있다.
제2 게이트 분리 구조체(260)의 제2 방향(D2)으로의 폭은 일정할 수 있다. 즉, 제2 게이트 분리 구조체(260)의 제3 면(260a)과 제4 면(260b) 사이의 폭은 일정할 수 있다.
몇몇 실시예에서, 제1 게이트 분리 구조체(160) 및 제2 게이트 분리 구조체(260)는 평면적 관점에서, 지그재그(zigzag) 형상을 가질 수 있다. 즉, 제1 게이트 분리 구조체(160)의 제1 면(160a) 및 제2 면(160b)과, 제2 게이트 분리 구조체(260)의 제3 면(260a) 및 제4 면(260b) 각각은 제1 방향(D1)으로 연장되는 직선이 아닐 수 있다.
예를 들어, 제1 게이트 분리 구조체(160)는 제1 부분(160_1)과, 제2 부분(160_2)과 제3 부분(160_3)을 포함할 수 있다. 제1 부분(160_1)은 제2 부분(160_2)과 제3 부분(160_3) 사이에 배치될 수 있다. 제2 활성 패턴(AP2)으로부터 제1 부분(160_1)까지의 거리는 제2 활성 패턴(AP2)으로부터 제2 부분(160_2)까지의 거리보다 작다. 제2 활성 패턴(AP2)으로부터 제1 부분(160_1)까지의 거리는 제2 활성 패턴(AP2)으로부터 제3 부분(160_3)까지의 거리보다 크다.
보다 자세하게는, 제2 활성 패턴(AP2)으로부터 제1 게이트 분리 구조체(160)의 제1 부분(160_1)의 제1 면(160a)까지의 거리(d1)는 제2 활성 패턴(AP2)으로부터 제1 게이트 분리 구조체(160)의 제2 부분(160_2)의 제1 면(160a)까지의 거리(d2)보다 작다.
제2 활성 패턴(AP2)은 제1 게이트 분리 구조체(160)와 마주보는 상면(AP2_b) 및 상면(AP2_b)과 반대되는 하면(AP2_a)을 포함할 수 있다. 본 명세서에서, "제2 활성 패턴(AP2)으로부터 'A'까지의 거리"는 제2 활성 패턴(AP2)의 하면(AP2_a)에서부터 'A'까지의 거리를 의미한다.
즉, 제2 활성 패턴(AP2)으로부터 제1 게이트 분리 구조체(160)의 제1 부분(160_1)의 제1 면(160a)까지의 거리(d1)는 제2 활성 패턴(AP2)의 하면(AP2_a)으로부터 제1 게이트 분리 구조체(160)의 제1 부분(160_1)의 제1 면(160a)까지의 거리를 의미한다.
제2 활성 패턴(AP2)으로부터 제1 게이트 분리 구조체(160)의 제1 부분(160_1)의 제2 면(160b)까지의 거리(d3)는 제2 활성 패턴(AP2)으로부터 제1 게이트 분리 구조체(160)의 제2 부분(160_2)의 제2 면(160b)까지의 거리(d4)보다 작다. 즉, 제1 게이트 분리 구조체(160)의 제2 부분(160_2)은 제1 게이트 분리 구조체(160)의 제1 부분(160_1)보다 제1 활성 패턴(AP1)에 더 가깝게 배치된다.
제2 활성 패턴(AP2)으로부터 제1 게이트 분리 구조체(160)의 제1 부분(160_1)의 제1 면(160a)까지의 거리(d1)는 제2 활성 패턴(AP2)으로부터 제1 게이트 분리 구조체(160)의 제3 부분(160_3)의 제1 면(160a)까지의 거리(d5)보다 크다. 제2 활성 패턴(AP2)으로부터 제1 게이트 분리 구조체(160)의 제1 부분(160_1)의 제2 면(160b)까지의 거리(d3)는 제2 활성 패턴(AP2)으로부터 제1 게이트 분리 구조체(160)의 제3 부분(160_3)의 제2 면(160b)까지의 거리(d6)보다 크다. 즉, 제1 게이트 분리 구조체(160)의 제3 부분(160_3)은 제1 게이트 분리 구조체(160)의 제1 부분(160_1)보다 제2 활성 패턴(AP2)에 더 가깝게 배치된다.
제2 활성 패턴(AP2)으로부터 제1 게이트 분리 구조체(160)의 제2 부분(160_2)의 제1 면(160a)까지의 거리(d2)는 제2 활성 패턴(AP2)으로부터 제1 게이트 분리 구조체(160)의 제3 부분(160_3)의 제2 면(160b)까지의 거리(d6)와 같거나 작을 수 있다. 따라서, 제1 소자 분리 구조체(170)는 제2 소자 분리 구조체(270)와 제1 방향(D1)으로 중첩되지 않을 수 있다.
제2 게이트 분리 구조체(260)는 예를 들어, 제1 부분(260_1)과, 제2 부분(260_2)과, 제3 부분(260_3)을 포함할 수 있다. 제1 부분(260_1)은 제2 부분(260_2)과 제3 부분(260_3) 사이에 배치될 수 있다.
제1 게이트 분리 구조체(160)와 제2 게이트 분리 구조체(260)는 제1 방향(D1)으로 연장되는 축에 대해 대칭일 수 있다.
예를 들어, 제4 활성 패턴(AP4)으로부터 제2 게이트 분리 구조체(260)의 제1 부분(260_1)까지의 거리는 제4 활성 패턴(AP4)으로부터 제2 게이트 분리 구조체(260)의 제2 부분(260_2)까지의 거리보다 크다. 제4 활성 패턴(AP4)으로부터 제2 게이트 분리 구조체(260)의 제1 부분(260_1)까지의 거리는 제4 활성 패턴(AP4)으로부터 제2 게이트 분리 구조체(260)의 제3 부분(260_3)까지의 거리보다 작다.
제4 활성 패턴(AP4)은 제2 게이트 분리 구조체(260)와 마주보는 상면(AP4_b)과, 상면(AP4_b)과 반대되는 하면(AP4_a)을 포함할 수 있다. 본 명세서에서, "제4 활성 패턴(AP4)으로부터 'A'까지의 거리"는 제4 활성 패턴(AP4)의 하면(AP4_a)으로부터 'A'까지의 거리를 의미한다.
즉, 제4 활성 패턴(AP4)으로부터 제2 게이트 분리 구조체(260)의 제1 부분(260_1)의 제3 면(260a)까지의 거리(d7)는 제4 활성 패턴(AP4)의 하면(AP4_a)으로부터 제2 게이트 분리 구조체(260)의 제1 부분(260_1)의 제3 면(260a)까지의 거리를 의미한다.
제4 활성 패턴(AP4)으로부터 제2 게이트 분리 구조체(260)의 제1 부분(260_1)의 제3 면(260a)까지의 거리(d7)는 제4 활성 패턴(AP4)으로부터 제2 게이트 분리 구조체(260)의 제2 부분(260_2)의 제3 면(260a)까지의 거리(d8)보다 크다. 제4 활성 패턴(AP4)으로부터 제2 게이트 분리 구조체(260)의 제1 부분(260_1)의 제4 면(260b)까지의 거리(d9)는 제4 활성 패턴(AP4)으로부터 제2 게이트 분리 구조체(260)의 제2 부분(260_2)의 제4 면(260b)까지의 거리(d10)보다 크다. 즉, 제2 게이트 분리 구조체(260)의 제2 부분(260_2)은 제2 게이트 분리 구조체(260)의 제1 부분(260_1)보다 제4 활성 패턴(AP4)에 가까울 수 있다.
제4 활성 패턴(AP4)으로부터 제2 게이트 분리 구조체(260)의 제1 부분(260_1)의 제3 면(260a)까지의 거리(d7)는 제4 활성 패턴(AP4)으로부터 제2 게이트 분리 구조체(260)의 제3 부분(260_3)의 제3 면(260a)까지의 거리(d11)보다 작다. 제4 활성 패턴(AP4)으로부터 제2 게이트 분리 구조체(260)의 제1 부분(260_1)의 제4 면(260b)까지의 거리(d9)는 제4 활성 패턴(AP4)으로부터 제2 게이트 분리 구조체(260)의 제3 부분(260_3)의 제4 면(260b)까지의 거리(d12)보다 크다. 즉, 제2 게이트 분리 구조체(260)의 제1 부분(260_1)은 제2 게이트 분리 구조체(260)의 제3 부분(260_3)보다 제4 활성 패턴(AP4)에 가까울 수 있다.
제4 활성 패턴(AP4)으로부터 제2 게이트 분리 구조체(260)의 제2 부분(260_2)의 제4 면(260b)까지의 거리(d10)는 제4 활성 패턴(AP4)으로부터 제2 게이트 분리 구조체(260)의 제3 부분(260_3)의 제3 면(260a)까지의 거리(d11)와 같거나 클 수 있다. 따라서, 제1 소자 분리 구조체(170)는 제3 소자 분리 구조체(370)와 제1 방향(D1)으로 중첩되지 않을 수 있다.
도 2에서, 제1 게이트 분리 구조체(160)의 바닥면(160BS)의 적어도 일부는 제1 활성 패턴(AP1)과 제3 방향(D3)으로 중첩될 수 있다. 제2 게이트 분리 구조체(260)의 바닥면(260BS)의 적어도 일부는 제4 활성 패턴(AP4)과 제3 방향(D3)으로 중첩될 수 있다.
예를 들어, 제1 게이트 분리 구조체(160)의 바닥면(160BS)의 적어도 일부는 제1 하부 패턴(BP1)의 적어도 일부와 제3 방향(D3)으로 중첩될 수 있다. 제2 게이트 분리 구조체(260)의 바닥면(260BS)의 적어도 일부는 제4 하부 패턴(BP4)의 적어도 일부와 제3 방향(D3)으로 중첩될 수 있다.
제1 게이트 분리 구조체(160)의 제2 부분(160_2)의 바닥면(160BS)의 적어도 일부가 제1 하부 패턴(BP1)과 제3 방향(D3)으로 중첩될 수 있다. 제2 게이트 분리 구조체(260)의 제2 부분(260_2)의 바닥면(260BS)의 적어도 일부가 제4 하부 패턴(BP4)과 제3 방향(D3)으로 중첩될 수 있다.
제1 게이트 분리 구조체(160)의 제2 부분(160_2)의 측벽(160SW)은 게이트 절연막(130)과 이격될 수 있다. 제1 게이트 분리 구조체(160)의 제2 부분(160_2)의 측벽(160SW)과 게이트 절연막(130) 사이에 게이트 전극(120)이 배치될 수 있다. 제2 게이트 분리 구조체(260)의 제2 부분(260_2)의 측벽(260SW)은 게이트 절연막(130)과 이격될 수 있다. 제2 게이트 분리 구조체(260)의 제2 부분(260_2)의 측벽(260SW)과 게이트 절연막(130) 사이에 게이트 전극(120)이 배치될 수 있다.
도 3에서, 제1 게이트 분리 구조체(160)의 바닥면(160BS)은 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)과 제3 방향(D3)으로 중첩되지 않을 수 있다. 제2 게이트 분리 구조체(260)의 바닥면(260BS)은 제3 활성 패턴(AP3) 및 제4 활성 패턴(AP4)과 제3 방향(D3)으로 중첩되지 않을 수 있다.
제1 게이트 분리 구조체(160)의 제1 부분(160_1)의 바닥면(160BS)은 제1 하부 패턴(BP1) 및 제2 하부 패턴(BP2)과 제3 방향(D3)으로 중첩되지 않을 수 있다. 제2 게이트 분리 구조체(260)의 제1 부분(260_1)의 바닥면(260BS)은 제3 하부 패턴(BP3) 및 제4 하부 패턴(BP4)과 제3 방향(D3)으로 중첩되지 않을 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
몇몇 실시예에서, 제1 게이트 분리 구조체(160)의 바닥면(160BS)은 필드 절연막(105)의 상면보다 낮게 형성될 수 있다. 제1 게이트 분리 구조체(160)의 적어도 일부는 필드 절연막(105)과 제2 방향(D2)으로 중첩될 수 있다.
몇몇 실시예에서, 제1 게이트 분리 구조체(160)의 바닥면(160BS)과 제2 게이트 분리 구조체(260)의 바닥면(260BS)은 제1 소자 분리 구조체(170)의 바닥면(170BS)보다 높게 형성될 수 있다. 일 예로, 게이트 캡핑 패턴(150)의 상면(150US)을 기준으로, 제1 게이트 분리 구조체(160)의 바닥면(160BS)과 제2 게이트 분리 구조체(260)의 바닥면(260BS)은 제1 소자 분리 구조체(170)의 바닥면(170BS)보다 낮게 형성될 수 있다.
다른 예로, 필드 절연막(105)의 바닥면(105BS)은 제1 소자 분리 구조체(170)의 바닥면(170BS)과 제1 게이트 분리 구조체(160)의 바닥면(160BS) 사이에 배치될 수 있다. 필드 절연막(105)의 바닥면(105BS)은 제1 소자 분리 구조체(170)의 바닥면(170BS)과 제2 게이트 분리 구조체(260)의 바닥면(260BS) 사이에 배치될 수 있다.
또 다른 예로, 제1 게이트 분리 구조체(160)의 상면(160US)으로부터 제1 게이트 분리 구조체(160)의 바닥면(160BS)까지의 높이 및 제2 게이트 분리 구조체(260)의 상면(260US)으로부터 제2 게이트 분리 구조체(260)의 바닥면(260BS)까지의 높이는 제1 소자 분리 구조체(170)의 상면(170US)으로부터 제1 소자 분리 구조체(170)의 바닥면(170BS)까지의 높이보다 작을 수 있다.
제1 게이트 분리 구조체(160) 및 제2 게이트 분리 구조체(260)는 각각 실리콘 질화물(SiN), 실리콘 산화물(SiO2) 및 이들의 조합막을 포함할 수 있다. 제1 게이트 분리 구조체(160) 및 제2 게이트 분리 구조체(260)는 단일막인 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐 이에 제한되는 것은 아니다. 제1 게이트 분리 구조체(160) 및 제2 게이트 분리 구조체(260)는 다중막일 수도 있다.
제1 소자 분리 구조체(170), 제2 소자 분리 구조체(270) 및 제3 소자 분리 구조체(370)는 제2 방향(D2)으로 연장될 수 있다. 제1 소자 분리 구조체(170), 제2 소자 분리 구조체(270) 및 제3 소자 분리 구조체(370)는 각각 제2 방향(D2)으로 연장되는 장변과 제1 방향(D1)으로 연장되는 단변을 포함할 수 있다.
제1 소자 분리 구조체(170)는 제2 활성 패턴(AP2)과 제3 활성 패턴(AP3)을 두 부분으로 완전히 분리할 수 있다. 제2 소자 분리 구조체(270)는 제1 활성 패턴(AP1)을 두 부분으로 완전히 분리할 수 있다. 제3 소자 분리 구조체(370)는 제4 활성 패턴(AP4)을 두 부분으로 완전히 분리할 수 있다.
도 1에서, 제1 게이트 분리 구조체(160)의 제1 부분(160_1)과 제2 게이트 분리 구조체(260)의 제1 부분(260_1) 사이에서, 소자 분리 구조체가 형성될 경우, 소자 분리 구조체는 제2 활성 패턴(AP2)과 제3 활성 패턴(AP3)을 완전히 분리하지 못할 수 있다.
반면, 도 1 및 도 2에 도시된 것과 같이, 제1 게이트 분리 구조체(160)의 제2 부분(160_2)과 제2 게이트 분리 구조체(260)의 제2 부분(260_2) 사이에서, 제1 소자 분리 구조체(170)가 형성될 경우, 제1 소자 분리 구조체(170)는 제2 활성 패턴(AP2)과 제3 활성 패턴(AP3)을 완전히 분리할 수 있다. 제1 게이트 분리 구조체(160)의 제2 부분(160_2)은 제1 활성 패턴(AP1)과 가깝게 형성되고, 제2 게이트 분리 구조체(260)의 제2 부분(260_2)은 제4 활성 패턴(AP4)과 가깝게 형성될 수 있다. 따라서, 제1 게이트 분리 구조체(160)의 제2 부분(160_2)과 제2 게이트 분리 구조체(260)의 제2 부분(260_2) 사이의 거리는 증가될 수 있다. 즉, 제1 소자 분리 구조체(170)의 제2 방향(D2)으로의 폭이 커질 수 있다. 따라서, 제1 소자 분리 구조체(170)는 제2 활성 패턴(AP2)과 제3 활성 패턴(AP3)을 완전히 분리할 수 있다.
몇몇 실시예에서, 제1 소자 분리 구조체(170)의 측벽은 제2 활성 패턴(AP2) 및 제3 활성 패턴(AP3)을 관통하지 않는다. 제1 소자 분리 구조체(170)의 측벽의 일부는 필드 절연막(105)의 바닥면(105BS)에서 필드 절연막(105)의 상면까지 연장될 수 있다.
제1 소자 분리 구조체(170)는 제1 게이트 분리 구조체(160)와 제2 게이트 분리 구조체(260) 사이에 배치될 수 있다. 예를 들어, 제1 소자 분리 구조체(170)는 제1 게이트 분리 구조체(160)의 제2 부분(160_2)과 제2 게이트 분리 구조체(260)의 제2 부분(160_2) 사이에 배치될 수 있다.
제1 소자 분리 구조체(170)는 제1 게이트 분리 구조체(160)의 제2 부분(160_2) 및 제2 게이트 분리 구조체(260)의 제2 부분(260_2)과 제2 방향(D2)으로 중첩될 수 있다.
몇몇 실시예에서, 제1 소자 분리 구조체(170)의 제2 방향(D2)으로의 폭은 제1 게이트 분리 구조체(160)의 제1 부분(160_1)과 제2 게이트 분리 구조체(260)의 제1 부분(260_1) 사이의 거리보다 크다. 즉, 제1 소자 분리 구조체(170)의 제2 방향(D2)으로의 폭은 제1 게이트 분리 구조체(160)의 제1 부분(160_1)의 제1 면(160a)과 제2 게이트 분리 구조체(260)의 제1 부분(260_1)의 제4 면(260b) 사이의 거리보다 크다.
제1 소자 분리 구조체(170)의 적어도 일부는 제1 게이트 분리 구조체(160)와 제1 방향(D1)으로 중첩될 수 있다. 예를 들어, 제1 소자 분리 구조체(170)의 적어도 일부는 제1 게이트 분리 구조체(160)의 제1 부분(160_1)과 제1 방향(D1)으로 중첩될 수 있다.
제1 게이트 분리 구조체(160)의 제2 부분(160_2)은 제2 활성 패턴(AP2)보다 제1 활성 패턴(AP1)과 더 가까울 수 있다. 제2 게이트 분리 구조체(260)의 제2 부분(260_2)은 제3 활성 패턴(AP3)보다 제4 활성 패턴(AP4)과 더 가까울 수 있다. 이에 따라, 제1 소자 분리 구조체(170)는 제2 활성 패턴(AP2) 및 제3 활성 패턴(AP3)을 완전히 두 부분으로 분리할 수 있다.
제1 게이트 분리 구조체(160)의 제3 부분(160_3)은 제1 활성 패턴(AP1)보다 제2 활성 패턴(AP2)과 더 가까울 수 있다. 이에 따라, 제2 소자 분리 구조체(270)는 제1 활성 패턴(AP1)을 완전히 두 부분으로 분리할 수 있다.
제2 게이트 분리 구조체(260)의 제3 부분(260_3)은 제4 활성 패턴(AP4) 보다 제3 활성 패턴(AP3)과 더 가까울 수 있다. 이에 따라, 제3 소자 분리 구조체(370)는 제4 활성 패턴(AP4)을 완전히 두 부분으로 분리할 수 있다.
제2 소자 분리 구조체(270) 및 제3 소자 분리 구조체(370)는 제2 방향(D2)으로 중첩될 수 있다. 제2 소자 분리 구조체(270) 및 제3 소자 분리 구조체(370)는 제1 게이트 분리 구조체(160)의 제3 부분(160_3)과, 제2 게이트 분리 구조체(260)의 제3 부분(260_3)과 제2 방향(D2)으로 중첩될 수 있다.
도 2에서, 제1 소자 분리 구조체(170)의 바닥면(170BS)은 필드 절연막(105)의 바닥면(105BS)보다 낮을 수 있다. 필드 절연막(105)의 바닥면(105BS)은 제1 소자 분리 구조체(170)의 바닥면(170BS)과 제1 게이트 분리 구조체(160)의 바닥면(160BS) 사이에 위치할 수 있다. 즉, 제1 소자 분리 구조체(170)는 제2 활성 패턴(AP2)과 제3 활성 패턴(AP3)을 완전히 분리할 수 있다.
도 4a 및 도 4b에서, 제1 소자 분리 구조체(170)는 소오스/드레인 패턴(180)과 접촉될 수 있다.
제1 소자 분리 구조체(170)가 형성되는 과정에서, 게이트 전극(120)이 제거될 때 소오스/드레인 패턴(180)의 일부가 노출될 수 있다. 제1 소자 분리 구조체(170)는 소오스/드레인 패턴(180)이 노출된 부분을 채울 수 있다.
몇몇 실시예에서, 제1 소자 분리 구조체(170)와 소오스/드레인 패턴(180) 사이에 더미 제2 시트 패턴(UP2_R)이 배치될 수 있다. 더미 제2 시트 패턴(UP2_R)은 제1 소자 분리 구조체(170)가 형성되는 과정에서, 제2 시트 패턴(UP2)이 제거되지 않고 남은 부분일 수 있다.
도 4a 내지 도 6에서, 제1 소자 분리 구조체(170)의 상면(170US)은 제1 게이트 분리 구조체(160)의 상면(160US)과, 게이트 캡핑 패턴(150)의 상면(150US)과, 제1 층간 절연막(185)의 상면(185US)과, 제2 게이트 분리 구조체(260)의 상면(260US)과, 동일 평면에 놓일 수 있다.
제1 소자 분리 구조체(170), 제2 소자 분리 구조체(270), 및 제3 소자 분리 구조체(370)는 각각 실리콘 질화물(SiN), 실리콘 산화물(SiO2), 또는 이들의 조합막을 포함할 수 있다. 제1 소자 분리 구조체(170)는 단일막인 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐 이에 제한되는 것은 아니다. 제1 소자 분리 구조체(170)는 다중막으로 형성될 수 있음은 물론이다.
소오스/드레인 패턴(180)은 제1 내지 제4 하부 패턴(BP1~BP4) 상에 형성될 수 있다. 소오스/드레인 패턴(180)은 게이트 구조체(GS) 사이에 배치될 수 있다. 소오스/드레인 패턴(180)은 게이트 구조체(GS)의 측벽에 배치될 수 있다. 소오스/드레인 패턴(180)은 인접하는 게이트 구조체(GS) 사이에 배치될 수 있다.
몇몇 실시예에서, 소오스/드레인 패턴(180)은 게이트 구조체(GS) 양측에 배치될 수 있다. 도시된 것과 달리 소오스/드레인 패턴(180)은 게이트 구조체(GS)의 일측에 배치되고, 게이트 구조체(GS)의 타측에는 배치되지 않을 수 있다.
소오스/드레인 패턴(180)은 에피택셜 패턴을 포함할 수 있다. 소오스/드레인 패턴(180)은 제1 내지 제4 시트 패턴(UP1~UP4)을 채널 영역으로 사용하는 트랜지스터의 소오스/드레인 영역에 포함될 수 있다.
도 4b에서, 본 발명의 몇몇 실시예에 따른 반도체 장치는 식각 정지막(165)을 더 포함할 수 있다.
식각 정지막(165)은 소오스/드레인 패턴(180)의 상면과, 게이트 구조체(GS)의 측벽 상에 배치될 수 있다. 도시되진 않았지만, 식각 정지막(165)은 소오스/드레인 패턴(180)의 측벽과, 필드 절연막(105)의 상면을 따라 배치될 수 있다. 식각 정지막(165)은 예를 들어, 제1 층간 절연막(185)에 대해 식각 선택비를 갖는 물질을 포함할 수 있다. 식각 정지막(165)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산탄질화물(SiOCN), 실리콘 붕소질화물(SiBN), 실리콘 산붕소질화물(SiOBN), 실리콘 산탄화물(SiOC) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
도 4a에 도시된 것과 같이, 식각 정지막(165)은 형성되지 않을 수도 있다. 이하에서는 식각 정지막(165)이 형성되지 않은 것을 기준으로 설명한다.
제1 층간 절연막(185)은 소오스/드레인 패턴(180)과, 필드 절연막(105) 상에 형성될 수 있다. 제1 층간 절연막(185)은 인접하는 게이트 구조체(GS) 사이에 배치될 수 있다. 제1 층간 절연막(185)의 상면(185_US)은 게이트 캡핑 패턴(150)의 상면(150US)과, 제1 소자 분리 구조체(170)의 상면(170US)과, 제1 게이트 분리 구조체(160)의 상면(160US)과, 제2 게이트 분리 구조체(260)의 상면(260US)과 동일 평면에 놓일 수 있다.
제1 층간 절연막(185)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, Fluorinated TetraEthylOrthoSilicate (FTEOS), Hydrogen SilsesQuioxane (HSQ), Bis-benzoCycloButene (BCB), TetraMethylOrthoSilicate (TMOS), OctaMethyleyCloTetraSiloxane (OMCTS), HexaMethylDiSiloxane (HMDS), TriMethylSilyl Borate (TMSB), DiAcetoxyDitertiaryButoSiloxane (DADBS), TriMethylSilil Phosphate (TMSP), PolyTetraFluoroEthylene (PTFE), TOSZ(Tonen SilaZen), FSG(Fluoride Silicate Glass), polypropylene oxide와 같은 polyimide nanofoams, CDO(Carbon Doped silicon Oxide), OSG(Organo Silicate Glass), SiLK, Amorphous Fluorinated Carbon, silica aerogels, silica xerogels, mesoporous silica 또는 이들의 조합을 포함할 수 있지만, 이에 제한되는 것은 아니다.
도시되진 않았지만, 본 발명의 몇몇 실시예에 따른 반도체 장치는 게이트 컨택과 액티브 컨택을 더 포함할 수 있다. 게이트 컨택은 게이트 구조체(GS)와 제3 방향(D3)으로 중첩되는 위치에 형성될 수 있다. 게이트 컨택은 게이트 캡핑 패턴(150)을 제3 방향(D3)으로 관통하여 게이트 전극(120)과 연결될 수 있다.
액티브 컨택은 소오스/드레인 패턴(180)과 중첩되는 위치에 형성될 수 있다. 액티브 컨택은 제1 층간 절연막(185)을 제3 방향(D3)으로 관통하여 소오스/드레인 패턴(180)과 연결될 수 있다.
제2 층간 절연막(190)은 제1 층간 절연막(185) 상에 배치될 수 있다. 제2 층간 절연막(190)은 게이트 캡핑 패턴(150), 제1 게이트 분리 구조체(160), 제1 소자 분리 구조체(170), 및 제2 게이트 분리 구조체(260) 상에 배치될 수 있다. 제2 층간 절연막(190)은 제1 층간 절연막(185), 게이트 캡핑 패턴(150), 제1 게이트 분리 구조체(160), 제1 소자 분리 구조체(170), 및 제2 게이트 분리 구조체(260)를 덮을 수 있다.
제2 층간 절연막(190)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다.
몇몇 실시예에서, 제2 층간 절연막(190) 내에 배선 패턴(195)이 배치될 수 있다. 도시되진 않았지만, 배선 패턴(195)은 게이트 컨택과 연결되어 게이트 전극(120)과 연결될 수 있다.
배선 패턴(195)은 다중 도전막 구조를 가질 수 있다. 배선 패턴(195)은 예를 들어, 배선 배리어막(195a)과, 배선 필링막(195b)을 포함할 수 있다. 배선 필링막(195b)은 배선 배리어막(195a) 상에 배치될 수 있다. 배선 배리어막(195a)은 배선 필링막(195b)의 측벽과 바닥면을 따라 배치될 수 있다.
배선 배리어막(195a)은 예를 들어, 탄탈륨(Ta), 탄탈륨 질화물(TaN), 티타늄(Ti), 티타늄 질화물(TiN), 티타늄 실리콘 질화물(TiSiN), 니켈(Ni), 니켈 보론(NiB), 텅스텐 질화물(WN), 텅스텐 탄질화물(WCN), 지르코늄(Zr), 지르코늄 질화물(ZrN), 바나듐(V), 바나듐 질화물(VN), 니오븀(Nb), 니오븀 질화물(NbN), 백금(Pt), 이리듐(Ir), 로듐(Rh) 및 2차원 물질(Two-dimensional(2D) material) 중 적어도 하나를 포함할 수 있다.
배선 필링막(195b)은 예를 들어, 알루미늄(Al), 구리(Cu), 텅스텐(W), 코발트(Co), 루테늄(Ru), 은(Ag), 금(Au), 망간(Mn) 및 몰리브데넘(Mo) 중 적어도 하나를 포함할 수 있다.
도 7은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 도면이다. 도 8은 도 7의 F-F'를 따라 절단한 예시적인 단면도이다. 설명의 편의상 도 1 내지 도 6을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 7을 참고하면, 제1 게이트 분리 구조체(160)의 제1 부분(160_1)의 제2 방향(D2)으로의 폭(W1)은 제1 게이트 분리 구조체(160)의 제2 부분(160_2)의 제2 방향(D2)으로의 폭(W2)보다 클 수 있다.
제1 게이트 분리 구조체(160)의 제1 부분(160_1)의 제2 방향(D2)으로의 폭(W1)은 제1 게이트 분리 구조체(160)의 제3 부분(160_3)의 제2 방향(D2)으로의 폭(W3)보다 클 수 있다.
제1 게이트 분리 구조체(160)의 제2 부분(160_2)은 제1 소자 분리 구조체(170)와 제2 방향(D2)으로 중첩되는 부분이다. 제1 게이트 분리 구조체(160)의 제2 부분(160_2)의 제2 방향(D2)으로의 폭(W2)이 좁아짐에 따라, 제1 소자 분리 구조체(170)가 형성될 때, 제2 활성 패턴(AP2)이 완전히 분리되지 않을 위험이 현저히 줄어들 수 있다.
마찬가지로, 제1 게이트 분리 구조체(160)의 제3 부분(160_3)은 제2 소자 분리 구조체(270)와 제2 방향(D2)으로 중첩되는 부분이다. 제1 게이트 분리 구조체(160)의 제3 부분(160_3)의 제2 방향(D2)으로의 폭(W3)이 좁아짐에 따라, 제2 소자 분리 구조체(270)가 형성될 때, 제1 활성 패턴(AP1)이 완전히 분리되지 않을 위험이 현저히 줄어들 수 있다.
몇몇 실시예에서, 제2 활성 패턴(AP2)으로부터 제1 게이트 분리 구조체(160)의 제2 부분(160_2)의 제1 면(160a)까지의 거리(d2)는 제2 활성 패턴(AP2)으로부터 제1 게이트 분리 구조체(160)의 제3 부분(160_3)의 제2 면(160b)까지의 거리(d6)보다 크다. 따라서, 제1 소자 분리 구조체(170)의 적어도 일부는 제2 소자 분리 구조체(270)와 제1 방향(D1)으로 중첩될 수 있다.
제4 활성 패턴(AP4)으로부터 제2 게이트 분리 구조체(260)의 제2 부분(260_2)의 제2 면(260b)까지의 거리(d10)는 제4 활성 패턴(AP4)으로부터 제2 게이트 분리 구조체(260)의 제1 면(260a)까지의 거리(d11)보다 작을 수 있다. 따라서, 제3 소자 분리 구조체(370)의 적어도 일부는 제1 소자 분리 구조체(170)와 제1 방향(D1)으로 중첩될 수 있다.
도 8을 참고하면, 제1 소자 분리 구조체(170)의 적어도 일부는 제2 소자 분리 구조체(270)와 제1 방향(D1)으로 중첩될 수 있다.
제1 소자 분리 구조체(170)는 제2 소자 분리 구조체(270)와 제1 방향(D1)으로 이격될 수 있다. 제1 소자 분리 구조체(170)와 제2 소자 분리 구조체(270) 사이에 제1 층간 절연막(185) 및 제1 게이트 분리 구조체(160)가 배치될 수 있다. 제1 소자 분리 구조체(170)와 제2 소자 분리 구조체(270) 사이에 제1 게이트 분리 구조체(160)의 제1 부분(160_1)이 배치될 수 있다.
제1 소자 분리 구조체(170)의 바닥면(170BS)은 제2 소자 분리 구조체(270)의 바닥면(270BS)과 동일 평면에 놓일 수 있다. 제1 소자 분리 구조체(170)의 상면(170US)은 제2 소자 분리 구조체(270)의 상면(270US)과 동일 평면에 놓일 수 있다.
도 9는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상 도 1 내지 도 6을 이용하여 설명한 것과 다른 점을 중심으로 설명한다. 참고적으로 도 9는 몇몇 실시예에 따른 반도체 장치의 예시적인 레이아웃도일 수 있다.
도 9를 참고하면, 제1 게이트 분리 구조체(160)의 제1 부분(160_1)의 제2 방향(D2)으로의 폭(W1)은 제1 게이트 분리 구조체(160)의 제2 부분(160_2)의 제2 방향(D2)으로의 폭(W2)보다 작을 수 있다.
도 10은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상 도 1 내지 도 6을 이용하여 설명한 것과 다른 점을 중심으로 설명한다. 참고적으로 도 10은 몇몇 실시예에 따른 반도체 장치의 예시적인 레이아웃도일 수 있다.
도 10을 참고하면, 제1 게이트 분리 구조체(160)는 제1 연결 부분(160C)을 포함할 수 있다.
제2 게이트 분리 구조체(260)는 제2 연결 부분(260C)을 포함할 수 있다. 제2 연결 부분(260C)에 대한 설명은 제1 연결 부분(160C)에 대한 설명과 실질적으로 동일할 수 있으므로, 이하에서는 제1 연결 부분(160C)에 대하여만 설명한다.
제1 연결 부분(160C)은 제1 게이트 분리 구조체(160)의 제1 부분(160_1)과 제2 부분(160_2)을 연결할 수 있다. 제1 연결 부분(160C)은 제1 게이트 분리 구조체(160)의 제1 부분(160_1)과 제3 부분(160_3)을 연결할 수 있다.
제1 연결 부분(160C)의 제1 면(160a)은 제1 부분(160_1)의 제1 면(160a)과 제2 부분(160_2)의 제1 면(160a)을 연결할 수 있다. 제1 연결 부분(160C)의 제1 면(160a)은 제1 부분(160_1)의 제1 면(160a)과 제3 부분(160_3)의 제1 면(160a)을 연결할 수 있다. 제1 연결 부분(160C)의 제2 면(160b)은 제1 부분(160_1)의 제2 면(160b)과 제2 부분(160_2)의 제2 면(160b)을 연결할 수 있다. 제1 연결 부분(160C)의 제2 면(160b)은 제1 부분(160_1)의 제2 면(160b)과 제3 부분(160_3)의 제2 면(160b)을 연결할 수 있다.
몇몇 실시예에서, 제1 연결 부분(160C)의 제2 방향(D2)으로의 폭은 일정할 수 있다. 제1 연결 부분(160C)의 제1 면(160a)과 제2 면(160b) 사이의 거리는 일정할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 연결 부분(160C)의 제1 면(160a) 및 제1 연결 부분(160C)의 제2 면(160b)은 직선인 것으로 도시하였으나, 설명의 편의를 위한 것일 뿐 이에 제한되는 것은 아니다. 제1 연결 부분(160C)의 제1 면(160a) 및 제1 연결 부분(160C)의 제2 면(160b)은 곡선일 수도 있다.
도 11은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상 도 1 내지 도 6, 및 도 10을 이용하여 설명한 것과 다른 점을 중심으로 설명한다. 참고적으로 도 11은 몇몇 실시예에 따른 반도체 장치의 예시적인 레이아웃도일 수 있다.
도 11을 참고하면, 제1 게이트 분리 구조체(160)의 제1 연결 부분(160C)의 제2 방향(D2)으로의 폭은 일정하지 않을 수 있다.
제2 게이트 분리 구조체(260)의 제2 연결 부분(260C)의 제2 방향(D2)으로의 폭은 일정하지 않을 수 있다. 제2 연결 부분(260C)에 대한 설명은 제1 연결 부분(160C)에 대한 설명과 동일할 수 있으므로, 이하에서는 제1 연결 부분(160C)에 대하여만 설명한다.
예를 들어, 제1 게이트 분리 구조체(160)의 제1 연결 부분(160C)의 제2 방향(D2)으로의 폭은 제1 게이트 분리 구조체(160)의 제1 부분(160_1)에서 제2 부분(160_2)을 향함에 따라 점점 감소할 수 있다. 제1 게이트 분리 구조체(160)의 제1 연결 부분(160C)의 제2 면(160b)과 제1 면(160a) 사이의 거리는 제1 게이트 분리 구조체(160)의 제1 부분(160_1)에서 제2 부분(160_2)을 향함에 따라 점점 감소할 수 있다.
제1 게이트 분리 구조체(160)의 제1 연결 부분(160C)의 제2 방향(D2)으로의 폭은 제1 게이트 분리 구조체(160)의 제1 부분(160_1)에서 제3 부분(160_3)을 향함에 따라 점점 감소할 수 있다. 제1 게이트 분리 구조체(160)의 제1 연결 부분(160C)의 제2 면(160b)과 제1 면(160a) 사이의 거리는 제1 게이트 분리 구조체(160)의 제1 부분(160_1)에서 제3 부분(160_3)을 향함에 따라 점점 감소할 수 있다.
몇몇 실시예에서, 제1 게이트 분리 구조체(160)의 제2 부분(160_2)의 제2 방향(D2)으로의 폭(W2) 및 제1 게이트 분리 구조체(160)의 제3 부분(160_3)의 제2 방향(D2)으로의 폭(W3)은 제1 게이트 분리 구조체(160)의 제1 부분(160_1)의 제2 방향(D2)으로의 폭(W1) 보다 작을 수 있다.
제2 활성 패턴(AP2)으로부터 제1 게이트 분리 구조체(160)의 제2 부분(160_2)의 제1 면(160a)까지의 거리(d2)는 제2 활성 패턴(AP2)으로부터 제1 게이트 분리 구조체(160)의 제3 부분(160_3)의 제2 면(160b)까지의 거리(d6)보다 클 수 있다. 다만, 본 발명의 기술적 사상은 이에 제한되는 것은 아니다.
도 12는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상 도 1 내지 도 6, 도 10 및 도 11을 이용하여 설명한 것과 다른 점을 중심으로 설명한다. 참고적으로 도 12는 몇몇 실시예에 따른 반도체 장치의 예시적인 레이아웃도일 수 있다.
도 12를 참고하면, 제1 게이트 분리 구조체(160)의 제1 연결 부분(160C)은 직사각형 형상을 가질 수 있다.
제2 게이트 분리 구조체(260)의 제2 연결 부분(260C)은 직사각형 형상을 가질 수 있다. 제2 연결 부분(260C)에 관한 설명은 제1 연결 부분(160C)에 관한 설명과 동일할 수 있으므로, 이하에서는 제1 연결 부분(160C)에 대하여만 설명한다.
예를 들어, 제1 게이트 분리 구조체(160)의 제1 연결 부분(160C)의 제2 방향(D2)으로의 폭은 제1 게이트 분리 구조체(160)의 제1 부분(160_1)의 제1 면(160a)에서 제1 게이트 분리 구조체(160)의 제2 부분(160_2)의 제2 면(160b)까지의 거리 및 제1 게이트 분리 구조체(160)의 제1 부분(160_1)의 제2 면(160b)에서 제1 게이트 분리 구조체(160)의 제3 부분(160_3)의 제1 면(160a)까지의 거리와 동일할 수 있다.
즉, 제1 게이트 분리 구조체(160)의 제1 연결 부분(160C)의 제2 방향(D2)으로의 폭은 제1 게이트 분리 구조체(160)의 제1 부분(160_1)의 제2 방향(D2)으로의 폭(W1), 제1 게이트 분리 구조체(160)의 제2 부분(160_2)의 제2 방향(D2)으로의 폭(W2) 및 제1 게이트 분리 구조체(160)의 제3 부분(160_3)의 제2 방향(D2)으로의 폭(W3) 보다 크다.
도 13은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상 도 1 내지 도 6을 이용하여 설명한 것과 다른 점을 중심으로 설명한다. 참고적으로 도 13은 몇몇 실시예에 따른 반도체 장치의 예시적인 레이아웃도일 수 있다.
도 13을 참고하면, 제1 게이트 분리 구조체(160)의 제1 부분(160_1)의 제2 면(160b)은 제1 게이트 분리 구조체(160)의 제2 부분(160_2)의 제2 면(160b)과 동일 평면에 놓일 수 있다.
예를 들어, 제2 활성 패턴(AP2)으로부터 제1 게이트 분리 구조체(160)의 제1 부분(160_1)의 제2 면(160b)까지의 거리(d3)는 제2 활성 패턴(AP2)으로부터 제1 게이트 분리 구조체(160)의 제2 부분(160_2)의 제2 면(160b)까지의 거리(d4)와 동일할 수 있다.
제1 게이트 분리 구조체(160)의 제1 부분(160_1)의 제1 면(160a)은 제1 게이트 분리 구조체(160)의 제3 부분(160_3)의 제1 면(160a)과 동일 평면에 놓일 수 있다.
예를 들어, 제2 활성 패턴(AP2)으로부터 제1 게이트 분리 구조체(160)의 제1 부분(160_1)의 제1 면(160a)까지의 거리(d1)는 제2 활성 패턴(AP2)으로부터 제1 게이트 분리 구조체(160)의 제3 부분(160_3)의 제1 면(160a)까지의 거리(d5)와 동일할 수 있다.
몇몇 실시예에서, 제2 게이트 분리 구조체(260)의 제1 부분(260_1)의 제3 면(260a)은 제2 게이트 분리 구조체(260)의 제2 부분(260_2)의 제3 면(260a)과 동일 평면에 놓일 수 있다.
예를 들어, 제4 활성 패턴(AP4)으로부터 제2 게이트 분리 구조체(260)의 제1 부분(260_1)의 제3 면(260a)까지의 거리(d7)는 제4 활성 패턴(AP4)으로부터 제2 게이트 분리 구조체(260)의 제2 부분(260_2)의 제3 면(260a)까지의 거리(d8)와 동일할 수 있다.
제2 게이트 분리 구조체(260)의 제1 부분(260_1)의 제4 면(260b)은 제2 게이트 분리 구조체(260)의 제3 부분(260_3)의 제4 면(260b)과 동일 평면에 놓일 수 있다.
예를 들어, 제4 활성 패턴(AP4)으로부터 제2 게이트 분리 구조체(260)의 제1 부분(260_1)의 제4 면(260b)까지의 거리(d9)는 제4 활성 패턴(AP4)으로부터 제2 게이트 분리 구조체(260)의 제3 부분(260_3)의 제4 면(260b)까지의 거리(d12)와 동일할 수 있다.
도 14는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상 도 1 내지 도 6을 이용하여 설명한 것과 다른 점을 중심으로 설명한다. 참고적으로, 도 14는 도 1의 A-A'를 따라 절단한 단면도일 수 있다.
도 14를 참고하면, 제1 게이트 분리 구조체(160)의 적어도 일부는 게이트 절연막(130)과 접촉될 수 있다. 제2 게이트 분리 구조체(260)의 적어도 일부는 게이트 절연막(130)과 접촉될 수 있다.
예를 들어, 제1 게이트 분리 구조체(160)의 측벽(160SW) 중 적어도 일부는 게이트 절연막(130)과 접촉될 수 있다. 도시된 것과 달리, 제1 게이트 분리 구조체(160)의 측벽(160SW)은 게이트 절연막(130)의 일부를 관통할 수 있다. 이 경우 제1 게이트 분리 구조체(160)는 제1 시트 패턴(UP1)과 접촉되지 않는다.
제2 게이트 분리 구조체(260)의 측벽(260SW) 중 적어도 일부는 게이트 절연막(130)과 접촉될 수 있다. 도시된 것과 달리, 제2 게이트 분리 구조체(260)의 측벽(260SW)은 게이트 절연막(130)의 일부를 관통할 수 있다. 이 경우, 제2 게이트 분리 구조체(260)는 제4 시트 패턴(UP4)과 접촉되지 않는다.
도 15는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상 도 1 내지 도 6을 이용하여 설명한 것과 다른 점을 중심으로 설명한다. 참고적으로, 도 15는 도 1의 C-C'를 따라 절단한 단면도일 수 있다.
도 15를 참고하면, 게이트 스페이서(140)는 외측 스페이서(141)와 내측 스페이서(142)를 포함할 수 있다.
내측 스페이서(142)는 제3 방향(D3)으로 인접하는 제1 내지 제4 시트 패턴(UP1~UP4) 사이에 배치될 수 있다. 내측 스페이서(142)는 소오스/드레인 패턴(180)과 게이트 전극(120) 사이에 배치될 수 있다. 내측 스페이서(142)는 제1 소자 분리 구조체(170)와 소오스/드레인 패턴(180) 사이에 배치될 수도 있다. 이 경우, 제1 소자 분리 구조체(170)는 소오스/드레인 패턴(180)과 접촉되지 않을 수 있다.
외측 스페이서(141)는 제1 내지 제4 시트 패턴(UP1~UP4)과 게이트 캡핑 패턴(150) 사이에 배치될 수 있다. 외측 스페이서(141)는 소오스/드레인 패턴(180)과 게이트 전극(120) 사이에 배치될 수 있다. 외측 스페이서(141)는 제1 층간 절연막(185)과 게이트 전극(120) 사이에 배치될 수 있다.
외측 스페이서(141) 및 내측 스페이서(142)는 각각 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN), 실리콘 붕소질화물(SiBN), 실리콘 산붕소질화물(SiOBN), 실리콘 산탄화물(SiOC) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
몇몇 실시예에서, 더미 제2 시트 패턴(UP2_R)은 내측 스페이서(142) 사이 및 외측 스페이서(141)와 내측 스페이서(142) 사이에 배치될 수 있다.
도 16은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 레이아웃도이다. 도 17은 도 16의 G-G'를 따라 절단한 예시적인 단면도이다. 도 18은 도 16의 H-H'를 따라 절단한 예시적인 단면도이다. 설명의 편의상 도 1 내지 도 6을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 16 내지 도 18을 참고하면, 제1 내지 제4 활성 패턴(AP1~AP4)은 각각 핀형 패턴일 수 있다.
제1 내지 제4 활성 패턴(AP1~AP4)은 각각 2개인 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐 이에 제한되는 것은 아니다. 제1 내지 제4 활성 패턴(AP1~AP4)은 3개일 수도 있다.
도 17에서 도시되는 것과 같이, 필드 절연막(105)은 깊은 트렌치(DT)를 채울 수 있다. 도시되진 않았지만, 필드 영역은 깊은 트렌치(DT)에 의하여 정의될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 덧붙여, 본 발명이 속하는 기술 분야의 통상의 기술자는 어느 부분이 필드 영역이고, 어느 부분이 활성 영역인지 구분할 수 있음은 자명하다.
도 18에서, 제1 소자 분리 구조체(170)는 소오스/드레인 패턴(180)과 제1 방향(D1)으로 이격될 수 있다. 제1 소자 분리 구조체(170)와 소오스/드레인 패턴(180) 사이에 제2 활성 패턴(AP2)이 배치될 수 있다.
도 19 내지 도 30은 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계 도면들이다.
이하에서, 도 19 내지 도 30을 참고하여 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명한다.
도 19는 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 레이아웃도이다. 도 20은 도 19의 A-A'를 따라 절단한 단면도이다.
도 19 및 도 20을 참고하면, 기판(100) 상에 제1 내지 제4 활성 패턴(AP1~AP4)이 형성될 수 있다.
제1 내지 제4 활성 패턴(AP1~AP4)은 기판(100)으로부터 제3 방향(D3)으로 돌출될 수 있다. 제1 내지 제4 활성 패턴(AP1~AP4)은 제1 방향(D1)으로 연장될 수 있다. 제1 내지 제4 활성 패턴(AP1~AP4)은 서로 제2 방향(D2)으로 이격될 수 있다.
제1 활성 패턴(AP1)은 제1 하부 패턴(BP1)과 제1 시트 패턴(UP1)을 포함할 수 있다. 제2 활성 패턴(AP2)은 제2 하부 패턴(BP2)과 제2 시트 패턴(UP2)을 포함할 수 있다. 제3 활성 패턴(AP3)은 제3 하부 패턴(BP3)과 제3 시트 패턴(UP3)을 포함할 수 있다. 제4 활성 패턴(AP4)은 제4 하부 패턴(BP4)과 제4 시트 패턴(UP4)을 포함할 수 있다.
필드 절연막(105)은 제1 내지 제4 하부 패턴(BP1~BP4) 사이에 배치될 수 있다. 필드 절연막(105)과 제1 내지 제4 하부 패턴(BP1~BP4) 상에 제1 내지 제4 시트 패턴(UP1~UP4)을 감싸는 게이트 절연막(130)이 형성될 수 있다. 게이트 절연막(130) 상에 게이트 전극(120)이 형성될 수 있다.
게이트 전극(120)은 제1 내지 제4 활성 패턴(AP1~AP4) 상에, 제2 방향(D2)으로 연장될 수 있다. 게이트 전극(120)은 제1 내지 제4 활성 패턴(AP1~AP4)과 교차할 수 있다.
게이트 전극(120) 상에 게이트 캡핑 패턴(150)이 형성될 수 있다.
도 21은 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 레이아웃도이다. 도 22 및 23은 도 21의 A-A'를 따라 절단한 단면도이다.
도 21 및 도 22를 참고하면, 제1 내지 제4 활성 패턴(AP1~AP4)과 게이트 전극(120) 상에 제1 마스크 패턴(MASK1)이 형성될 수 있다.
제1 마스크 패턴(MASK1)은 제1 게이트 분리 구조체(예를 들어, 도 25의 160)와 제2 게이트 분리 구조체(예를 들어, 도 25의 260)를 형성하기 위한 마스크로 이용될 수 있다.
제1 마스크 패턴(MASK1)은 평면적 관점에서 바(bar) 형상이 아닐 수 있다. 제1 게이트 분리 구조체와 제2 게이트 분리 구조체가 지그재그 형상을 가짐에 따라, 제1 마스크 패턴(MASK1)의 모양도 제1 게이트 분리 구조체 및 제2 게이트 분리 구조체의 모양에 따라 달라질 수 있다.
도 23을 참고하면, 제1 마스크 패턴(MASK1)을 마스크로 이용하여 게이트 전극(120)을 분리할 수 있다.
게이트 전극(120)이 분리되어 제1 게이트 분리 트렌치(160t)와 제2 게이트 분리 트렌치(260t)가 형성될 수 있다. 제1 게이트 분리 트렌치(160t)의 바닥면은 필드 절연막(105)의 상면보다 아래에 형성될 수 있다. 즉, 제1 게이트 분리 트렌치(160t)의 적어도 일부는 필드 절연막(105)과 제2 방향(D2)으로 중첩될 수 있다.
제2 게이트 분리 트렌치(260t)의 바닥면은 필드 절연막(105)의 상면보다 아래에 형성될 수 있다. 즉, 제2 게이트 분리 트렌치(260t)의 적어도 일부는 필드 절연막(105)과 제2 방향(D2)으로 중첩될 수 있다.
도 24는 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 레이아웃도이다. 도 25는 도 24의 A-A'를 따라 절단한 단면도이다.
도 24 및 도 25를 참고하면, 제1 게이트 분리 구조체(160)는 제1 게이트 분리 트렌치(160t)를 채울 수 있다. 제2 게이트 분리 구조체(260)는 제2 게이트 분리 트렌치(260t)를 채울 수 있다.
제1 게이트 분리 구조체(160)는 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2) 사이의 게이트 전극(120)을 분리할 수 있다. 제2 게이트 분리 구조체(260)는 제3 활성 패턴(AP3) 및 제4 활성 패턴(AP4) 사이의 게이트 전극(120)을 분리할 수 있다.
이어서, 제1 마스크 패턴(MASK1)이 제거될 수 있다.
도 26은 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 레이아웃도이다. 도 27 및 도 28은 도 26의 A-A'를 따라 절단한 단면도들이다.
도 26 및 도 27을 참고하면, 게이트 캡핑 패턴(150)과 제1 게이트 분리 구조체(160)와, 제2 게이트 분리 구조체(260) 상에 제2 마스크 패턴(MASK2)이 형성될 수 있다.
제2 마스크 패턴(MASK2)은 제1 소자 분리 구조체(170)를 형성하기 위한 마스크로 이용될 수 있다.
도 28을 참고하면, 제2 마스크 패턴(MASK2)을 마스크로 이용하여 제1 소자 분리 트렌치(170t)가 형성될 수 있다.
제1 소자 분리 트렌치(160t)는 제2 활성 패턴(AP2)과 제3 활성 패턴(AP3)을 완전히 분리할 수 있다. 제1 소자 분리 트렌치(170t)의 바닥면은 필드 절연막(105)의 바닥면(105BS)보다 낮게 위치할 수 있다.
도 29는 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 레이아웃도이다. 도 30은 도 29의 A-A'를 따라 절단한 단면도이다.
도 29 및 도 30을 참고하면, 제1 소자 분리 트렌치(170t)를 채우는 제1 소자 분리 구조체(170)가 형성될 수 있다. 이어서, 제2 마스크 패턴(MASK2)이 제거될 수 있다.
제1 소자 분리 구조체(170)의 상면(170US)은 제1 게이트 분리 구조체(160)의 상면(160US)과, 게이트 캡핑 패턴(150)의 상면(150US)과, 제2 게이트 분리 구조체(260)의 상면(260US)과 동일 평면에 놓일 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 120: 게이트 전극
160: 제1 게이트 분리 구조체 260: 제2 게이트 분리 구조체
170: 제1 소자 분리 구조체 270: 제2 소자 분리 구조체
AP1: 제1 활성 패턴 AP2: 제2 활성 패턴
105: 필드 절연막 130: 게이트 절연막

Claims (10)

  1. 기판;
    상기 기판 상에, 제1 방향으로 연장되는 제1 활성 패턴;
    상기 기판 상에, 상기 제1 방향으로 연장되고 상기 제1 활성 패턴과 상기 제1 방향과 교차하는 제2 방향으로 이격된 제2 활성 패턴;
    상기 제1 및 제2 활성 패턴 상에, 상기 제1 및 제2 활성 패턴과 교차하고, 상기 제2 방향으로 연장되는 복수의 게이트 전극;
    상기 제1 및 제2 활성 패턴 사이에, 상기 제1 방향으로 연장되고, 상기 복수의 게이트 전극을 분리하는 제1 게이트 분리 구조체; 및
    상기 게이트 전극 사이에, 상기 제2 방향으로 연장되고, 상기 제2 활성 패턴을 분리하는 제1 소자 분리 구조체를 포함하고,
    상기 게이트 분리 구조체는 상기 제2 활성 패턴과 마주보는 제1 면과 상기 제1 면과 반대되는 제2 면을 포함하고,
    평면적 관점에서, 상기 제2 활성 패턴으로부터 상기 제1 게이트 분리 구조체의 제1 부분의 제1 면까지의 거리는 상기 제2 활성 패턴으로부터 상기 제1 게이트 분리 구조체의 제2 부분의 제1 면까지의 거리보다 작고,
    상기 제2 활성 패턴으로부터 상기 제1 부분의 제2 면까지의 거리는 상기 제2 활성 패턴으로부터 상기 제2 부분의 제2 면까지의 거리보다 작은 반도체 장치.
  2. 제 1항에 있어서,
    상기 제1 소자 분리 구조체는 상기 제1 게이트 분리 구조체의 상기 제2 부분과 상기 제2 방향으로 중첩되는 반도체 장치.
  3. 제 1항에 있어서,
    상기 제1 게이트 분리 구조체는 상기 제1 부분과 상기 제2 부분을 연결하는 연결 부분을 더 포함하는 반도체 장치.
  4. 제 3항에 있어서,
    상기 연결 부분의 제2 방향으로의 폭은 상기 제1 부분에서 상기 제2 부분을 항함에 따라 점점 감소하는 반도체 장치.
  5. 제 1항에 있어서,
    상기 제1 게이트 분리 구조체는 제3 부분을 더 포함하고, 상기 제1 부분은 상기 제2 부분과 상기 제3 부분 사이에 위치하고,
    평면적 관점에서, 상기 제2 활성 패턴으로부터 상기 제3 부분의 제1 면까지의 거리는 상기 제2 활성 패턴으로부터 상기 제1 부분의 제1 면까지의 거리보다 작고,
    상기 제2 활성 패턴으로부터 상기 제3 부분의 제2 면까지의 거리는 상기 제2 활성 패턴으로부터 상기 제1 부분의 제2 면까지의 거리보다 작은 반도체 장치.
  6. 제 1항에 있어서,
    상기 제1 부분의 상기 제2 방향으로의 폭은 상기 제2 부분의 상기 제2 방향으로의 폭보다 큰 반도체 장치.
  7. 기판;
    상기 기판 상에, 제1 방향으로 연장되는 제1 활성 패턴;
    상기 기판 상에, 상기 제1 방향으로 연장되고, 상기 제1 활성 패턴과 상기 제1 방향과 교차하는 제2 방향으로 이격된 제2 활성 패턴;
    상기 제1 및 제2 활성 패턴 상에, 상기 제1 및 제2 활성 패턴과 교차하고, 상기 제2 방향으로 연장되는 복수의 게이트 전극;
    상기 제1 활성 패턴 및 상기 제2 활성 패턴 사이에, 상기 제1 방향으로 연장되고, 상기 복수의 게이트 전극을 분리하는 게이트 분리 구조체; 및
    상기 게이트 전극 사이에, 상기 제2 방향으로 연장되고, 상기 제2 활성 패턴을 분리하는 소자 분리 구조체를 포함하고,
    상기 게이트 분리 구조체의 바닥면의 적어도 일부는 상기 제1 활성 패턴과 상기 제1 방향 및 상기 제2 방향과 교차하는 제3 방향으로 중첩되고,
    상기 소자 분리 구조체는 상기 제2 활성 패턴을 두 부분으로 완전히 분리하는 반도체 장치.
  8. 제 7항에 있어서,
    상기 제1 활성 패턴은 하부 패턴과, 상기 하부 패턴과 상기 제3 방향으로 이격된 복수의 시트 패턴을 포함하고,
    상기 반도체 장치는 상기 시트 패턴을 감싸는 게이트 절연막을 더 포함하고,
    상기 게이트 분리 구조체는 상기 게이트 절연막의 적어도 일부와 접촉하는 반도체 장치.
  9. 제 7항에 있어서,
    상기 기판을 기준으로, 상기 게이트 분리 구조체의 바닥면은 상기 소자 분리 구조체의 바닥면보다 높은 반도체 장치.
  10. 기판;
    상기 기판 상에, 제1 방향으로 연장되고, 상기 제1 방향과 교차하는 제2 방향으로 서로 이격된 제1 내지 제4 활성 패턴;
    상기 제1 내지 제4 활성 패턴 상에, 상기 제1 내지 제4 활성 패턴과 교차하고, 상기 제2 방향으로 연장되는 복수의 게이트 전극;
    상기 제1 및 제2 활성 패턴 사이에, 상기 제1 방향으로 연장되고, 상기 복수의 게이트 전극을 분리하는 제1 게이트 분리 구조체;
    상기 제3 및 제4 활성 패턴 사이에, 상기 제1 방향으로 연장되고, 상기 복수의 게이트 전극을 분리하는 제2 게이트 분리 구조체; 및
    상기 게이트 전극 사이에, 상기 제2 방향으로 연장되고, 상기 제2 활성 패턴 및 상기 제3 활성 패턴을 분리하는 소자 분리 구조체를 포함하고,
    상기 제1 게이트 분리 구조체는 상기 제2 활성 패턴과 마주보는 제1 면 및 상기 제1 면과 반대되는 제2 면을 포함하고,
    상기 제2 게이트 분리 구조체는 상기 제4 활성 패턴과 마주보는 제3 면 및 상기 제3 면과 반대되는 제4 면을 포함하고,
    평면적 관점에서, 상기 제2 활성 패턴으로부터 상기 제1 게이트 분리 구조체의 제1 부분의 제1 면까지의 거리는 상기 제2 활성 패턴으로부터 상기 제1 게이트 분리 구조체의 제2 부분의 제1 면까지의 거리보다 작고,
    상기 제2 활성 패턴으로부터 상기 제1 게이트 분리 구조체의 제1 부분의 제2 면까지의 거리는 상기 제2 활성 패턴으로부터 상기 제1 게이트 분리 구조체의 제2 부분의 제2 면까지의 거리보다 작고,
    평면적 관점에서, 상기 제4 활성 패턴으로부터 상기 제2 게이트 분리 구조체의 제1 부분의 제3 면까지의 거리는 상기 제4 활성 패턴으로부터 상기 제2 게이트 분리 구조체의 제2 부분의 제3 면까지의 거리보다 크고,
    상기 제4 활성 패턴으로부터 상기 제2 게이트 분리 구조체의 제1 부분의 제4 면까지의 거리는 상기 제4 활성 패턴으로부터 상기 제2 게이트 분리 구조체의 제2 부분의 제4 면 까지의 거리보다 크고,
    상기 소자 분리 구조체는 상기 제1 게이트 분리 구조체의 제2 부분과, 상기 제2 게이트 분리 구조체의 제2 부분 사이에 배치되는 반도체 장치.
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