KR20230141013A - 반도체 장치 제조 방법 - Google Patents

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박종철
신홍식
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Abstract

반도체 장치 제조 방법이 제공된다. 반도체 장치 제조 방법은 기판 상에 활성 패턴을 형성하고, 기판 상에, 활성 패턴과 인접하는 소오스/드레인 영역을 형성하고, 소오스/드레인 영역 상에 층간 절연막을 형성하고, 층간 절연막 사이에서 활성 패턴 상에 게이트 스페이서와, 게이트 스페이서 사이의 게이트 절연막과, 게이트 절연막 상의 게이트 전극과, 게이트 절연막 및 게이트 전극 상의 게이트 캡핑막을 포함하는 게이트 구조체를 형성하고, 게이트 캡핑막 상에, 게이트 캡핑막과 다른 물질을 포함하는 희생 캡핑막을 형성하고, 희생 캡핑막의 외측벽을 따라 연장하고, 층간 절연막을 관통하는 제1 리세스를 형성하고, 제1 리세스 내에 소오스/드레인 영역에 접속하는 소오스/드레인 컨택을 형성하고, 희생 캡핑막의 내측벽을 따라 연장하고, 게이트 캡핑막을 관통하는 제2 리세스를 형성하고, 제2 리세스 내에 게이트 전극과 접속하는 게이트 컨택을 형성하고, 희생 캡핑막을 제거하는 것을 포함하되, 희생 캡핑막은, 층간 절연막과 인접하고 기판에 수직하는 방향으로 연장하고, 외측벽과 내측벽을 포함하는 엣지부와, 엣지부 사이에서 엣지부를 서로 연결하는 연결부를 포함하고, 엣지부의 최하면은 연결부의 최하면보다 낮다.

Description

반도체 장치 제조 방법{Method for fabricating semiconductor device}
본 발명은 반도체 장치 제조 방법에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 또는 나노 와이어(nanowire) 형상의 다채널 활성 패턴(또는 실리콘 바디)을 형성하고 다채널 활성 패턴의 표면 위에 게이트를 형성하는 멀티 게이트 트랜지스터(multi gate transistor)가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
한편, 반도체 장치의 피치 크기가 줄어듦에 따라, 반도체 장치 내의 컨택들 사이에서 전기적 안정성을 확보하기 위한 연구가 필요하다.
본 발명이 해결하고자 하는 기술적 과제는 제품 신뢰성이 향상된 반도체 장치를 제조하는 반도체 장치 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법은, 기판 상에 활성 패턴을 형성하고, 기판 상에, 활성 패턴과 인접하는 소오스/드레인 영역을 형성하고, 소오스/드레인 영역 상에 층간 절연막을 형성하고, 층간 절연막 사이에서 활성 패턴 상에 게이트 스페이서와, 게이트 스페이서 사이의 게이트 절연막과, 게이트 절연막 상의 게이트 전극과, 게이트 절연막 및 게이트 전극 상의 게이트 캡핑막을 포함하는 게이트 구조체를 형성하고, 게이트 캡핑막 상에, 게이트 캡핑막과 다른 물질을 포함하는 희생 캡핑막을 형성하고, 희생 캡핑막의 외측벽을 따라 연장하고, 층간 절연막을 관통하는 제1 리세스를 형성하고, 제1 리세스 내에 소오스/드레인 영역에 접속하는 소오스/드레인 컨택을 형성하고, 희생 캡핑막의 내측벽을 따라 연장하고, 게이트 캡핑막을 관통하는 제2 리세스를 형성하고, 제2 리세스 내에 게이트 전극과 접속하는 게이트 컨택을 형성하고, 희생 캡핑막을 제거하는 것을 포함하되, 희생 캡핑막은, 층간 절연막과 인접하고 기판에 수직하는 방향으로 연장하고, 외측벽과 내측벽을 포함하는 엣지부와, 엣지부 사이에서 엣지부를 서로 연결하는 연결부를 포함하고, 엣지부의 최하면은 연결부의 최하면보다 낮다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법은, 기판 상에 활성 패턴을 형성하고, 기판 상에, 활성 패턴과 인접하는 소오스/드레인 영역을 형성하고, 소오스/드레인 영역 상에 층간 절연막을 형성하고, 층간 절연막 사이에서 활성 패턴 상에 게이트 스페이서와, 게이트 스페이서 사이의 게이트 절연막과, 게이트 절연막 상의 게이트 전극과, 게이트 스페이서와 게이트 절연막과 게이트 전극 상의 게이트 캡핑막을 포함하는 게이트 구조체를 형성하고, 게이트 캡핑막 상에, 기판에 수직하는 방향으로 연장하는 엣지부와, 엣지부를 서로 연결하는 연결부를 포함하고, 티타늄 질화물(TiN)을 포함하는 희생 캡핑막을 형성하고, 게이트 캡핑막 상에 희생 캡핑막에 의해 둘러싸이는 돌출 캡핑막을 형성하고, 엣지부의 외측벽을 따라 연장하고, 층간 절연막을 관통하는 제1 리세스를 형성하고, 제1 리세스 내에 소오스/드레인 영역에 접속하는 소오스/드레인 컨택을 형성하고, 희생 캡핑막의 연결부와 엣지부의 상부를 제거하고, 엣지부의 내측벽을 따라 연장하고, 돌출 캡핑막과 게이트 캡핑막을 관통하는 제2 리세스를 형성하고, 제2 리세스 내에 게이트 전극과 접속하는 게이트 컨택을 형성하고, 엣지부를 완전히 제거하는 것을 포함하되, 희생 캡핑막의 상면으로부터 엣지부의 최하면까지의 깊이는, 희생 캡핑막의 상면으로부터 연결부의 최하면까지의 깊이보다 크다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 예시적인 평면도이다.
도 2 내지 도 14는 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계의 도면들이다.
도 15는 도 14의 P를 나타낸 확대도이다.
도 16 내지 도 22는 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계의 도면들이다.
도 23 및 도 24는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 25는 다른 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 레이아웃도이다.
도 26은 도 25의 C-C'를 따라 절단한 예시적인 단면도이다.
도 27은 도 25의 D-D'를 따라 절단한 예시적인 단면도이다.
도 28은 다른 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계의 도면이다.
몇몇 실시예에 따른 반도체 장치에 관한 도면에서는, 예시적으로, 핀형 패턴 형상의 채널 영역을 포함하는 핀형 트랜지스터(FinFET), 나노 와이어 또는 나노 시트를 포함하는 트랜지스터, MBCFETTM(Multi-Bridge Channel Field Effect Transistor)을 도시하였지만, 이에 제한되는 것은 아니다. 몇몇 실시예에 따른 반도체 장치는 터널링 트랜지스터(tunneling FET), 또는 3차원(3D) 트랜지스터를 포함할 수 있음은 물론이다. 몇몇 실시예들에 따른 반도체 장치는 평면(planar) 트랜지스터를 포함할 수 있음은 물론이다. 덧붙여, 본 발명의 기술적 사상은 2차원 물질을 기반으로 하는 트랜지스터(2D material based FETs) 및 이의 이종 구조(heterostructure)에 적용될 수 있다.
또한, 몇몇 실시예에 따른 반도체 장치는 양극성 접합(bipolar junction) 트랜지스터, 횡형 이중 확산 트랜지스터(LDMOS) 등을 포함할 수도 있다.
이하, 도 1 내지 도 22를 참조하여, 몇몇 실시예들에 따른 반도체 장치 제조 방법에 대해 설명한다.
도 1은 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 예시적인 평면도이다. 도 2 내지 도 14는 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계의 도면들이다. 도 15는 도 14의 P를 나타낸 확대도이다. 도 16 내지 도 22는 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계의 도면들이다.
도 1 내지 도 3을 참조하면, 적어도 하나 이상의 활성 패턴(AP1)과, 복수의 게이트 전극(120)과, 제1 소오스/드레인 컨택(180)과, 제2 소오스/드레인 컨택(280)과, 게이트 컨택(160)이 형성될 수 있다.
기판(100)은 활성 영역(RX1)을 포함할 수 있다.
활성 영역(RX1)의 주변에 소자 분리막이 배치될 수 있다. 이 때, 소자 분리막 중 활성 영역(RX1)의 주변에 배치되는 부분이 필드 영역(FX)일 수 있다. 예를 들어, 반도체 장치의 일 예가 될 수 있는 트랜지스터의 채널 영역이 형성되는 부분이 활성 영역일 수 있고, 활성 영역에 형성된 트랜지스터의 채널 영역을 구분하는 부분이 필드 영역일 수 있다. 또는, 활성 영역은 트랜지스터의 채널 영역으로 사용되는 핀형 패턴 또는 나노 시트가 형성되는 부분이고, 필드 영역은 채널 영역으로 사용되는 핀형 패턴 또는 나노 시트가 형성되지 않는 영역일 수 있다.
필드 영역(FX)은 깊은 트렌치(DT)에 의해 정의될 수 있지만, 이에 제한되는 것은 아니다. 덧붙여, 본 발명이 속하는 기술 분야의 통상의 기술자는 어느 부분이 필드 영역이고, 어느 부분이 활성 영역인지 구분할 수 있음은 자명하다.
몇몇 실시예에서, 활성 영역(RX1)은 PMOS 형성 영역 또는 NMOS 형성 영역일 수 있다.
기판(100) 상에 활성 패턴(AP1), 제1 및 제2 소오스/드레인 영역(170, 270), 게이트 구조체(GS), 제1 및 제2 식각 정지막(176, 276), 제1 층간 절연막(190)이 형성될 수 있다. 게이트 구조체(GS)는 게이트 전극(120), 게이트 절연막(130), 게이트 스페이서(140), 게이트 캡핑막(150)을 포함할 수 있다.
구체적으로, 활성 패턴(AP1) 상에 게이트 스페이서(140)를 포함하는 프리 게이트 구조체가 형성될 수 있다. 프리 게이트 구조체는 게이트 스페이서(140) 사이에 희생 게이트 절연막, 희생 게이트 패턴 및 희생 게이트 캡핑막을 포함할 수 있다.
프리 게이트 구조체를 마스크로 이용하여, 활성 패턴(AP1) 상에 제1 소오스/드레인 영역(170)과 제2 소오스/드레인 영역(270)이 형성될 수 있다. 제1 소오스/드레인 영역(170)과 제2 소오스/드레인 영역(270)은 활성 패턴(AP1)에 의해 정의될 수 있다.
이어서, 프리 게이트 구조체 사이에서 제1 소오스/드레인 영역(170)과 제2 소오스/드레인 영역(270) 상에 제1 식각 정지막(176), 제2 식각 정지막(276) 및 제1 층간 절연막(190)이 형성될 수 있다.
제1 식각 정지막(176) 및 제2 식각 정지막(276)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산탄질화물(SiOCN), 실리콘 붕소질화물(SiBN), 실리콘 산붕소질화물(SiOBN), 실리콘 산탄화물(SiOC) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제1 층간 절연막(190)은 제1 식각 정지막(176)과 제2 식각 정지막(276) 상에 형성될 수 있다.
제1 층간 절연막(190)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, Fluorinated TetraEthylOrthoSilicate (FTEOS), Hydrogen SilsesQuioxane (HSQ), Bis-benzoCycloButene (BCB), TetraMethylOrthoSilicate (TMOS), OctaMethyleyCloTetraSiloxane (OMCTS), HexaMethylDiSiloxane (HMDS), TriMethylSilyl Borate (TMSB), DiAcetoxyDitertiaryButoSiloxane (DADBS), TriMethylSilil Phosphate (TMSP), PolyTetraFluoroEthylene (PTFE), TOSZ(Tonen SilaZen), FSG(Fluoride Silicate Glass), polypropylene oxide와 같은 polyimide nanofoams, CDO(Carbon Doped silicon Oxide), OSG(Organo Silicate Glass), SiLK, Amorphous Fluorinated Carbon, silica aerogels, silica xerogels, mesoporous silica 또는 이들의 조합을 포함할 수 있지만, 이에 제한되는 것은 아니다.
이어서, 게이트 스페이서(140) 사이의 희생 게이트 절연막, 희생 게이트 패턴 및 희생 게이트 캡핑막이 제거될 수 있다. 게이트 스페이서(140) 사이에서 활성 패턴(AP1) 상에 게이트 절연막(130)과 게이트 전극(120)을 형성할 수 있다.
게이트 절연막(130)은 활성 패턴(AP1)의 상면과 게이트 스페이서(140)의 측면을 따라 연장될 수 있다. 게이트 전극(120)은 게이트 절연막(130) 상에 형성될 수 있다.
이어서, 게이트 전극(120), 게이트 절연막(130) 및 게이트 스페이서(140) 상에 게이트 캡핑막(150)이 형성될 수 있다.
게이트 캡핑막(150)은 게이트 전극(120), 게이트 절연막(130) 및 게이트 스페이서(140)와 중첩될 수 있다. 게이트 캡핑막(150)은 제1 및 제2 식각 정지막(176, 276)의 측벽과 접촉할 수 있다.
도 2에서는 게이트 캡핑막(150)이 게이트 스페이서(140)와 제3 방향(Z)으로 중첩하는 것으로 도시하였으나, 실시예는 이에 한정되지 않는다. 예를 들어, 게이트 캡핑막(150)은 게이트 스페이서(140)와 제3 방향(Z)으로 중첩하지 않을 수 있다. 이 때, 게이트 캡핑막(150)은 게이트 스페이서(140) 사이에서 게이트 전극(120)과 게이트 절연막(130) 상에 배치될 수 있다. 게이트 캡핑막(150)은 게이트 스페이서(140)의 측벽과 접촉할 수 있다.
몇몇 실시예에서, 게이트 캡핑막(150)은 실리콘 질화물을 포함할 수 있다. 다만 실시예는 이에 한정되지 않는다. 예를 들어, 게이트 캡핑막(150)은 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
도 4를 참조하면, 게이트 캡핑막(150), 제1 및 제2 식각 정지막(176, 276) 및 제1 층간 절연막(190) 상에 제1 희생 절연막(301)이 형성될 수 있다.
제1 희생 절연막(301)은 제1 층간 절연막(190), 게이트 캡핑막(150) 및 식각 정지막(176)의 상면을 덮도록 형성될 수 있다. 제1 희생 절연막(301)은 예를 들어, 산화물 계열의 절연 물질 또는 질화물 계열의 절연 물질을 포함할 수 있지만, 실시예가 이에 제한되는 것은 아니다.
도 5를 참조하면, 제1 희생 절연막(301) 상에, 제1 마스크(Mask1)가 형성될 수 있다. 예를 들어, 제1 마스크(Mask1)는 하드 마스크를 포함할 수 있다. 다른 예를 들어, 제1 마스크(Mask1)는 포토 레지스트를 포함할 수 있다.
도 6을 참조하면, 제1 마스크(Mask1)를 이용하여 제1 희생 절연막(301) 내에 캡핑막 리세스(R0)가 형성될 수 있다. 캡핑막 리세스(R0)는 게이트 캡핑막(150) 상에 형성될 수 있다. 즉, 캡핑막 리세스(R0)를 통해 게이트 캡핑막(150)의 상면이 노출될 수 있다.
도 7을 참조하면, 캡핑막 리세스(R0) 내에 제1 프리 캡핑막(401)이 형성될 수 있다.
구체적으로, 제1 프리 캡핑막(401)은 캡핑막 리세스(R0)를 포함하는 제1 희생 절연막(301)의 프로파일을 따라 형성될 수 있다. 제1 프리 캡핑막(401)은 게이트 캡핑막(150)의 상면, 캡핑막 리세스(R0)의 측면, 제1 희생 절연막(301)의 상면 상에 형성될 수 있다.
몇몇 실시예에서, 제1 프리 캡핑막(401)은 티타늄 질화물(TiN)을 포함할 수 있다. 다만 실시예는 이에 한정되지 않는다. 제1 프리 캡핑막(401)은 제1 층간 절연막(190), 게이트 캡핑막(150)에 대해 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 제1 프리 캡핑막(401)은 몰리브데넘(Mo)을 포함할 수 있다.
도 8을 참조하면, 제1 프리 캡핑막(401) 상에 제2 마스크(Mask2)가 형성될 수 있다.
제2 마스크(Mask2)는 제1 희생 절연막(301)과 제3 방향(Z)으로 완전히 중첩되도록 형성될 수 있다. 제2 마스크(Mask2)는 제1 희생 절연막(301)의 상면 상에 형성된 제1 프리 캡핑막(401)과 제3 방향(Z)으로 중첩되도록 형성될 수 있다. 제2 마스크(Mask2)는 제1 희생 절연막(301)의 측면 상에 형성된 제1 프리 캡핑막(401)과 제3 방향(Z)으로 중첩되도록 형성될 수 있다. 제2 마스크(Mask2)는 게이트 캡핑막(150)의 상면 상에 형성된 제1 프리 캡핑막(401)과 제3 방향(Z)으로 중첩되지 않도록 형성될 수 있다.
도 9를 참조하면, 제2 마스크(Mask2)를 이용하여 제1 프리 캡핑막(401)의 일부가 제거될 수 있다.
구체적으로, 게이트 캡핑막(150)의 상면 상에 형성된 제1 프리 캡핑막(401)이 제거될 수 있다. 이에 따라, 게이트 캡핑막(150)의 상면이 노출될 수 있다.
도 10을 참조하면, 제1 프리 캡핑막(401)과 게이트 캡핑막(150) 상에 제2 희생 절연막(501)이 형성될 수 있다.
제2 희생 절연막(501)은 제1 프리 캡핑막(401)을 덮을 수 있다. 제2 희생 절연막(501)은 노출된 게이트 캡핑막(150)의 상면을 덮을 수 있다. 몇몇 실시예에서, 제2 희생 절연막(501)은 실리콘 질화물(SiN)을 포함할 수 있다. 다만 실시예는 이에 한정되지 않는다.
도 11을 참조하면, 제2 희생 절연막(501) 상에 제3 마스크(Mask3)가 형성될 수 있다.
제3 마스크(Mask3)는 제1 프리 캡핑막(401)과 제3 방향(Z)으로 완전히 중첩하도록 형성될 수 있다.
도 12를 참조하면, 제1 프리 캡핑막(401) 사이에 돌출 희생막(500)이 형성될 수 있다.
구체적으로, 제3 마스크(Mask3)를 이용하여 제2 희생 절연막(501)의 일부를 제거하여, 제1 프리 캡핑막(401) 사이의 돌출 희생막(500)만이 남도록 할 수 있다. 돌출 희생막(500)은 제1 프리 캡핑막(401)의 마주보는 측벽 사이에 형성될 수 있다.
도 12에서 돌출 희생막(500)의 상면이 굴곡진 것으로 도시하였으나, 실시예는 이에 제한되지 않는다. 돌출 희생막(500)의 상면의 형태는 실시예에 따라 다양하게 변형될 수 있다. 예를 들어, 돌출 희생막(500)의 상면은 평평한 형태를 가질 수 있다.
도 13을 참조하면, 제1 프리 캡핑막(401)과 돌출 희생막(500) 상에 제2 프리 캡핑막(402)이 형성될 수 있다.
제2 프리 캡핑막(402)은 제1 프리 캡핑막(401)과 동일한 물질을 포함한다. 예를 들어, 제2 프리 캡핑막(402)은 티타늄 질화물(TiN)을 포함할 수 있다.
제2 프리 캡핑막(402)은 제1 프리 캡핑막(401)과 돌출 희생막(500)을 완전히 덮도록 형성될 수 있다.
도 14를 참조하면, 제1 희생 절연막(301)과 제1 프리 캡핑막(401)과 제2 프리 캡핑막(402)의 일부를 제거하여 제1 희생 캡핑막(400)을 형성할 수 있다.
제1 희생 캡핑막(400)은 게이트 구조체(GS) 상에 형성될 수 있다. 제1 희생 캡핑막(400)은 게이트 캡핑막(150)의 상면 상에 형성될 수 있다. 제1 희생 캡핑막(400)은 돌출 희생막(500) 상에 형성될 수 있다.
도 15를 참조하면, 제1 희생 캡핑막(400)은 엣지부(410)와 연결부(420)를 포함할 수 있다.
엣지부(410)는 기판(100)에 수직하는 제3 방향(Z)으로 연장할 수 있다. 엣지부(410)는 게이트 캡핑막(150)의 상면에 접할 수 있다. 엣지부(410)는 게이트 캡핑막(150)의 상면으로부터 제1 희생 캡핑막(400)의 상면(400_US)까지 연장할 수 있다. 엣지부(410)는 돌출 희생막(500)을 사이에 두고 서로 이격되어 형성될 수 있다. 엣지부(410)는 돌출 희생막(500)을 둘러쌀 수 있다. 엣지부(410)는 제1 희생 절연막(301)과 접할 수 있다. 엣지부(410)는 제1 희생 캡핑막(400)의 외측벽(400_ESW)과 내측벽(400_ISW)을 포함할 수 있다.
연결부(420)는 엣지부(410) 사이에 배치될 수 있다. 연결부(420)는 서로 이격되어 제3 방향(Z)으로 연장하는 엣지부(410)를 서로 연결할 수 있다. 연결부(420)는 게이트 캡핑막(150)의 상면에 접하지 않는다. 연결부(420)는 돌출 희생막(500) 상에 형성될 수 있다. 연결부(420)는 제1 희생 절연막(301)과 접하지 않는다.
도 15에서 연결부(420)의 하면이 굴곡진 형태를 가지는 것으로 도시하였으나 실시예는 이에 제한되지 않는다. 예를 들어, 연결부(420)의 하면은 평평한 형태를 가질 수 있다.
엣지부(410)의 최하면인 제1 최하면(410_BS)은 게이트 캡핑막(150)의 상면과 동일 평면 상에 형성될 수 있다. 연결부(420)의 최하면인 제2 최하면(420_BS)은 돌출 희생막(500) 상에 형성될 수 있다. 제2 최하면(420_BS)은 제1 최하면(410_BS) 보다 높은 위치에 형성될 수 있다. 연결부(420)의 하부에 돌출 희생막(500)이 배치되므로, 돌출 희생막(500)의 높이만큼 제2 최하면(420_BS)이 제1 최하면(410_BS) 보다 높게 형성될 수 있다.
엣지부(410)는 제1 높이(H1)를 가질 수 있다. 구체적으로, 제1 높이(H1)는 제1 희생 캡핑막(400)의 상면(400_US)으로부터 제1 최하면(410_BS)까지의 거리를 지칭할 수 있다. 연결부(420)는 제2 높이(H2)를 가질 수 있다. 제2 높이(H2)는 제1 희생 캡핑막(400)의 상면(400_US)으로부터 제2 최하면(420_BS)까지의 거리를 지칭할 수 있다.
엣지부(410)의 제1 높이(H1)는 연결부(420)의 제2 높이(H2)보다 클 수 있다.
제1 희생 캡핑막(400)은 외측벽(400_ESW)과 내측벽(400_ISW)을 가질 수 있다. 제1 희생 캡핑막(400)의 외측벽(400_ESW)은 엣지부(410)가 제1 희생 절연막(301)과 접하는 면을 지칭할 수 있다. 제1 희생 캡핑막(400)의 내측벽(400_ISW)은 엣지부(410)가 돌출 희생막(500)과 접하는 면을 지칭할 수 있다.
돌출 희생막(500)은 제1 희생 캡핑막(400)의 내측벽(400_ISW)과 연결부(420)의 하면에 의해 둘러싸일 수 있다. 돌출 희생막(500)은 제1 희생 캡핑막(400)과 게이트 캡핑막(150) 사이에 형성될 수 있다.
이어서, 도 16을 참조하면, 제1 및 제2 소오스/드레인 영역(170, 270) 상에 제1 리세스(R1)가 형성될 수 있다.
제1 리세스(R1)는 제1 희생 캡핑막(400)의 외측벽(400_ESW)을 따라 제3 방향(Z)으로 연장할 수 있다. 제1 리세스(R1)는 제1 희생 절연막(301)과, 제1 층간 절연막(190)을 관통할 수 있다. 제1 리세스(R1)는 소오스/드레인 컨택을 형성하기 위한 리세스일 수 있다.
즉, 제1 리세스(R1)는 제1 희생 캡핑막(400)을 마스크로 이용하여 제1 및 제2 소오스/드레인 영역(170, 270) 상에 형성될 수 있다. 제1 리세스(R1)는 제1 희생 캡핑막(400)의 외측벽(400_ESW)을 이용하여 제1 및 제2 소오스/드레인 영역(170, 270) 상에 자가 정렬(self-aligned) 될 수 있다. 즉, 제1 리세스(R1)는 제1 희생 캡핑막(400)의 외측벽(400_ESW)을 따라 제1 및 제2 소오스/드레인 영역(170, 270)을 향해 연장하고, 게이트 구조체(GS) 상으로 연장하지 않을 수 있다.
도 17을 참조하면, 제1 리세스(R1)의 프로파일, 제1 희생 캡핑막(400)의 상면, 제1 희생 절연막(301)의 상면을 따라 프리 소오스/드레인 컨택 배리어막(810)이 형성될 수 있다. 프리 소오스/드레인 컨택 배리어막(810)과 제1 소오스/드레인 영역(170)이 접촉하는 부분에서 제1 실리사이드막(175)이 형성될 수 있다. 프리 소오스/드레인 컨택 배리어막(810)과 제2 소오스/드레인 영역(270)이 접촉하는 부분에서 제2 실리사이드막(275)이 형성될 수 있다.
프리 소오스/드레인 컨택 배리어막(810) 상에, 제1 리세스(R1)를 채우는 프리 소오스/드레인 컨택 필링막(820)이 형성될 수 있다.
프리 소오스/드레인 컨택 배리어막(810) 및 프리 소오스/드레인 컨택 필링막(820)에 포함된 물질에 관한 내용은 제1 액티브 배리어막 및 제1 액티브 필링막에 포함된 물질에 관한 설명과 동일하다.
도 18을 참조하면, 프리 소오스/드레인 컨택 배리어막(810)의 일부와, 프리 소오스/드레인 컨택 필링막(820)의 일부와, 제1 희생 캡핑막(400)의 일부와, 제1 희생 절연막(301)의 일부를 제거하여 제1 프리 소오스/드레인 컨택(180P) 및 제2 프리 소오스/드레인 컨택(280P)이 형성될 수 있다.
구체적으로, 제1 희생 캡핑막(400)의 연결부(420)가 제거될 수 있다. 제1 희생 캡핑막(400)의 엣지부(410)의 상부가 제거될 수 있다. 이에 따라, 제2 희생 캡핑막(405)이 형성될 수 있다. 즉, 제2 희생 캡핑막(405)은 제1 제1 희생 캡핑막(400)의 엣지부(410)의 하부가 잔존한 구조를 포함할 수 있다.
도 19를 참조하면, 프리 제1 소오스/드레인 컨택(180P)의 일부가 제거되어 제1 소오스/드레인 컨택(180)이 형성될 수 있다.
제1 소오스/드레인 컨택(180)의 상면은 제2 프리 소오스/드레인 컨택(280P)의 상면보다 낮다. 제1 소오스/드레인 컨택(180) 상에 제4 층간 절연막(195)이 형성될 수 있다. 제4 층간 절연막(195)은 예를 들어, 실리콘 산탄화물(SiOC)을 포함할 수 있지만, 이에 제한되는 것은 아니다. 제4 층간 절연막(195)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다. 제4 층간 절연막(195)은 제1 층간 절연막(190)과 동일할 수 있다.
도 20을 참조하면, 제3 희생 절연막(302)을 이용하여 제2 리세스(R2)가 형성될 수 있다.
제3 희생 절연막(302)은 제1 층간 절연막(190), 제2 희생 캡핑막(405), 제1 희생 절연막(301) 상에 형성될 수 있다.
제2 리세스(R2)는 게이트 전극(120)을 노출시킬 수 있다. 제2 리세스(R2)의 하면은 게이트 전극(120)의 상면과 동일할 수 있다. 제2 리세스(R2)는 게이트 캡핑막(150)을 관통할 수 있다.
제2 리세스(R2)는 제2 희생 캡핑막(405)의 내측벽(405_ISW)을 따라 3 방향(Z)으로 연장할 수 있다. 제2 희생 캡핑막(405)의 내측벽(405_ISW)은 제1 희생 캡핑막(400)의 내측벽(400_ISW)의 일부를 포함할 수 있다.
제2 리세스(R2)는 게이트 컨택을 형성하기 위한 리세스일 수 있다. 제2 리세스(R2)는 제2 희생 캡핑막(405)의 내측벽(405_ISW)을 이용하여 게이트 전극(120) 상에 자가 정렬(self-aligned) 될 수 있다. 즉, 제2 리세스(R2)는 제2 희생 캡핑막(405)의 내측벽(405_ISW)을 따라 게이트 전극(120)을 향해 연장하고, 제1 소오스/드레인 영역(170)을 향해 연장하지 않을 수 있다.
도 21을 참조하면, 제2 리세스(R2)의 프로파일, 제3 희생 절연막(302)의 상면을 따라 프리 게이트 배리어막(910)이 형성될 수 있다. 프리 게이트 배리어막(910) 상에 프리 게이트 필링막(920)이 형성될 수 있다. 프리 게이트 배리어막(910) 및 프리 게이트 필링막(920)의 물질은 게이트 배리어막 및 게이트 필링막의 물질과 동일하다.
도 22를 참조하면, 프리 게이트 배리어막(910)의 일부, 프리 게이트 필링막(920)의 일부, 제2 프리 소오스/드레인 컨택(280P)의 일부, 제1 희생 절연막(301), 제3 희생 절연막(302), 제2 희생 캡핑막(405)이 제거될 수 있다.
구체적으로, 프리 게이트 배리어막(910)의 일부, 프리 게이트 필링막(920)의 일부가 제거되어 게이트 컨택(160)이 형성될 수 있다. 게이트 컨택(160)은 게이트 배리어막(161) 및 게이트 필링막(163)을 포함할 수 있다. 게이트 컨택(160)은 게이트 캡핑막(150)에 의해 둘러싸일 수 있다.
제2 프리 소오스/드레인 컨택(280P)의 일부가 제거되어 제2 소오스/드레인 컨택(280)이 형성될 수 있다.
도 23 및 도 24는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 참고적으로, 도 22는 도 1 내지 도 22를 참조하여 설명한 반도체 장치 제조 방법에 의해 형성된 반도체 장치를 설명하기 위한 도면이다.
도 23 및 도 24를 참조하면, 기판(100)은 실리콘 기판 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다.
활성 패턴(AP1)은 각각 기판(100)의 일부일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 활성 패턴(AP1)은 예를 들어, 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 활성 패턴(AP1)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.
IV-IV족 화합물 반도체는 예를 들어, 탄소(C), 실리콘(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다.
III-V족 화합물 반도체는 예를 들어, III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
활성 패턴(AP1)은 기판(100)으로부터 돌출되어 있을 수 있다. 활성 패턴(AP1)은 기판(100) 상에, 제1 방향(X)을 따라서 길게 연장될 수 있다. 예를 들어, 활성 패턴(AP1)은 제1 방향(X)으로 연장되는 장변과, 제2 방향(Y)으로 연장되는 단변을 포함할 수 있다. 여기에서, 제1 방향(X)은 제2 방향(Y) 및 제3 방향(Z)과 교차될 수 있다. 또한, 제2 방향(Y)은 제3 방향(Z)과 교차될 수 있다.
활성 패턴(AP1)은 다채널 액티브 패턴일 수 있다. 몇몇 실시예들에 따른 반도체 장치에서, 활성 패턴(AP1)은 예를 들어, 핀형 패턴일 수 있다. 활성 패턴(AP1)은 트랜지스터의 채널 패턴으로 사용될 수 있다. 활성 패턴(AP1)은 3개인 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 활성 패턴(AP1)은 하나 이상일 수 있다.
필드 절연막(105)은 기판(100) 상에 형성될 수 있다. 필드 절연막(105)은 깊은 트렌치(DT)를 채울 수 있다.
필드 절연막(105)은 활성 패턴(AP1)의 측벽의 일부 상에 형성될 수 있다. 활성 패턴(AP1)은 필드 절연막(105)의 상면보다 위로 돌출될 수 있다. 필드 절연막(105)은 예를 들어, 산화막, 질화막, 산질화막 또는 이들의 조합막을 포함할 수 있다.
게이트 구조체(GS)는 기판(100) 상에 배치될 수 있다. 게이트 구조체(GS)는 제2 방향(Y)으로 연장될 수 있다. 복수의 게이트 구조체(GS)는 서로 제1 방향(X)으로 이격될 수 있다.
게이트 구조체(GS)는 활성 패턴(AP1) 상에 배치될 수 있다. 게이트 구조체(GS)는 활성 패턴(AP1)과 교차할 수 있다.
게이트 구조체(GS)는 예를 들어, 게이트 전극(120), 게이트 절연막(130), 게이트 스페이서(140), 및 게이트 캡핑막(150)을 포함할 수 있다.
게이트 전극(120)은 활성 패턴(AP1)과 교차할 수 있다. 게이트 전극(120)은 제2 방향(Y)으로 연장된 장변과, 제1 방향(X)으로 연장된 단변을 포함할 수 있다.
게이트 전극(120)은 예를 들어, 티타늄 질화물(TiN), 탄탈륨 탄화물(TaC), 탄탈륨 질화물(TaN), 티타늄 실리콘 질화물(TiSiN), 탄탈륨 실리콘 질화물(TaSiN), 탄탈륨 티타늄 질화물(TaTiN), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 알루미늄 질화물(TaAlN), 텅스텐 질화물(WN), 루테늄(Ru), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 탄질화물(TiAlC-N), 티타늄 알루미늄 탄화물(TiAlC), 티타늄 탄화물(TiC), 탄탈륨 탄질화물(TaCN), 텅스텐(W), 알루미늄(Al), 구리(Cu), 코발트(Co), 티타늄(Ti), 탄탈륨(Ta), 니켈(Ni), 백금(Pt), 니켈 백금(Ni-Pt), 니오븀(Nb), 니오븀 질화물(NbN), 니오븀 탄화물(NbC), 몰리브데넘(Mo), 몰리브덴 질화물(MoN), 몰리브덴 탄화물(MoC), 텅스텐 탄화물(WC), 로듐(Rh), 팔라듐(Pd), 이리듐(Ir), 오스뮴(Os), 은(Ag), 금(Au), 아연(Zn), 바나듐(V) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
게이트 전극(120)은 도전성 금속 산화물, 도전성 금속 산질화물 등을 포함할 수 있고, 상술한 물질이 산화된 형태를 포함할 수도 있다.
게이트 스페이서(140)는 게이트 전극(120)의 측벽 상에 배치될 수 있다. 게이트 스페이서(140)는 제2 방향(Y)으로 연장될 수 있다. 게이트 스페이서(140)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN), 실리콘 붕소질화물(SiBN), 실리콘 산붕소질화물(SiOBN), 실리콘 산탄화물(SiOC) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
게이트 절연막(130)은 게이트 전극(120)의 측벽 및 하면을 따라 연장될 수 있다. 게이트 절연막(130)은 활성 패턴(AP1) 상에 형성될 수 있다. 게이트 절연막(130)은 게이트 전극(120)과, 게이트 스페이서(140) 사이에 형성될 수 있다.
게이트 절연막(130)은 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 또는 실리콘 산화물보다 유전 상수가 큰 고유전율 물질을 포함할 수 있다. 고유전율 물질은 예를 들어, 보론 질화물(boron nitride), 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 하프늄 알루미늄 산화물(hafnium aluminum oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있다.
몇몇 실시예들에 따른 반도체 장치는 네거티브 커패시터(Negative Capacitor)를 이용한 NC(Negative Capacitance) FET을 포함할 수 있다. 예를 들어, 게이트 절연막(130)은 강유전체 특성을 갖는 강유전체 물질막과, 상유전체 특성을 갖는 상유전체 물질막을 포함할 수 있다.
강유전체 물질막은 음의 커패시턴스를 가질 수 있고, 상유전체 물질막은 양의 커패시턴스를 가질 수 있다. 예를 들어, 두 개 이상의 커패시터가 직렬 연결되고, 각각의 커패시터의 커패시턴스가 양의 값을 가질 경우, 전체 커패시턴스는 각각의 개별 커패시터의 커패시턴스보다 감소하게 된다. 반면, 직렬 연결된 두 개 이상의 커패시터의 커패시턴스 중 적어도 하나가 음의 값을 가질 경우, 전체 커패시턴스는 양의 값을 가지면서 각각의 개별 커패시턴스의 절대값보다 클 수 있다.
음의 커패시턴스를 갖는 강유전체 물질막과, 양의 커패시턴스를 갖는 상유전체 물질막이 직렬로 연결될 경우, 직렬로 연결된 강유전체 물질막 및 상유전체 물질막의 전체적인 커패시턴스 값은 증가할 수 있다. 전체적인 커패시턴스 값이 증가하는 것을 이용하여, 강유전체 물질막을 포함하는 트랜지스터는 상온에서 60 mV/decade 미만의 문턱전압이하 스윙(subthreshold swing(SS))을 가질 수 있다.
강유전체 물질막은 강유전체 특성을 가질 수 있다. 강유전체 물질막은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 지르코늄 산화물(hafnium zirconium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide) 및 납 지르코늄 티타늄 산화물(lead zirconium titanium oxide) 중 적어도 하나를 포함할 수 있다. 여기에서, 일 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄 산화물(hafnium oxide)에 지르코늄(Zr)이 도핑된 물질일 수 있다. 다른 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄(Hf)과 지르코늄(Zr)과 산소(O)의 화합물일 수도 있다.
강유전체 물질막은 도핑된 도펀트를 더 포함할 수 있다. 예를 들어, 도펀트는 알루미늄(Al), 티타늄(Ti), 니오븀(Nb), 란타넘(La), 이트륨(Y), 마그네슘(Mg), 실리콘(Si), 칼슘(Ca), 세륨(Ce), 디스프로슘(Dy), 어븀(Er), 가돌리늄(Gd), 게르마늄(Ge), 스칸듐(Sc), 스트론튬(Sr) 및 주석(Sn) 중 적어도 하나를 포함할 수 있다. 강유전체 물질막이 어떤 강유전체 물질을 포함하는지에 따라, 강유전체 물질막에 포함된 도펀트의 종류는 달라질 수 있다.
강유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 도펀트는 예를 들어, 가돌리늄(Gd), 실리콘(Si), 지르코늄(Zr), 알루미늄(Al) 및 이트륨(Y) 중 적어도 하나를 포함할 수 있다.
도펀트가 알루미늄(Al)일 경우, 강유전체 물질막은 3 내지 8 at%(atomic %)의 알루미늄을 포함할 수 있다. 여기에서, 도펀트의 비율은 하프늄 및 알루미늄의 합에 대한 알루미늄의 비율일 수 있다.
도펀트가 실리콘(Si)일 경우, 강유전체 물질막은 2 내지 10 at%의 실리콘을 포함할 수 있다. 도펀트가 이트륨(Y)일 경우, 강유전체 물질막은 2 내지 10 at%의 이트륨을 포함할 수 있다. 도펀트가 가돌리늄(Gd)일 경우, 강유전체 물질막은 1 내지 7 at%의 가돌리늄을 포함할 수 있다. 도펀트가 지르코늄(Zr)일 경우, 강유전체 물질막은 50 내지 80 at%의 지르코늄을 포함할 수 있다.
상유전체 물질막은 상유전체 특성을 가질 수 있다. 상유전체 물질막은 예를 들어, 실리콘 산화물(silicon oxide) 및 고유전율을 갖는 금속 산화물 중 적어도 하나를 포함할 수 있다. 상유전체 물질막에 포함된 금속 산화물은 예를 들어, 하프늄 산화물(hafnium oxide), 지르코늄 산화물(zirconium oxide) 및 알루미늄 산화물(aluminum oxide) 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
강유전체 물질막 및 상유전체 물질막은 동일한 물질을 포함할 수 있다. 강유전체 물질막은 강유전체 특성을 갖지만, 상유전체 물질막은 강유전체 특성을 갖지 않을 수 있다. 예를 들어, 강유전체 물질막 및 상유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 하프늄 산화물의 결정 구조는 상유전체 물질막에 포함된 하프늄 산화물의 결정 구조와 다르다.
강유전체 물질막은 강유전체 특성을 갖는 두께를 가질 수 있다. 강유전체 물질막의 두께는 예를 들어, 0.5 내지 10nm 일 수 있지만, 이에 제한되는 것은 아니다. 각각의 강유전체 물질마다 강유전체 특성을 나타내는 임계 두께가 달라질 수 있으므로, 강유전체 물질막의 두께는 강유전체 물질에 따라 달라질 수 있다.
몇몇 실시예에서, 게이트 절연막(130)은 하나의 강유전체 물질막을 포함할 수 있다. 다른 실시예에서, 게이트 절연막(130)은 서로 간에 이격된 복수의 강유전체 물질막을 포함할 수 있다. 게이트 절연막(130)은 복수의 강유전체 물질막과, 복수의 상유전체 물질막이 교대로 적층된 적층막 구조를 가질 수 있다.
게이트 캡핑막(150)은 게이트 전극(120)의 상면, 게이트 스페이서(140) 상에 배치될 수 있다.
예를 들어, 게이트 캡핑막(150)은 알루미늄 산화물(AlO), 알루미늄 질화물(AlN), 실리콘 산탄화물(SiOC) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 게이트 캡핑막(150)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제1 소오스/드레인 영역(170) 및 제2 소오스/드레인 영역(270)은 활성 패턴(AP1) 상에 형성될 수 있다. 제1 소오스/드레인 영역(170) 및 제2 소오스/드레인 영역(270)은 기판(100) 상에 위치할 수 있다. 제1 소오스/드레인 영역(170)과 제2 소오스/드레인 영역(270)은 각각 복수의 게이트 구조체(GS) 사이에 배치될 수 있다.
제1 식각 정지막(176)은 게이트 구조체(GS)의 측벽과, 제1 소오스/드레인 영역(170)의 상면 상에 배치될 수 있다. 제2 식각 정지막(276)은 게이트 구조체(GS)의 측벽과, 제2 소오스/드레인 영역(270)의 상면 상에 배치될 수 있다. 제1 식각 정지막(176) 및 제2 식각 정지막(276)은 이후에 설명될 제1 층간 절연막(190)에 대해 식각 선택비를 갖는 물질을 포함할 수 있다. 제1 식각 정지막(176) 및 제2 식각 정지막(276)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산탄질화물(SiOCN), 실리콘 붕소질화물(SiBN), 실리콘 산붕소질화물(SiOBN), 실리콘 산탄화물(SiOC) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제1 층간 절연막(190)은 제1 소오스/드레인 영역(170) 및 제2 소오스/드레인 영역(270) 상에 배치될 수 있다. 제1 층간 절연막(190)은 게이트 캡핑막(150)의 상면을 덮지 않을 수 있다. 예를 들어, 제1 층간 절연막(190)의 상면은 게이트 캡핑막(150)의 상면과 동일 평면에 놓일 수 있다.
제1 층간 절연막(190)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, Fluorinated TetraEthylOrthoSilicate (FTEOS), Hydrogen SilsesQuioxane (HSQ), Bis-benzoCycloButene (BCB), TetraMethylOrthoSilicate (TMOS), OctaMethyleyCloTetraSiloxane (OMCTS), HexaMethylDiSiloxane (HMDS), TriMethylSilyl Borate (TMSB), DiAcetoxyDitertiaryButoSiloxane (DADBS), TriMethylSilil Phosphate (TMSP), PolyTetraFluoroEthylene (PTFE), TOSZ(Tonen SilaZen), FSG(Fluoride Silicate Glass), polypropylene oxide와 같은 polyimide nanofoams, CDO(Carbon Doped silicon Oxide), OSG(Organo Silicate Glass), SiLK, Amorphous Fluorinated Carbon, silica aerogels, silica xerogels, mesoporous silica 또는 이들의 조합을 포함할 수 있지만, 이에 제한되는 것은 아니다.
게이트 컨택(160)은 게이트 구조체(GS) 내에 배치될 수 있다. 게이트 컨택(160)은 게이트 전극(120)과 연결될 수 있다.
게이트 컨택(160)은 제 게이트 구조체(GS)와 중첩되는 위치에 배치될 수 있다. 몇몇 실시예에서, 게이트 컨택(160)의 적어도 일부는 활성 패턴(AP1)과 중첩되는 위치에 배치될 수 있다.
게이트 컨택(160)은 게이트 배리어막(161)과, 게이트 배리어막(161) 상의 게이트 필링막(163)을 포함할 수 있다. 게이트 배리어막(161)은 게이트 필링막(163)의 측벽 및 하면을 따라 연장될 수 있다.
게이트 배리어막(161)은 예를 들어, 탄탈륨(Ta), 탄탈륨 질화물(TaN), 티타늄(Ti), 티타늄 질화물(TiN), 티타늄 실리콘 질화물(TiSiN), 루테늄(Ru), 코발트(Co), 니켈(Ni), 니켈 보론(NiB), 텅스텐(W), 텅스텐 질화물(WN), 텅스텐 탄질화물(WCN), 지르코늄(Zr), 지르코늄 질화물(ZrN), 바나듐(V), 바나듐 질화물(VN), 니오븀(Nb), 니오븀 질화물(NbN), 백금(Pt), 이리듐(Ir), 로듐(Rh) 및 2차원 물질(Two-dimensional(2D) material) 중 적어도 하나를 포함할 수 있다. 몇몇 실시예들에 따른 반도체 장치에서, 2차원 물질은 금속성 물질 및/또는 반도체 물질일 수 있다. 2차원 물질(2D material)은 2차원 동소체(allotrope) 또는 2차원 화합물(compound)를 포함할 수 있고, 예를 들어, 그래핀(graphene), 몰리브덴 이황화물(MoS2), 몰리브덴 디셀레나이드(MoSe2), 텅스텐 디셀레나이드(WSe2), 텅스텐 이황화물(WS2), 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다. 즉, 상술한 2차원 물질은 예시적으로 열거되었을 뿐이므로, 본 발명의 반도체 장치에 포함될 수 있는 2차원 물질은 상술한 물질에 의해 제한되지 않는다.
게이트 필링막(163)은 예를 들어, 알루미늄(Al), 텅스텐(W), 코발트(Co), 루테늄(Ru), 은(Ag), 금(Au), 망간(Mn) 및 몰리브데넘(Mo) 중 적어도 하나를 포함할 수 있다.
제1 소오스/드레인 컨택(180)은 제1 소오스/드레인 영역(170)과 연결될 수 있다. 제2 소오스/드레인 컨택(280)은 제2 소오스/드레인 영역(270)과 연결될 수 있다.
제1 소오스/드레인 컨택(180) 및 제2 소오스/드레인 컨택(280)은 제1 층간 절연막(190) 내에 배치될 수 있다. 제1 소오스/드레인 컨택(180) 및 제2 소오스/드레인 컨택(280)은 제1 층간 절연막(190)에 의해 둘러싸일 수 있다.
제1 소오스/드레인 컨택(180)과 제1 소오스/드레인 영역(170) 사이에 제1 실리사이드막(175)이 형성될 수 있다. 제2 소오스/드레인 컨택(280)과 제2 소오스/드레인 영역(270) 사이에 제2 실리사이드막(275)이 형성될 수 있다. 제1 실리사이드막(175)은 제1 소오스/드레인 영역(170)과 제1 액티브 컨택(180) 사이의 경계면의 프로파일을 따라 형성되는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 마찬가지로, 제2 실리사이드막(275)은 제2 소오스/드레인 영역(270)과 제2 액티브 컨택(280) 사이의 경계면의 프로파일을 따라 형성되는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 제1 실리사이드막(175) 및 제2 실리사이드막(275)은 예를 들어, 금속 실리사이드 물질을 포함할 수 있다.
제1 소오스/드레인 컨택(180)은 제1 액티브 배리어막(181)과, 제1 액티브 배리어막(181) 상의 제1 액티브 필링막(183)을 포함할 수 있다. 제1 액티브 배리어막(181)은 제1 액티브 필링막(183)의 측벽 및 하면을 따라 연장될 수 있다.
제1 액티브 배리어막(181) 및 제1 액티브 필링막(183)에 포함된 물질에 관한 내용은 게이트 배리어막(161) 및 게이트 필링막(163)에 포함된 물질에 관한 설명과 동일할 수 있다.
단면적 관점에서, 게이트 컨택(160)의 하면(160_BS)은 제1 소오스/드레인 컨택(180)의 상면(180_US) 보다 높다. 다시 말하면, 활성 패턴(AP1)의 상면(AP1_US)에서 게이트 컨택(160)의 하면(160_BS)까지의 높이는 활성 패턴(AP1)의 상면(AP1_US)에서 제1 소오스/드레인 컨택(180)의 상면(180_US)까지의 높이보다 크다.
단면적 관점에서, 제1 소오스/드레인 컨택(180)의 상면(180_US)은 제2 소오스/드레인 컨택(280)의 상면(280_US)보다 낮다. 다시 말하면, 활성 패턴(AP1)의 상면(AP1_US)에서 제1 소오스/드레인 컨택(180)의 상면(180_US)까지의 높이는 활성 패턴(AP1)의 상면(AP1_US)에서 제2 소오스/드레인 컨택(280)의 상면(280_US)까지의 높이보다 작다.
몇몇 실시예에서, 제1 층간 절연막(190) 상에 제2 층간 절연막(290) 및 제3 층간 절연막(390)이 형성될 수 있다.
제2 층간 절연막(290) 및 제3 층간 절연막(390) 각각은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다.
몇몇 실시예에서, 배선 식각 정지막(196)은 게이트 캡핑막(150)의 상면(150_US), 층간 절연막(190)의 상면(190_US)을 따라 연장될 수 있다. 제2 층간 절연막(290)은 배선 식각 정지막(196)상에 배치될 수 있다. 배선 식각 정지막(196)은 제2 층간 절연막(290)에 대해 식각 선택비를 갖는 물질을 포함할 수 있다. 배선 식각 정지막(196)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산탄질화물(SiOCN), 실리콘 붕소질화물(SiBN), 실리콘 산붕소질화물(SiOBN), 실리콘 산탄화물(SiOC), 알루미늄 산화물(AlO), 알루미늄 질화물(AlN) 및 알루미늄 산탄화물(AlOC) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제1 배선 패턴(210)은 제2 소오스/드레인 컨택(280) 상에 배치될 수 있다. 제1 배선 패턴(210)은 제2 소오스/드레인 컨택(280)과 연결될 수 있다. 제1 배선 패턴(210)은 배선 식각 정지막(196)을 관통하여 형성될 수 있다.
제2 배선 패턴(220)은 게이트 컨택(160) 상에 배치될 수 있다. 제2 배선 패턴(220)은 게이트 컨택(160)과 연결될 수 있다. 제2 배선 패턴(220)은 배선 식각 정지막(196)을 관통하여 형성될 수 있다.
제1 배선 패턴(210) 및 제2 배선 패턴(220)은 제2 층간 절연막(290) 내에 배치될 수 있다. 제1 배선 패턴(210)은 게이트 캡핑막(150)과 직접 접촉하는 부분을 포함할 수 있다. 제1 배선 패턴(210) 및 제2 배선 패턴(220)은 다중 도전막 구조를 가질 수 있다.
제1 배선 패턴(210)은 예를 들어, 제1 배선 배리어막(210a)과, 제1 배선 필링막(210b)을 포함할 수 있다. 제1 배선 필링막(210b)은 제1 배선 배리어막(210a) 상에 배치될 수 있다. 제1 배선 배리어막(210a)은 제1 배선 필링막(210b)의 측벽과 바닥면을 따라 배치될 수 있다.
제2 배선 패턴(220)은 예를 들어, 제2 배선 배리어막(220a)과, 제2 배선 필링막(220b)을 포함할 수 있다. 제2 배선 필링막(220b)은 제2 배선 배리어막(220a) 상에 배치될 수 있다. 제2 배선 배리어막(220a)은 제2 배선 필링막(220b)의 측벽과 바닥면을 따라 배치될 수 있다.
제1 배선 배리어막(210a) 및 제2 배선 배리어막(220a)은 예를 들어, 탄탈륨(Ta), 탄탈륨 질화물(TaN), 티타늄(Ti), 티타늄 질화물(TiN), 티타늄 실리콘 질화물(TiSiN), 니켈(Ni), 니켈 보론(NiB), 텅스텐 질화물(WN), 텅스텐 탄질화물(WCN), 지르코늄(Zr), 지르코늄 질화물(ZrN), 바나듐(V), 바나듐 질화물(VN), 니오븀(Nb), 니오븀 질화물(NbN), 백금(Pt), 이리듐(Ir), 로듐(Rh) 및 2차원 물질(Two-dimensional(2D) material) 중 적어도 하나를 포함할 수 있다.
제1 배선 필링막(210b) 및 제2 배선 필링막(220b)은 예를 들어, 알루미늄(Al), 구리(Cu), 텅스텐(W), 코발트(Co), 루테늄(Ru), 은(Ag), 금(Au), 망간(Mn) 및 몰리브데넘(Mo) 중 적어도 하나를 포함할 수 있다.
몇몇 실시예에서, 제1 배선 패턴(210) 상에, 비아 구조체(310)가 형성될 수 있다. 비아 구조체(310)는 제3 층간 절연막(390) 내에 배치될 수 있다.
비아 구조체(310)는 제1 배선 패턴(210) 상에 형성될 수 있다. 비아 구조체(310)는 제1 배선 패턴(210)과 연결될 수 있다. 비아 구조체(310)는 비아 라이너막(310a)과 비아 필링막(310b)을 포함하는 다중막일 수 있다. 비아 필링막(310b)은 비아 라이너막(310a) 상에 배치될 수 있다. 비아 라이너막(310a)은 비아 필링막(310b)의 측벽 및 바닥면을 따라 배치될 수 있다.
비아 라이너막(310a)은 예를 들어, 탄탈륨(Ta), 탄탈륨 질화물(TaN), 티타늄(Ti), 티타늄 질화물(TiN), 티타늄 실리콘 질화물(TiSiN), 루테늄(Ru), 코발트(Co), 니켈(Ni), 니켈 보론(NiB), 텅스텐(W), 텅스텐 질화물(WN), 텅스텐 탄질화물(WCN), 지르코늄(Zr), 지르코늄 질화물(ZrN), 바나듐(V), 바나듐 질화물(VN), 니오븀(Nb), 니오븀 질화물(NbN), 백금(Pt), 이리듐(Ir), 로듐(Rh) 및 2차원 물질(Two-dimensional(2D) material) 중 적어도 하나를 포함할 수 있다.
비아 필링막(310b)은 예를 들어, 알루미늄(Al), 구리(Cu), 텅스텐(W), 코발트(Co), 루테늄(Ru), 은(Ag), 금(Au), 망간(Mn) 및 몰리브데넘(Mo) 중 적어도 하나를 포함할 수 있다.
도 25는 다른 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 레이아웃도이다. 도 26은 도 25의 C-C'를 따라 절단한 예시적인 단면도이다. 도 27은 도 25의 D-D'를 따라 절단한 예시적인 단면도이다. 도 28은 다른 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계의 도면이다. 설명의 편의를 위해 도 1 내지 도 24를 참조하여 설명한 것과 다른 점을 위주로 설명한다.
도 25 내지 도 27을 참조하면, 몇몇 실시예들에 따른 반도체 장치에서 활성 패턴(AP1)은 하부 패턴(BP)과 시트 패턴(NS)을 포함할 수 있다.
시트 패턴(NS)은 제3 방향(Z)으로 적층된 복수의 시트 패턴을 포함할 수 있다. 시트 패턴(NS)은 3개인 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
시트 패턴(NS)은 제1 및 제2 소오스/드레인 영역(170, 270)과 연결될 수 있다. 시트 패턴(NS)은 트랜지스터의 채널 영역으로 사용되는 채널 패턴일 수 있다. 예를 들어, 시트 패턴(NS)은 나노 시트 또는 나노 와이어일 수 있다.
게이트 절연막(130)은 하부 패턴(BP)의 상면과, 필드 절연막(105)의 상면을 따라 연장될 수 있다. 게이트 절연막(130)은 시트 패턴(NS)의 둘레를 감쌀 수 있다.
도 28을 참조하면, 하부 패턴(BP)과 시트 패턴(NS)을 포함하는 활성 패턴(AP1)이 기판(100) 상에 형성될 수 있다. 이어서, 도 4 내지 도 24를 참조하여 설명한 반도체 장치 제조 방법의 중간 단계를 통해 도 26 및 도 27에 도시된 반도체 장치가 형성될 수 있다.
도 26 및 도 27에 도시된 반도체 장치를 제조하는 경우에도, 도 14에 도시된 바와 같이 제1 희생 캡핑막(400)을 이용하여 소오스/드레인 컨택을 형성하기 위한 제1 리세스(R1)와 게이트 컨택을 형성하기 위한 제2 리세스(R2)를 형성할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판
140: 게이트 스페이서
150: 게이트 캡핑막
400: 제1 희생 캡핑막
410: 엣지부
420: 연결부
500: 돌출 희생막

Claims (10)

  1. 기판 상에 활성 패턴을 형성하고,
    상기 기판 상에, 상기 활성 패턴과 인접하는 소오스/드레인 영역을 형성하고,
    상기 소오스/드레인 영역 상에 층간 절연막을 형성하고,
    상기 층간 절연막 사이에서 상기 활성 패턴 상에 게이트 스페이서와, 상기 게이트 스페이서 사이의 게이트 절연막과, 상기 게이트 절연막 상의 게이트 전극과, 상기 게이트 절연막 및 상기 게이트 전극 상의 게이트 캡핑막을 포함하는 게이트 구조체를 형성하고,
    상기 게이트 캡핑막 상에, 상기 게이트 캡핑막과 다른 물질을 포함하는 희생 캡핑막을 형성하고,
    상기 희생 캡핑막의 외측벽을 따라 연장하고, 상기 층간 절연막을 관통하는 제1 리세스를 형성하고,
    상기 제1 리세스 내에 상기 소오스/드레인 영역에 접속하는 소오스/드레인 컨택을 형성하고,
    상기 희생 캡핑막의 내측벽을 따라 연장하고, 상기 게이트 캡핑막을 관통하는 제2 리세스를 형성하고,
    상기 제2 리세스 내에 상기 게이트 전극과 접속하는 게이트 컨택을 형성하고,
    상기 희생 캡핑막을 제거하는 것을 포함하되,
    상기 희생 캡핑막은,
    상기 층간 절연막과 인접하고 상기 기판에 수직하는 방향으로 연장하고, 상기 외측벽과 상기 내측벽을 포함하는 엣지부와,
    상기 엣지부 사이에서 상기 엣지부를 서로 연결하는 연결부를 포함하고,
    상기 엣지부의 최하면은 상기 연결부의 최하면보다 낮은, 반도체 장치 제조 방법.
  2. 제 1항에 있어서,
    상기 희생 캡핑막은 티타늄 질화물(TiN)을 포함하는, 반도체 장치 제조 방법.
  3. 제 1항에 있어서,
    상기 희생 캡핑막을 형성하는 것은, 상기 희생 캡핑막의 상기 엣지부 및 상기 연결부에 의해 둘러싸이는 돌출 희생막을 형성하는 것을 포함하고,
    상기 제2 리세스는 상기 희생 캡핑막의 내측벽 사이에서 상기 돌출 희생막을 관통하는, 반도체 장치 제조 방법.
  4. 제 1항에 있어서,
    상기 희생 캡핑막을 형성하는 것은,
    상기 게이트 구조체와 상기 층간 절연막 상에 제1 희생 절연막을 형성하고,
    상기 게이트 구조체 상의 상기 제1 희생 절연막의 일부를 제거하여 캡핑막 리세스를 형성하고,
    상기 캡핑막 리세스 내에 제1 프리 캡핑막을 형성하고,
    상기 게이트 구조체 상의 상기 제1 프리 캡핑막의 일부를 제거하여 상기 게이트 구조체의 상면을 노출시키고,
    상기 제1 프리 캡핑막 사이에서 상기 게이트 구조체 상에 상기 엣지부 및 상기 연결부에 의해 둘러싸이는 돌출 희생막을 형성하고,
    상기 제1 프리 캡핑막과 상기 돌출 희생막 상에 제2 프리 캡핑막을 형성하고,
    상기 제1 프리 캡핑막과 상기 제2 프리 캡핑막의 일부를 제거하는 것을 포함하는, 반도체 장치 제조 방법.
  5. 제 4항에 있어서,
    상기 돌출 희생막은 상기 게이트 캡핑막과 동일한 물질을 포함하는, 반도체 장치 제조 방법.
  6. 제 1항에 있어서,
    상기 엣지부의 상면과 상기 연결부의 상면은 동일 평면에 놓이는, 반도체 장치 제조 방법.
  7. 제 1항에 있어서,
    상기 소오스/드레인 컨택을 형성한 후에, 상기 희생 캡핑막의 상기 연결부와 상기 엣지부의 상부를 제거하는 것을 더 포함하고,
    상기 제2 리세스는,
    상기 엣지부의 하부의 내측벽 사이에 형성되는, 반도체 장치 제조 방법.
  8. 제 1항에 있어서,
    상기 게이트 캡핑막은 상기 게이트 스페이서와 중첩되는, 반도체 장치 제조 방법.
  9. 제 1항에 있어서,
    상기 희생 캡핑막은 상기 게이트 전극과 접촉하지 않는, 반도체 장치 제조 방법.
  10. 기판 상에 활성 패턴을 형성하고,
    상기 기판 상에, 상기 활성 패턴과 인접하는 소오스/드레인 영역을 형성하고,
    상기 소오스/드레인 영역 상에 층간 절연막을 형성하고,
    상기 층간 절연막 사이에서 상기 활성 패턴 상에 게이트 스페이서와, 상기 게이트 스페이서 사이의 게이트 절연막과, 상기 게이트 절연막 상의 게이트 전극과, 상기 게이트 스페이서와 상기 게이트 절연막과 상기 게이트 전극 상의 게이트 캡핑막을 포함하는 게이트 구조체를 형성하고,
    상기 게이트 캡핑막 상에, 상기 기판에 수직하는 방향으로 연장하는 엣지부와, 상기 엣지부를 서로 연결하는 연결부를 포함하고, 티타늄 질화물(TiN)을 포함하는 희생 캡핑막을 형성하고,
    상기 게이트 캡핑막 상에 상기 희생 캡핑막에 의해 둘러싸이는 돌출 캡핑막을 형성하고,
    상기 엣지부의 외측벽을 따라 연장하고, 상기 층간 절연막을 관통하는 제1 리세스를 형성하고,
    상기 제1 리세스 내에 상기 소오스/드레인 영역에 접속하는 소오스/드레인 컨택을 형성하고,
    상기 희생 캡핑막의 상기 연결부와 상기 엣지부의 상부를 제거하고,
    상기 엣지부의 내측벽을 따라 연장하고, 상기 돌출 캡핑막과 상기 게이트 캡핑막을 관통하는 제2 리세스를 형성하고,
    상기 제2 리세스 내에 상기 게이트 전극과 접속하는 게이트 컨택을 형성하고,
    상기 엣지부를 완전히 제거하는 것을 포함하되,
    상기 희생 캡핑막의 상면으로부터 상기 엣지부의 최하면까지의 깊이는, 상기 희생 캡핑막의 상면으로부터 상기 연결부의 최하면까지의 깊이보다 큰, 반도체 장치 제조 방법.
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