KR20230086972A - 반도체 장치 제조 방법 - Google Patents

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김준수
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Abstract

반도체 장치 제조 방법이 제공된다. 반도체 장치 제조 방법은, 기판 상에, 활성 패턴을 형성하고, 활성 패턴 상에 게이트 스페이서와, 게이트 스페이서 사이의 희생 게이트 절연막과 희생 게이트 절연막 상의 희생 게이트 패턴을 형성하고, 기판 상에, 활성 패턴과 인접하는 소오스/드레인 영역을 형성하고, 소오스/드레인 영역 상에 식각 정지막을 형성하고, 식각 정지막 상에 층간 절연막을 형성하고, 층간 절연막의 일부와, 식각 정지막의 일부와, 게이트 스페이서의 일부를 제거하여 제1 리세스를 형성하고, 제1 리세스 내에, 층간 절연막과, 식각 정지막과, 게이트 스페이서와 중첩하는 보호막을 형성하고, 희생 게이트 절연막과 희생 게이트 패턴을 제거하고, 게이트 절연막과, 게이트 절연막 상에 게이트 전극을 형성하고, 게이트 전극의 일부를 제거하여 제2 리세스를 형성하고, 제2 리세스 내에 게이트 캡핑막을 형성하는 것을 포함한다.

Description

반도체 장치 제조 방법{Method for fabricating semiconductor device}
본 발명은 반도체 장치 제조 방법에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 또는 나노 와이어(nanowire) 형상의 다채널 활성 패턴(또는 실리콘 바디)을 형성하고 다채널 활성 패턴의 표면 위에 게이트를 형성하는 멀티 게이트 트랜지스터(multi gate transistor)가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
한편, 반도체 장치의 피치 크기가 줄어듦에 따라, 반도체 장치 내의 컨택들 사이에서 정전 용량 감소 및 전기적 안정성 확보하기 위한 연구가 필요하다.
본 발명이 해결하고자 하는 기술적 과제는 전기적 안정성이 향상된 반도체 장치 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법은, 기판 상에, 활성 패턴을 형성하고, 활성 패턴 상에 게이트 스페이서와, 게이트 스페이서 사이의 희생 게이트 절연막과 희생 게이트 절연막 상의 희생 게이트 패턴을 형성하고, 기판 상에, 활성 패턴과 인접하는 소오스/드레인 영역을 형성하고, 소오스/드레인 영역 상에 식각 정지막을 형성하고, 식각 정지막 상에 층간 절연막을 형성하고, 층간 절연막의 일부와, 식각 정지막의 일부와, 게이트 스페이서의 일부를 제거하여 제1 리세스를 형성하고, 제1 리세스 내에, 층간 절연막과, 식각 정지막과, 게이트 스페이서와 중첩하는 보호막을 형성하고, 희생 게이트 절연막과 희생 게이트 패턴을 제거하고, 게이트 절연막과, 게이트 절연막 상에 게이트 전극을 형성하고, 게이트 전극의 일부를 제거하여 제2 리세스를 형성하고, 제2 리세스 내에 게이트 캡핑막을 형성하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1 내지 도 19는 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계의 도면들이다.
도 20은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 21 내지 도 26은 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계의 도면들이다.
도 27 내지 도 43은 몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계의 도면들이다.
도 44는 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시예들에 대해 설명한다.
도 1 내지 도 19는 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계의 도면들이다.
도 1 내지 도 19는 예시적으로, 패턴 형상의 채널 영역을 포함하는 핀형 트랜지스터(FinFET)를 도시하지만, 이에 제한되는 것은 아니다. 몇몇 실시예에 따른 반도체 장치는 터널링 트랜지스터(tunneling FET), 또는 3차원(3D) 트랜지스터를 포함할 수 있음은 물론이다. 몇몇 실시예들에 따른 반도체 장치는 평면(planar) 트랜지스터를 포함할 수 있음은 물론이다. 덧붙여, 본 발명의 기술적 사상은 2차원 물질을 기반으로 하는 트랜지스터(2D material based FETs) 및 이의 이종 구조(heterostructure)에 적용될 수 있다.
도 1을 참조하면, 기판(100) 상에 활성 패턴(AP1)과 제1 소오스/드레인 영역(170)과 제2 소오스/드레인 영역(270)과, 프리 게이트 구조체(PGS)가 형성될 수 있다.
구체적으로, 프리 게이트 구조체(PGS)는 활성 패턴(AP1) 상에 형성될 수 있다. 프리 게이트 구조체(PGS)는 희생 게이트 절연막(130P), 게이트 스페이서(140), 희생 게이트 패턴(120P) 및 희생 게이트 캡핑막(120HM)을 포함할 수 있다.
희생 게이트 패턴(120P)의 측벽 상에, 게이트 스페이서(140)가 형성될 수 있다. 게이트 스페이서(140)의 사이에 희생 게이트 캡핑막(120HM)이 형성될 수 있다. 희생 게이트 캡핑막(120HM)은 희생 게이트 패턴(120P) 상에 형성될 수 있다. 희생 게이트 캡핑막(120HM)은 희생 게이트 패턴(120P)과 중첩될 수 있다. 희생 게이트 패턴(120P)은 희생 게이트 절연막(130P) 상에 형성될 수 있다.
희생 게이트 절연막(130P)은 예를 들어, 실리콘 산화물을 포함할 수 있지만, 이에 제한되는 것은 아니다. 희생 게이트 절연막(130P)은 예를 들어, 폴리 실리콘을 포함할 수 있지만, 이에 제한되는 것은 아니다. 희생 게이트 캡핑막(120HM)은 예를 들어, 실리콘 질화물을 포함할 수 있지만, 이에 제한되는 것은 아니다.
프리 게이트 구조체(PGS)를 마스크로 이용하여, 활성 패턴(AP1) 상에 제1 소오스/드레인 영역(170)과 제2 소오스/드레인 영역(270)가 형성될 수 있다. 제1 소오스/드레인 영역(170)과 제2 소오스/드레인 영역(270)은 활성 패턴(AP1)에 의해 정의될 수 있다.
도 2를 참조하면, 제1 소오스/드레인 영역(170)과 제2 소오스/드레인 영역(270) 상에 제1 식각 정지막(176)과 제2 식각 정지막(276) 및 층간 절연막(190)이 형성될 수 있다. 이어서, 층간 절연막(190)의 일부와 제1 식각 정지막(176)과 제2 식각 정지막(276)의 일부와, 희생 게이트 캡핑막(120HM)을 제거하여, 희생 게이트 패턴(120P)을 노출시킨다.
제1 식각 정지막(176)은 게이트 스페이서(140)의 측벽과 제1 소오스/드레인 영역(170)의 상면을 따라 연장될 수 있다. 제2 식각 정지막(276)은 게이트 스페이서(140)의 측벽과 제2 소오스/드레인 영역(270)의 상면을 따라 연장될 수 있다. 제1 식각 정지막(176)과 제2 식각 정지막(276)은 저유전율 물질을 포함할 수 있다. 예를 들어, 식각 정지막(176)은 실리콘 질화물의 유전 상수보다 낮은 유전 상수를 가지는 유전 물질을 포함할 수 있다. 다만 실시예는 이에 한정되지 않는다.
제1 식각 정지막(176)과 제2 식각 정지막(276)은 이 후에 설명될 층간 절연막(190)에 대해 식각 선택비를 갖는 물질을 포함할 수 있다. 식각 정지막(176)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산탄질화물(SiOCN), 실리콘 붕소질화물(SiBN), 실리콘 산붕소질화물(SiOBN), 실리콘 산탄화물(SiOC) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
층간 절연막(190)은 제1 식각 정지막(176)과 제2 식각 정지막(276) 상에 형성될 수 있다. 몇몇 실시예에서 층간 절연막(190)은 실리콘 산화물을 포함할 수 있다. 다만, 실시예는 이에 제한되는 것은 아니다.
층간 절연막(190)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, Fluorinated TetraEthylOrthoSilicate (FTEOS), Hydrogen SilsesQuioxane (HSQ), Bis-benzoCycloButene (BCB), TetraMethylOrthoSilicate (TMOS), OctaMethyleyCloTetraSiloxane (OMCTS), HexaMethylDiSiloxane (HMDS), TriMethylSilyl Borate (TMSB), DiAcetoxyDitertiaryButoSiloxane (DADBS), TriMethylSilil Phosphate (TMSP), PolyTetraFluoroEthylene (PTFE), TOSZ(Tonen SilaZen), FSG(Fluoride Silicate Glass), polypropylene oxide와 같은 polyimide nanofoams, CDO(Carbon Doped silicon Oxide), OSG(Organo Silicate Glass), SiLK, Amorphous Fluorinated Carbon, silica aerogels, silica xerogels, mesoporous silica 또는 이들의 조합을 포함할 수 있지만, 이에 제한되는 것은 아니다.
도 3을 참조하면, 층간 절연막(190)의 일부와, 제1 식각 정지막(176)과 제2 식각 정지막(276)의 일부와, 게이트 스페이서(140)의 일부를 제거하여, 층간 절연막(190), 제1 식각 정지막(176)과 제2 식각 정지막(276) 및 게이트 스페이서(140) 상에 제1 리세스(R1)를 형성할 수 있다. 구체적으로, 층간 절연막(190)의 상단과, 제1 식각 정지막(176)과 제2 식각 정지막(276)의 상단과, 게이트 스페이서(140)의 상단을 제거하여, 층간 절연막(190), 제1 식각 정지막(176)과 제2 식각 정지막(276) 및 게이트 스페이서(140)를 노출시키는 제1 리세스(R1)를 형성할 수 있다. 제1 리세스(R1)는 희생 게이트 패턴(120P)이 노출된 상태에서 형성될 수 있다.
이 때, 제거되는 층간 절연막(190), 제1 식각 정지막(176)과 제2 식각 정지막(276) 및 게이트 스페이서(140)는 서로에 대한 식각 선택비를 낮게 가질 수 있다. 즉, 층간 절연막(190), 제1 식각 정지막(176)과 제2 식각 정지막(276) 및 게이트 스페이서(140) 중 어느 한 구성만이 깊게 식각 되지 않고, 유사한 높이로 식각될 수 있다.
제1 리세스(R1)가 형성된 경우, 제1 소오스/드레인 영역(170)의 상면으로부터 층간 절연막(190), 제1 식각 정지막(176) 및 게이트 스페이서(140)의 높이는 동일할 수 있다. 다만, 실시예는 이에 한정되지 않으며, 제1 소오스/드레인 영역(170)의 상면으로부터 층간 절연막(190), 제1 식각 정지막(176) 및 게이트 스페이서(140)의 높이는 유사할 수 있다. 예를 들어, 제1 소오스/드레인 영역(170)의 상면으로부터 제1 식각 정지막(176) 및 게이트 스페이서(140)까지의 높이가 제1 소오스/드레인 영역(170)의 상면으로부터 층간 절연막(190)까지의 높이보다 클 수 있다.
도 4를 참조하면, 제1 리세스(R1) 내에 보호막(400)이 형성될 수 있다. 보호막(400)은 제1 리세스(R1)를 채울 수 있다. 보호막(400)은 층간 절연막(190), 제1 식각 정지막(176)과 제2 식각 정지막(276) 및 게이트 스페이서(140)와 접촉할 수 있다. 보호막(400)은 층간 절연막(190), 제1 식각 정지막(176)과 제2 식각 정지막(276) 및 게이트 스페이서(140)와 중첩할 수 있다. 보호막(400)은 희생 게이트 패턴(120P)의 측벽과 접촉할 수 있다.
보호막(400)은 제1 소오스/드레인 영역(170), 제1 소오스/드레인 영역(270)과 중첩할 수 있다. 보호막(400)은 인접하는 희생 게이트 패턴(120P) 사이에 형성될 수 있다.
몇몇 실시예에서, 보호막(400)은 실리콘 질화물을 포함할 수 있다. 다만 실시예는 이에 한정되지 않는다.
도 5를 참조하면, 희생 게이트 패턴(120P)과 희생 게이트 절연막(130P)이 제거되고, 활성 패턴(AP1) 상에 게이트 절연막(130)과 게이트 전극(120)을 형성할 수 있다. 구체적으로, 희생 게이트 패턴(120P)과 희생 게이트 절연막(130P)을 제거하고 형성된 트렌치 내에 게이트 절연막(130)과 게이트 전극(120)을 순차적으로 형성할 수 있다.
게이트 절연막(130)은 활성 패턴(AP1)의 상면과 게이트 스페이서(140)의 측면과, 보호막(400)의 측면을 따라 연장될 수 있다. 게이트 전극(120)은 게이트 절연막(130) 상에 형성될 수 있다.
도 6을 참조하면, 게이트 전극(120)의 일부와, 게이트 절연막(130)의 일부와, 게이트 스페이서(140)의 일부와, 제1 식각 정지막(176)과 제2 식각 정지막(276)의 일부와, 보호막(400)의 일부를 제거하여 제2 리세스(R2)를 형성할 수 있다. 구체적으로, 게이트 전극(120)의 일부와, 게이트 절연막(130)의 일부를 제거하여 활성 패턴(AP1) 상에 제2 리세스(R2)가 형성될 수 있다. 제2 리세스(R2)가 형성되는 과정에서, 게이트 전극(120) 및 게이트 절연막(130)과 인접한 게이트 스페이서(140), 제1 식각 정지막(176)과 제2 식각 정지막(276)의 일부가 함께 제거될 수 있다. 또한, 게이트 스페이서(140)과 제1 식각 정지막(176)과 제2 식각 정지막(276) 상의 보호막(400)이 제거될 수 있다. 게이트 전극(120)의 상부와, 게이트 절연막(130)의 상부를 제거하여 제2 리세스(R2)가 형성되는 경우에, 보호막(400)의 두께가 감소할 수 있다. 제2 리세스(R2)가 형성된 이후에, 층간 절연막(190) 상에 보호막(400)이 잔존할 수 있다. 즉, 게이트 전극(120)의 일부와, 게이트 절연막(130)의 일부를 제거하는 경우, 게이트 스페이서(140)와 제1 식각 정지막(176)과 제2 식각 정지막(276) 상의 보호막(400)은 제거될 수 있고, 층간 절연막(190) 상의 보호막(400)은 두께가 감소하고 잔존할 수 있다.
도 7을 참조하면, 제2 리세스(R2), 층간 절연막(190) 및 잔존하는 보호막(400) 상에 프리 캡핑막(150P)이 형성될 수 있다. 몇몇 실시예에서, 프리 캡핑막(150P)은 실리콘 질화물일 수 있으나, 실시예는 이에 한정되지 않는다.
도 8을 참조하면, 층간 절연막(190) 상에 잔존하는 보호막(400)이 전부 제거되도록 잔존하는 보호막(400)과 프리 캡핑막(150P)의 일부를 제거한다. 이에 따라 제2 리세스(R2) 내에 게이트 캡핑막(150)이 형성될 수 있다. 게이트 캡핑막(150)은 게이트 전극(120), 게이트 절연막(130)을 덮을 수 있다. 게이트 캡핑막(150)은 게이트 전극(120), 게이트 절연막(130)과 중첩될 수 있다. 게이트 캡핑막(150)은 게이트 스페이서(140)의 측벽과 접촉할 수 있다. 게이트 캡핑막(150)은 게이트 스페이서(140)와 제3 방향(Z)으로 중첩하지 않을 수 있다.
몇몇 실시예에서, 게이트 캡핑막(150)은 실리콘 질화물을 포함할 수 있다. 다만 실시예는 이에 한정되지 않는다. 예를 들어, 게이트 캡핑막(150)은 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
게이트 캡핑막(150), 게이트 스페이서(140), 식각 정지막(176) 및 층간 절연막(190) 상에, 마스크막(500)이 형성될 수 있다.
마스크막(500)은 층간 절연막(190), 게이트 캡핑막(150) 및 식각 정지막(176)의 상면을 덮도록 형성될 수 있다. 마스크막(500)은 예를 들어, 산화물 계열의 절연 물질을 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도 9를 참조하면, 마스크막(500) 상에, 제1 포토레지스트(PR1)가 형성될 수 있다.
제1 포토레지스트(PR1)는 후술할 액티브 컨택을 형성하기 위해 사용될 수 있다.
도 10을 참조하면, 제1 포토레지스트(PR1)를 마스크로 사용하여 마스크 패턴(500P), 제1 트렌치(180t) 및 제2 트렌치(280t)가 형성될 수 있다.
제1 트렌치(180t)는 제1 액티브 컨택을 형성하기 위한 트렌치일 수 있다. 제2 트렌치(280t)는 제2 액티브 컨택을 형성하기 위한 트렌치일 수 있다.
도 11을 참조하면, 제1 포토레지스트(PR1)가 제거될 수 있다.
이어서, 제1 트렌치(180t)의 프로파일, 제2 트렌치(280t)의 프로파일, 및 마스크 패턴(500P)의 상면을 따라 프리 액티브 배리어막(810)이 형성될 수 있다. 프리 배리어막(810)과 제1 소오스/드레인 영역(170)이 접촉하는 부분에서 제1 실리사이드막(175)이 형성될 수 있다. 프리 배리어막(810)과 제2 소오스/드레인 영역(270)이 접촉하는 부분에서 제2 실리사이드막(275)이 형성될 수 있다.
프리 액티브 배리어막(810) 상에, 제1 트렌치(180t) 및 제2 트렌치(280t)를 채우는 프리 액티브 필링막(820)이 형성될 수 있다.
프리 액티브 배리어막(810) 및 프리 액티브 필링막(820)에 포함된 물질에 관한 내용은 제1 액티브 배리어막 및 제1 액티브 필링막에 포함된 물질에 관한 설명과 동일하다.
도 12를 참조하면, 프리 액티브 배리어막(810)의 일부와, 프리 액티브 필링막(820)의 일부와, 마스크 패턴(500P)을 제거하여 프리 제1 액티브 컨택(180P) 및 제2 액티브 컨택(280)이 형성될 수 있다.
프리 제1 액티브 컨택(180P)은 프리 제1 액티브 배리어막(181P), 및 프리 제1 액티브 필링막(183P)을 포함할 수 있다. 제2 액티브 컨택(280)은 제2 액티브 배리어막(281), 및 제2 액티브 필링막(283)을 포함할 수 있다.
도 13을 참조하면, 제2 액티브 컨택(280) 상에, 제2 포토레지스트(PR2)가 형성될 수 있다.
제2 포토레지스트(PR2)는 제2 액티브 컨택(280)과 제3 방항(Z)으로 중첩되도록 형성될 수 있다.
도 14를 참조하면, 제2 포토레지스트(PR2)를 마스크로 이용하여 프리 제1 액티브 컨택(180P)의 일부가 제거되어 층간 절연막 트렌치(195t)가 형성될 수 있다.
프리 제1 액티브 컨택(180P)의 일부가 제거되어 제1 액티브 컨택(180)이 형성될 수 있다. 단면적 관점에서, 제1 액티브 컨택(180)의 상면은 제2 액티브 컨택(280)의 상면보다 낮다.
프리 제1 액티브 컨택(180P)의 식각 선택비와 게이트 캡핑막(150)의 식각 선택비가 다르기 때문에, 프리 제1 액티브 컨택(180P)만 제거될 수 있다.
도 15를 참조하면, 층간 절연막 트렌치(195t)를 채우는 층간 절연막(195)이 형성될 수 있다. 층간 절연막(195)은 예를 들어, 실리콘 산탄화물(SiOC)을 포함할 수 있지만, 이에 제한되는 것은 아니다.
도 16을 참조하면, 게이트 캡핑막(150) 및 층간 절연막(190) 상에, 제3 포토레지스트가 형성될 수 있다.
제3 포토레지스트는 게이트 캡핑막(150) 및 층간 절연막(190, 195)의 상면을 덮을 수 있다. 제3 포토레지스트는 게이트 캡핑막(150) 및 층간 절연막(190)의 상면과 제3 방향(Z)으로 중첩될 수 있다. 제3 포토레지스트는 게이트 캡핑막(150)의 상면의 일부를 노출시킬 수 있다.
도 17을 참조하면, 제3 포토레지스트을 마스크로 이용하여 게이트 컨택 트렌치가 형성될 수 있다. 게이트 컨택 트렌치는 게이트 전극(120)을 노출시킬 수 있다. 게이트 컨택 트렌치의 하면은 게이트 전극(120)의 상면과 동일할 수 있다.
도 18을 참조하면, 게이트 컨택 트렌치의 프로파일과, 제3 포토레지스트의 상면을 따라 연장되는 프리 게이트 배리어막(910)이 형성될 수 있다.
프리 게이트 배리어막(910) 상에, 프리 게이트 필링막(920)이 형성될 수 있다. 프리 게이트 배리어막(910) 및 프리 게이트 필링막(920)의 물질은 게이트 배리어막 및 게이트 필링막의 물질과 동일하다.
도 19를 참조하면, 프리 게이트 배리어막(910)의 일부, 프리 게이트 필링막(920)의 일부를 제거하여 게이트 컨택(160)이 형성될 수 있다.
게이트 컨택(160)은 게이트 배리어막(161) 및 게이트 필링막(163)을 포함할 수 있다.
도 20은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 참고적으로, 도 20은 도 1 내지 도 29를 참조하여 설명한 반도체 장치 제조 방법에 의해 형성된 반도체 장치를 설명하기 위한 도면이다.
도 20을 참조하면, 기판(100)은 실리콘 기판 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다.
활성 패턴(AP1)은 각각 기판(100)의 일부일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 활성 패턴(AP1)은 예를 들어, 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 활성 패턴(AP1)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.
IV-IV족 화합물 반도체는 예를 들어, 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다.
III-V족 화합물 반도체는 예를 들어, III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
게이트 구조체(GS)는 기판(100) 상에 배치될 수 있다. 게이트 구조체(GS)는 제2 방향(Y)으로 연장될 수 있다. 복수의 게이트 구조체(GS)는 서로 제1 방향(X)으로 이격될 수 있다.
게이트 구조체(GS)는 활성 패턴(AP1) 상에 배치될 수 있다. 게이트 구조체(GS)는 활성 패턴(AP1)과 교차할 수 있다.
게이트 구조체(GS)는 예를 들어, 게이트 전극(120), 게이트 절연막(130), 게이트 스페이서(140), 및 게이트 캡핑막(150)을 포함할 수 있다.
게이트 전극(120)은 활성 패턴(AP1)과 교차할 수 있다. 게이트 전극(120)은 제2 방향(Y)으로 연장된 장변과, 제1 방향(X)으로 연장된 단변을 포함할 수 있다.
게이트 전극(120)은 예를 들어, 티타늄 질화물(TiN), 탄탈륨 탄화물(TaC), 탄탈륨 질화물(TaN), 티타늄 실리콘 질화물(TiSiN), 탄탈륨 실리콘 질화물(TaSiN), 탄탈륨 티타늄 질화물(TaTiN), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 알루미늄 질화물(TaAlN), 텅스텐 질화물(WN), 루테늄(Ru), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 탄질화물(TiAlC-N), 티타늄 알루미늄 탄화물(TiAlC), 티타늄 탄화물(TiC), 탄탈륨 탄질화물(TaCN), 텅스텐(W), 알루미늄(Al), 구리(Cu), 코발트(Co), 티타늄(Ti), 탄탈륨(Ta), 니켈(Ni), 백금(Pt), 니켈 백금(Ni-Pt), 니오븀(Nb), 니오븀 질화물(NbN), 니오븀 탄화물(NbC), 몰리브덴(Mo), 몰리브덴 질화물(MoN), 몰리브덴 탄화물(MoC), 텅스텐 탄화물(WC), 로듐(Rh), 팔라듐(Pd), 이리듐(Ir), 오스뮴(Os), 은(Ag), 금(Au), 아연(Zn), 바나듐(V) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
게이트 전극(120)은 도전성 금속 산화물, 도전성 금속 산질화물 등을 포함할 수 있고, 상술한 물질이 산화된 형태를 포함할 수도 있다.
게이트 스페이서(140)는 게이트 전극(120)의 측벽 상에 배치될 수 있다. 게이트 스페이서(140)는 제2 방향(Y)으로 연장될 수 있다. 게이트 스페이서(140)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN), 실리콘 붕소질화물(SiBN), 실리콘 산붕소질화물(SiOBN), 실리콘 산탄화물(SiOC) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
게이트 절연막(130)은 게이트 전극(120)의 측벽 및 하면을 따라 연장될 수 있다. 게이트 절연막(130)은 활성 패턴(AP1) 상에 형성될 수 있다. 게이트 절연막(130)은 게이트 전극(120)과, 게이트 스페이서(140) 사이에 형성될 수 있다.
게이트 절연막(130)은 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 또는 실리콘 산화물보다 유전 상수가 큰 고유전율 물질을 포함할 수 있다. 고유전율 물질은 예를 들어, 보론 질화물(boron nitride), 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 하프늄 알루미늄 산화물(hafnium aluminum oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있다.
몇몇 실시예들에 따른 반도체 장치는 네거티브 커패시터(Negative Capacitor)를 이용한 NC(Negative Capacitance) FET을 포함할 수 있다. 예를 들어, 게이트 절연막(130)은 강유전체 특성을 갖는 강유전체 물질막과, 상유전체 특성을 갖는 상유전체 물질막을 포함할 수 있다.
강유전체 물질막은 음의 커패시턴스를 가질 수 있고, 상유전체 물질막은 양의 커패시턴스를 가질 수 있다. 예를 들어, 두 개 이상의 커패시터가 직렬 연결되고, 각각의 커패시터의 커패시턴스가 양의 값을 가질 경우, 전체 커패시턴스는 각각의 개별 커패시터의 커패시턴스보다 감소하게 된다. 반면, 직렬 연결된 두 개 이상의 커패시터의 커패시턴스 중 적어도 하나가 음의 값을 가질 경우, 전체 커패시턴스는 양의 값을 가지면서 각각의 개별 커패시턴스의 절대값보다 클 수 있다.
음의 커패시턴스를 갖는 강유전체 물질막과, 양의 커패시턴스를 갖는 상유전체 물질막이 직렬로 연결될 경우, 직렬로 연결된 강유전체 물질막 및 상유전체 물질막의 전체적인 커패시턴스 값은 증가할 수 있다. 전체적인 커패시턴스 값이 증가하는 것을 이용하여, 강유전체 물질막을 포함하는 트랜지스터는 상온에서 60 mV/decade 미만의 문턱전압이하 스윙(subthreshold swing(SS))을 가질 수 있다.
강유전체 물질막은 강유전체 특성을 가질 수 있다. 강유전체 물질막은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 지르코늄 산화물(hafnium zirconium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide) 및 납 지르코늄 티타늄 산화물(lead zirconium titanium oxide) 중 적어도 하나를 포함할 수 있다. 여기에서, 일 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄 산화물(hafnium oxide)에 지르코늄(Zr)이 도핑된 물질일 수 있다. 다른 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄(Hf)과 지르코늄(Zr)과 산소(O)의 화합물일 수도 있다.
강유전체 물질막은 도핑된 도펀트를 더 포함할 수 있다. 예를 들어, 도펀트는 알루미늄(Al), 티타늄(Ti), 니오븀(Nb), 란타넘(La), 이트륨(Y), 마그네슘(Mg), 실리콘(Si), 칼슘(Ca), 세륨(Ce), 디스프로슘(Dy), 어븀(Er), 가돌리늄(Gd), 게르마늄(Ge), 스칸듐(Sc), 스트론튬(Sr) 및 주석(Sn) 중 적어도 하나를 포함할 수 있다. 강유전체 물질막이 어떤 강유전체 물질을 포함하는지에 따라, 강유전체 물질막에 포함된 도펀트의 종류는 달라질 수 있다.
강유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 도펀트는 예를 들어, 가돌리늄(Gd), 실리콘(Si), 지르코늄(Zr), 알루미늄(Al) 및 이트륨(Y) 중 적어도 하나를 포함할 수 있다.
도펀트가 알루미늄(Al)일 경우, 강유전체 물질막은 3 내지 8 at%(atomic %)의 알루미늄을 포함할 수 있다. 여기에서, 도펀트의 비율은 하프늄 및 알루미늄의 합에 대한 알루미늄의 비율일 수 있다.
도펀트가 실리콘(Si)일 경우, 강유전체 물질막은 2 내지 10 at%의 실리콘을 포함할 수 있다. 도펀트가 이트륨(Y)일 경우, 강유전체 물질막은 2 내지 10 at%의 이트륨을 포함할 수 있다. 도펀트가 가돌리늄(Gd)일 경우, 강유전체 물질막은 1 내지 7 at%의 가돌리늄을 포함할 수 있다. 도펀트가 지르코늄(Zr)일 경우, 강유전체 물질막은 50 내지 80 at%의 지르코늄을 포함할 수 있다.
상유전체 물질막은 상유전체 특성을 가질 수 있다. 상유전체 물질막은 예를 들어, 실리콘 산화물(silicon oxide) 및 고유전율을 갖는 금속 산화물 중 적어도 하나를 포함할 수 있다. 상유전체 물질막에 포함된 금속 산화물은 예를 들어, 하프늄 산화물(hafnium oxide), 지르코늄 산화물(zirconium oxide) 및 알루미늄 산화물(aluminum oxide) 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
강유전체 물질막 및 상유전체 물질막은 동일한 물질을 포함할 수 있다. 강유전체 물질막은 강유전체 특성을 갖지만, 상유전체 물질막은 강유전체 특성을 갖지 않을 수 있다. 예를 들어, 강유전체 물질막 및 상유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 하프늄 산화물의 결정 구조는 상유전체 물질막에 포함된 하프늄 산화물의 결정 구조와 다르다.
강유전체 물질막은 강유전체 특성을 갖는 두께를 가질 수 있다. 강유전체 물질막의 두께는 예를 들어, 0.5 내지 10nm 일 수 있지만, 이에 제한되는 것은 아니다. 각각의 강유전체 물질마다 강유전체 특성을 나타내는 임계 두께가 달라질 수 있으므로, 강유전체 물질막의 두께는 강유전체 물질에 따라 달라질 수 있다.
몇몇 실시예에서, 게이트 절연막(130)은 하나의 강유전체 물질막을 포함할 수 있다. 다른 실시예에서, 게이트 절연막(130)은 서로 간에 이격된 복수의 강유전체 물질막을 포함할 수 있다. 게이트 절연막(130)은 복수의 강유전체 물질막과, 복수의 상유전체 물질막이 교대로 적층된 적층막 구조를 가질 수 있다.
게이트 캡핑막(150)은 게이트 전극(120)의 상면 및 게이트 스페이서(140) 사이에 배치될 수 있다.
예를 들어, 게이트 캡핑막(150)은 알루미늄 산화물(AlO), 알루미늄 질화물(AlN), 실리콘 산탄화물(SiOC) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 제1 게이트 캡핑막(150)은 제2 리세스(R2)를 채울 수 있다. 제1 게이트 캡핑막(150)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제1 소오스/드레인 영역(170) 및 제2 소오스/드레인 영역(270)은 활성 패턴(AP1) 상에 형성될 수 있다. 제1 소오스/드레인 영역(170) 및 제2 소오스/드레인 영역(270)은 기판(100) 상에 위치할 수 있다. 제1 소오스/드레인 영역(170)과 제2 소오스/드레인 영역(270)은 각각 복수의 게이트 구조체(GS) 사이에 배치될 수 있다.
제1 식각 정지막(176)은 게이트 구조체(GS)의 측벽과, 제1 소오스/드레인 영역(170)의 상면 상에 배치될 수 있다. 제2 식각 정지막(276)은 게이트 구조체(GS)의 측벽과, 제2 소오스/드레인 영역(270)의 상면 상에 배치될 수 있다. 제1 식각 정지막(176) 및 제2 식각 정지막(276)은 이후에 설명될 층간 절연막(190)에 대해 식각 선택비를 갖는 물질을 포함할 수 있다. 제1 식각 정지막(176) 및 제2 식각 정지막(276)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산탄질화물(SiOCN), 실리콘 붕소질화물(SiBN), 실리콘 산붕소질화물(SiOBN), 실리콘 산탄화물(SiOC) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
층간 절연막(190)은 제1 소오스/드레인 영역(170) 및 제2 소오스/드레인 영역(270) 상에 배치될 수 있다. 층간 절연막(190)은 게이트 캡핑막(150)의 상면을 덮지 않을 수 있다. 예를 들어, 층간 절연막(190)의 상면은 게이트 캡핑 막(150)의 상면과 동일 평면에 놓일 수 있다.
층간 절연막(190)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, Fluorinated TetraEthylOrthoSilicate (FTEOS), Hydrogen SilsesQuioxane (HSQ), Bis-benzoCycloButene (BCB), TetraMethylOrthoSilicate (TMOS), OctaMethyleyCloTetraSiloxane (OMCTS), HexaMethylDiSiloxane (HMDS), TriMethylSilyl Borate (TMSB), DiAcetoxyDitertiaryButoSiloxane (DADBS), TriMethylSilil Phosphate (TMSP), PolyTetraFluoroEthylene (PTFE), TOSZ(Tonen SilaZen), FSG(Fluoride Silicate Glass), polypropylene oxide와 같은 polyimide nanofoams, CDO(Carbon Doped silicon Oxide), OSG(Organo Silicate Glass), SiLK, Amorphous Fluorinated Carbon, silica aerogels, silica xerogels, mesoporous silica 또는 이들의 조합을 포함할 수 있지만, 이에 제한되는 것은 아니다.
제1 액티브 컨택(180)은 제1 소오스/드레인 영역(170)과 연결될 수 있다. 제2 액티브 컨택(280)은 제2 소오스/드레인 영역(270)과 연결될 수 있다.
게이트 컨택(160)은 제1 게이트 구조체(GS1) 내에 배치될 수 있다. 게이트 컨택(160)은 게이트 전극(120)과 연결될 수 있다.
게이트 컨택(160)은 제1 게이트 구조체(GS1)와 중첩되는 위치에 배치될 수 있다. 몇몇 실시예에서, 게이트 컨택(160)의 적어도 일부는 활성 패턴(AP1)과 중첩되는 위치에 배치될 수 있다.
게이트 컨택(160)은 게이트 배리어막(161)과, 게이트 배리어막(161) 상의 게이트 필링막(163)을 포함할 수 있다. 게이트 배리어막(161)은 게이트 필링막(163)의 측벽 및 하면을 따라 연장될 수 있다.
게이트 배리어막(161)은 예를 들어, 탄탈륨(Ta), 탄탈륨 질화물(TaN), 티타늄(Ti), 티타늄 질화물(TiN), 티타늄 실리콘 질화물(TiSiN), 루테늄(Ru), 코발트(Co), 니켈(Ni), 니켈 보론(NiB), 텅스텐(W), 텅스텐 질화물(WN), 텅스텐 탄질화물(WCN), 지르코늄(Zr), 지르코늄 질화물(ZrN), 바나듐(V), 바나듐 질화물(VN), 니오븀(Nb), 니오븀 질화물(NbN), 백금(Pt), 이리듐(Ir), 로듐(Rh) 및 2차원 물질(Two-dimensional(2D) material) 중 적어도 하나를 포함할 수 있다. 몇몇 실시예들에 따른 반도체 장치에서, 2차원 물질은 금속성 물질 및/또는 반도체 물질일 수 있다. 2차원 물질(2D material)은 2차원 동소체(allotrope) 또는 2차원 화합물(compound)를 포함할 수 있고, 예를 들어, 그래핀(graphene), 몰리브덴 이황화물(MoS2), 몰리브덴 디셀레나이드(MoSe2), 텅스텐 디셀레나이드(WSe2), 텅스텐 이황화물(WS2), 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다. 즉, 상술한 2차원 물질은 예시적으로 열거되었을 뿐이므로, 본 발명의 반도체 장치에 포함될 수 있는 2차원 물질은 상술한 물질에 의해 제한되지 않는다.
게이트 필링막(163)은 예를 들어, 알루미늄(Al), 텅스텐(W), 코발트(Co), 루테늄(Ru), 은(Ag), 금(Au), 망간(Mn) 및 몰리브데넘(Mo) 중 적어도 하나를 포함할 수 있다.
제1 액티브 컨택(180)은 제1 소오스/드레인 영역(170)과 연결될 수 있다. 제2 액티브 컨택(280)은 제2 소오스/드레인 영역(270)과 연결될 수 있다. 제1 액티브 컨택(180) 및 제2 액티브 컨택(280)은 층간 절연막(190) 내에 배치될 수 있다. 제1 액티브 컨택(180) 및 제2 액티브 컨택(280)은 층간 절연막(190)에 의해 둘러싸일 수 있다.
제1 액티브 컨택(180)과 제1 소오스/드레인 영역(170) 사이에, 제1 실리사이드막(175)이 형성될 수 있다. 제2 액티브 컨택(280)과 제2 소오스/드레인 영역(270) 사이에, 제2 실리사이드막(275)이 형성될 수 있다. 제1 실리사이드막(175)은 제1 소오스/드레인 영역(170)과 제1 액티브 컨택(180) 사이의 경계면의 프로파일을 따라 형성되는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 마찬가지로, 제2 실리사이드막(275)은 제2 소오스/드레인 영역(270)과 제2 액티브 컨택(280) 사이의 경계면의 프로파일을 따라 형성되는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 제1 실리사이드막(175) 및 제2 실리사이드막(275)은 예를 들어, 금속 실리사이드 물질을 포함할 수 있다.
제1 액티브 컨택(180)은 제1 액티브 배리어막(181)과, 제1 액티브 배리어막(181) 상의 제1 액티브 필링막(183)을 포함할 수 있다. 제1 액티브 배리어막(181)은 제1 액티브 필링막(183)의 측벽 및 하면을 따라 연장될 수 있다.
제1 액티브 배리어막(181) 및 제1 액티브 필링막(183)에 포함된 물질에 관한 내용은 게이트 배리어막(161) 및 게이트 필링막(163)에 포함된 물질에 관한 설명과 동일할 수 있다.
단면적 관점에서, 게이트 컨택(160)의 하면(160_BS)은 제1 액티브 컨택(180)의 상면(180_US) 보다 높다. 다시 말하면, 활성 패턴(AP1)의 상면(AP1_US)에서 게이트 컨택(160)의 하면(160_BS)까지의 높이는 활성 패턴(AP1)의 상면(AP1_US)에서 제1 액티브 컨택(180)의 상면(180_US)까지의 높이보다 크다.
단면적 관점에서, 제1 액티브 컨택(180)의 상면(180_US)은 제2 액티브 컨택(280)의 상면(280_US)보다 낮다. 다시 말하면, 활성 패턴(AP1)의 상면(AP1_US)에서 제1 액티브 컨택(180)의 상면(180_US)까지의 높이는 활성 패턴(AP1)의 상면(AP1_US)에서 제2 액티브 컨택(280)의 상면(280_US)까지의 높이보다 작다.
몇몇 실시예에서, 층간 절연막(190) 상에 제2 층간 절연막(290) 및 제3 층간 절연막(390)이 형성될 수 있다.
제2 층간 절연막(290) 및 제3 층간 절연막(390) 각각은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다.
몇몇 실시예에서, 배선 식각 정지막(196)은 게이트 캡핑막(150)의 상면(150_US), 층간 절연막(190)의 상면(190_US)을 따라 연장될 수 있다. 제2 층간 절연막(290)은 배선 식각 정지막(196)상에 배치될 수 있다. 배선 식각 정지막(196)은 제2 층간 절연막(290)에 대해 식각 선택비를 갖는 물질을 포함할 수 있다. 배선 식각 정지막(196)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산탄질화물(SiOCN), 실리콘 붕소질화물(SiBN), 실리콘 산붕소질화물(SiOBN), 실리콘 산탄화물(SiOC), 알루미늄 산화물(AlO), 알루미늄 질화물(AlN) 및 알루미늄 산탄화물(AlOC) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제1 배선 패턴(210)은 게이트 컨택(160)과 제2 액티브 컨택(280) 상에 배치될 수 있다. 제1 배선 패턴(210)은 게이트 컨택(160)과 연결될 수 있다. 제1 배선 패턴(210)은 제2 액티브 컨택(280)과 연결될 수 있다. 제1 배선 패턴(210)은 배선 식각 정지막(196)을 관통하여 형성될 수 있다.
제1 배선 패턴(210)은 제2 층간 절연막(290) 내에 배치될 수 있다. 제1 배선 패턴(210)은 게이트 캡핑막(150)과 직접 접촉하는 부분을 포함할 수 있다. 제1 배선 패턴(210)은 다중 도전막 구조를 가질 수 있다. 제1 배선 패턴(210)은 예를 들어, 제1 배선 배리어막(210a)과, 제1 배선 필링막(210b)을 포함할 수 있다. 제1 배선 필링막(210b)은 제1 배선 배리어막(210a) 상에 배치될 수 있다. 제1 배선 배리어막(210a)은 제1 배선 필링막(210b)의 측벽과 바닥면을 따라 배치될 수 있다.
제1 배선 배리어막(210a)은 예를 들어, 탄탈륨(Ta), 탄탈륨 질화물(TaN), 티타늄(Ti), 티타늄 질화물(TiN), 티타늄 실리콘 질화물(TiSiN), 니켈(Ni), 니켈 보론(NiB), 텅스텐 질화물(WN), 텅스텐 탄질화물(WCN), 지르코늄(Zr), 지르코늄 질화물(ZrN), 바나듐(V), 바나듐 질화물(VN), 니오븀(Nb), 니오븀 질화물(NbN), 백금(Pt), 이리듐(Ir), 로듐(Rh) 및 2차원 물질(Two-dimensional(2D) material) 중 적어도 하나를 포함할 수 있다.
제1 배선 필링막(210b)은 예를 들어, 알루미늄(Al), 구리(Cu), 텅스텐(W), 코발트(Co), 루테늄(Ru), 은(Ag), 금(Au), 망간(Mn) 및 몰리브데넘(Mo) 중 적어도 하나를 포함할 수 있다.
몇몇 실시예에서, 제1 배선 패턴(210) 상에, 비아 구조체(310)와, 제2 배선 패턴(320)이 포함될 수 있다. 비아 구조체(310)와 제2 배선 패턴(320)은 제3 층간 절연막(390) 내에 배치될 수 있다.
비아 구조체(310)는 제1 배선 패턴(210) 상에 형성될 수 있다. 비아 구조체(310)는 제1 배선 패턴(210)과 연결될 수 있다. 비아 구조체(310)는 비아 라이너막(310a)과 비아 필링막(310b)을 포함하는 다중막일 수 있다. 비아 필링막(310b)은 비아 라이너막(310a) 상에 배치될 수 있다. 비아 라이너막(310a)은 비아 필링막(310b)의 측벽 및 바닥면을 따라 배치될 수 있다.
비아 라이너막(310a)은 예를 들어, 탄탈륨(Ta), 탄탈륨 질화물(TaN), 티타늄(Ti), 티타늄 질화물(TiN), 티타늄 실리콘 질화물(TiSiN), 루테늄(Ru), 코발트(Co), 니켈(Ni), 니켈 보론(NiB), 텅스텐(W), 텅스텐 질화물(WN), 텅스텐 탄질화물(WCN), 지르코늄(Zr), 지르코늄 질화물(ZrN), 바나듐(V), 바나듐 질화물(VN), 니오븀(Nb), 니오븀 질화물(NbN), 백금(Pt), 이리듐(Ir), 로듐(Rh) 및 2차원 물질(Two-dimensional(2D) material) 중 적어도 하나를 포함할 수 있다.
비아 필링막(310b)은 예를 들어, 알루미늄(Al), 구리(Cu), 텅스텐(W), 코발트(Co), 루테늄(Ru), 은(Ag), 금(Au), 망간(Mn) 및 몰리브데넘(Mo) 중 적어도 하나를 포함할 수 있다.
제2 배선 패턴(320)은 비아 구조체(310) 상에 배치될 수 있다. 제2 배선 패턴(320)은 제2 배선 라이너막(320a)과 제2 배선 필링막(320b)을 포함하는 다중막일 수 있다.
제2 배선 필링막(320b)은 제2 배선 라이너막(320a) 상에 배치될 수 있다. 제2 배선 라이너막(320a)은 제2 배선 필링막(320b)의 측벽 및 바닥면을 따라 배치될 수 있다. 제2 배선 라이너막(320a) 및 제2 배선 필링막(320b)에 포함된 물질에 관한 내용은 제1 배선 라이너막(210a) 및 제1 배선 필링막(310b)에 포함된 물질에 관한 설명과 동일할 수 있다.
도 21 내지 도 26은 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계의 도면들이다. 설명의 편의를 위해 도 1 내지 도 19를 참조하여 설명한 것과 다른 점을 위주로 설명한다.
도 21을 참조하면, 활성 패턴(AP1) 상에, 제1 소오스/드레인 영역(170) 및 제2 소오스/드레인 영역(270)이 형성될 수 있다.
활성 패턴(AP1) 상에, 희생 게이트 절연막(130P), 희생 게이트 패턴(120P), 게이트 스페이서(140), 제1 식각 정지막(176), 제2 식각 정지막(276) 및 층간 절연막(190)이 형성될 수 있다.
제1 식각 정지막(176)은 제1 소오스/드레인 영역(170)의 상면 및 게이트 스페이서(140)의 측벽을 따라 연장될 수 있다. 제2 식각 정지막(276)은 제2 소오스/드레인 영역(270)의 상면 및 게이트 스페이서(140)의 측벽을 따라 연장될 수 있다.
층간 절연막(190)은 제1 식각 정지막(176) 및 제2 식각 정지막(276) 상에 형성될 수 있다.
도 22를 참조하면, 층간 절연막(190)의 일부와, 제1 식각 정지막(176) 및 제2 식각 정지막(276)의 일부와, 게이트 스페이서(140)의 일부를 제거하여, 층간 절연막(190), 제1 식각 정지막(176) 및 제2 식각 정지막(276) 및 게이트 스페이서(140) 상에 제1 리세스(R1)를 형성할 수 있다. 구체적으로, 층간 절연막(190)의 상단과, 제1 식각 정지막(176) 및 제2 식각 정지막(276)의 상단과, 게이트 스페이서(140)의 상단을 제거하여, 층간 절연막(190), 제1 식각 정지막(176) 및 제2 식각 정지막(276) 및 게이트 스페이서(140)를 노출시키는 제1 리세스(R1)를 형성할 수 있다. 제1 리세스(R1)는 희생 게이트 패턴(120P)이 노출된 상태에서 형성될 수 있다.
이 때, 제1 식각 정지막(176) 및 제2 식각 정지막(276)과 게이트 스페이서(140)는 제1 깊이(D1)만큼 제거하고, 층간 절연막(190)은 제2 깊이(D2)만큼 제거할 수 있다. 제1 깊이(D1)는 제2 깊이(D2) 보다 클 수 있다. 즉, 제1 식각 정지막(176) 및 제2 식각 정지막(276)과 게이트 스페이서(140)의 상단이 층간 절연막(190)의 상단보다 더 깊게 제거될 수 있다.
도 23을 참조하면, 제1 리세스(R1) 내에 보호막(400)이 형성될 수 있다. 보호막(400)은 제1 리세스(R1)를 채울 수 있다. 보호막(400)은 층간 절연막(190), 제1 식각 정지막(176) 및 제2 식각 정지막(276) 및 게이트 스페이서(140)와 접촉할 수 있다. 보호막(400)은 층간 절연막(190), 제1 식각 정지막(176) 및 제2 식각 정지막(276) 및 게이트 스페이서(140)와 중첩할 수 있다. 보호막(400)은 희생 게이트 패턴(120P)의 측벽과 접촉할 수 있다. 보호막(400)은 층간 절연막(190), 제1 식각 정지막(176), 제2 식각 정지막(276) 및 게이트 스페이서(140)의 프로파일을 따라 형성될 수 있다.
보호막(400)은 'ㄷ' 형태가 90도 회전한 형상을 가질 수 있다. 보호막(400)은 제1 부분(P1)과 제2 부분(P2)을 포함할 수 있다. 제1 부분(P1)은 제1 식각 정지막(176), 제2 식각 정지막(276) 및 게이트 스페이서(140)와 중첩하는 보호막(400)의 일부를 포함할 수 있다. 제2 부분(P2)은 층간 절연막(190)과 중첩하는 보호막(400)의 일부를 포함할 수 있다.
보호막(400)은 제1 소오스/드레인 영역(170)의 상면으로부터 높이가 일정하지 않을 수 있다. 예를 들어, 제1 소오스/드레인 영역(170)의 상면으로부터 보호막(400)의 제1 부분(P1)의 하면까지의 제1 높이(H1)는 제1 소오스/드레인 영역(170)의 상면으로부터 보호막(400)의 제2 부분(P2)의 하면까지의 제2 높이(H2)보다 작을 수 있다.
도 24를 참조하면 희생 게이트 패턴(120P)과 희생 게이트 절연막(130P)이 제거되고, 활성 패턴(AP1) 상에 게이트 절연막(130)과 게이트 전극(120)을 형성할 수 있다. 구체적으로, 희생 게이트 패턴(120P)과 희생 게이트 절연막(130P)을 제거하고 형성된 트렌치 내에 게이트 절연막(130)과 게이트 전극(120)을 순차적으로 형성할 수 있다.
게이트 절연막(130)은 활성 패턴(AP1)의 상면과 게이트 스페이서(140)의 측면과, 보호막(400)의 측면을 따라 연장될 수 있다. 게이트 전극(120)은 게이트 절연막(130) 상에 형성될 수 있다.
도 25를 참조하면, 게이트 전극(120)의 일부와, 게이트 절연막(130)의 일부와, 게이트 스페이서(140)의 일부와, 보호막(400)의 일부를 제거하여 제2 리세스(R2)를 형성할 수 있다. 구체적으로, 게이트 전극(120)의 일부와, 게이트 절연막(130)의 일부를 제거하여 활성 패턴(AP1) 상에 제2 리세스(R2)가 형성될 수 있다. 제2 리세스(R2)가 형성되는 과정에서, 게이트 전극(120) 및 게이트 절연막(130)과 인접한 게이트 스페이서(140)의 일부가 함께 제거될 수 있다. 게이트 전극(120)의 상부와, 게이트 절연막(130)의 상부를 제거하여 제2 리세스(R2)가 형성되는 경우에, 층간 절연막(190)과 접촉하는 보호막(400)의 하면으로부터 보호막(400)의 두께가 감소할 수 있다. 제2 리세스(R2)가 형성된 이후에, 게이트 스페이서(140), 식각 정지막(176) 및 층간 절연막(190) 상에 보호막(400)이 여전히 잔존할 수 있다.
도 26을 참조하면, 제2 리세스(R2), 잔존하는 보호막(400)과 층간 절연막(190) 상에 프리 캡핑막(150P)이 형성될 수 있다.
프리 캡핑막(150P)이 형성된 이후의 제조 방법은 도 8 내지 도 19를 참조하여 설명한 것과 실질적으로 동일하다. 이에 따라, 이후의 제조 방법에 대한 설명을 생략한다.
도 27 내지 도 43은 몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계의 도면들이다. 설명의 편의를 위해 도 1 내지 도 26을 참조하여 설명한 것과 다른 점을 위주로 설명한다.
도 27을 참조하면, 기판(100) 상에, 하부 패턴(BP) 및 상부 패턴 구조체(U_AP)가 형성될 수 있다.
하부 패턴(BP)은 제1 방향(X)으로 연장될 수 있다. 상부 패턴 구조체(U_AP)는 제1 방향(X)으로 연장될 수 있다.
상부 패턴 구조체(U_AP)는 하부 패턴(BP) 상에 형성될 수 있다. 상부 패턴 구조체(U_AP)는 하부 패턴(BP) 상에 교대로 적층된 희생 패턴(SC_L)과, 액티브 패턴(ACT_L)을 포함할 수 있다.
예를 들어, 희생 패턴(SC_L)은 실리콘-게르마늄막을 포함할 수 있다. 액티브 패턴(ACT_L)은 실리콘막을 포함할 수 있다.
이어서, 상부 패턴 구조체(U_AP) 상에, 희생 게이트 절연막(130P), 희생 게이트 패턴(120P) 및 희생 게이트 캡핑막(120_HM)이 형성될 수 있다. 희생 게이트 패턴(120P)은, 제2 방향(Y)으로 연장될 수 있다. 제2 방향(Y)은 제1 방향(X)과 다른 방향일 수 있다. 예를 들어, 제2 방향(Y)은 제1 방향(X)과 수직일 수 있다. 제3 방향(Z)은 제2 방향(Y) 및 제1 방향(X)과 수직일 수 있다.
희생 게이트 절연막(130P)은 예를 들어, 실리콘 산화물을 포함할 수 있지만, 이에 제한되는 것은 아니다. 희생 게이트 패턴(120P)은 예를 들어, 폴리 실리콘을 포함할 수 있지만, 이에 제한되는 것은 아니다. 희생 게이트 캡핑막(120_HM)은 예를 들어, 실리콘 질화물을 포함할 수 있지만, 이에 제한되는 것은 아니다.
희생 게이트 패턴(120P)의 측벽 상에, 게이트 스페이서(140)가 형성될 수 있다.
도 28을 참조하면, 프리 게이트 구조체(PGS)를 마스크로 이용하여, 상부 패턴 구조체(U_AP) 내에 소오스/드레인 트렌치(170t, 270t)가 형성될 수 있다.
소오스/드레인 트렌치(170t, 270t)의 일부는 하부 패턴(BP) 내에 형성될 수 있다. 소오스/드레인 트렌치(170t, 270t)의 바닥면은 하부 패턴(BP)에 의해 정의될 수 있다.
또는, 도 29를 참조하면, 소오스/드레인 트렌치(170t, 270t)에 의해 노출된 희생 패턴(SC_L)의 일부가 제거될 수 있다. 이어서, 희생 패턴(SC_L)의 일부를 제거한 위치에, 내측 스페이서(142)가 형성될 수 있다.
도 29와 같이 내측 스페이서를 형성한 후에 소오스/드레인 영역을 형성할 수 있으나, 아래에서는 내측 스페이서를 형성하지 않은 도 28을 기준으로 설명한다.
도 30을 참조하면, 소오스/드레인 트렌치(170t, 270t)의 일부를 채우는 제1 소오스/드레인 영역(170)과 제2 소오스/드레인 영역(270)이 형성될 수 있다.
제1 소오스/드레인 영역(170)과 제2 소오스/드레인 영역(270) 상에, 제1 식각 정지막(176)과 제2 식각 정지막(276) 및 층간 절연막(190)이 순차적으로 형성된다. 이어서, 층간 절연막(190)의 일부와 제1 식각 정지막(176)과 제2 식각 정지막(276)의 일부와, 희생 게이트 캡핑막(120_HM)을 제거하여, 희생 게이트 패턴(120P)의 상면을 노출시킨다.
도 31을 참조하면, 층간 절연막(190)의 일부와, 제1 식각 정지막(176)과 제2 식각 정지막(276)의 일부와, 게이트 스페이서(140)의 일부를 제거하여, 층간 절연막(190), 제1 식각 정지막(176)과 제2 식각 정지막(276) 및 게이트 스페이서(140) 상에 제1 리세스(R1)를 형성할 수 있다. 구체적으로, 층간 절연막(190)의 상단과, 제1 식각 정지막(176)과 제2 식각 정지막(276)의 상단과, 게이트 스페이서(140)의 상단을 제거하여, 층간 절연막(190), 제1 식각 정지막(176)과 제2 식각 정지막(276) 및 게이트 스페이서(140)를 노출시키는 제1 리세스(R1)를 형성할 수 있다. 제1 리세스(R1)는 희생 게이트 패턴(120P)이 노출된 상태에서 형성될 수 있다.
도 32를 참조하면, 제1 리세스(R1) 내에 보호막(400)이 형성될 수 있다. 보호막(400)은 제1 리세스(R1)를 채울 수 있다. 보호막(400)은 층간 절연막(190), 제1 식각 정지막(176)과 제2 식각 정지막(276) 및 게이트 스페이서(140)와 접촉할 수 있다. 보호막(400)은 층간 절연막(190), 제1 식각 정지막(176)과 제2 식각 정지막(276) 및 게이트 스페이서(140)와 중첩할 수 있다. 보호막(400)은 희생 게이트 패턴(120P)의 측벽과 접촉할 수 있다.
보호막(400)은 제1 소오스/드레인 영역(170) 및 제2 소오스/드레인 영역(270)과 중첩할 수 있다. 보호막(400)은 인접하는 희생 게이트 패턴(120P) 사이에 형성될 수 있다.
몇몇 실시예에서, 보호막(400)은 실리콘 질화물을 포함할 수 있다. 다만 실시예는 이에 한정되지 않는다.
도 33을 참조하면, 희생 게이트 절연막(130P), 희생 게이트 패턴(120P)을 제거하여, 게이트 스페이서(140) 사이의 상부 패턴 구조체(U_AP)가 노출될 수 있다.
이어서, 희생 패턴(SC_L)을 제거하여, 시트 패턴(NS)이 형성될 수 있다. 시트 패턴(NS)과 하부 패턴(BP)은 활성 패턴(AP)을 구성할 수 있다. 이를 통해, 게이트 스페이서(140)과 제1 소오스/드레인 영역(170)과 제2 소오스/드레인 영역(270) 사이에, 게이트 트렌치(120t)가 형성된다.
도 34를 참고하면, 게이트 트렌치(120t) 내에 게이트 절연막(130) 및 게이트 전극(120)이 형성될 수 있다.
게이트 전극(120)은 게이트 절연막(130) 상에 형성될 수 있다. 게이트 전극(120)은 습식 증착 공정을 이용하여 형성될 수 있다. 게이트 전극(120)은 예를 들어, 무전해 도금(electroless plating) 또는 전해 도금(electroplating) 증착 공정을 이용하여 증착될 수 있다. 게이트 전극(120)은 단일층으로 형성될 수 있다. 예를 들어, 게이트 전극(120)은 구리(Cu), 텅스텐(W), 니켈(Ni), 몰리브덴(Mo), 코발트(Co), 루테늄(Ru) 중 적어도 하나를 포함하는 단일층일 수 있다. 바람직하게는, 게이트 전극(120)은 니켈(Ni)을 포함할 수 있다. 게이트 전극(120)은 불소(F) 또는 염소(Cl)를 포함하지 않을 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도 35 내지 도 43을 참조하면, 도 6 내지 도 19를 참조하여 설명한 것과 실질적으로 동일하다. 따라서, 이에 대한 설명을 생략한다.
도 44는 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의를 위해 도 20을 참조하여 설명한 것과 다른 점을 위주로 설명한다.
도 44를 참조하면, 몇몇 실시예들에 따른 반도체 장치에서 활성 패턴(AP1)은 하부 패턴(BP1)과 시트 패턴(NS)을 포함할 수 있다.
시트 패턴(NS)은 제3 방향(Z)으로 적층된 복수의 시트 패턴을 포함할 수 있다. 시트 패턴(NS)은 3개인 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
시트 패턴(NS)은 제1 소오스/드레인 영역(170) 및 제2 소오스/드레인 영역(270)과 연결될 수 있다. 시트 패턴(NS)은 트랜지스터의 채널 영역으로 사용되는 채널 패턴일 수 있다. 예를 들어, 시트 패턴(NS)은 나노 시트 또는 나노 와이어일 수 있다.
게이트 절연막(130)은 하부 패턴(BP1)의 상면을 따라 연장될 수 있다. 게이트 절연막(130)은 시트 패턴(NS)의 둘레를 감쌀 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판
130: 게이트 절연막
140: 게이트 스페이서
176: 식각 정지막
400: 보호막

Claims (10)

  1. 기판 상에, 활성 패턴을 형성하고,
    상기 활성 패턴 상에 게이트 스페이서와, 상기 게이트 스페이서 사이의 희생 게이트 절연막과 상기 희생 게이트 절연막 상의 희생 게이트 패턴을 형성하고,
    상기 기판 상에, 상기 활성 패턴과 인접하는 소오스/드레인 영역을 형성하고,
    상기 소오스/드레인 영역 상에 식각 정지막을 형성하고,
    상기 식각 정지막 상에 층간 절연막을 형성하고,
    상기 층간 절연막의 일부와, 상기 식각 정지막의 일부와, 상기 게이트 스페이서의 일부를 제거하여 제1 리세스를 형성하고,
    상기 제1 리세스 내에, 상기 층간 절연막과, 상기 식각 정지막과, 상기 게이트 스페이서와 중첩하는 보호막을 형성하고,
    상기 희생 게이트 절연막과 상기 희생 게이트 패턴을 제거하고, 게이트 절연막과, 상기 게이트 절연막 상에 게이트 전극을 형성하고,
    상기 게이트 전극의 일부를 제거하여 제2 리세스를 형성하고,
    상기 제2 리세스 내에 게이트 캡핑막을 형성하는 것을 포함하는, 반도체 장치 제조 방법.
  2. 제 1항에 있어서,
    상기 제1 리세스는 상기 층간 절연막의 일부와, 상기 식각 정지막의 일부와, 상기 게이트 스페이서의 일부를 동시에 제거하여 형성하는 반도체 장치 제조 방법.
  3. 제 1항에 있어서,
    상기 층간 절연막은 실리콘 산화물을 포함하고, 상기 보호막은 실리콘 질화물을 포함하는, 반도체 장치 제조 방법.
  4. 제 1항에 있어서,
    상기 식각 정지막과 상기 게이트 스페이서는 실리콘 질화물보다 유전 상수가 낮은 유전 물질을 포함하는, 반도체 장치 제조 방법.
  5. 제 1항에 있어서,
    상기 층간 절연막 상에 액티브 컨택을 형성하고,
    상기 게이트 캡핑막 상에 게이트 컨택을 형성하는 것을 더 포함하는, 반도체 장치 제조 방법.
  6. 제 1항에 있어서,
    상기 활성 패턴은,
    하부 패턴과, 상기 하부 패턴과 이격된 복수의 시트 패턴을 포함하는, 반도체 장치 제조 방법.
  7. 제 1항에 있어서,
    상기 제1 리세스는,
    상기 식각 정지막과 상기 게이트 스페이서 상에서 제1 깊이를 가지고,
    상기 층간 절연막 상에서 상기 제1 깊이보다 작은 제2 깊이를 가지는, 반도체 장치 제조 방법.
  8. 제 1항에 있어서,
    상기 제2 리세스를 형성한 이후에, 상기 층간 절연막 상의 상기 보호막은 잔존하는, 반도체 장치 제조 방법.
  9. 제 1항에 있어서,
    상기 제1 리세스를 정의하는 상기 층간 절연막의 상면은, 상기 식각 정지막과 상기 게이트 스페이서의 상면보다 높은 반도체 장치 제조 방법.
  10. 제 1항에 있어서,
    상기 제1 리세스는, 상기 희생 게이트 패턴의 상면이 노출된 상태에서 형성되는, 반도체 장치 제조 방법.
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