KR20220169536A - 반도체 장치 - Google Patents

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KR20220169536A
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김종필
권욱현
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삼성전자주식회사
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Abstract

본 발명은 소자 성능 및 신뢰성을 개선할 수 있는 반도체 장치를 제공하는 것이다. 본 발명의 몇몇 실시예에 따른 반도체 장치는 하부 절연층, 하부 절연층 상에, 제1 방향으로 연장된 복수의 핀형 절연층, 하부 절연층 상에, 제1 방향으로 연장되고, 핀형 절연층 사이에 배치된 필드 절연층, 핀형 절연층 상에, 핀형 절연층과 교차하는 게이트 전극을 포함하는 복수의 게이트 구조체로, 게이트 전극은 제1 방향과 교차하는 제2 방향으로 연장되는 복수의 게이트 구조체, 핀형 절연층 상에, 게이트 구조체 사이에 배치된 소오스/드레인 패턴, 및 핀형 절연층 상에, 게이트 전극을 관통하고 소오스/드레인 패턴과 연결된 활성 패턴을 포함한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 또는 나노 와이어(nanowire) 형상의 다채널 활성 패턴(또는 실리콘 바디)을 형성하고 다채널 활성 패턴의 표면 위에 게이트를 형성하는 멀티 게이트 트랜지스터(multi gate transistor)가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
한편, 반도체 장치의 피치 크기가 줄어듦에 따라, 반도체 장치 내의 컨택들 사이에서 정전 용량 감소 및 전기적 안정성 확보하기 위한 연구가 필요하다.
본 발명이 해결하려는 과제는, 소자 성능 및 신뢰성을 개선할 수 있는 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 면(aspect)에 따른 반도체 장치는, 하부 절연층, 하부 절연층 상에, 제1 방향으로 연장된 복수의 핀형 절연층, 하부 절연층 상에, 제1 방향으로 연장되고, 핀형 절연층 사이에 배치된 필드 절연층, 핀형 절연층 상에, 핀형 절연층과 교차하는 게이트 전극을 포함하는 복수의 게이트 구조체로, 게이트 전극은 제1 방향과 교차하는 제2 방향으로 연장되는 복수의 게이트 구조체, 핀형 절연층 상에, 게이트 구조체 사이에 배치된 소오스/드레인 패턴, 및 핀형 절연층 상에, 게이트 전극을 관통하고 소오스/드레인 패턴과 연결된 활성 패턴을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 면에 따른 반도체 장치는, 절연층, 절연층 내에 배치되고, 제1 방향으로 연장되는 트렌치, 트렌치를 채우는 필드 절연층, 절연층 상에, 제1 방향과 교차하는 제2 방향으로 연장되는 게이트 전극, 절연층 상에, 게이트 전극 사이에 배치되는 소오스/드레인 패턴, 및 게이트 전극을 관통하고, 소오스/드레인 패턴과 연결되는 활성 패턴을 포함하고, 절연층은 필드 절연층과 제1 방향 및 제2 방향과 교차하는 제3 방향으로 중첩되는 제1 부분과, 필드 절연층과 제3 방향으로 비중첩되는 제2 부분을 포함하고, 소오스/드레인 패턴의 바닥면은 절연층의 제2 부분과 접촉한다.
상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 면에 따른 반도체 장치는, 제1 영역과, 제2 영역을 포함하는 하부 절연층, 제1 영역의 하부 절연층 상에, 제1 방향으로 연장된 복수의 제1 핀형 절연층, 제2 영역의 하부 절연층 상에, 제1 방향으로 연장된 복수의 제2 핀형 절연층, 제1 및 제2 핀형 절연층 상에, 제1 및 제2 핀형 절연층과 교차하는 게이트 전극을 포함하는 복수의 게이트 구조체로, 게이트 전극은 제1 방향과 교차하는 제2 방향으로 연장된 복수의 게이트 구조체, 제1 핀형 절연층 상에, 게이트 구조체 사이에 배치된 제1 소오스/드레인 패턴, 제2 핀형 절연층 상에, 게이트 구조체 사이에 배치된 제2 소오스/드레인 패턴, 제1 핀형 절연층 상에, 게이트 전극을 관통하고, 제1 소오스/드레인 패턴과 연결된 제1 활성 패턴, 및 제2 핀형 절연층 상에, 게이트 전극을 관통하고, 제2 소오스/드레인 패턴과 연결된 제2 활성 패턴을 포함하고, 하부 절연층의 상면을 기준으로, 제1 소오스/드레인 패턴의 바닥면은 상기 제2 소오스/드레인 패턴의 바닥면보다 높다.
기타 실시예들의 구체적인 사항들은 발명의 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 레이아웃도이다.
도 2는 도 1의 A-A' 및 B-B'를 따라 절단한 예시적인 단면도이다.
도 3은 도 1의 C-C' 및 D-D'를 따라 절단한 예시적인 단면도이다.
도 4는 도 1의 E-E'를 따라 절단한 예시적인 단면도이다.
도 5는 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 6은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 7은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 8은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 9는 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 10은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 11은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 12는 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 13a 및 도 13b는 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 14는 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 예시적인 레이아웃도이다.
도 15는 도 14의 F-F' 및 G-G'를 따라 절단한 단면도이다.
도 16은 도 14의 H-H' 및 I-I'를 따라 절단한 단면도이다.
도 17은 도 14의 J-J'를 따라 절단한 단면도이다.
도 18 내지 도 35는 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
몇몇 실시예에 따른 반도체 장치에 관한 도면에서는, 예시적으로, 핀형 패턴 형상의 채널 영역을 포함하는 핀형 트랜지스터(FinFET), 나노 와이어 또는 나노 시트를 포함하는 트랜지스터, MBCFETTM(Multi-Bridge Channel Field Effect Transistor)을 도시하였지만, 이에 제한되는 것은 아니다. 몇몇 실시예에 따른 반도체 장치는 터널링 트랜지스터(tunneling FET), 또는 3차원(3D) 트랜지스터를 포함할 수 있음은 물론이다. 몇몇 실시예들에 따른 반도체 장치는 평면(planar) 트랜지스터를 포함할 수 있음은 물론이다. 덧붙여, 본 발명의 기술적 사상은 2차원 물질을 기반으로 하는 트랜지스터(2D material based FETs) 및 이의 이종 구조(heterostructure)에 적용될 수 있다.
또한, 몇몇 실시예에 따른 반도체 장치는 양극성 접합(bipolar junction) 트랜지스터, 횡형 이중 확산 트랜지스터(LDMOS) 등을 포함할 수도 있다.
이하에서, 도 1 내지 도 17을 참고하여 몇몇 실시예에 따른 반도체 장치를 설명한다.
도 1은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 레이아웃도이다. 도 2는 도 1의 A-A' 및 B-B'를 따라 절단한 예시적인 단면도이다. 도 3은 도 1의 C-C' 및 D-D'를 따라 절단한 예시적인 단면도이다. 도 4는 도 1의 E-E'를 따라 절단한 예시적인 단면도이다.
도 1 내지 도 4를 참고하면 몇몇 실시예에 따른 반도체 장치는 제1 절연층(110)과, 제2 절연층(210)과, 게이트 전극(120)과, 제1 액티브 컨택(CA1)과, 제2 액티브 컨택(CA2)과, 제1 게이트 컨택(160)과, 제2 게이트 컨택(260)을 포함할 수 있다.
제1 절연층(110)은 제1 영역에 형성될 수 있다. 제2 절연층(210)은 제2 영역에 형성될 수 있다. 몇몇 실시예에서, 제1 영역은 제1 활성 영역(RX1)일 수 있고, 제2 영역은 제2 활성 영역(RX2)일 수 있지만, 이에 제한되는 것은 아니다.
제1 절연층(110)은 제1 하부 절연층(110B)과, 제1 핀형 절연층(110F)을 포함할 수 있다. 제2 절연층(210)은 제2 하부 절연층(210B)과, 제2 핀형 절연층(210F)을 포함할 수 있다.
하부 절연층(110B, 210B)은 제1 활성 영역(RX1)과, 제2 활성 영역(RX2)과, 필드 영역(FX)을 포함할 수 있다. 필드 영역(FX)은 제1 활성 영역(RX1) 및 제2 활성 영역(RX2)과 바로 인접하여 형성될 수 있다. 필드 영역(FX)은 제1 활성 영역(RX1) 및 제2 활성 영역(RX2)과 경계를 이룰 수 있다.
제1 활성 영역(RX1)과 제2 활성 영역(RX2)은 서로 간에 이격되어 있다. 제1 활성 영역(RX1) 및 제2 활성 영역(RX2)은 필드 영역(FX)에 의해 분리될 수 있다.
다르게 설명하면, 서로 이격되어 있는 제1 활성 영역(RX1) 및 제2 활성 영역(RX2)의 주변에, 소자 분리막이 배치될 수 있다. 이 때, 소자 분리막 중, 제1 활성 영역(RX1) 및 제2 활성 영역(RX2) 사이에 있는 부분이 필드 영역(FX)일 수 있다. 예를 들어, 반도체 장치의 일 예가 될 수 있는 트랜지스터의 채널 영역이 형성되는 부분이 활성 영역일 수 있고, 활성 영역에 형성된 트랜지스터의 채널 영역을 구분하는 부분이 필드 영역일 수 있다. 또는, 활성 영역은 트랜지스터의 채널 영역으로 사용되는 핀형 패턴 또는 나노 시트가 형성되는 부분이고, 필드 영역은 채널 영역으로 사용되는 핀형 패턴 또는 나노 시트가 형성되지 않는 영역일 수 있다.
일 실시예에서, 제1 활성 영역(RX1) 및 제2 활성 영역(RX2) 중 하나는 PMOS 형성 영역이고, 다른 하나는 NMOS 형성 영역일 수 있다. 다른 실시예에서, 제1 활성 영역(RX1) 및 제2 활성 영역(RX2)은 PMOS 형성 영역일 수 있다. 또 다른 실시예에서, 제1 활성 영역(RX1) 및 제2 활성 영역(RX2)은 NMOS 형성 영역일 수 있다. 이하에서는, 제1 활성 영역(RX1)이 NMOS 영역이고, 제2 활성 영역(RX2)이 PMOS 영역인 것으로 설명한다.
제1 핀형 절연층(110F)과, 제2 핀형 절연층(210F)은 각각 하부 절연층(110B, 210B) 상에 형성될 수 있다. 예를 들어, 제1 핀형 절연층(110F)은 제1 하부 절연층(110B) 상에 형성될 수 있다. 제2 핀형 절연층(210F)은 제2 하부 절연층(210B) 상에 형성될 수 있다.
몇몇 실시예에서, 제1 핀형 절연층(110F)은 제1 활성 영역(RX1)에 형성될 수 있다. 제1 핀형 절연층(110F)은 제1 활성 영역(RX1)의 제1 하부 절연층(110B)으로부터 제3 방향(Z)으로 돌출되어 있을 수 있다. 제1 핀형 절연층(110F)은 제1 하부 절연층(110B) 상에, 제1 방향(X)을 따라서 길게 연장될 수 있다. 예를 들어, 제1 핀형 절연층(110F)은 제1 방향(X)으로 연장되는 장변과, 제2 방향(Y)으로 연장되는 단변을 포함할 수 있다. 여기에서, 제1 방향(X)은 제2 방향(Y)과 제3 방향(Z)과 교차될 수 있다. 또한, 제2 방향(Y)은 제3 방향(Z)과 교차될 수 있다.
제1 핀형 절연층(110F)의 상면(110F_US)은 제1 소오스/드레인 패턴(170)의 바닥면(170_BS)과 접촉할 수 있다. 제1 핀형 절연층(110F)의 상면(110F_US)은 게이트 구조체(GS)의 바닥면(GS_BS)과 접촉할 수 있다. 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 핀형 절연층(110F)과 제1 소오스/드레인 패턴(170)이 접촉되어 제1 소오스/드레인 패턴(170)의 바닥면(170_BS) 사이에서 발생되는 누설 전류가 차단될 수 있다.
제2 핀형 절연층(210F)은 제2 활성 영역(RX2)에 형성될 수 있다. 제2 핀형 절연층(210F)은 제2 활성 영역(RX2)의 제2 하부 절연층(210B)으로부터 제3 방향(Z)으로 돌출되어 있을 수 있다. 제2 핀형 절연층(210F)의 상면(210F_US)은 제2 소오스/드레인 패턴(270)의 바닥면(270_BS)과 접촉할 수 있다. 제2 핀형 절연층(210F)의 상면(210F_US)은 게이트 구조체(GS)의 바닥면(GS_BS)과 접촉할 수 있다. 마찬가지로, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제2 핀형 절연층(210F)과 제2 소오스/드레인 패턴(270)이 접촉되어 제2 소오스/드레인 패턴(270)의 바닥면(270_BS) 사이에서 발생되는 누설 전류가 차단될 수 있다.
제2 핀형 절연층(210F)에 관한 설명은 제1 핀형 절연층(110F)에 관한 설명과 실질적으로 동일할 수 있다.
도 2에서, 제1 핀형 절연층(110F)은 제1 소오스/드레인 패턴(170)과 제1 방향(X)으로 중첩되지 않을 수 있다. 제1 소오스/드레인 패턴(170)의 바닥면(170_BS)은 게이트 구조체(GS)의 바닥면(GS_BS)과 동일 평면에 위치할 수 있다.
제2 핀형 절연층(210F)의 적어도 일부는 제2 소오스/드레인 패턴(270)과 제1 방향(X)으로 중첩될 수 있다. 제2 하부 절연층(210B)의 상면을 기준으로, 제2 소오스/드레인 패턴(270)의 바닥면(270_BS)은 게이트 구조체(GS)의 바닥면(GS_BS)보다 낮을 수 있다. 제2 하부 절연층(210B)의 상면을 기준으로, 제2 소오스/드레인 패턴(270)의 바닥면(270_BS)은 제1 소오스/드레인 패턴(170)의 바닥면(170_BS)보다 낮을 수 있다. 즉, 제1 소오스/드레인 패턴(170)의 제3 방향(Z)으로의 높이는 제2 소오스/드레인 패턴(270)의 제3 방향(Z)으로의 높이보다 작을 수 있다.
도 3에서, 제1 절연층(110)은 제1 필드 절연층(105)과 제3 방향(Z)으로 중첩되는 제1 부분(110_1)과, 제1 필드 절연층(105)과 제3 방향(Z)으로 중첩되지 않는 제2 부분(110_2)을 포함할 수 있다. 제1 절연층(110)의 제2 부분(110_2)은 인접하는 제1 절연층(110)의 제1 부분(110_1) 사이에 배치될 수 있다. 제1 절연층(110)의 제2 부분(110_2)의 제3 방향(Z)으로의 높이는 제1 절연층(110)의 제1 부분(110_1)의 제3 방향(Z)으로의 높이보다 클 수 있다. 제1 핀형 절연층(110F)은 제1 절연층(110)의 제2 부분(110_2)의 일부일 수 있다.
제2 절연층(210)은 제2 필드 절연층(205)과 제3 방향(Z)으로 중첩되는 제1 부분(210_1)과, 제2 필드 절연층(205)과 제3 방향(Z)으로 중첩되지 않는 제2 부분(210_2)을 포함할 수 있다. 제2 절연층(210)의 제2 부분(210_2)은 인접하는 제2 절연층(210)의 제1 부분(210_1) 사이에 배치될 수 있다. 제2 절연층(210)의 제2 부분(210_2)의 제3 방향(Z)으로의 높이는 제2 절연층(210)의 제1 부분(210_1)의 제3 방향(Z)으로의 높이보다 클 수 있다. 제2 핀형 절연층(210F)은 제2 절연층(210)의 제2 부분(210_2)의 일부일 수 있다.
제1 절연층(110)의 제2 부분(110_2)은 제1 소오스/드레인 패턴(170)과 접촉할 수 있다. 제1 절연층(110)의 제2 부분(110_2)의 상면(110_2_US)은 제1 소오스/드레인 패턴(170)의 바닥면(170_BS)과 접촉할 수 있다. 제2 절연층(210)의 제2 부분(210_2)은 제2 소오스/드레인 패턴(270)과 접촉할 수 있다. 제2 절연층(210)의 제2 부분(210_2)의 상면(210_2_US)은 제2 소오스/드레인 패턴(270)의 바닥면(270_BS)과 접촉할 수 있다.
몇몇 실시예에서, 제1 절연층(110)의 제2 부분(110_2)의 제3 방향(Z)으로의 높이는 제2 절연층(210)의 제2 부분(210_2)의 제3 방향(Z)으로의 높이보다 클 수 있다. 제1 소오스/드레인 패턴(170)의 제3 방향(Z)으로의 높이는 제2 소오스/드레인 패턴(270)의 제3 방향(Z)으로의 높이보다 작을 수 있다.
도 4에서, 제1 절연층(110)의 제2 부분(110_2)은 제1 활성 패턴(AP1)과 제3 방향(Z)으로 중첩될 수 있다. 제1 절연층(110)은 제1 활성 패턴(AP1)과 제3 방향(Z)으로 이격될 수 있다. 제1 절연층(110)은 제1 활성 패턴(AP1)과 접촉하지 않을 수 있다. 제1 절연층(110)의 제2 부분(110_2) 상에 게이트 절연막(130)이 배치될 수 있다. 게이트 절연막(130)은 제1 활성 패턴(AP1)을 감쌀 수 있다.
마찬가지로, 제1 핀형 절연층(110F)은 제1 활성 패턴(AP1)과 제3 방향(Z)으로 중첩될 수 있다. 제1 핀형 절연층(110F)은 제1 활성 패턴(AP1)과 제3 방향(Z)으로 이격될 수 있다. 제1 핀형 절연층(110F)은 제1 활성 패턴(AP1)과 접촉하지 않을 수 있다.
제1 핀형 절연층(110F)은 제1 소오스/드레인 패턴(170)의 바닥면(170_BS)을 완전히 덮을 수 있다. 이에 따라, 제1 소오스/드레인 패턴(170) 사이의 누설 전류가 차단될 수 있다. 제2 핀형 절연층(210F)은 제2 소오스/드레인 패턴(270)의 바닥면(270_BS)을 완전히 덮을 수 있다. 이에 따라, 제2 소오스/드레인 패턴(270) 사이의 누설 전류가 차단될 수 있다.
제1 및 제2 절연층(110, 210)은 산화물 계열의 절연 물질을 포함할 수 있다. 제1 및 제2 절연층(110, 210)은 예를 들어, 실리콘 산화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, Fluorinated TetraEthylOrthoSilicate (FTEOS), Hydrogen SilsesQuioxane (HSQ), Bis-benzoCycloButene (BCB), TetraMethylOrthoSilicate (TMOS), OctaMethyleyCloTetraSiloxane (OMCTS), HexaMethylDiSiloxane (HMDS), TriMethylSilyl Borate (TMSB), DiAcetoxyDitertiaryButoSiloxane (DADBS), TriMethylSilil Phosphate (TMSP), PolyTetraFluoroEthylene (PTFE), TOSZ(Tonen SilaZen), FSG(Fluoride Silicate Glass), polypropylene oxide와 같은 polyimide nanofoams, CDO(Carbon Doped silicon Oxide), OSG(Organo Silicate Glass), SiLK, Amorphous Fluorinated Carbon, silica aerogels, silica xerogels, mesoporous silica 또는 이들의 조합을 포함할 수 있지만, 이에 제한되는 것은 아니다.
도 3 및 도 4에서, 제1 절연층(110) 내에, 제1 방향(X)으로 연장되는 제1 트렌치(105t)가 배치될 수 있다.
제1 트렌치(105t)는 제1 하부 절연층(110B) 상에 배치될 수 있다. 제1 트렌치(105t)는 제1 핀형 절연층(110F) 사이에 배치될 수 있다. 제1 트렌치(105t)는 제1 핀형 절연층(110F)의 양 측면에 배치될 수 있다. 제1 트렌치(105t)의 바닥면은 제1 하부 절연층(110B)의 상면과 동일 평면에 위치할 수 있다. 제1 트렌치(105t)는 제1 절연층(110)의 제1 부분(110_1)과 제3 방향(Z)으로 중첩될 수 있다. 제1 트렌치(105t)는 제1 절연층(110)의 제2 부분(110_2)과 제3 방향(Z)으로 중첩되지 않을 수 있다. 제1 트렌치(105t)는 제1 부분(110_1)과 제2 방향(Y)으로 중첩되지 않을 수 있다. 제1 트렌치(105t)는 제1 절연층(110)의 제2 부분(110_2)의 적어도 일부와 제2 방향(Y)으로 중첩될 수 있다.
제2 절연층(210) 내에, 제1 방향(X)으로 연장되는 제2 트렌치(205t)가 배치될 수 있다. 제2 트렌치(205t)는 제2 하부 절연층(210B) 상에 배치될 수 있다. 제2 트렌치(205t)는 제2 핀형 절연층(210F) 사이에 배치될 수 있다. 제2 트렌치(205t)는 제2 핀형 절연층(210F)의 양 측면에 배치될 수 있다. 제2 트렌치(205t)의 바닥면은 제2 하부 절연층(210B)의 상면과 동일 평면에 위치할 수 있다. 제2 트렌치(205t)는 제2 절연층(210)의 제1 부분(210_1)과 제3 방향(Z)으로 중첩될 수 있다. 제2 트렌치(205t)는 제2 절연층(210)의 제2 부분(210_2)과 제3 방향(Z)으로 중첩되지 않을 수 있다. 제2 트렌치(205t)는 제1 부분(210_1)과 제2 방향(Y)으로 중첩되지 않을 수 있다. 제2 트렌치(205t)는 제2 절연층(210)의 제2 부분(210_2)의 적어도 일부와 제2 방향(Y)으로 중첩될 수 있다.
제1 필드 절연층(105)은 제1 트렌치(105t)를 채울 수 있다. 제1 필드 절연층(105)은 제1 트렌치(105t) 내에 배치될 수 있다. 제2 필드 절연층(205)은 제2 트렌치(205t)를 채울 수 있다. 제2 필드 절연층(205)은 제2 트렌치(205t) 내에 배치될 수 있다.
몇몇 실시예에서, 제1 필드 절연층(105)은 제1 필드 라이너막(105L)과 제1 필드 필링막(105F)을 포함할 수 있다.
제1 필드 라이너막(105L)은 제1 트렌치(105t)의 측벽과 바닥면을 따라 배치될 수 있다. 제1 필드 필링막(105F)은 제1 필드 라이너막(105L) 상에 형성될 수 있다. 제1 필드 필링막(105F)은 제1 필드 라이너막(105L)을 채우고 남은 제1 트렌치(105t)를 채울 수 있다.
몇몇 실시예에서, 제1 필드 라이너막(105L)은 제1 필드 리세스(105R)를 정의할 수 있다. 제1 필드 필링막(105F)은 제1 필드 리세스(105R)를 채울 수 있다.
제1 필드 라이너막(105L)은 제1 트렌치(105t)의 바닥면을 따라 배치되는 수평부와, 제1 트렌치(105t)의 측벽을 따라 배치되는 수직부를 포함할 수 있다. 제1 필드 라이너막(105L)의 수평부는 제1 필드 리세스(105R)의 바닥면을 정의할 수 있다. 제1 필드 라이너막(105L)의 수직부는 제1 필드 리세스(105R)의 측벽을 정의할 수 있다.
제1 필드 라이너막(105L)의 수평부는 제1 하부 절연층(110B)과 접촉할 수 있다. 제1 필드 라이너막(105L)의 수직부는 제1 핀형 절연층(110F)과 접촉할 수 있다. 제1 필드 라이너막(105L)의 수평부는 제1 하부 절연층(110B)의 상면과 접촉할 수 있다. 제1 필드 라이너막(105L)의 수직부는 제1 핀형 절연층(110F)의 측벽과 접촉할 수 있다.
제1 필드 라이너막(105L)의 수평부는 제1 절연층(110)의 제1 부분(110_1)과 접촉할 수 있다. 제1 필드 라이너막(105L)의 수평부는 제1 절연층(110)의 제1 부분(110_1)의 상면과 접촉할 수 있다. 제1 필드 라이너막(105L)의 수직부는 제1 절연층(110)의 제2 부분(110_2)과 접촉할 수 있다. 제1 필드 라이너막(105L)의 수직부는 제1 절연층(110)의 제2 부분(110_2)의 측벽과 접촉할 수 있다.
제1 필드 절연층(105)의 상면(105_US)은 제1 하부 절연층(110B)에 대해 볼록한 형상을 가질 수 있다. 즉, 제1 하부 절연층(110B)의 상면을 기준으로, 제1 필드 절연층(105)의 상면(105_US)은 제1 핀형 절연층(110F)의 측벽에서 멀어짐에 따라 점점 낮아질 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
몇몇 실시예에서, 제2 필드 절연층(205)은 제2 필드 라이너막(205L)과 제2 필드 필링막(205F)을 포함할 수 있다. 제2 필드 라이너막(205L)은 제2 트렌치(205t)의 바닥면과 측벽을 따라 배치될 수 있다. 제2 필드 필링막(205F)은 제2 필드 라이너막(205L) 상에, 제2 필드 라이너막(205L)을 채우고 남은 제2 트렌치(205t)를 채울 수 있다. 제2 필드 라이너막(205L)은 제2 필드 리세스(205R)를 정의할 수 있다. 제2 필드 필링막(205F)은 제2 필드 리세스(205R)를 채울 수 있다.
제2 필드 절연층(205)에 대한 설명은 제1 필드 절연층(105)에 대한 설명과 실질적으로 동일할 수 있다.
도 3에서, 제1 필드 절연층(105)의 상면(105_US)은 제2 필드 절연층(205)의 상면(205_US)보다 높게 형성될 수 있다. 즉, 하부 절연층(110B, 210B)의 상면을 기준으로, 제1 필드 절연층(105)의 상면(105_US)은 제2 필드 절연층(205)의 상면(205_US)보다 높을 수 있다.
도 3 및 도 4에서, 제1 필드 절연층(105)의 상면(105_US)은 제1 핀형 절연층(110F)의 상면(110F_US)보다 낮게 형성될 수 있다. 즉, 제1 하부 절연층(110B)의 상면을 기준으로, 제1 필드 절연층(105)의 상면(105_US)은 제1 핀형 절연층(110F)의 상면(110F_US)보다 낮을 수 있다.
몇몇 실시예에서, 제1 필드 절연층(105)의 상면(105_US)은 제1 핀형 절연층(110F)의 측벽과 접촉할 수 있다. 제2 필드 절연층(205)의 상면(205_US)은 제2 핀형 절연층(210F)의 측벽과 접촉할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 필드 라이너막(105L) 및 제2 필드 라이너막(205L) 각각은 예를 들어, 실리콘 질화물을 포함할 수 있다. 제1 필드 필링막(105F) 및 제2 필드 필링막(205F) 각각은 예를 들어, 실리콘 산화물을 포함할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
적어도 하나 이상의 제1 활성 패턴(AP1)은 제1 활성 영역(RX1)에 형성될 수 있다. 제1 활성 패턴(AP1)은 제1 핀형 절연층(110F) 상에 배치될 수 있다. 제1 활성 패턴(AP1)은 제1 핀형 절연층(110F) 상에 배치되어 게이트 전극(120)을 관통할 수 있다. 제1 활성 패턴(AP1)은 제1 핀형 절연층(110F)으로부터 제3 방향(Z)으로 이격될 수 있다. 제1 활성 패턴(AP1)은 제1 핀형 절연층(110F)과 접촉되지 않을 수 있다. 복수의 제1 활성 패턴(AP1)은 서로 제3 방향(Z)으로 이격될 수 있다.
적어도 하나 이상의 제2 활성 패턴(AP2)은 제1 활성 영역(RX1)에 형성될 수 있다. 제2 활성 패턴(AP2)에 관한 설명은 제1 활성 패턴(AP1)에 관한 설명과 실질적으로 동일할 수 있다.
제1 활성 패턴(AP1)과 제2 활성 패턴(AP2)은 각각 다채널 활성 패턴일 수 있다. 몇몇 실시예들에 따른 반도체 장치에서, 각각의 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)은 예를 들어, 시트 패턴일 수 있다.
제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)은 각각 3개인 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
제1 활성 패턴(AP1)은 게이트 전극(120)을 관통하여 제1 소오스/드레인 패턴(170)과 연결될 수 있다. 제2 활성 패턴(AP2)은 게이트 전극(120)을 관통하여 제2 소오스/드레인 패턴(270)과 연결될 수 있다.
제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)은 예를 들어, 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.
IV-IV족 화합물 반도체는 예를 들어, 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다.
III-V족 화합물 반도체는 예를 들어, III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
몇몇 실시예에서, 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)은 동일한 물질을 포함할 수 있다. 다른 실시예에서, 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)은 서로 다른 물질을 포함할 수 있다.
복수의 게이트 구조체(GS)는 제1 및 제2 절연층(110, 210) 상에 배치될 수 있다. 복수의 게이트 구조체(GS)는 제1 및 제2 하부 절연층(110B, 210B) 상에 배치될 수 있다. 복수의 게이트 구조체(GS)는 제1 핀형 절연층(110F) 및 제2 핀형 절연층(210F) 상에 배치될 수 있다. 적어도 하나 이상의 게이트 구조체(GS)는 제2 방향(Y)으로 연장될 수 있다. 복수의 게이트 구조체(GS)는 제1 및 제2 필드 절연층(105, 205) 상에 배치될 수 있다. 게이트 구조체(GS) 각각은 서로 제1 방향(X)으로 이격될 수 있다.
게이트 구조체(GS)는 제1 핀형 절연층(110F) 및 제2 핀형 절연층(210F)과 교차할 수 있다.
게이트 구조체(GS)는 제1 활성 영역(RX1) 및 제2 활성 영역(RX2)에 걸쳐 배치되는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 즉, 게이트 구조체(GS) 중 일부는 제1 및 제2 필드 절연층(105, 205) 상에 배치된 게이트 분리 구조체에 의해 두 부분으로 분리되어, 제1 활성 영역(RX1) 및 제2 활성 영역(RX2) 상에 배치될 수 있다.
게이트 구조체(GS)는 예를 들어, 게이트 전극(120), 게이트 절연막(130), 게이트 스페이서(140), 및 게이트 캡핑 패턴(150)을 포함할 수 있다.
게이트 전극(120)은 제1 핀형 절연층(110F) 및 제2 핀형 절연층(210F) 상에 형성될 수 있다. 게이트 전극(120)은 제1 핀형 절연층(110F) 및 제2 핀형 절연층(210F)과 교차할 수 있다. 게이트 전극(120)은 제2 방향(Y)으로 연장된 장변과, 제1 방향(X)으로 연장된 단변을 포함할 수 있다.
게이트 전극(120)의 상면은 제1 및 제2 절연층(110, 210)의 상면을 향해 리세스된 오목한 곡면일 수 있지만, 이에 제한되는 것은 아니다. 즉, 도시된 것과 달리, 게이트 전극(120)의 상면은 평평한 평면일 수도 있다.
게이트 전극(120)은 예를 들어, 티타늄 질화물(TiN), 탄탈륨 탄화물(TaC), 탄탈륨 질화물(TaN), 티타늄 실리콘 질화물(TiSiN), 탄탈륨 실리콘 질화물(TaSiN), 탄탈륨 티타늄 질화물(TaTiN), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 알루미늄 질화물(TaAlN), 텅스텐 질화물(WN), 루테늄(Ru), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 탄질화물(TiAlC-N), 티타늄 알루미늄 탄화물(TiAlC), 티타늄 탄화물(TiC), 탄탈륨 탄질화물(TaCN), 텅스텐(W), 알루미늄(Al), 구리(Cu), 코발트(Co), 티타늄(Ti), 탄탈륨(Ta), 니켈(Ni), 백금(Pt), 니켈 백금(Ni-Pt), 니오븀(Nb), 니오븀 질화물(NbN), 니오븀 탄화물(NbC), 몰리브덴(Mo), 몰리브덴 질화물(MoN), 몰리브덴 탄화물(MoC), 텅스텐 탄화물(WC), 로듐(Rh), 팔라듐(Pd), 이리듐(Ir), 오스뮴(Os), 은(Ag), 금(Au), 아연(Zn), 바나듐(V) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
게이트 전극(120)은 도전성 금속 산화물, 도전성 금속 산질화물 등을 포함할 수 있고, 상술한 물질이 산화된 형태를 포함할 수도 있다.
게이트 스페이서(140)는 게이트 전극(120)의 측벽 상에 배치될 수 있다. 게이트 스페이서(140)는 제2 방향(Y)으로 연장될 수 있다.
게이트 스페이서(140)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN), 실리콘 붕소질화물(SiBN), 실리콘 산붕소질화물(SiOBN), 실리콘 산탄화물(SiOC) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
게이트 절연막(130)은 게이트 전극(120)의 측벽 및 바닥면을 따라 연장될 수 있다. 게이트 절연막(130)은 게이트 전극(120)과, 게이트 스페이서(140) 사이에 형성될 수 있다.
게이트 절연막(130)은 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 또는 실리콘 산화물보다 유전 상수가 큰 고유전율 물질을 포함할 수 있다. 고유전율 물질은 예를 들어, 보론 질화물(boron nitride), 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 하프늄 알루미늄 산화물(hafnium aluminum oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있다.
몇몇 실시예들에 따른 반도체 장치는 네거티브 커패시터(Negative Capacitor)를 이용한 NC(Negative Capacitance) FET을 포함할 수 있다. 예를 들어, 게이트 절연막(130)은 강유전체 특성을 갖는 강유전체 물질막과, 상유전체 특성을 갖는 상유전체 물질막을 포함할 수 있다.
강유전체 물질막은 음의 커패시턴스를 가질 수 있고, 상유전체 물질막은 양의 커패시턴스를 가질 수 있다. 예를 들어, 두 개 이상의 커패시터가 직렬 연결되고, 각각의 커패시터의 커패시턴스가 양의 값을 가질 경우, 전체 커패시턴스는 각각의 개별 커패시터의 커패시턴스보다 감소하게 된다. 반면, 직렬 연결된 두 개 이상의 커패시터의 커패시턴스 중 적어도 하나가 음의 값을 가질 경우, 전체 커패시턴스는 양의 값을 가지면서 각각의 개별 커패시턴스의 절대값보다 클 수 있다.
음의 커패시턴스를 갖는 강유전체 물질막과, 양의 커패시턴스를 갖는 상유전체 물질막이 직렬로 연결될 경우, 직렬로 연결된 강유전체 물질막 및 상유전체 물질막의 전체적인 커패시턴스 값은 증가할 수 있다. 전체적인 커패시턴스 값이 증가하는 것을 이용하여, 강유전체 물질막을 포함하는 트랜지스터는 상온에서 60 mV/decade 미만의 문턱전압이하 스윙(subthreshold swing(SS))을 가질 수 있다.
강유전체 물질막은 강유전체 특성을 가질 수 있다. 강유전체 물질막은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 지르코늄 산화물(hafnium zirconium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide) 및 납 지르코늄 티타늄 산화물(lead zirconium titanium oxide) 중 적어도 하나를 포함할 수 있다. 여기에서, 일 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄 산화물(hafnium oxide)에 지르코늄(Zr)이 도핑된 물질일 수 있다. 다른 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄(Hf)과 지르코늄(Zr)과 산소(O)의 화합물일 수도 있다.
강유전체 물질막은 도핑된 도펀트를 더 포함할 수 있다. 예를 들어, 도펀트는 알루미늄(Al), 티타늄(Ti), 니오븀(Nb), 란타넘(La), 이트륨(Y), 마그네슘(Mg), 실리콘(Si), 칼슘(Ca), 세륨(Ce), 디스프로슘(Dy), 어븀(Er), 가돌리늄(Gd), 게르마늄(Ge), 스칸듐(Sc), 스트론튬(Sr) 및 주석(Sn) 중 적어도 하나를 포함할 수 있다. 강유전체 물질막이 어떤 강유전체 물질을 포함하는지에 따라, 강유전체 물질막에 포함된 도펀트의 종류는 달라질 수 있다.
강유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 도펀트는 예를 들어, 가돌리늄(Gd), 실리콘(Si), 지르코늄(Zr), 알루미늄(Al) 및 이트륨(Y) 중 적어도 하나를 포함할 수 있다.
도펀트가 알루미늄(Al)일 경우, 강유전체 물질막은 3 내지 8 at%(atomic %)의 알루미늄을 포함할 수 있다. 여기에서, 도펀트의 비율은 하프늄 및 알루미늄의 합에 대한 알루미늄의 비율일 수 있다.
도펀트가 실리콘(Si)일 경우, 강유전체 물질막은 2 내지 10 at%의 실리콘을 포함할 수 있다. 도펀트가 이트륨(Y)일 경우, 강유전체 물질막은 2 내지 10 at%의 이트륨을 포함할 수 있다. 도펀트가 가돌리늄(Gd)일 경우, 강유전체 물질막은 1 내지 7 at%의 가돌리늄을 포함할 수 있다. 도펀트가 지르코늄(Zr)일 경우, 강유전체 물질막은 50 내지 80 at%의 지르코늄을 포함할 수 있다.
상유전체 물질막은 상유전체 특성을 가질 수 있다. 상유전체 물질막은 예를 들어, 실리콘 산화물(silicon oxide) 및 고유전율을 갖는 금속 산화물 중 적어도 하나를 포함할 수 있다. 상유전체 물질막에 포함된 금속 산화물은 예를 들어, 하프늄 산화물(hafnium oxide), 지르코늄 산화물(zirconium oxide) 및 알루미늄 산화물(aluminum oxide) 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
강유전체 물질막 및 상유전체 물질막은 동일한 물질을 포함할 수 있다. 강유전체 물질막은 강유전체 특성을 갖지만, 상유전체 물질막은 강유전체 특성을 갖지 않을 수 있다. 예를 들어, 강유전체 물질막 및 상유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 하프늄 산화물의 결정 구조는 상유전체 물질막에 포함된 하프늄 산화물의 결정 구조와 다르다.
강유전체 물질막은 강유전체 특성을 갖는 두께를 가질 수 있다. 강유전체 물질막의 두께는 예를 들어, 0.5 내지 10nm 일 수 있지만, 이에 제한되는 것은 아니다. 각각의 강유전체 물질마다 강유전체 특성을 나타내는 임계 두께가 달라질 수 있으므로, 강유전체 물질막의 두께는 강유전체 물질에 따라 달라질 수 있다.
몇몇 실시예에서, 게이트 절연막(130)은 하나의 강유전체 물질막을 포함할 수 있다. 다른 실시예에서, 게이트 절연막(130)은 서로 간에 이격된 복수의 강유전체 물질막을 포함할 수 있다. 게이트 절연막(130)은 복수의 강유전체 물질막과, 복수의 상유전체 물질막이 교대로 적층된 적층막 구조를 가질 수 있다.
게이트 캡핑 패턴(150)은 게이트 전극(120)의 상면 및 게이트 스페이서(140)의 상면 상에 배치될 수 있다. 게이트 캡핑 패턴(150)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
도시된 것과 달리, 게이트 캡핑 패턴(150)은 게이트 스페이서(140) 사이에 배치될 수 있다. 이와 같은 경우, 게이트 캡핑 패턴(150)의 상면은 게이트 스페이서(140)의 상면과 동일 평면에 놓일 수 있다. 게이트 캡핑 패턴(150)의 상면은 게이트 구조체(GS)의 상면일 수 있다.
제1 소오스/드레인 패턴(170)은 제1 핀형 절연층(110F) 상에 형성될 수 있다. 제1 소오스/드레인 패턴(170)은 게이트 구조체(GS) 사이에 배치될 수 있다. 제1 소오스/드레인 패턴(170)은 게이트 구조체(GS)의 측면에 배치될 수 있다. 제1 소오스/드레인 패턴(170)은 인접하는 게이트 구조체(GS) 사이에 배치될 수 있다.
몇몇 실시예에서, 제1 소오스/드레인 패턴(170)은 게이트 구조체(GS)의 양측에 배치될 수 있다. 도시된 것과 달리, 제1 소오스/드레인 패턴(170)은 게이트 구조체(GS)의 일측에 배치되고, 게이트 구조체(GS)의 타측에는 배치되지 않을 수 있다.
제2 소오스/드레인 패턴(270)은 제2 핀형 절연층(210F) 상에 형성될 수 있다. 제2 소오스/드레인 패턴(270)은 게이트 구조체(GS) 사이에 배치될 수 있다. 제2 소오스/드레인 패턴(270)은 게이트 구조체(GS)의 측면에 배치될 수 있다. 제2 소오스/드레인 패턴(270)은 인접하는 게이트 구조체(GS) 사이에 배치될 수 있다.
몇몇 실시예에서, 제2 소오스/드레인 패턴(270)은 게이트 구조체(GS)의 양측에 배치될 수 있다. 도시된 것과 달리, 제2 소오스/드레인 패턴(270)은 게이트 구조체(GS)의 일측에 배치되고, 게이트 구조체(GS)의 타측에는 배치되지 않을 수 있다.
제1 소오스/드레인 패턴(170)의 바닥면(170_BS)은 게이트 구조체(GS)의 바닥면(GS_BS)과 동일 평면에 위치할 수 있다. 제2 소오스/드레인 패턴(270)의 바닥면(270_BS)은 게이트 구조체(GS)의 바닥면(GS_BS)으로부터 제2 하부 절연층(210B)을 향해 돌출될 수 있다. 즉, 제2 소오스/드레인 패턴(270)의 바닥면(270_BS)은 제2 하부 절연층(210B)에 대해 볼록한 곡면일 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
하부 절연층(110B, 210B)의 상면을 기준으로, 제1 소오스/드레인 패턴(170)의 바닥면은 제2 소오스/드레인 패턴(270)의 바닥면보다 높다. 제1 소오스/드레인 패턴(170)의 제3 방향(Z)으로의 높이는 제2 소오스/드레인 패턴(270)의 제3 방향(Z)으로의 높이보다 크다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 소오스/드레인 패턴(170) 및 제2 소오스/드레인 패턴(270)은 에피택셜 패턴을 포함할 수 있다. 즉, 제1 소오스/드레인 패턴(170)은 제1 활성 패턴(AP1)을 채널 영역으로 사용하는 트랜지스터의 소오스/드레인 영역에 포함될 수 있다. 제2 소오스/드레인 패턴(270)은 제2 활성 패턴(AP2)을 채널 영역으로 사용하는 트랜지스터의 소오스/드레인 영역에 포함될 수 있다.
몇몇 실시예에서, 제1 소오스/드레인 패턴(170)과 제2 소오스/드레인 패턴(270)은 서로 다른 물질을 포함할 수 있다. 예를 들어, 제1 소오스/드레인 패턴(170)은 실리콘(Si)을 포함하고, 제2 소오스/드레인 패턴(270)은 실리콘-게르마늄(SiGe)을 포함할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
몇몇 실시예에서, 제1 보호막(176)은 제1 필드 절연층(105)의 상면(105_US)과, 게이트 구조체(GS)의 측벽과, 제1 소오스/드레인 패턴(170)의 측벽 상에 배치될 수 있다. 제1 보호막(176)은 게이트 캡핑 패턴(150)의 상면까지 연장될 수 있다. 제2 보호막(276)은 제2 필드 절연층(205)의 상면(205_US)과, 게이트 구조체(GS)의 측벽과, 제2 소오스/드레인 패턴(270)의 측벽 상에 배치될 수 있다. 다른 실시예에서, 도시되진 않았지만, 제1 보호막(176) 및 제2 보호막(276)이 형성되지 않을 수도 있다.
제1 보호막(176) 및 제2 보호막(276)은 예를 들어, 제1 층간 절연층(190)에 대해 식각 선택비를 갖는 물질을 포함할 수 있다. 제1 보호막(176) 및 제2 보호막(276)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산탄질화물(SiOCN), 실리콘 붕소질화물(SiBN), 실리콘 산붕소질화물(SiOBN), 실리콘 산탄화물(SiOC) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제1 액티브 컨택(CA1)은 제1 활성 영역(RX1) 상에 배치될 수 있다. 제2 액티브 컨택(CA2)은 제2 활성 영역(RX2) 상에 배치될 수 있다.
제1 액티브 컨택(CA1)은 제1 활성 영역(RX1)에 형성된 제1 소오스/드레인 패턴(170)과 연결될 수 있다. 제2 액티브 컨택(CA2)은 제2 활성 영역(RX2)에 형성된 제2 소오스/드레인 패턴(270)과 연결될 수 있다.
몇몇 실시예에서, 제1 액티브 컨택(CA1)은 제1 하부 액티브 컨택(180)과 제1 상부 액티브 컨택(185)을 포함할 수 있다.
제1 하부 액티브 컨택(180)은 제1 소오스/드레인 패턴(170) 상에 형성될 수 있다. 제1 하부 액티브 컨택(180)은 제1 소오스/드레인 패턴(170)과 연결될 수 있다. 제1 하부 액티브 컨택(180)의 상면이 게이트 전극(120)의 상면보다 높게 형성되는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐 이에 제한되는 것은 아니다. 제1 하부 액티브 컨택(180)의 상면이 게이트 전극(120)의 상면보다 낮게 형성될 수 있음은 물론이다.
제1 하부 액티브 컨택(180)과 제1 소오스/드레인 패턴(170) 사이에, 제1 실리사이드막(175)이 형성될 수 있다. 제1 실리사이드막(175)은 제1 소오스/드레인 패턴(170)과 제1 하부 액티브 컨택(180) 사이의 경계면의 프로파일을 따라 형성되는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 제1 실리사이드막(175)은 예를 들어, 금속 실리사이드 물질을 포함할 수 있다.
제1 하부 액티브 컨택(180)은 다중막으로 형성될 수 있다. 제1 하부 액티브 컨택(180)은 예를 들어, 제1 하부 액티브 컨택 배리어막(180a)과, 제1 하부 액티브 컨택 필링막(180b)을 포함할 수 있다. 제1 하부 액티브 컨택 필링막(180b)은 제1 하부 액티브 컨택 배리어막(180a) 상에 배치될 수 있다. 제1 하부 액티브 컨택 배리어막(180a)은 제1 하부 액티브 컨택 필링막(180b)의 측벽 및 바닥면을 따라 연장될 수 있다.
제1 하부 액티브 컨택 배리어막(180a)은 예를 들어, 탄탈륨(Ta), 탄탈륨 질화물(TaN), 티타늄(Ti), 티타늄 질화물(TiN), 티타늄 실리콘 질화물(TiSiN), 루테늄(Ru), 코발트(Co), 니켈(Ni), 니켈 보론(NiB), 텅스텐(W), 텅스텐 질화물(WN), 텅스텐 탄질화물(WCN), 지르코늄(Zr), 지르코늄 질화물(ZrN), 바나듐(V), 바나듐 질화물(VN), 니오븀(Nb), 니오븀 질화물(NbN), 백금(Pt), 이리듐(Ir), 로듐(Rh) 및 2차원 물질(Two-dimensional(2D) material) 중 적어도 하나를 포함할 수 있다. 몇몇 실시예들에 따른 반도체 장치에서, 2차원 물질은 금속성 물질 및/또는 반도체 물질일 수 있다. 2차원 물질(2D material)은 2차원 동소체(allotrope) 또는 2차원 화합물(compound)을 포함할 수 있고, 예를 들어, 그래핀(graphene), 몰리브덴 이황화물(MoS2), 몰리브덴 디셀레나이드(MoSe2), 텅스텐 디셀레나이드(WSe2), 텅스텐 이황화물(WS2), 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다. 즉, 상술한 2차원 물질은 예시적으로 열거되었을 뿐이므로, 본 발명의 반도체 장치에 포함될 수 있는 2차원 물질은 상술한 물질에 의해 제한되지 않는다.
제1 하부 액티브 컨택 필링막(160b)은 예를 들어, 알루미늄(Al), 텅스텐(W), 코발트(Co), 루테늄(Ru), 은(Ag), 금(Au), 망간(Mn) 및 몰리브덴(Mo) 중 적어도 하나를 포함할 수 있다.
제1 상부 액티브 컨택(185)은 제1 하부 액티브 컨택(180) 상에 배치될 수 있다. 제1 상부 액티브 컨택(185)은 제1 하부 액티브 컨택(180)과 연결될 수 있다. 즉, 제1 상부 액티브 컨택(185)은 제1 소오스/드레인 패턴(170)과 접속될 수 있다.
제1 상부 액티브 컨택(185)은 다중막으로 형성될 수 있다. 제1 상부 액티브 컨택(185)은 예를 들어, 제1 상부 액티브 컨택 배리어막(185a)과 제1 상부 액티브 컨택 필링막(185b)을 포함할 수 있다. 제1 상부 액티브 컨택 필링막(185b)은 제1 상부 액티브 컨택 배리어막(185a) 상에 배치될 수 있다. 제1 상부 액티브 컨택 배리어막(185a)은 제1 상부 액티브 컨택 필링막(185b)의 측벽 및 바닥면을 따라 배치될 수 있다.
제1 상부 액티브 컨택 배리어막(185a) 및 제1 상부 액티브 컨택 필링막(185b)에 포함된 물질에 관한 설명은, 제1 하부 액티브 컨택 배리어막(180a)과 제1 하부 액티브 컨택 필링막(180b)에 포함된 물질에 관한 설명과 동일할 수 있다.
제2 액티브 컨택(CA2)은 제2 하부 액티브 컨택(280)과 제2 상부 액티브 컨택(285)을 포함할 수 있다. 제2 하부 액티브 컨택(280)에 관한 설명은 제1 하부 액티브 컨택(180)에 관한 설명과 동일할 수 있다. 제2 상부 액티브 컨택(285)에 관한 설명은 제1 상부 액티브 컨택(185)에 관한 설명과 동일할 수 있다.
제2 하부 액티브 컨택(280)과 제2 소오스/드레인 패턴(270) 사이에, 제2 실리사이드막(275)이 형성될 수 있다. 제2 실리사이드막(275)은 제2 소오스/드레인 패턴(270)과 제2 하부 액티브 컨택(280) 사이의 경계면의 프로파일을 따라 형성되는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 제2 실리사이드막(275)은 예를 들어, 금속 실리사이드 물질을 포함할 수 있다.
제2 하부 액티브 컨택(280)은 다중막으로 형성될 수 있다. 제2 하부 액티브 컨택(280)은 예를 들어, 제2 하부 액티브 컨택 배리어막(280a)과 제2 하부 액티브 컨택 필링막(280b)을 포함할 수 있다. 제2 하부 액티브 컨택 필링막(280b)은 제2 하부 액티브 컨택 배리어막(280a) 상에 배치될 수 있다. 제2 하부 액티브 컨택 배리어막(280a)은 제2 하부 액티브 컨택 필링막(280b)의 측벽 및 바닥면을 따라 배치될 수 있다.
제2 하부 액티브 컨택 배리어막(280a) 및 제2 하부 액티브 컨택 필링막(280b)에 포함된 물질에 관한 설명은, 제1 하부 액티브 컨택 배리어막(180a)과 제1 하부 액티브 컨택 필링막(180b)에 포함된 물질에 관한 설명과 동일할 수 있다.
제2 상부 액티브 컨택(285)은 제2 하부 액티브 컨택(280) 상에 배치될 수 있다. 제2 상부 액티브 컨택(285)은 제2 하부 액티브 컨택(280)과 연결될 수 있다. 즉, 제2 상부 액티브 컨택(285)은 제2 소오스/드레인 패턴(270)과 접속될 수 있다.
제2 상부 액티브 컨택(285)은 다중막으로 형성될 수 있다. 제2 상부 액티브 컨택(285)은 예를 들어, 제2 상부 액티브 컨택 배리어막(285a)과 제2 상부 액티브 컨택 필링막(285b)을 포함할 수 있다. 제2 상부 액티브 컨택 필링막(285b)은 제2 상부 액티브 컨택 배리어막(285a) 상에 배치될 수 있다. 제2 상부 액티브 컨택 배리어막(285a)은 제2 상부 액티브 컨택 필링막(285b)의 측벽 및 바닥면을 따라 배치될 수 있다.
제2 상부 액티브 컨택 배리어막(285a) 및 제2 상부 액티브 컨택 필링막(285b)에 포함된 물질에 관한 설명은, 제1 하부 액티브 컨택 배리어막(180a)과 제1 하부 액티브 컨택 필링막(180b)에 포함된 물질에 관한 설명과 동일할 수 있다.
제1 게이트 컨택(160)은 제1 활성 영역(RX1) 상에 배치될 수 있다. 제2 게이트 컨택(260)은 제2 활성 영역(RX2) 상에 배치될 수 있다. 제1 게이트 컨택(160)과 제2 게이트 컨택(260)은 실질적으로 동일할 수 있으므로, 이하에서는 제1 게이트 컨택(160)에 대하여만 설명한다.
제1 게이트 컨택(160)은 게이트 구조체(GS) 내에 배치될 수 있다. 제1 게이트 컨택(160)은 게이트 구조체(GS)에 포함된 게이트 전극(120)과 연결될 수 있다. 제1 게이트 컨택(160)은 게이트 캡핑 패턴(150)을 제3 방향(Z)으로 관통하여 형성될 수 있다.
제1 게이트 컨택(160)은 게이트 구조체(GS)와 중첩되는 위치에 배치될 수 있다. 몇몇 실시예에서, 제1 게이트 컨택(160)의 적어도 일부는 제1 활성 패턴(AP1)과 중첩되는 위치에 배치될 수 있다.
제1 게이트 컨택(160)의 상면은 게이트 캡핑 패턴(150)의 상면과 동일 평면에 배치될 수 있다. 제1 게이트 컨택(160)의 상면은 제2 상부 액티브 컨택(285)의 상면과 동일 평면에 위치할 수 있다.
제1 게이트 컨택(160)은 다중막으로 형성될 수 있다. 제1 게이트 컨택(160)은 예를 들어, 게이트 컨택 배리어막(160a)과 게이트 컨택 필링막(160b)을 포함할 수 있다. 게이트 컨택 필링막(160b)은 게이트 컨택 배리어막(160a) 상에 배치될 수 있다. 게이트 컨택 배리어막(160a)은 게이트 컨택 필링막(160b)의 측벽 및 바닥면을 따라 배치될 수 있다.
게이트 컨택 배리어막(160a)과 게이트 컨택 필링막(160b)에 포함된 물질에 관한 내용은 각각 제1 하부 액티브 컨택 배리어막(180a)과 제1 하부 액티브 컨택 필링막(180b)에 포함된 물질에 관한 설명과 동일할 수 있다.
제1 층간 절연층(190)은 제1 소오스/드레인 패턴(170)과, 제2 소오스/드레인 패턴(270)과, 제1 필드 절연층(105)과, 제2 필드 절연층(205) 상에 형성될 수 있다. 제1 층간 절연층(190)은 제1 하부 액티브 컨택(180)의 측벽과, 제1 상부 액티브 컨택(185)의 측벽과, 제2 하부 액티브 컨택(280)의 측벽과, 제2 상부 액티브 컨택(285)의 측벽을 덮을 수 있다.
제1 층간 절연층(190)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, Fluorinated TetraEthylOrthoSilicate (FTEOS), Hydrogen SilsesQuioxane (HSQ), Bis-benzoCycloButene (BCB), TetraMethylOrthoSilicate (TMOS), OctaMethyleyCloTetraSiloxane (OMCTS), HexaMethylDiSiloxane (HMDS), TriMethylSilyl Borate (TMSB), DiAcetoxyDitertiaryButoSiloxane (DADBS), TriMethylSilil Phosphate (TMSP), PolyTetraFluoroEthylene (PTFE), TOSZ(Tonen SilaZen), FSG(Fluoride Silicate Glass), polypropylene oxide와 같은 polyimide nanofoams, CDO(Carbon Doped silicon Oxide), OSG(Organo Silicate Glass), SiLK, Amorphous Fluorinated Carbon, silica aerogels, silica xerogels, mesoporous silica 또는 이들의 조합을 포함할 수 있지만, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 제1 층간 절연층(190) 상에 제2 층간 절연층(390) 및 제3 층간 절연층(490)이 형성될 수 있다.
제2 층간 절연층(390) 및 제3 층간 절연층(490) 각각은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다.
몇몇 실시예에서, 배선 식각 정지막(195)은 게이트 캡핑 패턴(150)의 상면, 제1 층간 절연층(190)의 상면을 따라 연장될 수 있다. 제2 층간 절연층(390)은 배선 식각 정지막(195)상에 배치될 수 있다. 배선 식각 정지막(195)은 제2 층간 절연층(390)에 대해 식각 선택비를 갖는 물질을 포함할 수 있다. 배선 식각 정지막(195)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산탄질화물(SiOCN), 실리콘 붕소질화물(SiBN), 실리콘 산붕소질화물(SiOBN), 실리콘 산탄화물(SiOC), 알루미늄 산화물(AlO), 알루미늄 질화물(AlN) 및 알루미늄 산탄화물(AlOC) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제1 배선 패턴(310)은 제1 게이트 컨택(160)과 제2 상부 액티브 컨택(285) 상에 배치될 수 있다. 제1 배선 패턴(310)은 제1 게이트 컨택(160)과 연결될 수 있다. 제1 배선 패턴(310)은 제2 상부 액티브 컨택(285)과 연결될 수 있다. 제1 배선 패턴(310)은 배선 식각 정지막(195)을 관통하여 형성될 수 있다.
제1 배선 패턴(310)은 제2 층간 절연층(390) 내에 배치될 수 있다. 제1 배선 패턴(310)은 게이트 캡핑 패턴(150)과 직접 접촉하는 부분을 포함할 수 있다.
제1 배선 패턴(310)은 다중 도전막 구조를 가질 수 있다. 제1 배선 패턴(310)은 예를 들어, 제1 배선 배리어막(310a)과, 제1 배선 필링막(310b)을 포함할 수 있다. 제1 배선 필링막(310b)은 제1 배선 배리어막(310a) 상에 배치될 수 있다. 제1 배선 배리어막(310a)은 제1 배선 필링막(310b)의 측벽과 바닥면을 따라 배치될 수 있다.
제1 배선 배리어막(310a)은 예를 들어, 탄탈륨(Ta), 탄탈륨 질화물(TaN), 티타늄(Ti), 티타늄 질화물(TiN), 티타늄 실리콘 질화물(TiSiN), 니켈(Ni), 니켈 보론(NiB), 텅스텐 질화물(WN), 텅스텐 탄질화물(WCN), 지르코늄(Zr), 지르코늄 질화물(ZrN), 바나듐(V), 바나듐 질화물(VN), 니오븀(Nb), 니오븀 질화물(NbN), 백금(Pt), 이리듐(Ir), 로듐(Rh) 및 2차원 물질(Two-dimensional(2D) material) 중 적어도 하나를 포함할 수 있다.
제1 배선 필링막(310b)은 예를 들어, 알루미늄(Al), 구리(Cu), 텅스텐(W), 코발트(Co), 루테늄(Ru), 은(Ag), 금(Au), 망간(Mn) 및 몰리브데넘(Mo) 중 적어도 하나를 포함할 수 있다.
몇몇 실시예에서, 제1 배선 패턴(310) 상에, 비아 구조체(410)와, 제2 배선 패턴(420)이 포함될 수 있다. 비아 구조체(410)와 제2 배선 패턴(420)은 제3 층간 절연층(490) 내에 배치될 수 있다.
비아 구조체(410)는 제1 배선 패턴(310) 상에 형성될 수 있다. 비아 구조체(410)는 제1 배선 패턴(310)과 연결될 수 있다. 비아 구조체(410)는 비아 배리어막(410a)과 비아 필링막(410b)을 포함하는 다중막일 수 있다. 비아 필링막(410b)은 비아 배리어막(410a) 상에 배치될 수 있다. 비아 배리어막(410a)은 비아 필링막(410b)의 측벽 및 바닥면을 따라 배치될 수 있다.
비아 배리어막(410a)은 예를 들어, 탄탈륨(Ta), 탄탈륨 질화물(TaN), 티타늄(Ti), 티타늄 질화물(TiN), 티타늄 실리콘 질화물(TiSiN), 루테늄(Ru), 코발트(Co), 니켈(Ni), 니켈 보론(NiB), 텅스텐(W), 텅스텐 질화물(WN), 텅스텐 탄질화물(WCN), 지르코늄(Zr), 지르코늄 질화물(ZrN), 바나듐(V), 바나듐 질화물(VN), 니오븀(Nb), 니오븀 질화물(NbN), 백금(Pt), 이리듐(Ir), 로듐(Rh) 및 2차원 물질(Two-dimensional(2D) material) 중 적어도 하나를 포함할 수 있다.
비아 필링막(410b)은 예를 들어, 알루미늄(Al), 구리(Cu), 텅스텐(W), 코발트(Co), 루테늄(Ru), 은(Ag), 금(Au), 망간(Mn) 및 몰리브데넘(Mo) 중 적어도 하나를 포함할 수 있다.
제2 배선 패턴(420)은 비아 구조체(410) 상에 배치될 수 있다. 제2 배선 패턴(420)은 제2 배선 배리어막(420a)과 제2 배선 필링막(420b)을 포함하는 다중막일 수 있다.
제2 배선 필링막(420b)은 제2 배선 배리어막(420a) 상에 배치될 수 있다. 제2 배선 배리어막(420a)은 제2 배선 필링막(420b)의 측벽 및 바닥면을 따라 배치될 수 있다. 제2 배선 배리어막(420a) 및 제2 배선 필링막(420b)에 포함된 물질에 관한 내용은 제1 배선 배리어막(310a) 및 제1 배선 필링막(310b)에 포함된 물질에 관한 설명과 동일할 수 있다.
도 5는 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상 도 1 내지 도 4를 이용하여 설명한 것과 다른 점을 중심으로 설명한다. 참고적으로 도 5는 도 1의 A-A' 및 B-B'를 따라 절단한 단면도일 수 있다.
도 5를 참고하면, 제1 소오스/드레인 패턴(170)의 바닥면(170_BS)은 게이트 구조체(GS)와 제1 방향(X)으로 중첩될 수 있다.
몇몇 실시예에서, 제1 소오스/드레인 패턴(170)의 바닥면(170_BS)은 게이트 구조체(GS)의 바닥면(GS_BS)보다 높게 형성될 수 있다. 즉, 하부 절연층(110B, 210B)의 상면을 기준으로, 제1 소오스/드레인 패턴(170)의 바닥면(170_BS)은 게이트 구조체(GS)의 바닥면(GS_BS)보다 높을 수 있다. 제1 소오스/드레인 패턴(170)의 바닥면(170_BS)은 게이트 전극(120)과 제1 방향(X)으로 중첩될 수 있다. 도시되진 않았지만, 제1 소오스/드레인 패턴(170)의 바닥면(170_BS)은 게이트 절연막(130)과 제1 방향(X)으로 중첩될 수 있다.
몇몇 실시예에서, 제1 핀형 절연층(110F)의 적어도 일부는 게이트 구조체(GS)와 제1 방향(X)으로 중첩될 수 있다. 제1 핀형 절연층(110F)의 적어도 일부는 게이트 전극(120)과 제1 방향(X)으로 중첩될 수 있다. 제1 핀형 절연층(110F)의 적어도 일부는 게이트 절연막(130)과 제1 방향(X)으로 중첩될 수 있다. 실리콘 기판을 제거하는 과정에서, 제1 소오스/드레인 패턴(170)이 과도하게 리세스되어 제1 소오스/드레인 패턴(170)의 바닥면(170_BS)이 게이트 구조체(GS)의 바닥면(GS_BS)보다 높게 형성될 수 있다.
도 6은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상 도 1 내지 도 4를 이용하여 설명한 것과 다른 점을 중심으로 설명한다. 참고적으로 도 6는 도 1의 A-A' 및 B-B'를 따라 절단한 단면도일 수 있다.
도 6을 참고하면, 제1 소오스/드레인 패턴(170)의 바닥면(170_BS)은 제1 활성 패턴(AP1)의 바닥면과 동일 평면에 위치할 수 있다.
제1 핀형 절연층(110F)의 상면(110F_US)은 제1 활성 패턴(AP1)의 바닥면과 동일 평면에 위치할 수 있다. 제1 핀형 절연층(110F)은 제1 활성 패턴(AP1)과 제1 방향(X)으로 중첩되지 않는다. 제1 핀형 절연층(110F)의 적어도 일부는 게이트 전극(120) 및 게이트 절연막(130)과 제1 방향(X)으로 중첩될 수 있다. 제1 활성 패턴(AP1)은 제1 소오스/드레인 패턴(170)과 제1 방향(X)으로 완전히 중첩될 수 있다.
도 7은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상 도 1 내지 도 4를 이용하여 설명한 것과 다른 점을 중심으로 설명한다. 참고적으로 도 7는 도 1의 A-A' 및 B-B'를 따라 절단한 단면도일 수 있다.
도 1 및 도 7을 참고하면, 제1 활성 영역(RX1)의 게이트 스페이서(140)는 외측 스페이서(141)와 내측 스페이서(142)를 포함할 수 있다. 제2 활성 영역(RX2)의 게이트 스페이서(140)는 내측 스페이서를 포함하지 않을 수 있다.
몇몇 실시예에서, 제1 활성 영역(RX1)에 형성된 트랜지스터는 NMOS일 수 있다. 제2 활성 영역(RX2)에 형성된 트랜지스터는 PMOS일 수 있다. NMOS의 경우 게이트 스페이서(140)는 내측 스페이서(142)를 포함할 수 있다. PMOS의 경우 게이트 스페이서(140)는 내측 스페이서를 포함하지 않을 수 있다.
도 8은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상 도 1 내지 도 4를 이용하여 설명한 것과 다른 점을 중심으로 설명한다. 참고적으로 도 8는 도 1의 A-A' 및 B-B'를 따라 절단한 단면도일 수 있다.
도 8을 참고하면, 제1 소오스/드레인 패턴(170)의 바닥면(170_BS)은 게이트 구조체(GS)의 바닥면(GS_BS)보다 낮게 형성될 수 있다.
예를 들어, 하부 절연층(110B, 210B)의 상면을 기준으로, 제1 소오스/드레인 패턴(170)의 바닥면(170_BS)은 게이트 구조체(GS)의 바닥면(GS_BS)보다 낮을 수 있다.
제1 소오스/드레인 패턴(170)의 적어도 일부는 제1 핀형 절연층(110F)과 제1 방향(X)으로 중첩될 수 있다. 제1 핀형 절연층(110F)은 게이트 구조체(GS)와 제1 방향(X)으로 중첩되지 않을 수 있다.
제1 소오스/드레인 패턴(170)의 바닥면(170_BS)은 제1 하부 절연층(110B)에 대해 볼록한 것으로 도시되었지만, 설명의 편의를 위한 것일 뿐 이에 제한되는 것은 아니다.
몇몇 실시예에서, 제1 소오스/드레인 패턴(170)의 바닥면(170_BS)은 제2 소오스/드레인 패턴(270)의 바닥면(270_BS)보다 높을 수 있다. 즉, 하부 절연층(110B, 210B)의 상면을 기준으로, 제1 소오스/드레인 패턴(170)의 바닥면(170_BS)은 제2 소오스/드레인 패턴(270)의 바닥면(270_BS)보다 높을 수 있다. 제1 소오스/드레인 패턴(170)의 제3 방향(Z)으로의 높이는 제2 소오스/드레인 패턴(270)의 제3 방향(Z)으로의 높이보다 작을 수 있다.
도 9는 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 도 10은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상 도 1 내지 도 4를 이용하여 설명한 것과 다른 점을 중심으로 설명한다. 참고적으로 도 9는 도 1의 A-A' 및 B-B'를 따라 절단한 단면도일 수 있다. 도 10은 도 1의 C-C' 및 D-D'를 따라 절단한 단면도일 수 있다.
도 9 및 도 10을 참고하면, 제2 소오스/드레인 패턴(270)의 바닥면(270_BS)은 게이트 구조체(GS)의 바닥면(GS_BS)과 동일 평면에 위치할 수 있다.
예를 들어, 제1 소오스/드레인 패턴(170)의 바닥면(170_BS)과, 게이트 구조체(GS)의 바닥면(GS_BS)과 제2 소오스/드레인 패턴(270)의 바닥면(270_BS)은 동일 평면에 위치할 수 있다. 제2 소오스/드레인 패턴(270)의 바닥면(270_BS)은 제2 하부 절연층(210B)의 상면에 대해 평평한 평면일 수 있다.
제1 소오스/드레인 패턴(170)의 제3 방향(Z)으로의 높이는 제2 소오스/드레인 패턴(270)의 제3 방향(Z)으로의 높이와 동일할 수 있다.
도 11은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 도 12는 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상 도 1 내지 도 4를 이용하여 설명한 것과 다른 점을 중심으로 설명한다. 참고적으로 도 11은 도 1의 C-C' 및 D-D'를 따라 절단한 단면도일 수 있다. 도 12는 도 1의 E-E'를 따라 절단한 단면도일 수 있다.
도 11 및 도 12를 참고하면, 제1 필드 절연층(105) 및 제2 필드 절연층(205)은 각각 제1 필드 라이너막(105L)과 제2 필드 라이너막(205L)을 포함하지 않을 수 있다.
즉, 제1 필드 절연층(105) 및 제2 필드 절연층(205)은 단일층일 수 있다. 제1 필드 절연층(105)의 상면(105_US)은 제1 하부 절연층(110B)에 대해 볼록한 곡면일 수 있다. 이에 따라, 통상의 기술자는 제1 핀형 절연층(110F)과 제1 필드 절연층(105)을 구분할 수 있다.
제2 필드 절연층(205)의 상면(205_US)은 제2 하부 절연층(110B)에 대해 볼록한 곡면일 수 있다. 마찬가지로, 통상의 기술자는 제2 핀형 절연층(210F)과 제2 필드 절연층(205)을 구분할 수 있다.
제1 필드 절연층(105) 및 제2 필드 절연층(205)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 또는 이들의 조합막을 포함할 수 있다.
도 13a 및 도 13b는 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상 도 1 내지 도 4를 이용하여 설명한 것과 다른 점을 중심으로 설명한다. 참고적으로 도 13a는 도 1의 A-A' 및 B-B'를 따라 절단한 단면도일 수 있다. 도 13b는 도 1의 C-C' 및 D-D'를 따라 절단한 단면도일 수 있다.
도 13a 및 도 13b를 참고하면, 제1 상부 액티브 컨택(185)과 제2 상부 액티브 컨택(285)은 단일막으로 형성될 수 있다.
제1 하부 액티브 컨택 라이너막(180a)은 게이트 캡핑 패턴(150)의 상면, 및 제1 층간 절연층(190)의 상면까지 연장될 수 있다. 제2 하부 액티브 컨택 라이너막(280a)은 게이트 캡핑 패턴(150)의 상면, 및 제1 층간 절연층(190)의 상면까지 연장될 수 있다.
몇몇 실시예에서, 본 발명의 반도체 장치는 비아 컨택(305)을 더 포함할 수 있다. 비아 컨택(305)은 제1 활성 영역(RX1)에서, 제1 게이트 컨택(160)과 제1 배선 패턴(310)을 연결할 수 있다. 비아 컨택(305)은 제2 활성 영역(RX2)에서, 제2 액티브 컨택(CA2)과 제1 배선 패턴(310)을 연결할 수 있다.
비아 컨택(305)은 비아 컨택 배리어막(305a)과 비아 컨택 필링막(305b)을 포함하는 다중막일 수 있다. 비아 컨택 필링막(305b)은 비아 컨택 배리어막(305a) 상에 배치될 수 있다. 비아 컨택 배리어막(305a)은 비아 컨택 필링막(305b)의 측벽 및 바닥면을 따라 배치될 수 있다.
비아 컨택 배리어막(305a)은 예를 들어, 탄탈륨(Ta), 탄탈륨 질화물(TaN), 티타늄(Ti), 티타늄 질화물(TiN), 티타늄 실리콘 질화물(TiSiN), 루테늄(Ru), 코발트(Co), 니켈(Ni), 니켈 보론(NiB), 텅스텐(W), 텅스텐 질화물(WN), 텅스텐 탄질화물(WCN), 지르코늄(Zr), 지르코늄 질화물(ZrN), 바나듐(V), 바나듐 질화물(VN), 니오븀(Nb), 니오븀 질화물(NbN), 백금(Pt), 이리듐(Ir), 로듐(Rh) 및 2차원 물질(Two-dimensional(2D) material) 중 적어도 하나를 포함할 수 있다.
비아 컨택 필링막(305b)은 예를 들어, 알루미늄(Al), 구리(Cu), 텅스텐(W), 코발트(Co), 루테늄(Ru), 은(Ag), 금(Au), 망간(Mn) 및 몰리브데넘(Mo) 중 적어도 하나를 포함할 수 있다.
도 14는 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 예시적인 레이아웃도이다. 도 15는 도 14의 F-F' 및 G-G'를 따라 절단한 단면도이다. 도 16은 도 14의 H-H' 및 I-I'를 따라 절단한 단면도이다. 도 17은 도 14의 J-J'를 따라 절단한 단면도이다. 설명의 편의상, 도 1 내지 도 4를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 14 내지 도 17을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)은 핀형 패턴을 포함할 수 있다.
도 14 및 도 16에서, 제1 활성 패턴(AP1)과 제2 활성 패턴(AP2)은 각각 3개인 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)은 각각 하나 이상일 수 있다.
도 14 및 도 16에서 도시되는 것과 같이, 필드 영역(FX)은 깊은 트렌치(DT)에 의해 정의될 수 있지만, 이에 제한되는 것은 아니다. 덧붙여, 본 발명이 속하는 기술 분야의 통상의 기술자는 어느 부분이 필드 영역이고, 어느 부분이 활성 영역인지 구분할 수 있음은 자명하다.
제1 필드 절연층(105)은 제1 하부 절연층(110B) 상에 형성될 수 있다. 제2 필드 절연층(205)은 제2 하부 절연층(210B) 상에 형성될 수 있다. 제1 및 제2 필드 절연층(105, 205)은 제1 활성 영역(RX1)과, 제2 활성 영역(RX2)과, 필드 영역(FX)에 걸쳐 형성될 수 있다. 제1 및 제2 필드 절연층(105, 205)은 깊은 트렌치(DT)를 채울 수 있다.
도 15에서, 제1 핀형 절연층(110F)은 제1 활성 패턴(AP1)과 접촉할 수 있다. 제1 활성 패턴(AP1)은 게이트 구조체(GS)의 바닥면(GS_BS)과 제1 핀형 절연층(110F)의 상면(110F_US) 사이에 배치될 수 있다. 제1 핀형 패턴(110F)의 상면(110F_US)은 제1 활성 패턴(AP1)의 바닥면 및 제1 소오스/드레인 패턴(170)의 바닥면(170_BS)과 동일 평면에 위치할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도시되진 않았지만, 제1 핀형 절연층(110F)의 적어도 일부는 제1 소오스/드레인 패턴(170)과 제1 방향(X)으로 중첩될 수 있다.
제2 핀형 절연층(210F)은 제2 활성 패턴(AP2)과 접촉할 수 있다. 제2 활성 패턴(AP2)은 게이트 구조체(GS)의 바닥면(GS_BS)과 제2 핀형 절연층(210F)의 상면(210F_US) 사이에 배치될 수 있다. 제2 핀형 절연층(210F)의 상면(210F_US)은 제2 소오스/드레인 패턴(270)의 바닥면(270_BS)보다 높게 형성될 수 있다. 제2 하부 절연층(210B)의 상면을 기준으로, 제2 핀형 절연층(210F)의 상면(210F_US)은 제2 소오스/드레인 패턴(270)의 바닥면(270_BS)보다 높을 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 소오스/드레인 패턴(170) 및 제2 소오스/드레인 패턴(270)은 각각의 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2) 상에 형성된 3개의 에피택셜 패턴이 합쳐진(merged) 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 즉, 각각의 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2) 상에 형성된 에피택셜 패턴은 서로 간에 분리되어 있을 수 있다.
몇몇 실시예에서, 제1 필드 절연층(105)과 합쳐진 제1 소오스/드레인 패턴(170)사이 공간에, 에어갭(air gap)이 배치될 수 있다. 제2 필드 절연층(205)과 합쳐진 제2 소오스/드레인 패턴(270)사이 공간에, 에어갭(air gap)이 배치될 수 있다. 다른 예로, 제1 필드 절연층(105)과 합쳐진 제1 소오스/드레인 패턴(170) 사이 공간에, 절연 물질이 채워질 수 있다. 제2 필드 절연층(205)과 합쳐진 제2 소오스/드레인 패턴(270) 사이 공간에, 절연 물질이 채워질 수 있다.
몇몇 실시예에서, 제1 필드 라이너막(105L)은 깊은 트렌치(DT)의 측벽과 바닥면에 배치되지 않을 수 있다. 제2 필드 라이너막(205L)은 깊은 트렌치(DT)의 측벽과 바닥면에 배치되지 않을 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도 18 내지 도 35는 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 도 18 내지 도 35를 이용하여 몇몇 실시예들에 따른 반도체 장치의 제조 방법을 설명한다.
도 18 내지 도 20을 참고하면, 제1 기판(100) 상에, 게이트 구조체(GS), 제1 소오스/드레인 패턴(170), 제1 활성 패턴(AP1), 제1 액티브 컨택(CA1), 및 제1 게이트 컨택(160)이 형성될 수 있다.
제2 기판(200) 상에, 게이트 구조체(GS), 제2 소오스/드레인 패턴(270), 제2 활성 패턴(AP2), 및 제2 액티브 컨택(CA2)이 형성될 수 있다.
제1 기판(100)은 제1 하부 기판(100B)과 제1 핀형 기판(100F)을 포함할 수 있다. 제2 기판(200)은 제2 하부 기판(200B)과 제2 핀형 기판(200F)을 포함할 수 있다.
제1 핀형 기판(100F)은 제1 하부 기판(100B) 상에, 제1 방향(X)으로 연장될 수 있다. 제2 핀형 기판(200F)은 제2 하부 기판(200B) 상에, 제1 방향(X)으로 연장될 수 있다. 예를 들어, 제1 핀형 기판(100F) 및 제2 핀형 기판(200F)은 제1 방향(X)으로 연장되는 장변과, 제2 방향(Y)으로 연장되는 단변을 포함할 수 있다.
제1 하부 기판(100B) 및 제2 하부 기판(200B)은 예를 들어, 실리콘 기판 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 제1 하부 기판(100B) 및 제2 하부 기판(200B)은 실리콘게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다.
제1 핀형 기판(100F) 및 제2 핀형 기판(200F)은 각각 제1 하부 기판(100B) 및 제2 하부 기판(200B)의 일부일 수도 있고, 제1 하부 기판(100B) 및 제2 하부 기판(200B)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다.
제1 핀형 기판(100F) 및 제2 핀형 기판(200F)은 예를 들어, 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 제1 핀형 기판(100F) 및 제2 핀형 기판(200F)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.
IV-IV족 화합물 반도체는 예를 들어, 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다.
III-V족 화합물 반도체는 예를 들어, III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
적어도 하나 이상의 게이트 구조체(GS)는 제1 핀형 기판(100F) 및 제2 핀형 기판(200F) 상에 형성될 수 있다. 적어도 하나 이상의 게이트 구조체(GS)는 제1 핀형 기판(100F) 및 제2 핀형 기판(200F)과 교차할 수 있다. 적어도 하나 이상의 게이트 구조체(GS)는 제1 핀형 기판(100F) 및 제2 핀형 기판(200F)과 교차하는 제2 방향(Y)으로 연장될 수 있다. 게이트 구조체(GS)는 제2 방향(Y)으로 연장되는 장변과, 제1 방향(X)으로 연장되는 단변을 포함할 수 있다.
제1 소오스/드레인 패턴(170) 및 제2 소오스/드레인 패턴(270)은 제1 기판(100) 및 제2 기판(200) 상에, 게이트 구조체(GS) 사이에 형성될 수 있다.
도 21 내지 도 23을 참고하면, 제3 층간 절연층(490) 상에 지지 기판(10, 20)이 형성될 수 있다. 지지 기판(10, 20)은 제1 및 제2 절연층(110, 210)이 형성되는 과정에서, 본 발명의 반도체 장치를 지지하는 역할을 할 수 있다.
제1 지지 기판(10)은 제1 활성 영역(RX1)의 제3 층간 절연층(490) 상에 형성될 수 있다. 제2 지지 기판(20)은 제2 활성 영역(RX2)의 제3 층간 절연층(490) 상에 형성될 수 있다.
제1 지지 기판(10) 및 제2 지지 기판(20)은 예를 들어, 실리콘을 포함할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도 24 내지 도 26을 참고하면, 제1 하부 기판(100B) 및 제2 하부 기판(200B)이 제거될 수 있다.
제1 하부 기판(100B)이 제거되어 제1 핀형 기판(100F)이 노출될 수 있다. 제2 하부 기판(200B)이 제거되어 제2 핀형 기판(100F)이 노출될 수 있다. 제1 하부 기판(100B)이 제거되어 제1 필드 절연층(105)이 노출될 수 있다. 제2 하부 기판(200B)이 제거되어 제2 필드 절연층(205)이 노출될 수 있다.
제1 하부 기판(100B) 및 제2 하부 기판(200B)은 예를 들어, 평탄화(chemical mechanical polishing; CMP) 공정을 이용하여 제거될 수 있다. 다만 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도 27 내지 도 29를 참고하면, 제1 핀형 기판(100F) 및 제2 핀형 기판(200F)이 제거될 수 있다.
제1 핀형 기판(100F) 및 제2 핀형 기판(200F)이 제거되어 제1 소오스/드레인 패턴(170), 제2 소오스/드레인 패턴(270) 및 게이트 절연막(130)이 노출될 수 있다.
제1 핀형 기판(100F) 및 제2 핀형 기판(200F)은 건식 식각(dry etching) 공정을 이용하여 제거될 수 있다. 제1 핀형 기판(100F)과 제1 필드 절연층(105)의 식각 선택비의 차이로 인하여 제1 핀형 기판(100F)이 제거될 때 제1 필드 절연층(105)은 제거되지 않을 수 있다. 마찬가지로, 제2 핀형 기판(200F)과 제2 필드 절연층(205)의 식각 선택비의 차이로 인하여 제2 핀형 기판(200F)이 제거될 때 제2 필드 절연층(205)은 제거되지 않을 수 있다.
몇몇 실시예에서, 제1 핀형 기판(100F)이 제거되는 과정에서, 제1 소오스/드레인 패턴(170)의 일부가 제거될 수 있다. 반면, 제2 핀형 기판(200F)이 제거되는 과정에서 제2 소오스/드레인 패턴(270)은 제거되지 않을 수 있다.
제1 소오스/드레인 패턴(170)에 포함된 물질과 제2 소오스/드레인 패턴(270)에 포함된 물질의 성질 차이로 인하여, 제2 소오스/드레인 패턴(270)이 선택적으로 제거되지 않을 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도시된 것과 달리, 제1 하부 기판(100B)과 제1 핀형 기판(100F)은 별도의 공정을 이용하여 제거되지 않을 수 있다. 제1 하부 기판(100B)과 제1 핀형 기판(100F)이 동시에 제거될 수도 있다. 이 경우, 제1 기판(100)은 건식 식각 공정을 이용하여 제거될 수 있다.
마찬가지로, 제2 하부 기판(200B)과 제2 핀형 기판(200F)은 별도의 공정을 이용하여 제거되지 않을 수 있다. 제2 하부 기판(200B)과 제2 핀형 기판(200F)이 동시에 제거될 수 있다. 이 경우, 제2 기판(200)은 건식 식각 공정을 이용하여 제거될 수 있다.
도 30 내지 도 32를 참고하면, 제1 소오스/드레인 패턴(170) 및 제1 필드 절연층(105) 상에 제1 절연층(110)이 형성될 수 있다.
제2 소오스/드레인 패턴(270) 및 제2 필드 절연층(205) 상에 제2 절연층(210)이 형성될 수 있다.
제1 절연층(110)은 제1 핀형 절연층(110F)과 제1 하부 절연층(110B)을 포함할 수 있다. 제1 핀형 절연층(110F)은 제1 필드 절연층(105)과 제2 방향(Y)으로 중첩되는 부분일 수 있다. 제1 하부 절연층(110B)은 제1 필드 절연층(105)과 제2 방향(Y)으로 중첩되지 않는 부분일 수 있다.
제2 절연층(210)은 제2 핀형 절연층(210F)과 제2 하부 절연층(210B)을 포함할 수 있다. 제2 핀형 절연층(210F)은 제2 필드 절연층(205)과 제2 방향(Y)으로 중첩되는 부분일 수 있다. 제2 하부 절연층(210B)은 제2 필드 절연층(205)과 제2 방향(Y)으로 중첩되지 않는 부분일 수 있다.
도 33 내지 도 35를 참고하면, 제1 지지 기판(10) 및 제2 지지 기판(20) 이 제거될 수 있다.
도시하진 않았지만, 제1 지지 기판(10) 및 제2 지지 기판(20)을 제거한 후, 180° 회전시키면, 본 발명의 몇몇 실시예에 따른 반도체 장치가 제조될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
105: 제1 필드 절연층 205: 제2 필드 절연층
110: 제1 절연층 210: 제2 절연층
110B: 제1 하부 절연층 210B: 제2 하부 절연층
110F: 제1 핀형 절연층 210F: 제2 핀형 절연층
170: 제1 소오스/드레인 패턴 270: 제2 소오스/드레인 패턴
120: 게이트 전극

Claims (10)

  1. 하부 절연층;
    상기 하부 절연층 상에, 제1 방향으로 연장된 복수의 핀형 절연층;
    상기 하부 절연층 상에, 상기 제1 방향으로 연장되고, 상기 핀형 절연층 사이에 배치된 필드 절연층;
    상기 핀형 절연층 상에, 상기 핀형 절연층과 교차하는 게이트 전극을 포함하는 복수의 게이트 구조체로, 상기 게이트 전극은 상기 제1 방향과 교차하는 제2 방향으로 연장되는 복수의 게이트 구조체;
    상기 핀형 절연층 상에, 상기 게이트 구조체 사이에 배치된 소오스/드레인 패턴; 및
    상기 핀형 절연층 상에, 상기 게이트 전극을 관통하고 상기 소오스/드레인 패턴과 연결된 활성 패턴을 포함하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 필드 절연층은 필드 리세스를 정의하는 필드 라이너막과, 상기 필드 라이너막 상의 필드 필링막을 포함하고,
    상기 필드 필링막은 상기 필드 리세스를 채우는 반도체 장치.
  3. 제 2항에 있어서,
    상기 필드 라이너막은 상기 필드 리세스의 바닥면을 정의하는 수평부와, 상기 필드 리세스의 측벽을 정의하는 수직부를 포함하고,
    상기 필드 라이너막의 상기 수평부는 상기 하부 절연층과 접촉하고, 상기 필드 라이너막의 상기 수직부는 상기 핀형 절연층과 접촉하는 반도체 장치.
  4. 제 1항에 있어서,
    상기 필드 절연층의 상면은 상기 하부 절연층의 상면에 대해 볼록한 반도체 장치.
  5. 제 1항에 있어서,
    상기 핀형 절연층의 적어도 일부는 상기 게이트 구조체와 상기 제1 방향으로 중첩되는 반도체 장치.
  6. 제 1항에 있어서,
    상기 활성 패턴은 상기 핀형 절연층과 비접촉하는 반도체 장치.
  7. 절연층;
    상기 절연층 내에 배치되고, 제1 방향으로 연장되는 트렌치;
    상기 트렌치를 채우는 필드 절연층;
    상기 절연층 상에, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 게이트 전극;
    상기 절연층 상에, 상기 게이트 전극 사이에 배치되는 소오스/드레인 패턴; 및
    상기 게이트 전극을 관통하고, 상기 소오스/드레인 패턴과 연결되는 활성 패턴을 포함하고,
    상기 절연층은 상기 필드 절연층과 상기 제1 방향 및 상기 제2 방향과 교차하는 제3 방향으로 중첩되는 제1 부분과, 상기 필드 절연층과 상기 제3 방향으로 비중첩되는 제2 부분을 포함하고,
    상기 소오스/드레인 패턴의 바닥면은 상기 절연층의 제2 부분과 접촉하는 반도체 장치.
  8. 제 7항에 있어서,
    상기 필드 절연층은 상기 트렌치의 측벽 및 바닥면을 따라 배치되는 필드 라이너막과, 상기 필드 라이너막 상의 필드 필링막을 포함하고,
    상기 필드 필링막은 상기 필드 라이너막을 채우고 남은 상기 트렌치를 채우는 반도체 장치.
  9. 제1 영역과, 제2 영역을 포함하는 하부 절연층;
    상기 제1 영역의 하부 절연층 상에, 제1 방향으로 연장된 복수의 제1 핀형 절연층;
    상기 제2 영역의 하부 절연층 상에, 상기 제1 방향으로 연장된 복수의 제2 핀형 절연층;
    상기 제1 및 제2 핀형 절연층 상에, 상기 제1 및 제2 핀형 절연층과 교차하는 게이트 전극을 포함하는 복수의 게이트 구조체로, 상기 게이트 전극은 상기 제1 방향과 교차하는 제2 방향으로 연장된 복수의 게이트 구조체;
    상기 제1 핀형 절연층 상에, 상기 게이트 구조체 사이에 배치된 제1 소오스/드레인 패턴;
    상기 제2 핀형 절연층 상에, 상기 게이트 구조체 사이에 배치된 제2 소오스/드레인 패턴;
    상기 제1 핀형 절연층 상에, 상기 게이트 전극을 관통하고, 상기 제1 소오스/드레인 패턴과 연결된 제1 활성 패턴; 및
    상기 제2 핀형 절연층 상에, 상기 게이트 전극을 관통하고, 상기 제2 소오스/드레인 패턴과 연결된 제2 활성 패턴을 포함하고,
    상기 하부 절연층의 상면을 기준으로, 상기 제1 소오스/드레인 패턴의 바닥면은 상기 제2 소오스/드레인 패턴의 바닥면보다 높은 반도체 장치.
  10. 제 9항에 있어서,
    상기 제1 소오스/드레인 패턴은 상기 제1 핀형 절연층과 상기 제1 방향으로 비중첩되고,
    상기 제2 소오스/드레인 패턴의 적어도 일부는 상기 제2 핀형 절연층과 제1 방향으로 중첩되는 반도체 장치.
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