KR20240043950A - 반도체 장치 - Google Patents

반도체 장치 Download PDF

Info

Publication number
KR20240043950A
KR20240043950A KR1020220123049A KR20220123049A KR20240043950A KR 20240043950 A KR20240043950 A KR 20240043950A KR 1020220123049 A KR1020220123049 A KR 1020220123049A KR 20220123049 A KR20220123049 A KR 20220123049A KR 20240043950 A KR20240043950 A KR 20240043950A
Authority
KR
South Korea
Prior art keywords
pattern
gate
source
capping pattern
gate capping
Prior art date
Application number
KR1020220123049A
Other languages
English (en)
Inventor
유해준
최경인
정순욱
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020220123049A priority Critical patent/KR20240043950A/ko
Priority to US18/332,784 priority patent/US20240105773A1/en
Publication of KR20240043950A publication Critical patent/KR20240043950A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

소자 성능 및 신뢰성을 개선할 수 있는 반도체 장치를 제공하는 것이다. 반도체 장치는 제1 방향으로 연장된 활성 패턴, 활성 패턴 상에, 게이트 전극과 게이트 스페이서와 게이트 캡핑 패턴을 포함하는 게이트 구조체로, 게이트 전극은 제1 방향과 다른 제2 방향으로 연장되고, 게이트 캡핑 패턴은 하부 게이트 캡핑 패턴과, 하부 게이트 캡핑 패턴 상의 상부 게이트 캡핑 패턴을 포함하는 게이트 구조체, 활성 패턴 상에 배치된 소오스/드레인 패턴, 및 소오스/드레인 패턴의 상면 상에 배치되고, 게이트 스페이서의 측벽을 따라 연장된 소오스/드레인 식각 정지막을 포함하고, 하부 게이트 캡핑 패턴은 게이트 전극의 상면 및 게이트 스페이서의 상면 상에 배치되고, 소오스/드레인 식각 정지막은 하부 게이트 캡핑 패턴의 측벽을 따라 비연장된다.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 또는 나노 와이어(nanowire) 형상의 다채널 액티브 패턴(또는 실리콘 바디)을 형성하고 다채널 액티브 패턴의 표면 위에 게이트를 형성하는 멀티 게이트 트랜지스터(multi gate transistor)가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
한편, 반도체 장치의 피치 크기가 줄어듦에 따라, 반도체 장치 내의 컨택들 사이에서 정전 용량 감소 및 전기적 안정성 확보하기 위한 연구가 필요하다.
본 발명이 해결하려는 과제는, 소자 성능 및 신뢰성을 개선할 수 있는 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 태양(aspect)은 제1 방향으로 연장된 활성 패턴, 활성 패턴 상에, 게이트 전극과 게이트 스페이서와 게이트 캡핑 패턴을 포함하는 게이트 구조체로, 게이트 전극은 제1 방향과 다른 제2 방향으로 연장되고, 게이트 캡핑 패턴은 하부 게이트 캡핑 패턴과, 하부 게이트 캡핑 패턴 상의 상부 게이트 캡핑 패턴을 포함하는 게이트 구조체, 활성 패턴 상에 배치된 소오스/드레인 패턴, 및 소오스/드레인 패턴의 상면 상에 배치되고, 게이트 스페이서의 측벽을 따라 연장된 소오스/드레인 식각 정지막을 포함하고, 하부 게이트 캡핑 패턴은 게이트 전극의 상면 및 게이트 스페이서의 상면 상에 배치되고, 소오스/드레인 식각 정지막은 하부 게이트 캡핑 패턴의 측벽을 따라 비연장된다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 태양은 제1 방향으로 연장된 활성 패턴, 활성 패턴 상에, 게이트 전극과 게이트 스페이서와 게이트 캡핑 패턴을 포함하는 게이트 구조체로, 게이트 전극은 제1 방향과 다른 제2 방향으로 연장되고, 게이트 캡핑 패턴은 하부 게이트 캡핑 패턴과, 하부 게이트 캡핑 패턴 상의 상부 게이트 캡핑 패턴을 포함하는 게이트 구조체, 활성 패턴 상에 배치된 소오스/드레인 패턴, 및 소오스/드레인 패턴의 상면 상에 배치되고, 게이트 스페이서의 측벽을 따라 연장된 소오스/드레인 식각 정지막을 포함하고, 하부 게이트 캡핑 패턴은 게이트 전극의 상면 및 게이트 스페이서의 상면과 접촉하고, 하부 게이트 캡핑 패턴의 상면은 서로 간에 연결된 제1 경사면 및 제2 경사면을 포함하고, 하부 게이트 캡핑 패턴의 상면의 제1 경사면 및 하부 게이트 캡핑 패턴의 상면의 제2 경사면은 상부 게이트 캡핑 패턴과 접촉한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은 제1 방향으로 연장된 하부 패턴과, 하부 패턴과 제2 방향으로 이격된 복수의 시트 패턴을 포함하는 활성 패턴, 활성 패턴 상에, 게이트 전극과 게이트 스페이서와 게이트 캡핑 패턴을 포함하는 게이트 구조체로, 게이트 전극은 제3 방향으로 연장되고, 게이트 캡핑 패턴은 하부 게이트 캡핑 패턴과, 하부 게이트 캡핑 패턴 상의 상부 게이트 캡핑 패턴을 포함하는 게이트 구조체, 활성 패턴 상에 배치된 소오스/드레인 패턴, 및 소오스/드레인 패턴의 상면 상에 배치되고, 게이트 스페이서의 측벽을 따라 연장된 소오스/드레인 식각 정지막을 포함하고, 하부 게이트 캡핑 패턴은 게이트 전극의 상면 및 게이트 스페이서의 상면과 접촉하고, 상부 게이트 캡핑 패턴은 제1 에어갭 또는 제1 심 패턴을 포함하고, 상부 게이트 캡핑 패턴은 게이트 캡핑 패턴의 상면을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 레이아웃도이다.
도 2 내지 도 4는 도 1의 A - A, B - B 및 C - C를 따라 절단한 예시적인 단면도이다.
도 5는 도 2의 P 부분을 확대하여 도시한 도면이다.
도 6 내지 도 8은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 9 및 도 10은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 11 및 도 12는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 13 및 도 14는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 15는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 16 및 도 17은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 18 및 도 19는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 20은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 21은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 22 내지 도 26은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 27 및 도 28은 각각 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 레이아웃도이다.
도 29 내지 도 38은 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
몇몇 실시예에 따른 반도체 장치에 관한 도면에서는, 예시적으로, 핀형 패턴 형상의 채널 영역을 포함하는 핀형 트랜지스터(FinFET), 나노 와이어 또는 나노 시트를 포함하는 트랜지스터, MBCFETTM(Multi-Bridge Channel Field Effect Transistor)을 도시하였지만, 이에 제한되는 것은 아니다. 몇몇 실시예에 따른 반도체 장치는 터널링 트랜지스터(tunneling FET), 3차원(3D) 트랜지스터 또는 수직 트랜지스터(Vertical FET)를 포함할 수 있음은 물론이다. 몇몇 실시예들에 따른 반도체 장치는 평면(planar) 트랜지스터를 포함할 수 있음은 물론이다. 덧붙여, 본 발명의 기술적 사상은 2차원 물질을 기반으로하는 트랜지스터(2D material based FETs) 및 이의 이종 구조(heterostructure)에 적용될 수 있다.
또한, 몇몇 실시예에 따른 반도체 장치는 양극성 접합(bipolar junction) 트랜지스터, 횡형 이중 확산 트랜지스터(LDMOS) 등을 포함할 수도 있다.
도 1 내지 도 5를 참조하여, 몇몇 실시예들에 따른 반도체 장치에 대해 설명한다.
도 1은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 레이아웃도이다. 도 2 내지 도 4는 도 1의 A - A, B - B 및 C - C를 따라 절단한 예시적인 단면도이다. 도 5는 도 2의 P 부분을 확대하여 도시한 도면이다. 설명의 편의성을 위해, 도 1에서는 비아 플러그(206) 및 배선 라인(207)을 도시하지 않았다.
참고적으로, 도 2에서, 제1 소오스/드레인 컨택(170)과 연결된 비아 플러그(206) 및 게이트 컨택(180)과 연결된 비아 플러그(206)는 하나의 제1 활성 패턴(AP1) 상에 제1 방향(X)으로 인접하여 배치된 것으로 도시되었다. 하지만, 이와 같은 비아 플러그들(206)의 배열은 설명의 편의를 위한 것을 뿐, 이에 제한되는 것은 아니다.
도시되지 않았지만, 제2 활성 패턴(AP2)을 따라 제1 방향(X)으로 절단한 단면도는 비아 플러그(206) 및 배선 라인(207)의 위치 등을 제외하고 도 2와 유사할 수 있다.
도 1 내지 도 5를 참고하면, 몇몇 실시예들에 따른 반도체 장치는 적어도 하나 이상의 제1 활성 패턴(AP1)과, 적어도 하나 이상의 제2 활성 패턴(AP2)과, 적어도 하나 이상의 게이트 구조체(GS)와, 소오스/드레인 식각 정지막(160)과, 제1 소오스/드레인 컨택(170)과, 제2 소오스/드레인 컨택(270)과, 게이트 컨택(180)을 포함할 수 있다.
기판(100)은 제1 활성 영역(RX1)과, 제2 활성 영역(RX2)과, 필드 영역(FX)을 포함할 수 있다. 필드 영역(FX)은 제1 활성 영역(RX1) 및 제2 활성 영역(RX2)과 바로 인접하여 형성될 수 있다. 필드 영역(FX)은 제1 활성 영역(RX1) 및 제2 활성 영역(RX2)과 경계를 이룰 수 있다.
제1 활성 영역(RX1)과 제2 활성 영역(RX2)은 서로 간에 이격되어 있다. 제1 활성 영역(RX1) 및 제2 활성 영역(RX2)은 필드 영역(FX)에 의해 분리될 수 있다.
다르게 설명하면, 서로 이격되어 있는 제1 활성 영역(RX1) 및 제2 활성 영역(RX2)의 주변에, 소자 분리막이 배치될 수 있다. 이 때, 소자 분리막 중, 제1 활성 영역(RX1) 및 제2 활성 영역(RX2) 사이에 있는 부분이 필드 영역(FX)일 수 있다. 예를 들어, 반도체 장치의 일 예가 될 수 있는 트랜지스터의 채널 영역이 형성되는 부분이 활성 영역일 수 있고, 활성 영역에 형성된 트랜지스터의 채널 영역을 구분하는 부분이 필드 영역일 수 있다. 또는, 활성 영역은 트랜지스터의 채널 영역으로 사용되는 핀형 패턴 또는 나노 시트가 형성되는 부분이고, 필드 영역은 채널 영역으로 사용되는 핀형 패턴 또는 나노 시트가 형성되지 않는 영역일 수 있다.
도 3 및 도 4에서 도시되는 것과 같이, 필드 영역(FX)은 깊은 트렌치(DT)에 의해 정의될 수 있지만, 이에 제한되는 것은 아니다. 덧붙여, 본 발명이 속하는 기술 분야의 통상의 기술자는 어느 부분이 필드 영역이고, 어느 부분이 활성 영역인지 구분할 수 있음은 자명하다.
일 예로, 제1 활성 영역(RX1) 및 제2 활성 영역(RX2) 중 하나는 PMOS 형성 영역이고, 다른 하나는 NMOS 형성 영역일 수 있다. 다른 예로, 제1 활성 영역(RX1) 및 제2 활성 영역(RX2)은 PMOS 형성 영역일 수 있다. 또 다른 예로, 제1 활성 영역(RX1) 및 제2 활성 영역(RX2)은 NMOS 형성 영역일 수 있다.
기판(100)은 실리콘 기판 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘-게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다.
적어도 하나 이상의 제1 활성 패턴(AP1)은 제1 활성 영역(RX1)에 형성될 수 있다. 제1 활성 패턴(AP1)은 제1 활성 영역(RX1)의 기판(100)으로부터 돌출되어 있을 수 있다. 제1 활성 패턴(AP1)은 기판(100) 상에, 제1 방향(X)을 따라 길게 연장될 수 있다. 예를 들어, 제1 활성 패턴(AP1)은 제1 방향(X)으로 연장되는 장변과, 제2 방향(Y)으로 연장되는 단변을 포함할 수 있다. 여기에서, 제1 방향(X)은 제2 방향(Y) 및 제3 방향(Z)과 교차될 수 있다. 또한, 제2 방향(Y)은 제3 방향(Z)과 교차될 수 있다. 제3 방향(Z)은 기판(100)의 두께 방향일 수 있다.
적어도 하나 이상의 제2 활성 패턴(AP2)은 제2 활성 영역(RX2)에 형성될 수 있다. 제2 활성 패턴(AP2)에 관한 설명은 제1 활성 패턴(AP1)에 관한 설명과 실질적으로 동일할 수 있다.
제1 활성 패턴(AP1)과 제2 활성 패턴(AP2)은 각각 다채널 활성 패턴일 수 있다. 몇몇 실시예들에 따른 반도체 장치에서, 각각의 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)은 예를 들어, 핀형 패턴일 수 있다. 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)은 각각 트랜지스터의 채널 영역으로 사용될 수 있다. 제1 활성 패턴(AP1)과, 제2 활성 패턴(AP2)은 각각 3개인 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)은 각각 하나 이상일 수 있다.
제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)은 각각 기판(100)의 일부일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)은 예를 들어, 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.
IV-IV족 화합물 반도체는 예를 들어, 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다.
III-V족 화합물 반도체는 예를 들어, III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
일 예로, 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)은 동일한 물질을 포함할 수 있다. 예를 들어, 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)은 각각 실리콘 핀형 패턴일 수 있다. 또는, 예를 들어, 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)는 각각 실리콘-게르마늄 패턴을 포함하는 핀형 패턴일 수 있다. 다른 예로, 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)은 서로 다른 물질을 포함할 수 있다. 예를 들어, 제1 활성 패턴(AP1)은 실리콘 핀형 패턴이고, 제2 활성 패턴(AP2)은 실리콘-게르마늄 패턴을 포함하는 핀형 패턴일 수 있다.
필드 절연막(105)은 기판(100) 상에 형성될 수 있다. 필드 절연막(105)은 제1 활성 영역(RX1)과, 제2 활성 영역(RX2)과, 필드 영역(FX)에 걸쳐 형성될 수 있다. 필드 절연막(105)는 깊은 트렌치(DT)를 채울 수 있다.
필드 절연막(105)은 제1 활성 패턴(AP1)의 측벽 및 제2 활성 패턴(AP2)의 측벽을 덮을 수 있다. 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)은 각각 필드 절연막(105)의 상면보다 위로 돌출될 수 있다. 필드 절연막(105)은 예를 들어, 산화막, 질화막, 산질화막 또는 이들의 조합막을 포함할 수 있다.
적어도 하나 이상의 게이트 구조체(GS)는 기판(100) 상에 배치될 수 있다. 예를 들어, 적어도 하나 이상의 게이트 구조체(GS)는 필드 절연막(105) 상에 배치될 수 있다. 게이트 구조체(GS)는 제2 방향(Y)으로 연장될 수 있다. 인접하는 게이트 구조체(GS)는 제1 방향(X)으로 이격될 수 있다.
게이트 구조체(GS)는 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2) 상에 배치될 수 있다. 게이트 구조체(GS)는 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)과 교차할 수 있다.
게이트 구조체(GS)는 제1 활성 영역(RX1) 및 제2 활성 영역(RX2)에 걸쳐 배치되는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 즉, 게이트 구조체(GS) 중 일부는 필드 절연막(105) 상에 배치된 게이트 분리 구조체에 의해 두 부분으로 분리되어, 제1 활성 영역(RX1) 및 제2 활성 영역(RX2) 상에 배치될 수 있다.
게이트 구조체(GS)는 예를 들어, 게이트 전극(120), 게이트 절연막(130), 게이트 스페이서(140) 및 게이트 캡핑 패턴(145)을 포함할 수 있다.
게이트 전극(120)은 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2) 상에 배치될 수 있다. 게이트 전극(120)은 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)과 교차할 수 있다. 게이트 전극(120)은 필드 절연막(105)의 상면보다 돌출된 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)을 감쌀 수 있다. 게이트 전극(120)은 제2 방향(Y)으로 연장된 장변과, 제1 방향(X)으로 연장된 단변을 포함할 수 있다.
게이트 전극의 상면(120_US)은 제1 활성 패턴의 상면(AP1_US)을 향해 리세스된 오목한 곡면일 수 있지만, 이에 제한되는 것은 아니다. 즉, 도시된 것과 달리, 게이트 전극의 상면(120_US)은 평평한 평면일 수도 있다.
게이트 전극(120)은 예를 들어, 티타늄 질화물(TiN), 탄탈륨 탄화물(TaC), 탄탈륨 질화물(TaN), 티타늄 실리콘 질화물(TiSiN), 탄탈륨 실리콘 질화물(TaSiN), 탄탈륨 티타늄 질화물(TaTiN), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 알루미늄 질화물(TaAlN), 텅스텐 질화물(WN), 루테늄(Ru), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 탄질화물(TiAlC-N), 티타늄 알루미늄 탄화물(TiAlC), 티타늄 탄화물(TiC), 탄탈륨 탄질화물(TaCN), 텅스텐(W), 알루미늄(Al), 구리(Cu), 코발트(Co), 티타늄(Ti), 탄탈륨(Ta), 니켈(Ni), 백금(Pt), 니켈 백금(Ni-Pt), 니오븀(Nb), 니오븀 질화물(NbN), 니오븀 탄화물(NbC), 몰리브덴(Mo), 몰리브덴 질화물(MoN), 몰리브덴 탄화물(MoC), 텅스텐 탄화물(WC), 로듐(Rh), 팔라듐(Pd), 이리듐(Ir), 오스뮴(Os), 은(Ag), 금(Au), 아연(Zn), 바나듐(V) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
게이트 전극(120)은 각각 도전성 금속 산화물, 도전성 금속 산질화물 등을 포함할 수 있고, 상술한 물질이 산화된 형태를 포함할 수도 있다.
게이트 전극(120)은 이 후에 설명될 소오스/드레인 패턴(150)의 양측에 배치될 수 있다. 게이트 구조체(GS)는 소오스/드레인 패턴(150)의 제1 방향(X)으로 양측에 배치될 수 있다.
일 예로, 소오스/드레인 패턴(150)의 양측에 배치된 게이트 전극(120)이 모두 트랜지스터의 게이트로 사용되는 노말 게이트 전극일 수 있다. 다른 예로, 소오스/드레인 패턴(150)의 일측에 배치된 게이트 전극(120)은 트랜지스터의 게이트로 사용되지만, 소오스/드레인 패턴(150)의 타측에 배치된 게이트 전극(120)은 더미 게이트 전극일 수 있다.
게이트 스페이서(140)은 게이트 전극(120)의 측벽 상에 배치될 수 있다. 게이트 스페이서(140)은 제2 방향(Y)으로 연장될 수 있다. 게이트 스페이서(140)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN), 실리콘 붕소질화물(SiBN), 실리콘 산붕소질화물(SiOBN), 실리콘 산탄화물(SiOC) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
게이트 절연막(130)은 게이트 전극(120)의 측벽 및 바닥면을 따라 연장될 수 있다. 게이트 절연막(130)은 제1 활성 패턴(AP1), 제2 활성 패턴(AP2) 및 필드 절연막(105) 상에 형성될 수 있다. 게이트 절연막(130)은 게이트 전극(120)과, 게이트 스페이서(140) 사이에 형성될 수 있다.
게이트 절연막(130)은 필드 절연막(105)보다 위로 돌출된 제1 활성 패턴(AP1)의 프로파일과, 필드 절연막(105)의 상면을 따라 형성될 수 있다. 도시되지 않았지만, 제1 게이트 절연막(130)은 필드 절연막(105)보다 위로 돌출된 제2 활성 패턴(AP2)의 프로파일을 따라 형성될 수 있다.
게이트 절연막(130)은 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 또는 실리콘 산화물보다 유전 상수가 큰 고유전율 물질을 포함할 수 있다. 고유전율 물질은 예를 들어, 보론 질화물(boron nitride), 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 하프늄 알루미늄 산화물(hafnium aluminum oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있다.
게이트 절연막(130)은 단일막인 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 게이트 절연막(130)은 복수의 막을 포함할 수 있다. 게이트 절연막(130)은 제1 활성 패턴(AP1) 및 게이트 전극(120) 사이와, 제2 활성 패턴(AP2) 및 게이트 전극(120) 사이에 배치된 계면막(interfacial layer)과, 고유전율 절연막을 포함할 수도 있다. 예를 들어, 계면막은 필드 절연막(105)보다 위로 돌출된 제1 활성 패턴(AP1)의 프로파일 및 제2 활성 패턴(AP2)의 프로파일을 따라 형성될 수 있다.
몇몇 실시예들에 따른 반도체 장치는 네거티브 커패시터(Negative Capacitor)를 이용한 NC(Negative Capacitance) FET을 포함할 수 있다. 예를 들어, 게이트 절연막(130)은 강유전체 특성을 갖는 강유전체 물질막과, 상유전체 특성을 갖는 상유전체 물질막을 포함할 수 있다.
강유전체 물질막은 음의 커패시턴스를 가질 수 있고, 상유전체 물질막은 양의 커패시턴스를 가질 수 있다. 예를 들어, 두 개 이상의 커패시터가 직렬 연결되고, 각각의 커패시터의 커패시턴스가 양의 값을 가질 경우, 전체 커패시턴스는 각각의 개별 커패시터의 커패시턴스보다 감소하게 된다. 반면, 직렬 연결된 두 개 이상의 커패시터의 커패시턴스 중 적어도 하나가 음의 값을 가질 경우, 전체 커패시턴스는 양의 값을 가지면서 각각의 개별 커패시턴스의 절대값보다 클 수 있다.
음의 커패시턴스를 갖는 강유전체 물질막과, 양의 커패시턴스를 갖는 상유전체 물질막이 직렬로 연결될 경우, 직렬로 연결된 강유전체 물질막 및 상유전체 물질막의 전체적인 커패시턴스 값은 증가할 수 있다. 전체적인 커패시턴스 값이 증가하는 것을 이용하여, 강유전체 물질막을 포함하는 트랜지스터는 상온에서 60 mV/decade 미만의 문턱전압이하 스윙(subthreshold swing(SS))을 가질 수 있다.
강유전체 물질막은 강유전체 특성을 가질 수 있다. 강유전체 물질막은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 지르코늄 산화물(hafnium zirconium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide) 및 납 지르코늄 티타늄 산화물(lead zirconium titanium oxide) 중 적어도 하나를 포함할 수 있다. 여기에서, 일 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄 산화물(hafnium oxide)에 지르코늄(Zr)이 도핑된 물질일 수 있다. 다른 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄(Hf)과 지르코늄(Zr)과 산소(O)의 화합물일 수도 있다.
강유전체 물질막은 도핑된 도펀트를 더 포함할 수 있다. 예를 들어, 도펀트는 알루미늄(Al), 티타늄(Ti), 니오븀(Nb), 란타넘(La), 이트륨(Y), 마그네슘(Mg), 실리콘(Si), 칼슘(Ca), 세륨(Ce), 디스프로슘(Dy), 어븀(Er), 가돌리늄(Gd), 게르마늄(Ge), 스칸듐(Sc), 스트론튬(Sr) 및 주석(Sn) 중 적어도 하나를 포함할 수 있다. 강유전체 물질막이 어떤 강유전체 물질을 포함하냐에 따라, 강유전체 물질막에 포함된 도펀트의 종류는 달라질 수 있다.
강유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 도펀트는 예를 들어, 가돌리늄(Gd), 실리콘(Si), 지르코늄(Zr), 알루미늄(Al) 및 이트륨(Y) 중 적어도 하나를 포함할 수 있다.
도펀트가 알루미늄(Al)일 경우, 강유전체 물질막은 3 내지 8 at%(atomic %)의 알루미늄을 포함할 수 있다. 여기에서, 도펀트의 비율은 하프늄 및 알루미늄의 합에 대한 알루미늄의 비율일 수 있다.
도펀트가 실리콘(Si)일 경우, 강유전체 물질막은 2 내지 10 at%의 실리콘을 포함할 수 있다. 도펀트가 이트륨(Y)일 경우, 강유전체 물질막은 2 내지 10 at%의 이트륨을 포함할 수 있다. 도펀트가 가돌리늄(Gd)일 경우, 강유전체 물질막은 1 내지 7 at%의 가돌리늄을 포함할 수 있다. 도펀트가 지르코늄(Zr)일 경우, 강유전체 물질막은 50 내지 80 at%의 지르코늄을 포함할 수 있다.
상유전체 물질막은 상유전체 특성을 가질 수 있다. 상유전체 물질막은 예를 들어, 실리콘 산화물(silicon oxide) 및 고유전율을 갖는 금속 산화물 중 적어도 하나를 포함할 수 있다. 상유전체 물질막에 포함된 금속 산화물은 예를 들어, 하프늄 산화물(hafnium oxide), 지르코늄 산화물(zirconium oxide) 및 알루미늄 산화물(aluminum oxide) 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
강유전체 물질막 및 상유전체 물질막은 동일한 물질을 포함할 수 있다. 강유전체 물질막은 강유전체 특성을 갖지만, 상유전체 물질막은 강유전체 특성을 갖지 않을 수 있다. 예를 들어, 강유전체 물질막 및 상유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 하프늄 산화물의 결정 구조는 상유전체 물질막에 포함된 하프늄 산화물의 결정 구조와 다르다.
강유전체 물질막은 강유전체 특성을 갖는 두께를 가질 수 있다. 강유전체 물질막의 두께는 예를 들어, 0.5 내지 10nm 일 수 있지만, 이에 제한되는 것은 아니다. 각각의 강유전체 물질마다 강유전체 특성을 나타내는 임계 두께가 달라질 수 있으므로, 강유전체 물질막의 두께는 강유전체 물질에 따라 달라질 수 있다.
일 예로, 게이트 절연막(130)은 하나의 강유전체 물질막을 포함할 수 있다. 다른 예로, 게이트 절연막(130)은 서로 간에 이격된 복수의 강유전체 물질막을 포함할 수 있다. 게이트 절연막(130)은 복수의 강유전체 물질막과, 복수의 상유전체 물질막이 교대로 적층된 적층막 구조를 가질 수 있다.
게이트 캡핑 패턴(145)은 게이트 전극의 상면(120_US) 및 게이트 스페이서의 상면(140_US) 상에 배치될 수 있다. 도 2와 같은 단면도적 관점에서, 게이트 캡핑 패턴(145)은 소오스/드레인 식각 정지막(160)의 상면을 덮을 수 있다. 게이트 캡핑 패턴의 상면(145_US)은 게이트 구조체(GS)의 상면일 수 있다.
게이트 캡핑 패턴(145)는 하부 게이트 캡핑 패턴(145B)과, 상부 게이트 캡핑 패턴(145U)을 포함할 수 있다.
하부 게이트 캡핑 패턴(145B)은 게이트 전극(120) 상에 배치될 수 있다. 하부 게이트 캡핑 패턴(145B)는 게이트 전극의 상면(120_US) 및 게이트 스페이서의 상면(140_US) 상에 배치될 수 있다.
도 2와 같은 단면도적 관점에서, 하부 게이트 캡핑 패턴(145B)은 게이트 전극의 상면(120_US) 전체와, 게이트 스페이서의 상면(140_US) 전체를 덮을 수 있다. 하부 게이트 캡핑 패턴(145B)은 게이트 전극의 상면(120_US) 및 게이트 스페이서의 상면(140_US)과 접촉할 수 있다.
하부 게이트 캡핑 패턴(145B)는 상부 게이트 캡핑 패턴(145U)를 바라보는 상면(145B_US)을 포함한다. 하부 게이트 캡핑 패턴의 상면(145B_US)은 제1 경사면(145B_S1)과, 제2 경사면(145B_S2)을 포함할 수 있다. 하부 게이트 캡핑 패턴의 상면의 제1 경사면(145B_S1)은 하부 게이트 캡핑 패턴의 상면의 제2 경사면(145B_S2)과 연결된다.
하부 게이트 캡핑 패턴의 상면의 제1 경사면(145B_S1)과 하부 게이트 캡핑 패턴의 상면의 제2 경사면(145B_S2) 사이의 거리는 게이트 전극의 상면(120_US)에서 멀어짐에 따라 증가한다.
하부 게이트 캡핑 패턴(145B)는 제1 지점(P1) 및 제2 지점(P2)을 포함할 수 있다. 제1 지점(P1)에서 제1 경사면(145B_S1) 및 제2 경사면(145B_S2) 사이의 거리(W11)는, 제2 지점(P2)에서 제1 경사면(145B_S1) 및 제2 경사면(145B_S2) 사이의 거리(W12)보다 작다. 게이트 전극의 상면(120_US)으로부터 제1 지점(P1)까지의 높이(H11)는 게이트 전극의 상면(120_US)으로부터 제2 지점(P2)까지의 높이(H12)보다 크다.
하부 게이트 캡핑 패턴의 상면의 제1 경사면(145B_S1) 및 하부 게이트 캡핑 패턴의 상면의 제2 경사면(145B_S2)은 적어도 하나 이상의 서브 경사면을 포함할 수 있다. 예를 들어, 하부 게이트 캡핑 패턴의 상면의 제1 경사면(145B_S1)은 서로 간에 연결된 제1 하부 경사면(145B_S11) 및 제1 상부 경사면(145B_S12)을 포함할 수 있다. 하부 게이트 캡핑 패턴의 상면의 제2 경사면(145B_S2)은 서로 간에 연결된 제2 하부 경사면(145B_S21) 및 제2 상부 경사면(145B_S22)을 포함할 수 있다.
제1 경사면(145B_S1) 및 제2 경사면(145B_S2)은 각각 2개의 서브 경사면을 포함하는 것으로 도시되었지만, 이에 제한되는 것은 아니다. 제1 경사면(145B_S1)에 포함된 서브 경사면의 개수는 제2 경사면(145B_S2)에 포함된 서브 경사면의 개수와 동일할 수 있다.
하부 게이트 캡핑 패턴의 상면의 제1 하부 경사면(145B_S11)은 하부 게이트 캡핑 패턴의 상면의 제2 하부 경사면(145B_S21)과 연결된다. 제1 하부 경사면(145B_S11)의 기울기는 제1 상부 경사면(145B_S12)의 기울기와 다르다. 제2 하부 경사면(145B_S21)의 기울기는 제2 상부 경사면(145B_S22)의 기울기와 다르다.
단면도적 관점에서, 제1 하부 경사면(145B_S11), 제1 상부 경사면(145B_S12), 제2 하부 경사면(145B_S21) 및 제2 상부 경사면(145B_S22)은 평면일 수 있다. 도시된 것과 달리, 제1 상부 경사면(145B_S12)을 예로 들면, 제1 상부 경사면(145B_S12)은 단면도적 관점에서 오목한 곡면 또는 볼록한 곡면일 수 있다.
상부 게이트 캡핑 패턴(145U)는 하부 게이트 캡핑 패턴(145B) 상에 배치될 수 있다. 하부 게이트 캡핑 패턴(145B)는 게이트 전극(120)과 상부 게이트 캡핑 패턴(145U) 사이에 배치될 수 있다. 상부 게이트 캡핑 패턴(145U)은 게이트 캡핑 패턴의 상면(145_US)을 포함한다.
상부 게이트 캡핑 패턴(145U)은 하부 게이트 캡핑 패턴의 상면(145B_US)과 접촉할 수 있다. 예를 들어, 상부 게이트 캡핑 패턴(145U)은 하부 게이트 캡핑 패턴의 상면의 제1 경사면(145B_S1) 및 하부 게이트 캡핑 패턴의 상면의 제2 경사면(145B_S2)과 접촉할 수 있다.
하부 게이트 캡핑 패턴의 상면(145B_US)과 접촉하는 부분에서, 상부 게이트 캡핑 패턴(145U)의 제1 방향(X)으로의 폭은 게이트 전극의 상면(120_US)에서 멀어짐에 따라 증가한다.
예를 들어, 상부 게이트 캡핑 패턴(145U)의 제1 방향(X)으로의 폭(W22)은 하부 게이트 캡핑 패턴(145B)의 제1 방향(X)으로의 폭(W21)과 동일할 수 있다. 예를 들어, 하부 게이트 캡핑 패턴(145B)의 폭(W21)은 하부 게이트 캡핑 패턴의 상면(145B_US)의 제1 방향(X)으로의 폭일 수 있다. 상부 게이트 캡핑 패턴(145U)의 폭(W22)은 상부 게이트 캡핑 패턴(145U) 및 하부 게이트 캡핑 패턴(145B) 사이의 경계의 폭일 수 있다.
하부 게이트 캡핑 패턴(145B)의 제1 방향(X)으로의 폭(W21)은 게이트 전극(120), 게이트 절연막(130) 및 게이트 스페이서(140)의 제1 방향(X)으로의 폭보다 크다.
각각의 하부 게이트 캡핑 패턴(145B) 및 상부 게이트 캡핑 패턴(145U)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN), 실리콘 산탄화물(SiOC), 실리콘 탄화물(SiC) 및 실리콘 붕소질화물(SiBN) 중 하나를 포함할 수 있다.
소오스/드레인 패턴(150)은 기판(100) 상에 위치할 수 있다. 소오스/드레인 패턴(150)은 제1 활성 패턴(AP1) 상에 형성될 수 있다. 소오스/드레인 패턴(150)은 제1 활성 패턴(AP1)과 연결된다.
소오스/드레인 패턴(150)은 게이트 구조체(GS)의 측면에 배치될 수 있다. 소오스/드레인 패턴(150)은 게이트 구조체(GS) 사이에 배치될 수 있다.
예를 들어, 소오스/드레인 패턴(150)은 게이트 구조체(GS)의 양측에 배치될 수 있다. 도시된 것과 달리, 소오스/드레인 패턴(150)은 게이트 구조체(GS)의 일측에 배치되고, 게이트 구조체(GS)의 타측에는 배치되지 않을 수 있다.
소오스/드레인 패턴의 상면(150_US)은 제1 활성 패턴의 상면(AP1_US)보다 높을 수 있다. 도 2와 같은 단면도적인 관점에서, 제1 소오스/드레인 패턴(150)의 최하부로부터 제1 소오스/드레인 패턴의 상면(150_US)까지의 높이는 제1 소오스/드레인 패턴(150)이 최하부로부터 제1 활성 패턴의 상면(AP1_US)까지의 높이보다 클 수 있다.
소오스/드레인 패턴(150)은 에피택셜 패턴을 포함할 수 있다. 소오스/드레인 패턴(150)은 반도체 물질을 포함할 수 있다. 소오스/드레인 패턴(150)은 제1 활성 패턴(AP1)을 채널 영역으로 사용하는 트랜지스터의 소오스/드레인에 포함될 수 있다.
소오스/드레인 패턴(150)은 제1 활성 패턴(AP1) 중 채널로 사용되는 채널 영역과 연결될 수 있다. 소오스/드레인 패턴(150)은 각각의 제1 활성 패턴(AP1) 상에 형성된 3개의 에피택셜 패턴이 합쳐진(merged) 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 즉, 각각의 제1 활성 패턴(AP1) 상에 형성된 에피택셜 패턴은 서로 간에 분리되어 있을 수 있다.
일 예로, 필드 절연막(105)과 합쳐진 소오스/드레인 패턴(150) 사이 공간에, 에어갭(air gap)이 배치될 수 있다. 다른 예로, 필드 절연막(105)과 합쳐진 소오스/드레인 패턴(150) 사이 공간에, 절연 물질이 채워질 수 있다.
도시되지 않았지만, 게이트 구조체(GS) 사이의 제2 활성 패턴(AP2) 상에, 상술한 것과 같은 소오스/드레인 패턴이 배치될 수 있다.
소오스/드레인 식각 정지막(160)은 필드 절연막(105)의 상면과, 게이트 스페이서의 측벽(140SW)과, 소오스/드레인 패턴(150)의 프로파일을 따라 연장될 수 있다. 소오스/드레인 식각 정지막(160)은 소오스/드레인 패턴의 상면(150_SW)과, 소오스/드레인 패턴(150)의 측벽 상에 배치될 수 있다.
소오스/드레인 식각 정지막(160)의 상면은 게이트 캡핑 패턴(145)에 의해 덮일 수 있다. 소오스/드레인 식각 정지막(160)은 게이트 캡핑 패턴의 상면(145_US)까지 연장되지 않는다.
소오스/드레인 식각 정지막(160)은 상부 게이트 캡핑 패턴의 측벽(145U_SW)을 따라 연장되지 않는다. 소오스/드레인 식각 정지막(160)은 상부 게이트 캡핑 패턴의 측벽(145U_SW)과 접촉하지 않는다.
소오스/드레인 식각 정지막(160)은 하부 게이트 캡핑 패턴의 측벽(145B_SW)을 따라 연장되지 않는다. 소오스/드레인 식각 정지막(160)은 하부 게이트 캡핑 패턴의 측벽(145B_SW)과 접촉하지 않을 수 있다.
소오스/드레인 식각 정지막(160)은 이 후에 설명될 제1 층간 절연막(190)에 대해 식각 선택비를 갖는 물질을 포함할 수 있다. 소오스/드레인 식각 정지막(160)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산탄질화물(SiOCN), 실리콘 붕소질화물(SiBN), 실리콘 산붕소질화물(SiOBN), 실리콘 산탄화물(SiOC) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제1 층간 절연막(190)은 소오스/드레인 식각 정지막(160) 상에 배치된다. 제1 층간 절연막(190)은 필드 절연막(105) 상에 형성될 수 있다. 제1 층간 절연막(190)은 소오스/드레인 패턴(150) 상에 배치될 수 있다. 제1 층간 절연막(190)은 게이트 캡핑 패턴의 상면(145_US)을 덮지 않을 수 있다. 예를 들어, 제1 층간 절연막(190)의 상면은 게이트 캡핑 패턴의 상면(145_US)과 동일 평면에 놓일 수 있다.
제1 층간 절연막(190)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, Fluorinated TetraEthylOrthoSilicate (FTEOS), Hydrogen SilsesQuioxane (HSQ), Bis-benzoCycloButene (BCB), TetraMethylOrthoSilicate (TMOS), OctaMethyleyCloTetraSiloxane (OMCTS), HexaMethylDiSiloxane (HMDS), TriMethylSilyl Borate (TMSB), DiAcetoxyDitertiaryButoSiloxane (DADBS), TriMethylSilil Phosphate (TMSP), PolyTetraFluoroEthylene (PTFE), TOSZ(Tonen SilaZen), FSG(Fluoride Silicate Glass), polypropylene oxide와 같은 polyimide nanofoams, CDO(Carbon Doped silicon Oxide), OSG(Organo Silicate Glass), SiLK, Amorphous Fluorinated Carbon, silica aerogels, silica xerogels, mesoporous silica 또는 이들의 조합을 포함할 수 있지만, 이에 제한되는 것은 아니다.
제1 소오스/드레인 컨택(170)은 제1 활성 영역(RX1) 상에 배치될 수 있다. 제2 소오스/드레인 컨택(270)은 제2 활성 영역(RX2) 상에 배치될 수 있다. 제1 소오스/드레인 컨택(170)은 제1 활성 영역(RX1)에 형성된 소오스/드레인 패턴(150)과 연결될 수 있다. 도시되지 않았지만, 제2 소오스/드레인 컨택(270)은 제2 활성 영역(RX2)에 형성된 소오스/드레인 패턴과 연결될 수 있다.
도시된 것과 달리, 제1 소오스/드레인 컨택(170) 중 일부는 제2 소오스/드레인 컨택(270)의 일부와 직접 연결될 수 있다. 즉, 몇몇 실시예들에 따른 반도체 장치에서, 적어도 하나 이상이 소오스/드레인 컨택은 제1 활성 영역(RX1) 및 제2 활성 영역(RX2)에 걸쳐 배치될 수 있다.
제2 소오스/드레인 컨택(270)에 관한 사항은 제1 소오스/드레인 컨택(170)에 관한 사항과 실질적으로 동일하므로, 이하의 설명은 제1 활성 패턴(AP1) 상의 제1 소오스/드레인 컨택(170)을 이용하여 설명한다.
게이트 컨택(180)은 게이트 캡핑 패턴(145) 내에 배치될 수 있다. 게이트 구조체(GS)에 포함된 게이트 전극(120)과 연결될 수 있다.
게이트 컨택(180)은 게이트 구조체(GS)와 중첩되는 위치에 배치될 수 있다. 몇몇 실시예들에 따른 반도체 장치에서, 게이트 컨택(180)의 적어도 일부는 제1 활성 영역(RX1) 및 제2 활성 영역(RX2) 중 적어도 하나와 중첩되는 위치에 배치될 수 있다.
예를 들어, 평면도적인 관점에서, 게이트 컨택(180)는 전체적으로 제1 활성 영역(RX1) 또는 제2 활성 영역(RX2)과 중첩되는 위치에 배치될 수 있다.
제1 소오스/드레인 컨택(170)은 소오스/드레인 식각 정지막(160)을 통과하여, 소오스/드레인 패턴(150)과 연결될 수 있다. 제1 소오스/드레인 컨택(170)은 소오스/드레인 패턴(150) 상에 배치될 수 있다.
도 2 및 도 5에서, 제1 소오스/드레인 컨택(170)은 상부 게이트 캡핑 패턴의 측벽(145U_SW) 전체와 하부 게이트 캡핑 패턴의 측벽(145B_SW) 전체를 덮을 수 있다. 예를 들어, 제1 소오스/드레인 컨택(170)은 상부 게이트 캡핑 패턴의 측벽(145U_SW) 및 하부 게이트 캡핑 패턴의 측벽(145B_SW)과 접촉할 수 있다. 제1 소오스/드레인 컨택(170)은 소오스/드레인 식각 정지막(160)과 접촉할 수 있다.
제1 소오스/드레인 컨택(170)은 제1 층간 절연막(190) 내에 배치될 수 있다. 도 4에서, 제1 소오스/드레인 컨택의 측벽(170_SW)은 볼록한 모양을 가질 수 있다. 예를 들어, 제1 소오스/드레인 컨택의 측벽(170_SW)은 단면도적인 관점에서 볼록한 곡면을 가질 수 있다.
컨택 실리사이드막(155)은 제1 소오스/드레인 컨택(170)과 소오스/드레인 패턴(150) 사이에 배치될 수 있다. 컨택 실리사이드막(155)은 소오스/드레인 패턴(150)과 제1 소오스/드레인 컨택(170) 사이의 경계면의 프로파일을 따라 형성되는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 컨택 실리사이드막(155)은 예를 들어, 금속 실리사이드 물질을 포함할 수 있다.
도 2 및 도 5에서, 컨택 실리사이드막(155)이 게이트 스페이서의 측벽(140SW)과 접촉할 수 있다. 이와 같은 경우, 소오스/드레인 패턴의 상면(150_US)은 컨택 실리사이드막(155)에 포함될 수 있다. 도시된 것과 달리, 컨택 실리사이드막(155)이 게이트 스페이서의 측벽(140SW)과 접촉하지 않을 수 있다.
제1 층간 절연막(190)은 제1 소오스/드레인 컨택(170)의 상면을 덮지 않는다. 일 예로, 제1 소오스/드레인 컨택(170)의 상면은 게이트 캡핑 패턴의 상면(145_US)보다 위로 돌출되지 않을 수 있다. 제1 소오스/드레인 컨택(170)의 상면은 게이트 캡핑 패턴의 상면(145_US)과 동일 평면에 놓일 수 있다. 도시된 것과 달리, 다른 예로, 제1 소오스/드레인 컨택(170)의 상면은 게이트 캡핑 패턴의 상면(145_US)보다 위로 돌출될 수 있다.
제1 소오스/드레인 컨택(170)은 소오스/드레인 배리어막(170a)과, 소오스/드레인 배리어막(170a) 상의 소오스/드레인 필링막(170b)을 포함할 수 있다. 소오스/드레인 배리어막(170a)은 소오스/드레인 필링막(170b)의 측벽 및 바닥면을 따라 연장될 수 있다.
소오스/드레인 컨택의 바닥면(170_BS)은 웨이비(wavy) 형상을 갖는 것으로 도시되었지만, 이에 제한되는 것은 아니다. 도시된 것과 달리, 소오스/드레인 컨택의 바닥면(170_BS)은 평평한 형상을 가질 수 있음은 물론이다.
제1 활성 패턴의 상면(AP1_US)을 기준으로, 소오스/드레인 배리어막(170a)의 상면은 소오스/드레인 필링막(170b)의 상면과 실질적으로 동일한 높이에 위치하는 것으로 도시되었지만, 이에 제한되는 것은 아니다.
도시된 것과 달리, 제1 활성 패턴의 상면(AP1_US)을 기준으로, 소오스/드레인 배리어막(170a)의 상면은 소오스/드레인 필링막(170b)의 상면보다 낮을 수 있다.
소오스/드레인 배리어막(170a)은 예를 들어, 탄탈륨(Ta), 탄탈륨 질화물(TaN), 티타늄(Ti), 티타늄 질화물(TiN), 티타늄 실리콘 질화물(TiSiN), 루테늄(Ru), 코발트(Co), 니켈(Ni), 니켈 보론(NiB), 텅스텐(W), 텅스텐 질화물(WN), 텅스텐 탄질화물(WCN), 지르코늄(Zr), 지르코늄 질화물(ZrN), 바나듐(V), 바나듐 질화물(VN), 니오븀(Nb), 니오븀 질화물(NbN), 백금(Pt), 이리듐(Ir), 로듐(Rh) 및 2차원 물질(Two-dimensional(2D) material) 중 적어도 하나를 포함할 수 있다. 몇몇 실시예들에 따른 반도체 장치에서, 2차원 물질은 금속성 물질 및/또는 반도체 물질일 수 있다. 2차원 물질(2D material)은 2차원 동소체(allotrope) 또는 2차원 화합물(compound)를 포함할 수 있고, 예를 들어, 그래핀(graphene), 몰리브덴 이황화물(MoS2), 몰리브덴 디셀레나이드(MoSe2), 텅스텐 디셀레나이드(WSe2), 텅스텐 이황화물(WS2), 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다. 즉, 상술한 2차원 물질은 예시적으로 열거되었을 뿐이므로, 본 발명의 반도체 장치에 포함될 수 있는 2차원 물질은 상술한 물질에 의해 제한되지 않는다.
소오스/드레인 필링막(170b)은 예를 들어, 알루미늄(Al), 텅스텐(W), 코발트(Co), 루테늄(Ru), 은(Ag), 금(Au), 망간(Mn) 및 몰리브데넘(Mo) 중 적어도 하나를 포함할 수 있다.
제1 소오스/드레인 컨택(170)은 복수의 도전막을 포함하는 것으로 도시되었지만, 이에 제한되는 것은 아니다. 도시된 것과 달리, 제1 소오스/드레인 컨택(170)은 단일막일 수 있음은 물론이다.
게이트 컨택(180)은 게이트 전극(120) 상에 배치될 수 있다. 게이트 컨택(180)은 게이트 캡핑 패턴(145)을 관통하여, 게이트 전극(120)과 연결될 수 있다.
일 예로, 게이트 컨택(180)의 상면은 게이트 캡핑 패턴의 상면(145_US)과 동일 평면에 놓일 수 있다. 도시된 것과 달리, 다른 예로, 게이트 컨택(180)의 상면은 게이트 캡핑 패턴의 상면(145_US)보다 위로 돌출될 수 있다.
게이트 컨택(180)은 게이트 배리어막(180a)과, 게이트 배리어막(180a) 상의 게이트 필링막(180b)을 포함할 수 있다. 게이트 배리어막(180a) 및 게이트 필링막(180b)에 포함된 물질에 관한 내용은 소오스/드레인 배리어막(170a) 및 소오스/드레인 필링막(170b)에 관한 설명과 동일할 수 있다.
제1 식각 정지막(196)은 제1 층간 절연막(190), 게이트 구조체(GS), 소오스/드레인 컨택(170) 및 게이트 컨택(180) 상에 배치될 수 있다. 제2 층간 절연막(191)은 제1 식각 정지막(196) 상에 배치된다.
제1 식각 정지막(196)은 제1 층간 절연막(190), 게이트 구조체(GS), 소오스/드레인 컨택(170) 및 게이트 컨택(180) 상에 배치될 수 있다. 제2 층간 절연막(191)은 제1 식각 정지막(196) 상에 배치된다.
제1 식각 정지막(196)은 제2 층간 절연막(191)에 대해 식각 선택비를 갖는 물질을 포함할 수 있다. 제1 식각 정지막(196)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산탄질화물(SiOCN), 실리콘 붕소질화물(SiBN), 실리콘 산붕소질화물(SiOBN), 실리콘 산탄화물(SiOC), 알루미늄 산화물(AlO), 알루미늄 질화물(AlN) 및 알루미늄 산탄화물(AlOC) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 제1 식각 정지막(196)은 단일막인 것으로 도시되었지만, 이에 제한되는 것은 아니다. 도시된 것과 달리, 제1 식각 정지막(196)이 형성되지 않을 수도 있다. 제2 층간 절연막(191)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 탄질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다.
비아 플러그(206)는 제2 층간 절연막(191) 내에 배치될 수 있다. 비아 플러그(206)는 제1 식각 정지막(196)을 통과하여, 제1 소오스/드레인 컨택(170) 및 게이트 컨택(180)과 직접 연결될 수 있다.
비아 플러그(206)는 비아 배리어막(206a)과 비아 필링막(206b)을 포함할 수 있다. 비아 배리어막(206a)은 비아 필링막(206b)의 측벽 및 바닥면을 따라 연장될 수 있다. 비아 배리어막(206a)은 예를 들어, 탄탈륨(Ta), 탄탈륨 질화물(TaN), 티타늄(Ti), 티타늄 질화물(TiN), 티타늄 실리콘 질화물(TiSiN), 니켈(Ni), 니켈 보론(NiB), 텅스텐 질화물(WN), 텅스텐 탄질화물(WCN), 지르코늄(Zr), 지르코늄 질화물(ZrN), 바나듐(V), 바나듐 질화물(VN), 니오븀(Nb), 니오븀 질화물(NbN), 백금(Pt), 이리듐(Ir), 로듐(Rh) 및 2차원 물질(2D material) 중 적어도 하나를 포함할 수 있다. 비아 필링막(206b)은 예를 들어, 알루미늄(Al), 텅스텐(W), 코발트(Co), 루테늄(Ru), 구리(Cu), 은(Ag), 금(Au), 망간(Mn) 및 몰리브데넘(Mo) 중 적어도 하나를 포함할 수 있다.
제2 식각 정지막(197)은 제2 층간 절연막(191)과 제3 층간 절연막(192) 사이에 배치될 수 있다. 제2 식각 정지막(197)은 제2 층간 절연막(191)의 상면을 따라 연장될 수 있다.
제2 식각 정지막(197)은 제3 층간 절연막(192)에 대해 식각 선택비를 갖는 물질을 포함할 수 있다. 제2 식각 정지막(197)에 포함된 물질에 관한 내용은 제1 식각 정지막(196)에 관한 설명과 동일할 수 있다. 제2 식각 정지막(197)은 단일막인 것으로 도시되었지만, 이에 제한되는 것은 아니다. 도시된 것과 달리, 상부 식각 정지막(196)이 형성되지 않을 수도 있다. 제3 층간 절연막(192)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 탄질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다.
배선 라인(207)은 제3 층간 절연막(192) 내에 배치될 수 있다. 배선 라인(207)은 비아 플러그(206)와 연결된다. 배선 라인(207)은 비아 플러그(206)과 접촉할 수 있다.
배선 라인(207)은 배선 배리어막(207a)과, 배선 필링막(207b)을 포함할 수 있다. 배선 배리어막(207a)은 예를 들어, 탄탈륨(Ta), 탄탈륨 질화물(TaN), 티타늄(Ti), 티타늄 질화물(TiN), 티타늄 실리콘 질화물(TiSiN), 루테늄(Ru), 코발트(Co), 니켈(Ni), 니켈 보론(NiB), 텅스텐(W), 텅스텐 질화물(WN), 텅스텐 탄질화물(WCN), 지르코늄(Zr), 지르코늄 질화물(ZrN), 바나듐(V), 바나듐 질화물(VN), 니오븀(Nb), 니오븀 질화물(NbN), 백금(Pt), 이리듐(Ir), 로듐(Rh) 및 2차원 물질(2D material) 중 적어도 하나를 포함할 수 있다. 배선 필링막(207b)은 각각 예를 들어, 알루미늄(Al), 구리(Cu), 텅스텐(W), 코발트(Co), 루테늄(Ru), 은(Ag), 금(Au), 망간(Mn) 및 몰리브데넘(Mo) 중 적어도 하나를 포함할 수 있다.
도시된 것과 달리, 비아 필링막(206b)과, 배선 필링막(207b) 사이에, 배선 배리어막(207a)가 배치되지 않을 수 있다. 도시되지 않았지만, 비아 플러그(206) 및 제1 소오스/드레인 컨택(170) 사이에, 비아 플러그(206) 및 제1 소오스/드레인 컨택(170)을 연결하는 제1 연결 컨택이 더 배치될 수 있다. 또한, 비아 플러그(206) 및 게이트 컨택(180) 사이에, 비아 플러그(206) 및 게이트 컨택(180)을 연결하는 제2 연결 컨택이 더 배치될 수 있다.
도시된 것과 달리, 비아 플러그(206)은 비아 배리어막을 포함하지 않을 수 있다. 비아 플러그(206)는 단일 도전막 구조를 가질 수 있다.
제1 소오스/드레인 컨택(170)과 연결된 비아 플러그(206)는 소오스/드레인 비아 플러그일 수 있다. 게이트 컨택(180)과 연결된 비아 플러그(206)는 게이트 비아 플러그일 수 있다. 도시된 것과 달리, 소오스/드레인 비아 플러그 및 게이트 비아 플러그 중 적어도 하나는 단일 도전막 구조일 수 있다.
도 6 내지 도 8은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다. 설명의 편의상, 도 1 내지 도 5를 이용하여 설명한 것과 다른 점을 중심으로 설명한다. 참고적으로, 도 8은 도 6의 P 부분을 확대하여 도시한 도면이다.
도 6 내지 도 8을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 게이트 캡핑 패턴(145)은 하부 게이트 캡핑 패턴(145B) 및 상부 게이트 캡핑 패턴(145U) 사이에 배치된 제1 삽입 공간 패턴(145_AG)을 더 포함할 수 있다.
제1 삽입 공간 패턴(145_AG)은 하부 게이트 캡핑 패턴의 상면(145B_US)과 상부 게이트 캡핑 패턴(145U)의 하면 사이에 배치된다. 제1 삽입 공간 패턴(145_AG)은 제2 방향(Y)으로 길게 연장될 수 있다. 게이트 컨택(180)은 제1 삽입 공간 패턴(145_AG)을 관통하여, 게이트 전극(120)까지 연장될 수 있다.
일 예로, 제1 삽입 공간 패턴(145_AG)은 에어 갭일 수 있다. 다른 예로, 제1 삽입 공간 패턴(145_AG)은 심(seam) 패턴일 수 있다.
도 9 및 도 10은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다. 설명의 편의상, 도 1 내지 도 5를 이용하여 설명한 것과 다른 점을 중심으로 설명한다. 참고적으로, 도 10은 도 9의 P 부분을 확대하여 도시한 도면이다.
도 9 및 도 10을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 상부 게이트 캡핑 패턴(145U)은 제2 삽입 공간 패턴(145U_AG)을 포함할 수 있다.
제2 삽입 공간 패턴(145U_AG)은 하부 게이트 캡핑 패턴(145B)과 제3 방향(Z)으로 이격될 수 있다. 도시되지 않았지만, 게이트 컨택(180)은 제2 삽입 공간 패턴(145U_AG)을 관통하여, 게이트 전극(120)까지 연장될 수 있다.
일 예로, 제2 삽입 공간 패턴(145U_AG)은 에어 갭일 수 있다. 다른 예로, 제2 삽입 공간 패턴(145U_AG)은 심(seam) 패턴일 수 있다.
도 11 및 도 12는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다. 설명의 편의상, 도 1 내지 도 5를 이용하여 설명한 것과 다른 점을 중심으로 설명한다. 참고적으로, 도 12은 도 11의 P 부분을 확대하여 도시한 도면이다.
도 11 및 도 12를 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 게이트 캡핑 패턴(145)은 하부 게이트 캡핑 패턴(145B) 및 상부 게이트 캡핑 패턴(145U) 사이에 배치된 삽입 게이트 캡핑 패턴(145IN)을 더 포함할 수 있다.
삽입 게이트 캡핑 패턴(145IN)은 하부 게이트 캡핑 패턴의 상면(145B_US)과 상부 게이트 캡핑 패턴(145U)의 하면 사이에 배치된다. 삽입 게이트 캡핑 패턴(145IN)은 제1 경사면(145B_S1)의 일부 및 제2 경사면(145B_S2)의 일부를 덮을 수 있다. 삽입 게이트 캡핑 패턴(145IN)은 제1 경사면(145B_S1)의 일부 및 제2 경사면(145B_S2)의 일부와 접촉할 수 있다.
삽입 게이트 캡핑 패턴(145IN)의 제1 방향(X)으로의 폭(W23)은 하부 게이트 캡핑 패턴(145B)의 제1 방향(X)으로의 폭(W21)보다 작다. 삽입 게이트 캡핑 패턴(145IN)의 제1 방향(X)으로의 폭(W23)은 상부 게이트 캡핑 패턴(145U)의 제1 방향(X)으로의 폭(W22)보다 작다.
도시되지 않았지만, 삽입 게이트 캡핑 패턴(145IN)은 제2 방향(Y)으로 길게 연장될 수 있다. 게이트 컨택(180)은 삽입 게이트 캡핑 패턴(145IN)을 관통하여, 게이트 전극(120)까지 연장될 수 있다.
삽입 게이트 캡핑 패턴(145IN)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN), 실리콘 붕소질화물(SiBN), 실리콘 산붕소질화물(SiOBN), 실리콘 산탄화물(SiOC) 중 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
도 13 및 도 14는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다. 설명의 편의상, 도 1 내지 도 5를 이용하여 설명한 것과 다른 점을 중심으로 설명한다. 참고적으로, 도 14는 도 13의 P 부분을 확대하여 도시한 도면이다.
도 13 및 도 14를 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 상부 게이트 캡핑 패턴(145U)의 제1 방향(X)으로의 폭(W22)은 하부 게이트 캡핑 패턴(145B)의 제1 방향(X)으로의 폭(W21)보다 작다.
게이트 캡핑 패턴의 상면(145_US)은 상부 게이트 캡핑 패턴(145U)에 의해 정의된 부분과, 하부 게이트 캡핑 패턴(145B)에 의해 정의된 부분을 포함할 수 있다.
제1 소오스/드레인 컨택(170)은 하부 게이트 캡핑 패턴의 측벽(145B_SW)과 접촉할 수 있다. 도 13과 같은 단면도에서, 제1 소오스/드레인 컨택(170)은 상부 게이트 캡핑 패턴(145U)과 접촉하지 않을 수 있다.
도 15는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 도 16 및 도 17은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다. 도 18 및 도 19는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다. 설명의 편의상, 도 1 내지 도 5를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 15를 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 소오스/드레인 컨택의 측벽(170_SW)은 단면도적 관점에서 직선일 수 있다.
도 16 및 도 17을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 소오스/드레인 컨택(170)은 제1 부분(170_A)과, 제2 부분(170_B)을 포함할 수 있다.
제1 소오스/드레인 컨택의 제1 부분(170_A)은 제1 소오스/드레인 컨택의 제2 부분(170_B)과 직접 연결될 수 있다.
제1 소오스/드레인 컨택의 제2 부분(170_B)은 비아 플러그(206)가 랜딩되는 부분이다. 제1 소오스/드레인 컨택(170)은 제1 소오스/드레인 컨택의 제2 부분(170_B)을 통해, 배선 라인(207)과 연결될 수 있다. 제1 소오스/드레인 컨택의 제1 부분(170_A)은 비아 플러그(206)가 랜딩되는 부분이 아니다.
예를 들어, 도 16과 같은 단면도에서, 제1 소오스/드레인 컨택의 제2 부분(170_B)은 비아 플러그(206)와 연결되는 부분에 위치할 수 있다. 제1 소오스/드레인 컨택의 제1 부분(170_A)은 비아 플러그(206)와 연결되지 않는 부분에 위치할 수 있다.
또한, 게이트 컨택(180)과 제1 소오스/드레인 컨택(170)이 단락되는 것을 방지하기 위해, 게이트 컨택(180)과 연결된 부분의 게이트 구조체(GS)의 양측에, 제1 소오스/드레인 컨택의 제1 부분(170_A)이 위치하고, 제1 소오스/드레인 컨택의 제2 부분(170_B)이 위치하지 않을 수 있다. 즉, 도 16과 같은 단면도에서, 게이트 컨택(180)과 연결된 게이트 구조체(GS)의 양측에, 제1 소오스/드레인 컨택의 제1 부분(170_A)이 위치하고, 제1 소오스/드레인 컨택의 제2 부분(170_B)이 위치하지 않을 수 있다.
제1 소오스/드레인 컨택의 제2 부분(170_B)의 상면은 제1 소오스/드레인 컨택의 제1 부분(170_A)보다 높다. 도 17에서, 필드 절연막(105)의 상면을 기준으로, 제1 소오스/드레인 컨택의 제2 부분(170_B)의 상면은 제1 소오스/드레인 컨택의 제1 부분(170_A)보다 높다. 예를 들어, 제1 소오스/드레인 컨택(170)의 상면은 제1 소오스/드레인 컨택의 제2 부분(170_B)의 상면일 수 있다.
도 17에서, 제1 소오스/드레인 컨택(170)은 L자 형상을 갖는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 도시된 것과 달리, 제1 소오스/드레인 컨택(170)은 180도 회전된 T자 형상을 가질 수도 있다. 이와 같은 경우, 제1 소오스/드레인 컨택의 제1 부분(170_A)은 제1 소오스/드레인 컨택의 제2 부분(170_B)의 양측에 배치될 수 있다.
제1 층간 절연막(190)은 제1 소오스/드레인 컨택의 제2 부분(170_B)의 상면을 덮지 않을 수 있다. 제1 층간 절연막(190)은 제1 소오스/드레인 컨택의 제1 부분(170_A)의 상면을 덮을 수 있다.
도 18 및 도 19를 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 소오스/드레인 컨택(170)은 하부 소오스/드레인 컨택(171)과, 상부 소오스/드레인 컨택(172)을 포함할 수 있다.
하부 소오스/드레인 컨택(171)은 하부 소오스/드레인 배리어막(171a)과, 하부 소오스/드레인 필링막(171b)을 포함할 수 있다. 상부 소오스/드레인 컨택(172)은 상부 소오스/드레인 배리어막(172a)과, 상부 소오스/드레인 필링막(172b)을 포함할 수 있다.
제1 소오스/드레인 컨택(170)의 상면은 상부 소오스/드레인 컨택(172)의 상면일 수 있다.
하부 소오스/드레인 배리어막(171a) 및 상부 소오스/드레인 배리어막(172a)에 포함된 물질에 관한 내용은 소오스/드레인 배리어막(170a)에 관한 설명과 동일할 수 있다. 하부 소오스/드레인 필링막(171b) 및 상부 소오스/드레인 필링막(172b)에 포함된 물질에 관한 내용은 소오스/드레인 필링막(170b)에 관한 설명과 동일할 수 있다. 도시된 것과 달리, 상부 소오스/드레인 컨택(172)은 단일막으로 형성될 수 있다.
배선 라인(207)은 비아 플러그(도 2의 206) 없이 제1 소오스/드레인 컨택(170) 및 게이트 컨택(180)과 연결될 수 있다. 배선 라인(207)은 제1 식각 정지막(196) 및 제2 층간 절연막(191) 내에 배치될 수 있다.
도 20은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 도 21은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 5를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 20을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 필드 영역(FX)에 형성된 더미 돌출 패턴(DFP)을 포함할 수 있다.
필드 영역(FX)에 깊은 트렌치(도 2의 DT)는 형성되지 않는다. 더미 돌출 패턴(DFP)의 상면은 필드 절연막(105)에 의해 덮여 있다. 더미 돌출 패턴(DFP)은 제1 활성 패턴(AP1)와 동일한 물질을 포함할 수 있다.
도 21을 참고하면, 몇몇 실시예들에 따른 반도체 장치는 제1 활성 영역(RX1)의 경계를 따라 배치된 돌출 구조체(PRT)를 더 포함할 수 있다.
돌출 구조체(PRT)는 제1 방향(X)을 따라 연장된 제1 활성 영역(RX1)의 경계에 배치될 수 있다. 돌출 구조체(PRT)의 제1 측벽은 제1 활성 패턴(AP1)을 정의하는 핀 트렌치에 의해 정의되고, 돌출 구조체(PRT)의 제2 측벽은 깊은 트렌치(DT)에 의해 정의될 수 있다. 돌출 구조체(PRT)는 제1 방향(X)으로 길게 연장될 수 있다.
돌출 구조체(PRT)는 필드 절연막(105)에 의해 덮여 있다. 돌출 구조체(PRT)는 제1 활성 패턴(AP1)과 동일한 반도체 물질을 포함할 수 있다.
돌출 구조체(PRT)는 제1 방향(X)을 따라 연장된 제1 활성 영역(RX1)의 2개의 경계 중 하나의 경계를 따라 배치된 것으로 도시되었지만, 이에 제한되는 것은 아니다. 도시된 것과 달리, 돌출 구조체(PRT)는 제1 방향(X)을 따라 연장된 제1 활성 영역(RX1)의 2개의 경계를 따라 배치될 수 있음은 물론이다.
도시되지 않았지만, 돌출 구조체(PRT)는 제2 활성 영역(RX2)의 가장자리에 배치될 수 있다.
도 22 내지 도 26은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다. 설명의 편의상, 도 1 내지 도 5를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
참고적으로, 도 22는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 레이아웃도이다. 도 23 및 도 24는 각각 도 22의 A - A를 따라 절단한 예시적인 단면도들이다. 도 25는 도 22의 B - B를 따라 절단한 단면도이다. 도 26은 도 22의 C - C를 따라 절단한 단면도이다.
도 22 내지 도 26을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 활성 패턴(AP1)은 하부 패턴(BP1)과 시트 패턴(NS1)을 포함할 수 있다.
도시되지 않았지만, 제2 활성 패턴(AP2)은 하부 패턴과 시트 패턴을 포함할 수 있다.
하부 패턴(BP1)은 제1 방향(X)을 따라 연장될 수 있다. 시트 패턴(NS1)은 하부 패턴(BP1) 상에, 하부 패턴(BP1)과 이격되어 배치될 수 있다.
시트 패턴(NS1)은 제3 방향(Z)으로 적층된 복수의 시트 패턴을 포함할 수 있다. 시트 패턴(NS1)은 3개인 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 시트 패턴(NS1) 중 최상부에 배치된 시트 패턴(NS1)의 상면은 제1 활성 패턴의 상면(AP1_US)일 수 있다.
시트 패턴(NS1)은 제1 소오스/드레인 패턴(150)과 연결될 수 있다. 시트 패턴(NS1)은 트랜지스터의 채널 영역으로 사용되는 채널 패턴일 수 있다. 예를 들어, 시트 패턴(NS1)은 나노 시트 또는 나노 와이어일 수 있다.
하부 패턴(BP1)은 예를 들어, 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또는, 하부 패턴(BP1)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.
시트 패턴(NS1)은 예를 들어, 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또는, 시트 패턴(NS1)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.
게이트 절연막(130)은 하부 패턴(BP1)의 상면과, 필드 절연막(105)의 상면을 따라 연장될 수 있다. 게이트 절연막(130)은 시트 패턴(NS1)의 둘레를 감쌀 수 있다.
게이트 전극(120)은 하부 패턴(BP1) 상에 배치된다. 게이트 전극(120)은 하부 패턴(BP1)과 교차한다. 게이트 전극(120)은 시트 패턴(NS1)의 둘레를 감쌀 수 있다. 게이트 전극(120)은 하부 패턴(BP1) 및 시트 패턴(NS1) 사이와, 인접하는 시트 패턴(NS1) 사이에 배치될 수 있다.
도 23에서, 게이트 스페이서(140)는 외측 스페이서(141)와, 내측 스페이서(142)를 포함할 수 있다. 내측 스페이서(142)는 하부 패턴(BP1) 및 시트 패턴(NS1) 사이와, 인접하는 시트 패턴(NS1) 사이에 배치될 수 있다.
도 24에서, 게이트 스페이서(140)는 외측 스페이서만 포함할 수 있다. 하부 패턴(BP1) 및 시트 패턴(NS1) 사이와, 인접하는 시트 패턴(NS1) 사이에, 내측 스페이서는 배치되지 않는다.
제1 소오스/드레인 컨택(170)의 바닥면은 복수의 시트 패턴(NS1) 중 최하부에 배치된 시트 패턴(NS1)의 상면과, 최상부에 배치된 시트 패턴(NS1)의 하면 사이에 위치할 수 있다. 도시된 것과 달리, 제1 소오스/드레인 컨택(170)의 바닥면은 최상부에 배치된 시트 패턴(NS1)의 상면과, 최상부에 배치된 시트 패턴(NS1)의 하면 사이에 위치할 수 있다.
도 27 및 도 28은 각각 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 레이아웃도이다. 설명의 편의상, 도 1 내지 도 5를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 27을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 평면도적인 관점에서, 게이트 컨택(180) 중 적어도 하나는 활성 영역(RX1, RX2)과 필드 영역(FX)에 걸쳐서 배치될 수 있다.
예를 들어, 게이트 컨택(180)의 일부는 제1 활성 영역(RX1)과 중첩되는 위치에 배치될 수 있다.
도 28을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 평면도적인 관점에서, 게이트 컨택(180) 중 적어도 하나는 전체적으로 필드 영역(FX) 상에 배치될 수 있다.
게이트 컨택(180) 중 적어도 하나는 필드 영역(FX)과 전체적으로 중첩되는 위치에 배치될 수 있다.
도 27 및 도 28에서, 게이트 컨택(180) 중 적어도 다른 하나는 제2 활성 영역(RX2) 상에 전체적으로 배치되는 것으로 도시하였지만, 이에 제한되는 것은 아니다.
도 29 내지 도 38은 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다. 참고적으로, 도 29 내지 도 38은 도 1의 A - A를 따라 절단한 단면도일 수 있다. 이하의 제조 방법은 단면도 관점에서 설명한다.
도 29를 참고하면, 제1 활성 패턴(AP1) 상에, 더미 게이트 전극(120P) 및 더미 게이트 절연막(130P)가 형성될 수 있다.
게이트 스페이서(140)는 더미 게이트 전극(120P) 및 더미 게이트 절연막(130P)의 측벽 상에 형성될 수 있다. 인접하는 더미 게이트 전극(120P) 사이에 소오스/드레인 패턴(150)이 형성될 수 있다. 소오스/드레인 패턴(150)은 제1 활성 패턴(AP1) 상에 형성될 수 있다.
소오스/드레인 패턴(150) 상에, 소오스/드레인 식각 정지막(160) 및 제1 층간 절연막(190)이 순차적으로 형성된다. 제1 층간 절연막(190)이 형성된 후, 더미 게이트 전극(120P)은 노출될 수 있다.
도 30을 참고하면, 더미 게이트 전극(120P) 및 더미 게이트 절연막(130P)을 제거하여, 게이트 트렌치(120t)가 형성될 수 있다.
게이트 트렌치(120t)는 제1 활성 패턴(AP1)을 노출시킬 수 있다.
도 31을 참고하면, 제1 활성 패턴(AP1) 상에, 프리 게이트 절연막(130A) 및 프리 게이트 전극(120A)이 형성될 수 있다.
프리 게이트 절연막(130A)은 게이트 트렌치(120t)의 측벽 및 바닥면을 따라 연장될 수 있다. 프리 게이트 절연막(130A)는 제1 층간 절연막(190A)의 상면 상에 형성되지 않을 수 있다.
프리 게이트 전극(120A)은 프리 게이트 절연막(130A) 상에 형성될 수 있다. 프리 게이트 전극(120A)는 게이트 트렌치(120t)를 채울 수 있다. 프리 게이트 전극(120A)는 제1 층간 절연막(190A)의 상면 상에 형성되지 않을 수 있다.
도 32를 참고하면, 프리 게이트 전극(120A)의 일부를 제거하여, 게이트 전극(120)이 형성될 수 있다.
게이트 전극(120)은 게이트 트렌치(120t)의 일부를 채운다. 게이트 전극(120)은 프리 게이트 절연막(130A) 상에 형성된다.
도 33을 참고하면, 프리 게이트 절연막(130A)의 일부, 게이트 스페이서(140)의 일부 및 소오스/드레인 식각 정지막(160)의 일부가 제거되어, 게이트 캡핑 트렌치(145t)가 형성될 수 있다.
프리 게이트 절연막(130A)의 일부가 제거되어, 게이트 절연막(130)이 형성될 수 있다. 게이트 캡핑 트렌치(145t)의 바닥면은 게이트 전극(120), 게이트 절연막(130), 게이트 스페이서(140) 및 소오스/드레인 식각 정지막(160)에 의해 정의될 수 있다. 게이트 캡핑 트렌치(145t)의 측벽은 제1 층간 절연막(190)에 의해 정의될 수 있다.
도 32 및 도 33에서 도시된 것과 달리, 프리 게이트 전극(120A)의 일부가 제거되는 동안, 프리 게이트 절연막(130A)의 일부도 제거될 수 있다.
도 34를 참고하면, 하부 게이트 캡핑막(145B_P)이 게이트 캡핑 트렌치(145t) 내에 형성될 수 있다.
하부 게이트 캡핑막(145B_P)은 게이트 캡핑 트렌치(145t)를 채울 수 있다. 하부 게이트 캡핑막(145B_P)는 제1 층간 절연막(190)의 상면 상에 형성될 수 있다.
게이트 캡핑 트렌치(145t) 내에 형성된 하부 게이트 캡핑막(145B_P)은 심 패턴 또는 에어갭을 포함할 수 있지만, 이에 제한되는 것은 아니다.
도 34 및 도 35를 참고하면, 식각 공정(50)을 이용하여, 하부 게이트 캡핑막(145B_P)의 일부가 제거될 수 있다.
이를 통해, 하부 게이트 캡핑 패턴(145B)이 게이트 캡핑 트렌치(145t) 내에 형성될 수 있다. 하부 게이트 캡핑 패턴(145B)이 게이트 캡핑 트렌치(145t)의 일부를 채운다. 하부 게이트 캡핑 패턴(145B)이 형성되는 동안, 제1 층간 절연막(190)의 상면의 하부 게이트 캡핑막(145B_P)은 제거될 수 있다.
도 36을 참고하면, 상부 게이트 캡핑막(145U_P)이 하부 게이트 캡핑 패턴(145B) 상에 형성될 수 있다.
상부 게이트 캡핑막(145U_P)은 게이트 캡핑 트렌치(145t)의 나머지를 채울 수 있다. 상부 게이트 캡핑막(145U_P)은 제1 층간 절연막(190)의 상면 상에 형성될 수 있다.
도 36 및 도 37을 참고하면, 평탄화 공정을 통해, 상부 게이트 캡핑막(145U_P)의 일부가 제거될 수 있다.
이를 통해, 상부 게이트 캡핑 패턴(145U)이 게이트 캡핑 트렌치(145t) 내에 형성될 수 있다. 상부 게이트 캡핑 패턴(145U)은 하부 게이트 캡핑 패턴(145B) 상에 형성된다. 게이트 캡핑 패턴(145)은 게이트 캡핑 트렌치(145t)를 채울 수 있다.
상부 게이트 캡핑 패턴(145U)가 형성되는 동안, 제1 층간 절연막(190)의 상면의 상부 게이트 캡핑막(145U_P)은 제거될 수 있다. 또한, 상부 게이트 캡핑 패턴(145U)가 형성되는 동안, 제1 층간 절연막(190)의 일부도 제거될 수 있다.
도 38을 참고하면, 제1 층간 절연막(190)을 제거하여, 소오스/드레인 식각 정지막(160)이 노출될 수 있다.
도 2를 참고하면, 소오스/드레인 식각 정지막(160)의 일부를 제거하여, 소오스/드레인 패턴(150)이 노출될 수 있다.
노출된 소오스/드레인 패턴(150) 상에, 소오스/드레인 패턴(150)과 연결된 제1 소오스/드레인 컨택이 형성될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 105: 필드 절연막
120: 게이트 전극 140: 게이트 스페이서
145B: 하부 게이트 캡핑 패턴 145U: 상부 게이트 캡핑 패턴
150: 소오스/드레인 패턴 160: 소오스/드레인 식각 정지막
170, 270: 소오스/드레인 컨택 180: 게이트 컨택
206: 비아 플러그 207: 배선 라인
AP1, AP2: 활성 패턴 RX1, RX2: 활성 영역
FX: 필드 영역

Claims (10)

  1. 제1 방향으로 연장된 활성 패턴;
    상기 활성 패턴 상에, 게이트 전극과 게이트 스페이서와 게이트 캡핑 패턴을 포함하는 게이트 구조체로, 상기 게이트 전극은 상기 제1 방향과 다른 제2 방향으로 연장되고, 상기 게이트 캡핑 패턴은 하부 게이트 캡핑 패턴과, 상기 하부 게이트 캡핑 패턴 상의 상부 게이트 캡핑 패턴을 포함하는 게이트 구조체;
    상기 활성 패턴 상에 배치된 소오스/드레인 패턴; 및
    상기 소오스/드레인 패턴의 상면 상에 배치되고, 상기 게이트 스페이서의 측벽을 따라 연장된 소오스/드레인 식각 정지막을 포함하고,
    상기 하부 게이트 캡핑 패턴은 상기 게이트 전극의 상면 및 상기 게이트 스페이서의 상면 상에 배치되고,
    상기 소오스/드레인 식각 정지막은 상기 하부 게이트 캡핑 패턴의 측벽을 따라 비연장된 반도체 장치.
  2. 제1 항에 있어서,
    상기 하부 게이트 캡핑 패턴의 상면은 서로 간에 연결된 제1 경사면 및 제2 경사면을 포함하고,
    상기 하부 게이트 캡핑 패턴은 제1 지점 및 제2 지점을 포함하고,
    상기 제1 지점에서 상기 제1 경사면 및 상기 제2 경사면 사이의 거리는, 상기 제2 지점에서 상기 제1 경사면 및 상기 제2 경사면 사이의 거리보다 작고,
    상기 게이트 전극의 상면으로부터 상기 제1 지점까지의 높이는 상기 게이트 전극으로부터 상기 제2 지점까지의 높이보다 작은 반도체 장치.
  3. 제1 항에 있어서,
    상기 게이트 캡핑 패턴은 상기 상부 게이트 캡핑 패턴 및 상기 하부 게이트 캡핑 패턴 사이에 배치된 에어갭(air gap) 또는 심(seam) 패턴을 더 포함하는 반도체 장치.
  4. 제1 항에 있어서,
    상기 상부 게이트 캡핑 패턴은 에어갭 또는 심 패턴을 더 포함하는 반도체 장치.
  5. 제1 항에 있어서,
    상기 소오스/드레인 패턴 상에, 상기 소오스/드레인 패턴과 연결된 소오스/드레인 컨택을 더 포함하고,
    상기 소오스/드레인 컨택은 상기 소오스/드레인 식각 정지막, 상기 하부 게이트 캡핑 패턴 및 상기 상부 게이트 캡핑 패턴과 접촉하는 반도체 장치.
  6. 제1 항에 있어서,
    상기 게이트 캡핑 패턴은 상기 상부 게이트 캡핑 패턴 및 상기 하부 게이트 캡핑 패턴 사이에 배치된 삽입 게이트 캡핑 패턴을 더 포함하고,
    상기 상부 게이트 캡핑 패턴의 상기 제1 방향으로의 폭은 상기 삽입 게이트 캡핑 패턴의 상기 제1 방향으로의 폭보다 큰 반도체 장치.
  7. 제1 항에 있어서,
    상기 상부 게이트 캡핑 패턴의 상기 제1 방향으로의 폭은 상기 하부 게이트 캡핑 패턴의 상기 제1 방향으로의 폭과 같거나 작은 반도체 장치.
  8. 제1 항에 있어서,
    상기 상부 게이트 캡핑 패턴은 상기 게이트 캡핑 패턴의 상면을 포함하는 반도체 장치.
  9. 제1 방향으로 연장된 활성 패턴;
    상기 활성 패턴 상에, 게이트 전극과 게이트 스페이서와 게이트 캡핑 패턴을 포함하는 게이트 구조체로, 상기 게이트 전극은 상기 제1 방향과 다른 제2 방향으로 연장되고, 상기 게이트 캡핑 패턴은 하부 게이트 캡핑 패턴과, 상기 하부 게이트 캡핑 패턴 상의 상부 게이트 캡핑 패턴을 포함하는 게이트 구조체;
    상기 활성 패턴 상에 배치된 소오스/드레인 패턴; 및
    상기 소오스/드레인 패턴의 상면 상에 배치되고, 상기 게이트 스페이서의 측벽을 따라 연장된 소오스/드레인 식각 정지막을 포함하고,
    상기 하부 게이트 캡핑 패턴은 상기 게이트 전극의 상면 및 상기 게이트 스페이서의 상면과 접촉하고,
    상기 하부 게이트 캡핑 패턴의 상면은 서로 간에 연결된 제1 경사면 및 제2 경사면을 포함하고,
    상기 하부 게이트 캡핑 패턴의 상면의 제1 경사면 및 상기 하부 게이트 캡핑 패턴의 상면의 제2 경사면은 상기 상부 게이트 캡핑 패턴과 접촉하는 반도체 장치.
  10. 제1 방향으로 연장된 하부 패턴과, 상기 하부 패턴과 제2 방향으로 이격된 복수의 시트 패턴을 포함하는 활성 패턴;
    상기 활성 패턴 상에, 게이트 전극과 게이트 스페이서와 게이트 캡핑 패턴을 포함하는 게이트 구조체로, 상기 게이트 전극은 제3 방향으로 연장되고, 상기 게이트 캡핑 패턴은 하부 게이트 캡핑 패턴과, 상기 하부 게이트 캡핑 패턴 상의 상부 게이트 캡핑 패턴을 포함하는 게이트 구조체;
    상기 활성 패턴 상에 배치된 소오스/드레인 패턴; 및
    상기 소오스/드레인 패턴의 상면 상에 배치되고, 상기 게이트 스페이서의 측벽을 따라 연장된 소오스/드레인 식각 정지막을 포함하고,
    상기 하부 게이트 캡핑 패턴은 상기 게이트 전극의 상면 및 상기 게이트 스페이서의 상면과 접촉하고,
    상기 상부 게이트 캡핑 패턴은 제1 에어갭 또는 제1 심 패턴을 포함하고,
    상기 상부 게이트 캡핑 패턴은 상기 게이트 캡핑 패턴의 상면을 포함하는 반도체 장치.
KR1020220123049A 2022-09-28 2022-09-28 반도체 장치 KR20240043950A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020220123049A KR20240043950A (ko) 2022-09-28 2022-09-28 반도체 장치
US18/332,784 US20240105773A1 (en) 2022-09-28 2023-06-12 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020220123049A KR20240043950A (ko) 2022-09-28 2022-09-28 반도체 장치

Publications (1)

Publication Number Publication Date
KR20240043950A true KR20240043950A (ko) 2024-04-04

Family

ID=90359895

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020220123049A KR20240043950A (ko) 2022-09-28 2022-09-28 반도체 장치

Country Status (2)

Country Link
US (1) US20240105773A1 (ko)
KR (1) KR20240043950A (ko)

Also Published As

Publication number Publication date
US20240105773A1 (en) 2024-03-28

Similar Documents

Publication Publication Date Title
US11923426B2 (en) Semiconductor device
US20220223526A1 (en) Semiconductor device and method for fabricating the same
US20220302310A1 (en) Semiconductor device
US20220406939A1 (en) Semiconductor devices
US20220336664A1 (en) Semiconductor device
US11804528B2 (en) Semiconductor device
KR20220045314A (ko) 반도체 장치 및 이의 제조 방법
US20220254881A1 (en) Semiconductor device
KR20220134891A (ko) 반도체 장치
KR20240043950A (ko) 반도체 장치
US20240204107A1 (en) Semiconductor device
EP4261893A1 (en) Semiconductor devices
EP4273917B1 (en) Semiconductor device
US20230207654A1 (en) Semiconductor device and method for fabricating the same
US20230163076A1 (en) Semiconductor device
US20220310811A1 (en) Semiconductor device and method for fabricating the same
US20230053379A1 (en) Semiconductor device
KR20240050238A (ko) 반도체 장치
KR20230168358A (ko) 반도체 장치
KR20240088076A (ko) 반도체 장치
KR20230141013A (ko) 반도체 장치 제조 방법
KR20240096068A (ko) 반도체 장치
KR20230174437A (ko) 반도체 장치 테스트 회로 및 그를 포함하는 집적 회로
KR20230111903A (ko) 반도체 장치 및 이의 제조 방법
KR20240055475A (ko) 반도체 장치