KR20240055475A - 반도체 장치 - Google Patents

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KR20240055475A
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엄별해
최병하
조근휘
김성원
유리 마스오카
정원철
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Abstract

반도체 장치가 제공된다. 반도체 장치는, 제1 방향을 따라 차례로 배치되고, 제1 방향과 교차하는 제2 방향으로 연장되는 제1 소자 분리 구조체, 제2 소자 분리 구조체, 및 제3 소자 분리 구조체, 제1 소자 분리 구조체와 제2 소자 분리 구조체 사이에, 제1 방향으로 연장되는 제1 활성 패턴, 제2 소자 분리 구조체와 제3 소자 분리 구조체 사이에, 제1 방향으로 연장되고 제2 소자 분리 구조체에 의해 제1 활성 패턴과 분리되는 제2 활성 패턴, 제1 활성 패턴 상에 제2 방향으로 연장되는 제1 게이트 전극, 및 제2 활성 패턴 상에 제2 방향으로 연장되는 복수의 제2 게이트 전극을 포함하고, 제1 활성 패턴의 제2 방향으로의 폭은 제2 활성 패턴의 제2 방향으로의 폭보다 크다.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 또는 나노 와이어(nanowire) 형상의 다채널 액티브 패턴(또는 실리콘 바디)을 형성하고 다채널 액티브 패턴의 표면 위에 게이트를 형성하는 멀티 게이트 트랜지스터(multi gate transistor)가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
본 발명이 해결하고자 하는 기술적 과제는 제품 신뢰성이 향상된 반도체 장치를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는, 제1 방향을 따라 차례로 배치되고, 제1 방향과 교차하는 제2 방향으로 연장되는 제1 소자 분리 구조체, 제2 소자 분리 구조체, 및 제3 소자 분리 구조체, 제1 소자 분리 구조체와 제2 소자 분리 구조체 사이에, 제1 방향으로 연장되는 제1 활성 패턴, 제2 소자 분리 구조체와 제3 소자 분리 구조체 사이에, 제1 방향으로 연장되고 제2 소자 분리 구조체에 의해 제1 활성 패턴과 분리되는 제2 활성 패턴, 제1 활성 패턴 상에 제2 방향으로 연장되는 제1 게이트 전극, 및 제2 활성 패턴 상에 제2 방향으로 연장되는 복수의 제2 게이트 전극을 포함하고, 제1 활성 패턴의 제2 방향으로의 폭은 제2 활성 패턴의 제2 방향으로의 폭보다 크다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는, 제1 소자 분리 구조체, 제1 소자 분리 구조체와 제1 방향으로 이격된 제2 소자 분리 구조체, 제1 소자 분리 구조체와 제2 소자 분리 구조체 사이에, 제1 방향으로 연장되는 제1 활성 패턴, 제1 방향으로 연장되고 제2 소자 분리 구조체에 의해 제1 활성 패턴과 분리되는 제2 활성 패턴, 제1 활성 패턴 상에, 제2 방향으로 연장되는 제1 게이트 전극, 제2 활성 패턴 상에, 제2 방향으로 연장되는 제2 게이트 전극, 및 제2 활성 패턴 상에, 제2 방향으로 연장되고 제2 게이트 전극과 제1 방향으로 이격된 제3 게이트 전극을 포함하고, 제1 소자 분리 구조체, 제1 게이트 전극, 제2 소자 분리 구조체, 제2 게이트 전극 및 제3 게이트 전극은 제1 방향을 따라 제1 피치로 배열되고, 제1 활성 패턴의 제2 방향으로의 폭은, 제2 게이트 전극과 제3 게이트 전극 사이의 제2 활성 패턴의 제2 방향으로의 폭보다 크다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는, 제1 방향을 따라 차례로 배치되고, 제1 방향과 교차하는 제2 방향으로 연장되는 제1 소자 분리 구조체, 제2 소자 분리 구조체, 및 제3 소자 분리 구조체, 제1 소자 분리 구조체와 제2 소자 분리 구조체 사이에, 제1 방향으로 연장되는 제1 활성 패턴, 제2 소자 분리 구조체와 제3 소자 분리 구조체 사이에, 제1 방향으로 연장되고 제1 활성 패턴과 제1 방향으로 이격되는 제2 활성 패턴, 제1 소자 분리 구조체와 제2 소자 분리 구조체 사이에, 제1 방향으로 연장되고 제1 활성 패턴과 제2 방향으로 이격되는 제3 활성 패턴, 제2 소자 분리 구조체와 제3 소자 분리 구조체 사이에, 제1 방향으로 연장되고 제3 활성 패턴과 제1 방향으로 이격되는 제4 활성 패턴, 제1 활성 패턴 및 제3 활성 패턴 상에 제2 방향으로 연장되는 제1 게이트 전극, 및 제2 활성 패턴 및 제4 활성 패턴 상에 제2 방향으로 연장되는 복수의 제2 게이트 전극을 포함하고, 제2 활성 패턴은 서로 제1 방향으로 이웃하는 제2 게이트 전극 사이의 제1 부분을 포함하고, 제4 활성 패턴은 서로 제1 방향으로 이웃하는 제2 게이트 전극 사이의 제2 부분을 포함하고, 제1 활성 패턴의 제2 방향으로의 폭은 제1 부분의 제2 방향으로의 폭보다 크고, 제3 활성 패턴의 제2 방향으로의 폭은 제2 부분의 제2 방향으로의 폭보다 크다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 레이아웃도이다.
도 2 및 도 3은 도 1의 R 영역의 확대도들이다.
도 4는 도 1의 A - A를 따라 절단한 단면도이다.
도 5는 도 1의 B - B를 따라 절단한 단면도이다.
도 6은 도 1의 C - C를 따라 절단한 단면도이다.
도 7은 도 1의 D - D를 따라 절단한 단면도이다.
도 8은 도 1의 E - E를 따라 절단한 단면도이다.
도 9는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 레이아웃도이다.
도 10은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 레이아웃도이다.
도 11은 도 10의 C - C를 따라 절단한 다면도이다.
도 12는 도 10의 E - E를 따라 절단한 단면도이다.
도 13은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 레이아웃도이다.
도 14는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 레이아웃도이다.
도 15는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 레이아웃도이다.
도 16은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 레이아웃도이다.
도 17은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 레이아웃도이다.
도 18은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 레이아웃도이다.
도 19는 도 18의 F - F를 따라 절단한 단면도이다.
도 20은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 레이아웃도이다.
도 21은 도 20의 G - G를 따라 절단한 단면도이다.
도 22는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 레이아웃도이다.
도 23은 도 22의 A - A를 따라 절단한 단면도이다.
도 24는 도 22의 B - B를 따라 절단한 단면도이다.
도 25는 도 22의 D - D를 따라 절단한 단면도이다.
몇몇 실시예에 따른 반도체 장치에 관한 도면에서는, 예시적으로, 활성 패턴 형상의 채널 영역을 포함하는 핀형 트랜지스터(FinFET), 나노 와이어 또는 나노 시트를 포함하는 트랜지스터, MBCFETTM(Multi-Bridge Channel Field Effect Transistor)을 도시하였지만, 이에 제한되는 것은 아니다. 몇몇 실시예에 따른 반도체 장치는 터널링 트랜지스터(tunneling FET), 또는 3차원(3D) 트랜지스터를 포함할 수 있음은 물론이다. 몇몇 실시예들에 따른 반도체 장치는 평면(planar) 트랜지스터를 포함할 수 있음은 물론이다. 덧붙여, 본 발명의 기술적 사상은 2차원 물질을 기반으로하는 트랜지스터(2D material based FETs) 및 이의 이종 구조(heterostructure)에 적용될 수 있다.
또한, 몇몇 실시예에 따른 반도체 장치는 양극성 접합(bipolar junction) 트랜지스터, 횡형 이중 확산 트랜지스터(LDMOS) 등을 포함할 수도 있다.
도 1은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 레이아웃도이다. 도 2 및 도 3은 도 1의 R 영역의 확대도들이다. 도 4는 도 1의 A - A를 따라 절단한 단면도이다. 도 5는 도 1의 B - B를 따라 절단한 단면도이다. 도 6은 도 1의 C - C를 따라 절단한 단면도이다. 도 7은 도 1의 D - D를 따라 절단한 단면도이다. 도 8은 도 1의 E - E를 따라 절단한 단면도이다.
도 1 내지 도 8을 참조하면, 몇몇 실시예들에 따른 반도체 장치는 제1 활성 패턴(110), 제2 활성 패턴(210), 제3 활성 패턴(310), 제4 활성 패턴(410), 제1 소자 분리 구조체(165), 제2 소자 분리 구조체(265), 제3 소자 분리 구조체(365), 제1 게이트 전극(120) 및 복수의 제2 게이트 전극(221, 222, 223, 224)를 포함할 수 있다.
기판(100)은 제1 활성 영역(RX1), 제2 활성 영역(RX2) 및 필드 영역(FX)을 포함할 수 있다. 필드 영역(FX)은 제1 활성 영역(RX1)과 제2 활성 영역(RX2) 사이에 배치될 수 있다. 필드 영역(FX)은 제1 활성 영역(RX1) 및 제2 활성 영역(RX2)과 경계를 이룰 수 있다. 제1 활성 영역(RX1)과 제2 활성 영역(RX2)은 서로 이격될 수 있다. 제1 활성 영역(RX1) 및 제2 활성 영역(RX2)은 필드 영역(FX)에 의해 분리될 수 있다. 필드 영역(FX)은 딥 트렌치에 의해 정의될 수 있다.
다르게 설명하면, 서로 이격되어 있는 제1 활성 영역(RX1) 및 제2 활성 영역(RX2)의 주변에, 소자 분리막이 배치될 수 있다. 이 때, 소자 분리막 중, 제1 활성 영역(RX1) 및 제2 활성 영역(RX2) 사이에 있는 부분이 필드 영역(FX)일 수 있다. 예를 들어, 반도체 장치의 일 예가 될 수 있는 트랜지스터의 채널 영역이 형성되는 부분이 활성 영역일 수 있고, 활성 영역에 형성된 트랜지스터의 채널 영역을 구분하는 부분이 필드 영역일 수 있다. 또는, 활성 영역은 트랜지스터의 채널 영역으로 사용되는 활성 패턴 또는 나노 시트가 형성되는 부분이고, 필드 영역은 채널 영역으로 사용되는 활성 패턴 또는 나노 시트가 형성되지 않는 영역일 수 있다.
몇몇 실시예에서, 제1 활성 영역(RX1) 및 제2 활성 영역(RX2) 중 하나는 PMOS 형성 영역이고, 다른 하나는 NMOS 형성 영역일 수 있다. 다른 실시예에서, 제1 활성 영역(RX1) 및 제2 활성 영역(RX2)은 PMOS 형성 영역일 수 있다. 다른 실시예에서, 제1 활성 영역(RX1) 및 제2 활성 영역(RX2)은 NMOS 형성 영역일 수 있다.
기판(100)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다.
제1 활성 패턴(110) 및 제2 활성 패턴(210)은 기판(100) 상에 배치될 수 있다. 제1 활성 패턴(110) 및 제2 활성 패턴(210)은 기판(100)의 제1 활성 영역(RX1) 내에 형성될 수 있다. 제1 활성 패턴(110) 및 제2 활성 패턴(210)은 제1 방향(D1)을 따라 연장될 수 있다. 제1 활성 패턴(110) 및 제2 활성 패턴(210)은 제1 방향(D1)으로 이격될 수 있다.
여기에서, 제1 방향(D1)은 제2 방향(D2) 및 제3 방향(D3)과 교차될 수 있다. 또한, 제2 방향(D2)은 제3 방향(D3)과 교차될 수 있다. 제3 방향(D3)은 기판(100)의 상면과 수직인 방향일 수 있다.
제3 활성 패턴(310) 및 제4 활성 패턴(410)은 기판(100) 상에 배치될 수 있다. 제3 활성 패턴(310) 및 제4 활성 패턴(410)은 제2 활성 영역(RX2) 내에 형성될 수 있다. 제3 활성 패턴(310) 및 제4 활성 패턴(410)은 제1 방향(D1)을 따라 연장될 수 있다. 제3 활성 패턴(310) 및 제4 활성 패턴(410)은 제1 방향(D1)으로 이격될 수 있다. 제3 활성 패턴(310)은 제1 활성 패턴(110)과 제2 방향(D2)으로 이격될 수 있고, 제4 활성 패턴(410)은 제2 활성 패턴(210)과 제2 방향(D2)으로 이격될 수 있다. 제1 활성 영역(RX1) 및 제2 활성 영역(RX2)은 제1 활성 패턴(110) 및 제3 활성 패턴(310)과, 제2 활성 패턴(210) 및 제4 활성 패턴(410)에 의해 구분될 수 있다.
제1 내지 제4 활성 패턴(110, 210, 310, 410)은 각각 다채널 활성 패턴일 수 있다. 제1 활성 패턴(110)은 제1 하부 패턴(BP1)과 복수의 제1 시트 패턴(NS1)을 포함할 수 있고, 제2 활성 패턴(210)은 제2 하부 패턴(BP2)과 복수의 제2 시트 패턴(NS2)을 포함할 수 있다. 제3 활성 패턴(310)은 제1 활성 패턴(110)과 유사하게 하부 패턴과 복수의 시트 패턴을 포함할 수 있고, 제4 활성 패턴(410)은 제2 활성 패턴(210)과 유사하게 하부 패턴과 복수의 시트 패턴을 포함할 수 있다.
제1 하부 패턴(BP1)은 기판(100)으로부터 돌출될 수 있다. 제1 하부 패턴(BP1)은 제1 방향(D1)으로 길게 연장될 수 있다. 복수의 제1 시트 패턴(NS1)은 제1 하부 패턴(BP1) 상에 배치될 수 있다. 복수의 제1 시트 패턴(NS1)은 제1 하부 패턴(BP1)과 제3 방향(D3)으로 이격될 수 있다. 각각의 제1 시트 패턴(NS1)은 제3 방향(D3)으로 서로 이격될 수 있다.
제2 하부 패턴(BP2)은 기판(100)으로부터 돌출될 수 있다. 제2 하부 패턴(BP2)은 제1 방향(D1)으로 길게 연장될 수 있다. 복수의 제2 시트 패턴(NS2)은 제2 하부 패턴(BP2) 상에 배치될 수 있다. 복수의 제2 시트 패턴(NS2)은 제2 하부 패턴(BP2)과 제3 방향(D3)으로 이격될 수 있다. 각각의 제2 시트 패턴(NS2)은 제3 방향(D3)으로 서로 이격될 수 있다.
예를 들어, 제1 시트 패턴(NS1) 및 제2 시트 패턴(NS2)은 각각 나노 시트 또는 나노 와이어일 수 있다. 제1 시트 패턴(NS1) 및 제2 시트 패턴(NS2)은 각각 3개인 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
몇몇 실시예들에 따른 반도체 장치에서, 제1 소자 분리 구조체(165)와 제2 소자 분리 구조체(265) 사이의 제1 활성 패턴(110)의 제2 방향(D2)으로의 폭은 제2 소자 분리 구조체(265)와 제3 소자 분리 구조체(365) 사이의 제2 활성 패턴(210)의 제2 방향(D2)으로의 폭보다 클 수 있고, 제1 소자 분리 구조체(165)와 제2 소자 분리 구조체(265) 사이의 제3 활성 패턴(310)의 제2 방향(D2)으로의 폭은 제2 소자 분리 구조체(265)와 제3 소자 분리 구조체(365) 사이의 제4 활성 패턴(410)의 제2 방향(D2)으로의 폭보다 클 수 있다.
제1 활성 패턴(110)의 제2 방향(D2)으로의 폭(W1)은 제2 활성 패턴(210)의 제2 방향(D2)으로의 폭(W2)과 다를 수 있다. 예를 들어, 제1 활성 패턴(110)의 제2 방향(D2)으로의 폭(W1)은 제2 활성 패턴(210)의 제2 방향(D2)으로의 폭(W2)보다 클 수 있다. 예를 들어, 제1 활성 패턴(110)의 제2 방향(D2)으로의 폭(W1)은 제1 하부 패턴(BP1)의 상면의 제2 방향(D2)으로의 폭일 수 있고, 제2 활성 패턴(210)의 제2 방향(D2)으로의 폭(W2)은 제2 하부 패턴(BP2)의 상면의 제2 방향(D2)으로의 폭일 수 있다.
몇몇 실시예들에 따른 반도체 장치에서, 제2 소자 분리 구조체(265)로부터 멀어짐에 따라 제1 활성 패턴(110)의 제2 방향(D2)으로의 폭(W1)은 일정할 수 고, 제2 소자 분리 구조체(265)로부터 멀어짐에 따라 제2 활성 패턴(210)의 제2 방향(D2)으로의 폭(W2)은 일정할 수 있다.
제3 활성 패턴(310)의 제2 방향(D2)으로의 폭(W3)은 제4 활성 패턴(410)의 제2 방향(D2)으로의 폭(W4)과 다를 수 있다. 예를 들어, 제3 활성 패턴(310)의 제2 방향(D2)으로의 폭(W3)은 제4 활성 패턴(410)의 제2 방향(D2)으로의 폭(W4)보다 클 수 있다. 예를 들어, 제3 활성 패턴(310)의 제2 방향(D2)으로의 폭(W3)은 제3 하부 패턴(BP3)의 상면의 제2 방향(D2)으로의 폭일 수 있고, 제4 활성 패턴(410)의 제2 방향(D2)으로의 폭(W4)은 제4 하부 패턴(BP4)의 상면의 제2 방향(D2)으로의 폭일 수 있다.
몇몇 실시예들에 따른 반도체 장치에서, 제2 소자 분리 구조체(265)로부터 멀어짐에 따라 제3 활성 패턴(310)의 제2 방향(D2)으로의 폭(W3)은 일정할 수 있고, 제2 소자 분리 구조체(265)로부터 멀어짐에 따라 제4 활성 패턴(410)의 제2 방향(D2)으로의 폭(W4)은 일정할 수 있다.
제2 활성 패턴(210)의 전체는 제1 활성 패턴(110)과 제1 방향(D1)으로 중첩될 수 있다. 평면도 관점에서, 제1 활성 패턴(110)은 제2 활성 패턴(210)에서 제2 방향(D2)으로 돌출되는 부분과 제2 활성 패턴(210)에서 제2 방향(D2)과 반대되는 방향으로 돌출되는 부분을 포함하는 형상을 가질 수 있다. 상기 평면도는 제1 방향(D1)과 제2 방향(D2)으로 구성될 수 있다.
제1 활성 패턴(110)은 제2 방향(D2)으로 서로 반대되는 제1-1 측벽(S11)과 제1-2 측벽(S12)을 포함할 수 있다. 제2 활성 패턴(210)은 제2 방향(D2)으로 서로 반대되는 제2-1 측벽(S21)과 제2-2 측벽(S22)을 포함할 수 있다. 제1-1 측벽(S11)과 제2-1 측벽(S21)은 서로 다른 평면 상에 배치될 수 있고, 제1-2 측벽(S12)과 제2-2 측벽(S22)은 서로 다른 평면 상에 배치될 수 있다. 제1-1 측벽(S11)은 제2-1 측벽(S21)보다 제2 방향(D2)을 기준으로 하측에 배치될 수 있고, 제1-2 측벽(S12)은 제2-2 측벽(S22)보다 제2 방향(D2)을 기준으로 상측에 배치될 수 있다.
제1 활성 패턴(110)의 제1-1 측벽(S11) 및 제1-2 측벽(S12)은 제1 하부 패턴(BP1)의 측벽일 수 있다. 제1 하부 패턴(BP1)은 제2 방향(D2)으로 반대되는 제1-1 측벽(S11)과 제1-2 측벽(S12)을 포함할 수 있다. 제2 활성 패턴(210)의 제2-1 측벽(S21) 및 제2-2 측벽(S22)은 제2 하부 패턴(BP2)의 측벽일 수 있다. 제2 하부 패턴(BP2)은 제2 방향(D2)으로 반대되는 제2-1 측벽(S21)과 제2-2 측벽(S22)을 포함할 수 있다.
제4 활성 패턴(410)의 전체는 제3 활성 패턴(310)과 제1 방향(D1)으로 중첩될 수 있다. 평면도 관점에서, 제3 활성 패턴(310)은 제4 활성 패턴(310)에서 제2 방향(D2)으로 돌출되는 부분과 제4 활성 패턴(110)에서 제2 방향(D2)과 반대되는 방향으로 돌출되는 부분을 포함하는 형상을 가질 수 있다.
제3 활성 패턴(310)은 제2 방향(D2)으로 서로 반대되는 제3-1 측벽(S31)과 제3-2 측벽(S32)을 포함할 수 있다. 제3-2 측벽(S32)은 제1-1 측벽(S11)과 제2 방향(D2)으로 대향할 수 있다. 제4 활성 패턴(410)은 제2 방향(D2)으로 서로 반대되는 제4-1 측벽(S41)과 제4-2 측벽(S42)을 포함할 수 있다. 제4-2 측벽(S42)은 제2-1 측벽(S21)과 제2 방향(D2)으로 대향할 수 있다. 제3-1 측벽(S31)과 제4-1 측벽(S41)은 서로 다른 평면 상에 배치될 수 있고, 제3-2 측벽(S32)과 제4-2 측벽(S42)은 서로 다른 평면 상에 배치될 수 있다. 제3-1 측벽(S31)은 제4-1 측벽(S41)보다 제2 방향(D2)을 기준으로 하측에 배치될 수 있고, 제3-2 측벽(S32)은 제4-2 측벽(S42)보다 제2 방향(D2)을 기준으로 상측에 배치될 수 있다.
제3 활성 패턴(310)의 제3-1 측벽(S31) 및 제3-2 측벽(S32)은 제3 하부 패턴(BP3)의 측벽일 수 있다. 제3 하부 패턴(BP3)은 제2 방향(D2)으로 반대되는 제3-1 측벽(S31)과 제3-2 측벽(S32)을 포함할 수 있다. 제4 활성 패턴(410)의 제4-1 측벽(S41) 및 제4-2 측벽(S42)은 제4 하부 패턴(BP4)의 측벽일 수 있다. 제4 하부 패턴(BP4)은 제2 방향(D2)으로 반대되는 제4-1 측벽(S41)과 제4-2 측벽(S42)을 포함할 수 있다.
다르게 설명하면, 제1 소자 분리 구조체(165)와 제2 소자 분리 구조체(265) 사이의 제1 활성 패턴(110)과 제3 활성 패턴(310) 사이의 거리(S1)는 제2 소자 분리 구조체(265)와 제3 소자 분리 구조체(365) 사이의 제2 활성 패턴(210)과 제4 활성 패턴(410) 사이의 거리(S2)와 다를 수 있다. 제1 활성 패턴(110)과 제3 활성 패턴(310) 사이의 거리(S1)는 제2 활성 패턴(210)과 제4 활성 패턴(410) 사이의 거리(S2)보다 작을 수 있다. 여기서 거리(S1)와 거리(S2)는 기판(100)으로부터 제3 방향(D3)으로 동일 높이에서 측정된 거리일 수 있다.
제3 활성 패턴(310)과 제4 활성 패턴(410)에 대한 설명은 제1 활성 패턴(110) 및 제2 활성 패턴(210)에 대한 설명과 실질적으로 동일할 수 있으므로, 이하의 설명은 제1 활성 패턴(110) 및 제2 활성 패턴(210)을 중심으로 설명한다.
도 2를 참조하면, 몇몇 실시예들에 따른 반도체 장치에서, 평면도 관점에서, 제1 활성 패턴(110)의 제1-1 측벽(S11)과 제2 활성 패턴(210)의 제2-1 측벽(S21)은 제2 방향(D2)으로 제1 거리(P1)만큼 이격되고, 제1 활성 패턴(110)의 제1-2 측벽(S12)과 제2 활성 패턴(210)의 제2-2 측벽(S22)은 제2 방향(D2)으로 제2 거리(P2)만큼 이격될 수 있다. 제1 거리(P1)와 제2 거리(P2)는 실질적으로 동일할 수 있다.
도 3을 참조하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 거리(P1)와 제2 거리(P2)는 다를 수 있다. 예를 들어, 제1 거리(P1)는 제2 거리(P2)보다 클 수 있다. 또 다른 예를 들어, 제2 거리(P2)는 제1 거리(P1)보다 클 수 있다.
다시 도 1 내지 도 8을 참조하면, 제1 하부 패턴(BP1) 및 제2 하부 패턴(BP2)은 각각 기판(100)의 일부를 식각하여 형성될 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 제1 하부 패턴(BP1) 및 제2 하부 패턴(BP2)은 각각 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 제1 하부 패턴(BP1) 및 제2 하부 패턴(BP2)은 각각 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.
IV-IV족 화합물 반도체는 예를 들어, 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다.
III-V족 화합물 반도체는 예를 들어, III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
제1 시트 패턴(NS1) 및 제2 시트 패턴(NS2)은 각각 원소 반도체 물질인 실리콘 또는 게르마늄, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체 중 하나를 포함할 수 있다. 각각의 제1 시트 패턴(NS1)은 제1 하부 패턴(BP1)과 동일한 물질을 포함할 수도 있고, 제1 하부 패턴(BP1)과 다른 물질을 포함할 수도 있다. 각각의 제2 시트 패턴(NS2)은 제2 하부 패턴(BP2)과 동일한 물질을 포함할 수도 있고, 제2 하부 패턴(BP2)과 다른 물질을 포함할 수도 있다.
제3 방향(D3)으로 적층된 제1 시트 패턴(NS1)의 제2 방향(D2)으로의 폭은 동일하고, 제3 방향(D3)으로 적층된 제2 시트 패턴(NS2)의 제2 방향(D2)으로의 폭은 동일한 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 예를 들어, 제1 하부 패턴(BP1)에서 멀어짐에 따라 제3 방향(D3)으로 적층된 제1 시트 패턴(NS1)의 제2 방향(D2)으로의 폭은 작아질 수 있으며, 제2 하부 패턴(BP2)에서 멀어짐에 따라 제3 방향(D3)으로 적층된 제2 시트 패턴(NS2)의 제2 방향(D2)으로의 폭은 작아질 수 있다.
필드 절연막(105)은 기판(100) 상에 형성될 수 있다. 필드 절연막(105)은 제1 활성 영역(RX1)과, 제2 활성 영역(RX2)과, 필드 영역(FX)에 걸쳐 형성될 수 있다. 필드 절연막(105)은 깊은 트렌치를 채울 수 있다.
필드 절연막(105)은 제1 하부 패턴(BP1) 및 제2 하부 패턴(BP2) 각각의 측벽 상에 배치될 수 있다. 필드 절연막(105)은 제1 하부 패턴(BP1) 및 제2 하부 패턴(BP2) 각각의 측벽의 일부를 둘러쌀 수 있다. 제1 하부 패턴(BP1) 및 제2 하부 패턴(BP2)은 각각 필드 절연막(105)의 상면보다 제3 방향(D3)으로 돌출될 수 있다. 제1 하부 패턴(BP1) 및 제2 하부 패턴(BP2) 각각의 상면은 필드 절연막(105)의 상면보다 제3 방향(D3)으로 돌출될 수 있다. 필드 절연막(105)은 예를 들어, 산화막, 질화막, 산질화막 또는 이들의 조합막을 포함할 수 있다.
제1 소자 분리 구조체(165), 제1 게이트 전극(120), 제2 소자 분리 구조체(265), 복수의 제2 게이트 전극(221, 222, 223, 224) 및 제3 소자 분리 구조체(365)는 제1 방향(D1)을 따라 차례로 배열될 수 있다. 제1 소자 분리 구조체(165), 제1 게이트 전극(120), 제2 소자 분리 구조체(265), 복수의 제2 게이트 전극(221, 222, 223, 224) 및 제3 소자 분리 구조체(365)는 제1 피치로 제1 방향(D1)을 따라 배열될 수 있다. 복수의 제2 게이트 전극(221, 222, 223, 224)은 상기 제1 피치로 제1 방향(D1)을 따라 배열될 수 있다. 제1 소자 분리 구조체(165)와 제1 게이트 전극(120) 간의 피치, 제1 게이트 전극(120)과 제2 소자 분리 구조체(265) 간의 피치, 제2 소자 분리 구조체(265)와 제2 게이트 전극(221) 간의 피치, 서로 이웃하는 2개의 제2 게이트 전극(221, 222, 223, 224) 간의 피치, 및 제2 게이트 전극(224)과 제3 소자 분리 구조체(365)간의 피치는 상기 제1 피치일 수 있다.
제1 내지 제3 소자 분리 구조체(165, 265, 365)는 각각 제1 활성 영역(RX1) 및 제2 활성 영역(RX2)에 걸쳐 배치될 수 있다. 제1 내지 제3 소자 분리 구조체(165, 265, 365)는 각각 제2 방향(D2)으로 연장될 수 있다.
제1 활성 패턴(110) 및 제3 활성 패턴(310)은 제1 소자 분리 구조체(165) 및 제2 소자 분리 구조체(265) 사이에 배치될 수 있고, 제2 활성 패턴(210) 및 제4 활성 패턴(410)은 제2 소자 분리 구조체(265)와 제3 소자 분리 구조체(365) 사이에 배치될 수 있다. 제1 소자 분리 구조체(165)는 제1 활성 패턴(110)의 종단 및 제3 활성 패턴(310)의 종단과 접촉할 수 있다. 제1 소자 분리 구조체(165)는 제1 활성 패턴(110)의 단측벽 및 제3 활성 패턴(310)의 단측벽과 접촉할 수 있다. 제2 소자 분리 구조체(265)는 제1 활성 패턴(110)의 종단 및 제2 활성 패턴(210)의 종단과 접촉할 수 있다. 제2 소자 분리 구조체(265)는 제3 활성 패턴(310)의 종단 및 제4 활성 패턴(410)의 종단과 접촉할 수 있다. 제2 소자 분리 구조체(265)는 서로 제1 방향(D1)으로 대향하는 제1 활성 패턴(110)의 단측벽 및 제2 활성 패턴(210)의 단측벽과 접촉할 수 있다. 제2 소자 분리 구조체(265)는 서로 제1 방향(D1)으로 대향하는 제3 활성 패턴(310)의 단측벽 및 제4 활성 패턴(410)의 단측벽과 접촉할 수 있다. 제3 소자 분리 구조체(365)는 제2 활성 패턴(210)의 종단 및 제4 활성 패턴(410)의 종단과 접촉할 수 있다. 제3 소자 분리 구조체(365)는 제2 활성 패턴(210)의 단측벽 및 제4 활성 패턴(410)의 단측벽과 접촉할 수 있다. 제2 소자 분리 구조체(265)는 제1 활성 패턴(110) 및 제2 활성 패턴(210)을 분리할 수 있고, 제3 활성 패턴(310) 및 제4 활성 패턴(410)을 분리할 수 있다.
제1 소자 분리 구조체(165) 및 제3 소자 분리 구조체(365)에 관한 설명은 제2 소자 분리 구조체(265)에 관한 설명과 실질적으로 동일할 수 있으므로, 이하의 설명은 제2 소자 분리 구조체(265)를 중심으로 설명한다.
제2 소자 분리 구조체(265)는 제1 하부 패턴(BP1)과 제2 하부 패턴(BP2)을 분리할 수 있다. 제2 소자 분리 구조체(265)는 제1 하부 패턴(BP1)과 제2 하부 패턴(BP2) 사이에 배치될 수 있다. 제2 소자 분리 구조체(265)는 제1 하부 패턴(BP1) 및 제2 하부 패턴(BP2)과 각각 접할 수 있다.
몇몇 실시예들에 따른 반도체 장치에서, 분리 구조체 스페이서(265SP)는 제2 소자 분리 구조체(265)의 측벽의 일부를 따라 연장될 수 있다. 예를 들어 분리 구조체 스페이서(265SP)는 제2 소자 분리 구조체(265)의 제1 방향(D1)으로의 양측벽의 일부를 따라 연장될 수 있다. 분리 구조체 스페이서(265SP)는 게이트 스페이서(140)와 동일한 물질을 포함할 수 있다. 또 는 제2 소자 분리 구조체(265)의 측벽 상에 분리 구조체 스페이서(265SP)가 배치되지 않을 수 있다.
몇몇 실시예들에 따른 반도체 장치에서, 시트 패턴(NS_P)은 제2 소자 분리 구조체(265)의 측벽의 일부 상에 남아 있을 수 있다. 또는 시트 패턴(NS_P)은 제2 소자 분리 구조체(265)의 측벽 상에 배치되지 않을 수 있다.
제1 내지 제3 소자 분리 구조체(165, 265, 365)는 각각 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN), 실리콘 붕소질화물(SiBN), 실리콘 산붕소질화물(SiOBN), 실리콘 산탄화물(SiOC), 알루미늄 산화물(AlO) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 제1 내지 제3 소자 분리 구조체(165, 265, 365)는 각각 단일막인 것으로 도시되었지만, 이에 제한되는 것은 아니다.
제1 게이트 전극(120)은 제1 소자 분리 구조체(165)와 제2 소자 분리 구조체(265) 사이에 배치될 수 있다. 복수의 제2 게이트 전극(221, 222, 223, 224)은 제2 소자 분리 구조체(265)와 제3 소자 분리 구조체(365) 사이에 배치될 수 있다. 즉, 제1 소자 분리 구조체(165)와 제2 소자 분리 구조체(265) 사이에는 하나의 제1 게이트 전극(120)이 배치될 수 있고, 제2 소자 분리 구조체(265)와 제3 소자 분리 구조체(365) 사이에는 복수의 제2 게이트 전극(221, 222, 223, 224)이 배치될 수 있다. 제2 게이트 전극(221, 222, 223, 224)이 4개인 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
제1 게이트 전극(120) 및 복수의 제2 게이트 전극(221, 222, 223, 224)은 각각 제2 방향(D2)으로 연장될 수 있다. 제1 게이트 전극(120) 및 복수의 제2 게이트 전극(221, 222, 223, 224)은 각각 제1 활성 영역(RX1) 및 제2 활성 영역(RX2) 상에 배치될 수 있다.
제1 게이트 전극(120)은 제1 활성 패턴(110) 및 제3 활성 패턴(310) 상에 배치될 수 있다. 제1 게이트 전극(120)은 제1 활성 패턴(110) 및 제3 활성 패턴(310)과 교차할 수 있다. 제1 게이트 전극(120)은 제1 시트 패턴(NS1)을 둘러쌀 수 있다.
각각의 제2 게이트 전극(221, 222, 223, 224)은 제2 활성 패턴(210) 및 제4 활성 패턴(410) 상에 배치될 수 있다. 각각의 제2 게이트 전극(221, 222, 223, 224)은 제2 활성 패턴(210) 및 제4 활성 패턴(410)과 교차할 수 있다. 각각의 제2 게이트 전극(221, 222, 223, 224)은 제2 시트 패턴(NS2)을 둘러쌀 수 있다.
제1 게이트 전극(120) 및 복수의 제2 게이트 전극(221, 222, 223, 224)은 각각 금속, 금속합금, 도전성 금속 질화물, 도전성 금속 탄화물, 도전성 금속 탄질화물, 금속 실리사이드, 도핑된 반도체 물질, 도전성 금속 산화물 및 도전성 금속 산질화물 중 적어도 하나를 포함할 수 있다. 제1 게이트 전극(120)은 예를 들어, 티타늄 질화물(TiN), 탄탈륨 탄화물(TaC), 탄탈륨 질화물(TaN), 티타늄 실리콘 질화물(TiSiN), 탄탈륨 실리콘 질화물(TaSiN), 탄탈륨 티타늄 질화물(TaTiN), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 알루미늄 질화물(TaAlN), 텅스텐 질화물(WN), 루테늄(Ru), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 탄질화물(TiAlC-N), 티타늄 알루미늄 탄화물(TiAlC), 티타늄 탄화물(TiC), 탄탈륨 탄질화물(TaCN), 텅스텐(W), 알루미늄(Al), 구리(Cu), 코발트(Co), 티타늄(Ti), 탄탈륨(Ta), 니켈(Ni), 백금(Pt), 니켈 백금(Ni-Pt), 니오븀(Nb), 니오븀 질화물(NbN), 니오븀 탄화물(NbC), 몰리브덴(Mo), 몰리브덴 질화물(MoN), 몰리브덴 탄화물(MoC), 텅스텐 탄화물(WC), 로듐(Rh), 팔라듐(Pd), 이리듐(Ir), 오스뮴(Os), 은(Ag), 금(Au), 아연(Zn), 바나듐(V) 및 이들의 조합 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다. 도전성 금속 산화물 및 도전성 금속 산질화물은 상술한 물질이 산화된 형태를 포함할 수 있지만, 이에 제한되는 것은 아니다.
게이트 절연막(130)은 필드 절연막(105)의 상면 및 제1 하부 패턴(BP1)의 상면을 따라 연장될 수 있다. 게이트 절연막(130)은 제1 시트 패턴(NS1)을 감쌀 수 있다. 게이트 절연막(130)은 제1 시트 패턴(NS1)의 둘레를 따라 배치될 수 있다. 게이트 절연막(130)은 제1 게이트 전극(120) 및 제1 시트 패턴(NS1) 사이에 배치될 수 있다. 게이트 절연막(130)은 필드 절연막(105)의 상면 및 제2 하부 패턴(BP2)의 상면을 따라 연장될 수 있다. 게이트 절연막(130)은 제2 시트 패턴(NS2)을 감쌀 수 있다. 게이트 절연막(130)은 제2 시트 패턴(NS2)의 둘레를 따라 배치될 수 있다. 게이트 절연막(130)은 각각의 제2 게이트 전극(221, 222, 223, 224) 및 제2 시트 패턴(NS2) 사이에 배치될 수 있다.
게이트 절연막(130)은 실리콘 산화물, 실리콘-게르마늄 산화물, 게르마늄 산화물, 실리콘 산질화물, 실리콘 질화물, 또는 실리콘 산화물보다 유전 상수가 큰 고유전율 물질을 포함할 수 있다. 고유전율 물질은 예를 들어, 보론 질화물(boron nitride), 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 하프늄 알루미늄 산화물(hafnium aluminum oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있다.
게이트 절연막(130)은 단일막인 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 게이트 절연막(130)은 복수의 막을 포함할 수 있다. 예를 들어 게이트 절연막(130)은 계면막(interfacial layer)과 고유전율 절연막을 포함할 수도 있다.
게이트 스페이서(140)는 제1 게이트 전극(120)의 측벽 상에 배치될 수 있다. 게이트 스페이서(140)는 제1 하부 패턴(BP1) 및 제1 시트 패턴(NS1) 사이, 및 제3 방향(D3)으로 인접하는 제1 시트 패턴(NS1) 사이에 배치되지 않을 수 있다. 게이트 스페이서(140)는 각각의 제2 게이트 전극(221, 222, 223, 224)의 측벽 상에 배치될 수 있다. 게이트 스페이서(140)는 제2 하부 패턴(BP2) 및 제2 시트 패턴(NS2) 사이, 및 제3 방향(D3)으로 인접하는 제2 시트 패턴(NS2) 사이에 배치되지 않을 수 있다.
게이트 스페이서(140)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN), 실리콘 붕소질화물(SiBN), 실리콘 산붕소질화물(SiOBN), 실리콘 산탄화물(SiOC) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 게이트 스페이서(140)는 단일막인 것으로 도시되었지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
게이트 캡핑 패턴(145)은 제1 게이트 전극(120) 및 각각의 제2 게이트 전극(221, 222, 223, 224) 상에 배치될 수 있다. 게이트 캡핑 패턴(145)은 게이트 스페이서(140) 상에 배치될 수 있다. 게이트 캡핑 패턴(145)의 상면은 층간 절연막(190)의 상면과 동일 평면에 놓일 수 있다. 도시된 것과 달리, 게이트 캡핑 패턴(145)은 게이트 스페이서(140) 사이에 배치될 수 있다.
게이트 캡핑 패턴(145)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제1 소오스/드레인 패턴(150)은 제1 활성 패턴(110) 상에 배치될 수 있다. 제1 소오스/드레인 패턴(150)은 제1 하부 패턴(BP1) 상에 배치될 수 있다. 제1 소오스/드레인 패턴(150)은 복수의 제1 시트 패턴(NS1)과 연결될 수 있다. 제1 소오스/드레인 패턴(150)은 복수의 제1 시트 패턴(NS1)과 접촉할 수 있다.
제1 소오스/드레인 패턴(150)은 제1 게이트 전극(120)의 측면에 배치될 수 있다. 제1 소오스/드레인 패턴(150)은 제1 소자 분리 구조체(165)와 제2 소자 분리 구조체(265) 사이에 배치될 수 있다. 예를 들어 제1 소오스/드레인 패턴(150)은 제1 게이트 전극(120)의 양측에 배치될 수 있다. 또 다른 예를 들어, 제1 소오스/드레인 패턴(150)은 제1 게이트 전극(120)의 일측에 배치되고, 제1 게이트 전극(120)의 타측에는 배치되지 않을 수 있다.
제2 소오스/드레인 패턴(250)은 제2 활성 패턴(210) 상에 배치될 수 있다. 제2 소오스/드레인 패턴(250)은 제2 하부 패턴(BP2) 상에 배치될 수 있다. 제2 소오스/드레인 패턴(250)은 복수의 제2 시트 패턴(NS2)과 연결될 수 있다. 제2 소오스/드레인 패턴(250)은 복수의 제2 시트 패턴(NS2)과 접촉할 수 있다.
제2 소오스/드레인 패턴(250)은 제2 게이트 전극(221, 222, 223, 224) 각각의 측면에 배치될 수 있다. 제2 소오스/드레인 패턴(250)은 제2 소자 분리 구조체(265)와 제3 소자 분리 구조체(365) 사이에 배치될 수 있다. 예를 들어, 제2 소오스/드레인 패턴(250)은 제2 게이트 전극(221, 222, 223, 224) 각각의 양측에 배치될 수 있다. 또 다른 예를 들어, 제2 소오스/드레인 패턴(250)은 제2 게이트 전극(221, 222, 223, 224) 각각의 일측에 배치되고, 제2 게이트 전극(221, 222, 223, 224) 각각의 타측에는 배치되지 않을 수 있다.
제1 소오스/드레인 패턴(150)은 제1 시트 패턴(NS1)을 채널 영역으로 사용하는 트랜지스터의 소오스/드레인에 포함될 수 있고, 제2 소오스/드레인 패턴(250)은 제2 시트 패턴(NS2)을 채널 영역으로 사용하는 트랜지스터의 소오스/드레인에 포함될 수 있다.
제1 소오스/드레인 패턴(150) 및 제2 소오스/드레인 패턴(250)은 에피택셜 패턴을 포함할 수 있다. 제1 소오스/드레인 패턴(150) 및 제2 소오스/드레인 패턴(250)은 반도체 물질을 포함할 수 있다.
제1 소오스/드레인 패턴(150) 및 제2 소오스/드레인 패턴(250)은 예를 들어, 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 제1 소오스/드레인 패턴(150) 및 제2 소오스/드레인 패턴(250)은 예를 들어, 탄소(C), 실리콘(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물을 포함할 수 있다. 예를 들어, 제1 소오스/드레인 패턴(150) 및 제2 소오스/드레인 패턴(250)은 실리콘, 실리콘-게르마늄, 실리콘 카바이드 등을 포함할 수 있지만, 이에 제한되는 것은 아니다. 제1 소오스/드레인 패턴(150) 및 제2 소오스/드레인 패턴(250)은 반도체 물질에 도핑된 불순물을 포함할 수 있다.
제1 소오스/드레인 패턴(150) 및 제2 소오스/드레인 패턴(250)은 단일막인 것으로 도시되었지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 제1 소오스/드레인 패턴(150) 및 제2 소오스/드레인 패턴(250)은 육각형과 유사한 모양을 갖는 것으로 도시되었지만, 이에 제한되는 것은 아니다.
식각 정지막(156)은 제1 게이트 전극(120) 및 복수의 제2 게이트 전극(221, 222, 223, 224)의 측벽과, 제1 및 제2 소오스/드레인 패턴(150, 250) 상에 배치될 수 있다. 식각 정지막(156)은 층간 절연막(190)에 대해 식각 선택비를 갖는 물질을 포함할 수 있다. 식각 정지막(156)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산탄질화물(SiOCN), 실리콘 붕소질화물(SiBN), 실리콘 산붕소질화물(SiOBN), 실리콘 산탄화물(SiOC) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
층간 절연막(190)은 식각 정지막(156) 상에 배치될 수 있다. 층간 절연막(190)은 게이트 캡핑 패턴(145)의 상면을 덮지 않을 수 있지만, 이에 제한되는 것은 아니다. 예를 들어, 층간 절연막(190)의 상면은 게이트 캡핑 패턴(145)의 상면 동일 평면에 놓일 수 있지만, 이에 제한되는 것은 아니다. 층간 절연막(190)의 상면은 제1 내지 제3 소자 분리 구조체(165, 265, 365)의 상면의 상면과 동일 평면에 놓일 수 있지만, 이에 제한되는 것은 아니다.
층간 절연막(190)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, Fluorinated TetraEthylOrthoSilicate (FTEOS), Hydrogen SilsesQuioxane (HSQ), Bis-benzoCycloButene (BCB), TetraMethylOrthoSilicate (TMOS), OctaMethyleyCloTetraSiloxane (OMCTS), HexaMethylDiSiloxane (HMDS), TriMethylSilyl Borate (TMSB), DiAcetoxyDitertiaryButoSiloxane (DADBS), TriMethylSilil Phosphate (TMSP), PolyTetraFluoroEthylene (PTFE), TOSZ(Tonen SilaZen), FSG(Fluoride Silicate Glass), polypropylene oxide와 같은 polyimide nanofoams, CDO(Carbon Doped silicon Oxide), OSG(Organo Silicate Glass), SiLK, Amorphous Fluorinated Carbon, silica aerogels, silica xerogels, mesoporous silica 또는 이들의 조합을 포함할 수 있지만, 이에 제한되는 것은 아니다.
제1 내지 제4 소오스/드레인 컨택(181, 182, 183, 184) 각각은 제1 내지 제4 활성 패턴(110, 210, 310, 410) 각각에 배치될 수 있다. 제1 소오스/드레인 컨택(181)은 식각 정지막(156)을 관통하여 제1 활성 패턴(110) 상의 제1 소오스/드레인 패턴(150)과 연결될 수 있다. 제2 소오스/드레인 컨택(182)은 식각 정지막(156)을 관통하여 제2 활성 패턴(210) 상의 제2 소오스/드레인 패턴(250)과 연결될 수 있다. 제3 소오스/드레인 컨택(183)은 식각 정지막(156)을 관통하여 제3 활성 패턴(310) 상의 소오스/드레인 패턴과 연결될 수 있다. 제4 소오스/드레인 컨택(184)은 식각 정지막(156)을 관통하여 제4 활성 패턴(410) 상의 소오스/드레인 패턴과 연결될 수 있다.
제3 소오스/드레인 컨택(183)과 제4 소오스/드레인 컨택(184)에 대한 설명은 제1 소오스/드레인 컨택(181)과 제2 소오스/드레인 컨택(182)에 대한 설명과 실질적으로 동일할 수 있으므로, 이하의 설명은 제1 소오스/드레인 컨택(181)과 제2 소오스/드레인 컨택(182)을 중심으로 설명한다.
도 2 및 도 3을 참조하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 소오스/드레인 컨택(181)의 제2 방향(D2)으로의 길이(L1)는 제2 소오스/드레인 컨택(182)의 제2 방향(D2)으로의 길이(L2)와 실질적으로 동일할 수 있다. 제1 소오스/드레인 컨택(181)의 제1 방향(D1)으로의 길이는 예를 들어 제2 소오스/드레인 컨택(182)의 제1 방향(D1)으로의 길이와 실질적으로 동일할 수 있다.
다시 도 1 내지 도 8을 참조하면, 제1 내지 제4 소오스/드레인 컨택(181, 182, 183, 184) 각각은 소오스/드레인 배리어막(181BM) 및 소오스/드레인 필링막(181FM)을 포함할 수 있다. 소오스/드레인 배리어막(181BM)은 예를 들어, 탄탈륨(Ta), 탄탈륨 질화물(TaN), 티타늄(Ti), 티타늄 질화물(TiN), 티타늄 실리콘 질화물(TiSiN), 루테늄(Ru), 코발트(Co), 니켈(Ni), 니켈 보론(NiB), 텅스텐(W), 텅스텐 질화물(WN), 텅스텐 탄질화물(WCN), 지르코늄(Zr), 지르코늄 질화물(ZrN), 바나듐(V), 바나듐 질화물(VN), 니오븀(Nb), 니오븀 질화물(NbN), 백금(Pt), 이리듐(Ir), 로듐(Rh) 및 2차원 물질(Two-dimensional(2D) material) 중 적어도 하나를 포함할 수 있다. 몇몇 실시예들에 따른 반도체 장치에서, 2차원 물질은 금속성 물질 및/또는 반도체 물질일 수 있다. 2차원 물질(2D material)은 2차원 동소체(allotrope) 또는 2차원 화합물(compound)을 포함할 수 있고, 예를 들어, 그래핀(graphene), 몰리브덴 이황화물(MoS2), 몰리브덴 디셀레나이드(MoSe2), 텅스텐 디셀레나이드(WSe2), 텅스텐 이황화물(WS2), 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다. 즉, 상술한 2차원 물질은 예시적으로 열거되었을 뿐이므로, 본 발명의 반도체 장치에 포함될 수 있는 2차원 물질은 상술한 물질에 의해 제한되지 않는다. 소오스/드레인 필링막(181FM)은 예를 들어, 알루미늄(Al), 텅스텐(W), 코발트(Co), 루테늄(Ru), 구리(Cu), 은(Ag), 금(Au), 망간(Mn) 및 몰리브덴(Mo) 중 적어도 하나를 포함할 수 있다.
실리사이드막(155)은 제1 소오스/드레인 패턴(150)과 제1 소오스/드레인 컨택(181) 사이, 제2 소오스/드레인 패턴(250)과 제2 소오스/드레인 컨택(182) 사이, 제3 활성 패턴(310)의 소오스/드레인 패턴과 제3 소오스/드레인 컨택(183) 사이, 제4 활성 패턴(410)의 소오스/드레인 패턴과 제4 소오스/드레인 컨택(184) 사이에 형성될 수 있다. 실리사이드막(155)은 예를 들어, 금속 실리사이드 물질을 포함할 수 있다.
제1 내지 제3 소자 분리 구조체(165, 265, 365)의 형성 과정에서, 제1 내지 제3 소자 분리 구조체(165, 265, 365) 각각과 이웃하는 제1 소오스/드레인 패턴(150)과 제2 소오스/드레인 패턴(250)의 적어도 일부가 식각될 수 있다. 이로 인해 제1 내지 제3 소자 분리 구조체(165, 265, 365) 각각과 이웃하는 제1 소오스/드레인 패턴(150)과 제2 소오스/드레인 패턴(250)의 부피가 감소할 수 있고, 부피가 감소한 제1 소오스/드레인 패턴(150)과 제2 소오스/드레인 패턴(250)을 포함하는 소자의 전기적 특성이 변화할 수 있고, 설계의 기반이 되는 모델과 실리콘에 실제로 구현된 하드웨어 사이에서 차이가 발생할 수 있다. 특히, 제1 게이트 전극(120)의 양측에 배치된 제1 소오스/드레인 패턴(150)의 부피가 모두 감소하기 때문에, 제1 및 제2 소자 분리 구조체(165, 265) 사이에 배치된 소자의 전기적 특성의 변화가 제2 및 제3 소자 분리 구조체(265, 365) 사이에 배치된 소자의 전기적 특성의 변화보다 클 수 있고, 제1 및 제2 소자 분리 구조체(165, 265) 사이에 배치된 소자와 제2 및 제3 소자 분리 구조체(265, 365) 사이에 배치된 소자 간의 전기적 특성의 차이가 발생할 수 있다.
하지만, 몇몇 실시예들에 따른 반도체 장치에서, 제1 소자 분리 구조체(165)와 제2 소자 분리 구조체(265) 사이의 제1 활성 패턴(110)의 폭(W1) 및 제3 활성 패턴(310)의 폭(W3)은 각각 제2 활성 패턴(210)의 폭(W2) 및 제4 활성 패턴(410)의 폭(W4)보다 클 수 있다. 이에 따라 제1 내지 제3 소자 분리 구조체(165, 265, 365)를 제조하는 공정을 변경할 필요 없이, 제1 및 제2 소자 분리 구조체(165, 265) 사이에 배치된 소자의 전기적 열화가 보상될 수 있다. 이에 따라 MHC(Model Hardware Correlation)가 개선될 수 있고 제1 및 제2 소자 분리 구조체(165, 265) 사이에 배치된 소자와 제2 및 제3 소자 분리 구조체(265, 365) 사이에 배치된 소자 간의 전기적 특성의 차이가 보상될 수 있다.
도 9는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 레이아웃도이다. 설명의 편의상, 도 1 내지 도 8을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 9를 참조하면, 몇몇 실시예들에 따른 반도체 장치는 복수의 내측 스페이서(140ISP)를 더 포함할 수 있다.
내측 스페이서(140ISP)는 제1 하부 패턴(BP1) 및 제1 시트 패턴(NS1) 사이, 및 제3 방향(D3)으로 인접하는 제1 시트 패턴(NS1) 사이에 배치될 수 있다. 내측 스페이서(140ISP)는 제1 게이트 전극(120)과 제1 소오스/드레인 패턴(150) 사이에 배치될 수 있다.
내측 스페이서(140ISP)는 제2 하부 패턴(BP2) 및 제2 시트 패턴(NS2) 사이, 및 제3 방향(D3)으로 인접하는 제2 시트 패턴(NS2) 사이에 배치될 수 있다. 내측 스페이서(140ISP)는 각각의 제2 게이트 전극(221, 222, 223, 224)과 제2 소오스/드레인 패턴(250) 사이에 배치될 수 있다.
내측 스페이서(140ISP)는 제2 소자 분리 구조체(265)의 측벽의 일부 상에 남아 있을 수 있다. 내측 스페이서(140ISP)는 제3 방향(D3)으로 인접하는 시트 패턴(NS_P) 사이에 남아있을 수 있다. 또는 내측 스페이서(140ISP)는 제3 방향(D3)으로 인접하는 시트 패턴(NS_P) 사이에 남아 있지 않을 수도 있다.
도 10은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 레이아웃도이다. 도 11은 도 10의 C - C를 따라 절단한 다면도이다. 도 12는 도 10의 E - E를 따라 절단한 단면도이다. 설명의 편의상, 도 1 내지 도 8을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 10 내지 도 12를 참조하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 소오스/드레인 컨택(181)의 제2 방향(D2)으로의 길이(L1)는 제2 소오스/드레인 컨택(182)의 제2 방향(D2)으로의 길이(L2)와 다를 수 있다. 제1 소오스/드레인 컨택(181)의 제2 방향(D2)으로의 길이(L1)는 제2 소오스/드레인 컨택(182)의 제2 방향(D2)으로의 길이(L2)보다 작을 수 있다. 제3 소오스/드레인 컨택(183)의 제2 방향(D2)으로의 길이는 제4 소오스/드레인 컨택(184)의 제2 방향(D2)으로의 길이보다 작을 수 있다.
제1 활성 패턴(110) 및 제3 활성 패턴(310)의 제2 방향(D2)으로의 폭의 증가로 인해, 서로 인접하는 도전 영역들 간의 원하지 않는 다양한 기생 커패시턴스가 증가할 수 있다. 예를 들어 제1 활성 패턴(110)의 제2 방향(D2)으로의 폭(W1)의 증가로 인해, 제1 소오스/드레인 패턴(150)과 제1 게이트 전극(120) 사이에 기생 커패시턴스가 증가할 수 있다.
하지만 몇몇 실시예들에 따른 반도체 장치에서, 제1 활성 패턴(110) 상의 제1 소오스/드레인 컨택(181)의 제2 방향(D2)으로의 길이(L1)가 제2 활성 패턴(210) 상의 제2 방향(D2)으로의 길이(L2)보다 작기 때문에, 서로 인접하는 도전 영역들 간의 원하지 않는 기생 커패시턴스가 감소할 수 있다. 예를 들어 제1 소오스/드레인 컨택(181)의 제2 방향(D2)으로의 길이(L1)의 감소로 인해, 제1 소오스/드레인 컨택(181)과 제1 게이트 전극(120) 사이의 기생 커패시턴스가 감소할 수 있다.
도 13은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 레이아웃도이다. 설명의 편의상, 도 1 내지 도 8을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 13을 참조하면, 몇몇 실시예들에 따른 반도체 장치에서, 제2 활성 패턴(210)은 제1 활성 패턴(110)에서 제2 방향(D2)으로 돌출되는 부분을 포함하는 형상을 가질 수 있다. 제1-1 측벽(S11)은 제2-1 측벽(S21)과 실질적으로 동일 평면 상에 배치될 수 있고, 제1-2 측벽(S12)은 제2-2 측벽(S22)과 서로 다른 평면 상에 배치될 수 있다. 제1-2 측벽(S12)은 제2-2 측벽(S22)보다 제2 방향(D2)으로 상측에 배치될 수 있다.
제3 활성 패턴(310)은 제2 활성 패턴(210)에서 제2 방향(D2)과 반대되는 방향으로 돌출되는 부분을 포함하는 형상을 가질 수 있다. 제3-1 측벽(S31)은 제4-1 측벽(S41)과 서로 다른 평면 상에 배치될 수 있고, 제3-2 측벽(S32)은 제4-2 측벽(S42)과 실질적으로 동일 평면 상에 배치될 수 있다. 제3-1 측벽(S31)은 제4-1 측벽(S41)보다 제2 방향(D2)을 기준으로 하측에 배치될 수 있다.
다르게 설명하면, 제1 소자 분리 구조체(165)와 제2 소자 분리 구조체(265) 사이의 제1 활성 패턴(110)과 제3 활성 패턴(310) 사이의 거리(S1)는 제2 소자 분리 구조체(265)와 제3 소자 분리 구조체(365) 사이의 제2 활성 패턴(210)과 제4 활성 패턴(410) 사이의 거리(S2)와 실질적으로 동일할 수 있다.
도 14는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 레이아웃도이다. 설명의 편의상, 도 1 내지 도 8을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 14를 참조하면, 몇몇 실시예들에 따른 반도체 장치에서, 제2 활성 패턴(210)은 제1 활성 패턴(110)에서 제2 방향(D2)과 반대 방향으로 돌출되는 부분을 포함하는 형상을 가질 수 있다. 제1-1 측벽(S11)은 제2-1 측벽(S21)과 서로 다른 평면 상에 배치될 수 있고, 제1-2 측벽(S12)은 제2-2 측벽(S22)과 실질적으로 동일 평면 상에 배치될 수 있다. 제1-1 측벽(S11)은 제2-1 측벽(S21)보다 제2 방향(D2)을 기준으로 하측에 배치될 수 있다.
제3 활성 패턴(310)은 제2 활성 패턴(210)에서 제2 방향(D2)과 반대되는 방향으로 돌출되는 부분을 포함하는 형상을 가질 수 있다. 제3-1 측벽(S31)은 제4-1 측벽(S41)과 실질적으로 동일 평면 상에 배치될 수 있고, 제3-2 측벽(S32)은 제4-2 측벽(S42)과 서로 다른 평면 상에 배치될 수 있다. 제3-2 측벽(S32)은 제4-2 측벽(S42)보다 제2 방향(D2)을 기준으로 상측에 배치될 수 있다.
도 15는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 레이아웃도이다. 설명의 편의상, 도 1 내지 도 8을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 15를 참조하면, 몇몇 실시예들에 따른 반도체 장치에서, 제2 활성 패턴(210)과 제4 활성 패턴(410) 각각은 폭이 다른 부분을 포함할 수 있다. 제2 소자 분리 구조체(265) 또는 제3 소자 분리 구조체(365)와 이웃하는 제2 활성 패턴(210)과 제4 활성 패턴(410) 각각의 폭은, 제2 소자 분리 구조체(265) 및 제3 소자 분리 구조체(365)와 이웃하지 않는 제2 활성 패턴(210)과 제4 활성 패턴(410) 각각의 폭보다 클 수 있다.
예를 들어, 제2 활성 패턴(210)은 제2 소자 분리 구조체(265)와 제2 게이트 전극(221) 사이의 제2-1 부분(211), 제2 게이트 전극(221)과 제2 게이트 전극(222) 사이의 제2-2 부분(212), 제2 게이트 전극(222)과 제2 게이트 전극(223) 사이의 제2-3 부분(213), 제2 게이트 전극(223)과 제2 게이트 전극(224) 사이의 제2-4 부분(214) 및 제2 게이트 전극(224)과 제3 소자 분리 구조체(365) 사이의 제2-5 부분(215)을 포함할 수 있다. 제2 소자 분리 구조체(265)와 이웃하는 제2-1 부분(211)의 제2 방향(D2)으로의 폭(W21), 및 제3 소자 분리 구조체(3365)와 이웃하는 제2-5 부분(215)의 제2 방향(D2)으로의 폭(W25)은 제2 소자 분리 구조체(265) 및 제3 소자 분리 구조체(365)와 이웃하지 않는 제2-2 내지 제2-4 부분(212, 213, 214)의 제2 방향(D2)으로의 폭(W22)보다 클 수 있다. 제2-1 부분(211)의 제2 방향(D2)으로의 폭(W21)과 제2-5 부분(215)의 제2 방향(D2)으로의 폭(W25)은 실질적으로 동일한 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
제4 활성 패턴(410)은 제2 소자 분리 구조체(265)와 제2 게이트 전극(221) 사이의 제4-1 부분(411), 제2 게이트 전극(221)과 제2 게이트 전극(222) 사이의 제4-2 부분(412), 제2 게이트 전극(222)과 제2 게이트 전극(223) 사이의 제4-3 부분(413), 제2 게이트 전극(223)과 제2 게이트 전극(224) 사이의 제4-4 부분(414) 및 제2 게이트 전극(224)과 제3 소자 분리 구조체(365) 사이의 제4-5 부분(415)을 포함할 수 있다. 제2 소자 분리 구조체(265)와 이웃하는 제4-1 부분(411)의 제2 방향(D2)으로의 폭(W41), 및 제3 소자 분리 구조체(3365)와 이웃하는 제4-5 부분(415)의 제2 방향(D2)으로의 폭(W45)은 제2 소자 분리 구조체(265) 및 제3 소자 분리 구조체(365)와 이웃하지 않는 제4-2 내지 제4-4 부분(412, 413, 414)의 제2 방향(D2)으로의 폭(W42)보다 클 수 있다. 제4-1 부분(411)의 제2 방향(D2)으로의 폭(W41)과 제4-5 부분(415)의 제2 방향(D2)으로의 폭(W45)은 실질적으로 동일한 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
다르게 설명하면, 제2-1 부분(211)과 제4-1 부분(411) 사이의 거리 및 제2-5 부분(215)과 제4-5 부분(415) 사이의 거리는 제2-2 부분(212)과 제4-2 부분(412) 사이의 거리보다 작을 수 있다. 제2-2 부분(212)과 제4-2 부분(412) 사이의 거리는 제2-3 부분(213)과 제4-3 부분(413) 및 제2-4 부분(214)과 제4-4 부분(414) 사이의 거리와 실질적으로 동일할 수 있다.
몇몇 실시예들에 따른 반도체 장치에서, 제2-1 부분(211)의 제2 방향(D2)으로의 폭(W21)과 제1 활성 패턴(110)의 제2 방향(D2)으로의 폭(W1)은 실질적으로 동일할 수 있다. 제4-1 부분(411)의 제2 방향(D2)으로의 폭(W41)과 제3 활성 패턴(310)의 제2 방향(D2)으로의 폭(W3)은 실질적으로 동일할 수 있다.
도 16은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 레이아웃도이다. 설명의 편의상, 도 15를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 16을 참조하면, 몇몇 실시예들에 따른 반도체 장치에서, 제2-1 부분(211)의 제2 방향(D2)으로의 폭(W21) 및 제2-5 부분(215)의 제2 방향(D2)으로의 폭(W25)은 제1 활성 패턴(110)의 제2 방향(D2)으로의 폭(W1)보다 작을 수 있다. 제4-1 부분(411)의 제2 방향(D2)으로의 폭(W41) 및 제4-5 부분(415)의 제2 방향(D2)으로의 폭(W45)은 제3 활성 패턴(310)의 제2 방향(D2)으로의 폭(W3)보다 작을 수 있다.
도 17은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 레이아웃도이다. 설명의 편의상, 도 16을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 17을 참조하면, 몇몇 실시예들에 따른 반도체 장치에서, 제2 활성 패턴(210)과 제4 활성 패턴(410) 각각의 폭은 제2 소자 분리 구조체(265) 또는 제3 소자 분리 구조체(365)와 가까울수록 클 수 있다.
예를 들어, 제2 소자 분리 구조체(265)와 이웃하는 제2-1 부분(211)의 제2 방향(D2)으로의 폭(W21)은 제2-2 부분(212)의 제2 방향(D2)으로의 폭(W22)보다 클 수 있고 제2-2 부분(212)의 제2 방향(D2)으로의 폭(W22)은 제2-3 부분(213)의 제2 방향(D2)으로의 폭(W23)보다 클 수 있다. 제3 소자 분리 구조체(365)와 이웃하는 제2-5 부분(215)의 제2 방향(D2)으로의 폭(W25)은 제2-4 부분(214)의 제2 방향(D2)으로의 폭(W24)보다 클 수 있고 제2-4 부분(214)의 제2 방향(D2)으로의 폭(W24)은 제2-3 부분(213)의 제2 방향(D2)으로의 폭(W23)보다 클 수 있다. 예를 들어, 제2 소자 분리 구조체(265)와 이웃하는 제4-1 부분(411)의 제2 방향(D2)으로의 폭(W41)은 제4-2 부분(412)의 제2 방향(D2)으로의 폭(W42)보다 클 수 있고 제4-2 부분(412)의 제2 방향(D2)으로의 폭(W42)은 제4-3 부분(213)의 제2 방향(D2)으로의 폭(W43)보다 클 수 있다. 제3 소자 분리 구조체(365)와 이웃하는 제4-5 부분(415)의 제2 방향(D2)으로의 폭(W45)은 제4-4 부분(414)의 제2 방향(D2)으로의 폭(W44)보다 클 수 있고 제4-4 부분(414)의 제2 방향(D2)으로의 폭(W44)은 제4-3 부분(413)의 제2 방향(D2)으로의 폭(W43)보다 클 수 있다.
도 18은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 레이아웃도이다. 도 19는 도 18의 F - F를 따라 절단한 단면도이다. 설명의 편의상, 도 1 내지 도 8을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 18 및 도 19를 참조하면, 몇몇 실시예들에 따른 반도체 장치는 제5 활성 패턴(510) 및 제6 활성 패턴(610)을 더 포함할 수 있다.
제5 활성 패턴(510)은 기판(100)의 제1 활성 영역(RX1) 내에 형성될 수 있다. 제5 활성 패턴(510)은 제1 방향(D1)을 따라 연장될 수 있다. 제5 활성 패턴(510)은 제1 활성 패턴(110)과 제1 방향(D1)으로 이격될 수 있다.
제6 활성 패턴(610)은 기판(100)의 제2 활성 영역(RX2) 내에 형성될 수 있다. 제6 활성 패턴(610)은 제1 방향(D1)을 따라 연장될 수 있다. 제6 활성 패턴(610)은 제3 활성 패턴(310)과 제1 방향(D1)으로 이격될 수 있다.
제5 및 제6 활성 패턴(510, 610)은 각각 다채널 활성 패턴일 수 있다. 제5 활성 패턴(510)은 제5 하부 패턴(BP5)과 복수의 제5 시트 패턴(NS5)을 포함할 수 있고, 제6 활성 패턴(610)은 제2 활성 패턴(210)과 유사하게 하부 패턴과 복수의 시트 패턴을 포함할 수 있다. 제5 하부 패턴(BP5)과 복수의 제5 시트 패턴(NS5)에 대한 설명은 제1 하부 패턴(BP1)과 복수의 제1 시트 패턴(NS1)에 대한 설명과 실질적으로 동일할 수 있다. 제6 활성 패턴(610)에 대한 설명은 제5 활성 패턴(510)에 대한 설명과 실질적으로 동일할 수 있으므로, 이하의 설명은 제5 활성 패턴(510)을 중심으로 설명한다.
몇몇 실시예들에 따른 반도체 장치에서, 제1 소자 분리 구조체(165)는 제1 더미 게이트 전극(167), 제2 더미 게이트 전극(169) 및 소자 분리막(168)을 포함할 수 있다.
제1 더미 게이트 전극(167)과 제2 더미 게이트 전극(169)은 상기 제1 피치로 제1 방향(D1)을 따라 배열될 수 있다. 제1 더미 게이트 전극(167)과 제2 더미 게이트 전극(169) 간의 피치는 제2 더미 게이트 전극(169)과 제1 게이트 전극(120) 간의 피치와 동일할 수 있다.
제1 및 제2 더미 게이트 전극(167, 169)은 각각 제2 방향(D2)으로 연장될 수 있다. 제1 및 제2 더미 게이트 전극(167, 169)은 각각 제1 활성 영역(RX1) 및 제2 활성 영역(RX2) 상에 배치될 수 있다.
제1 더미 게이트 전극(167)은 제5 및 제6 활성 패턴(510, 610) 상에 배치될 수 있다. 제1 더미 게이트 전극(167)은 제5 및 제6 활성 패턴(510, 610)과 교차할 수 있다. 제1 더미 게이트 전극(167)은 제5 활성 패턴(510)의 제5 시트 패턴(NS5)과 제6 활성 패턴(610)의 시트 패턴을 둘러쌀 수 있다.
제2 더미 게이트 전극(169)은 제1 및 제3 활성 패턴(110, 310) 상에 배치될 수 있다. 제2 더미 게이트 전극(169)은 제1 및 제3 활성 패턴(110, 310)과 교차할 수 있다. 제2 더미 게이트 전극(169)은 제1 활성 패턴(110)의 제1 시트 패턴(NS1)과 제3 활성 패턴(310)의 시트 패턴을 둘러쌀 수 있다.
제1 및 제2 더미 게이트 전극(167, 169)은 제5 활성 패턴(510)과 제1 활성 패턴(110) 사이의 필드 절연막(105) 및 제6 활성 패턴(610)과 제3 활성 패턴(310) 사이의 필드 절연??(105) 상에 미배치될 수 있다.
제1 및 제2 더미 게이트 전극(167, 169)은 각각 제1 게이트 전극(120) 또는 복수의 제2 게이트 전극(221, 222, 223, 224)과 동일한 물질을 포함할 수 있다.
소자 분리막(168)은 제1 더미 게이트 전극(167)과 제2 더미 게이트 전극(169) 사이에 배치될 수 있다. 소자 분리막(168)은 제2 방향(D2)으로 연장될 수 있다. 소자 분리막(168)은 제1 활성 영역(RX1) 및 제2 활성 영역(RX2) 상에 배치될 수 있다. 소자 분리막(168)은 제5 활성 패턴(510)과 제1 활성 패턴(110)을 분리할 수 있고, 제6 활성 패턴(610)과 제3 활성 패턴(310)을 분리할 수 있다.
몇몇 실시예들에 따른 반도체 장치에서, 소오스/드레인 패턴(EP_R)은 소자 분리막(168)의 측벽의 일부를 따라 남아 있을 수 있다. 또는 소오스/드레인 패턴(EP_R)은 소자 분리막(168)의 측벽 상에 배치되지 않을 수 있다.
몇몇 실시예들에 따른 반도체 장치에서, 식각 정지막(156)은 소자 분리막(168)의 측벽의 일부를 따라 배치될 수 있다. 또는 식각 정지막(156)은 소자 분리막(168)의 측벽 상에 배치되지 않을 수 있다.
소자 분리막(168)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN), 실리콘 붕소질화물(SiBN), 실리콘 산붕소질화물(SiOBN), 실리콘 산탄화물(SiOC), 알루미늄 산화물(AlO) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 소자 분리막(168)은 각각 단일막인 것으로 도시되었지만, 이에 제한되는 것은 아니다.
게이트 절연막(130)은 제5 하부 패턴(BP5)의 상면을 따라 연장될 수 있다. 게이트 절연막(130)은 제5 시트 패턴(NS5)을 감쌀 수 있다. 게이트 절연막(130)은 제5 시트 패턴(NS5)의 둘레를 따라 배치될 수 있다. 게이트 절연막(130)은 제1 더미 게이트 전극(167)과 제5 시트 패턴(NS5) 사이 및 제2 더미 게이트 전극(169)과 제1 시트 패턴(NS1) 사이에 배치될 수 있다.
게이트 스페이서(140)는 제1 및 제2 더미 게이트 전극(167, 169) 각각의 측벽 상에 배치될 수 있다. 게이트 캡핑 패턴(145)은 각각의 제1 및 제2 더미 게이트 전극(167, 169) 상에 배치될 수 있다.
도 20은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 레이아웃도이다. 도 21은 도 20의 G - G를 따라 절단한 단면도이다. 설명의 편의상, 도 1내지 도 8을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 20 및 도 21을 참조하면, 몇몇 실시예들에 따른 반도체 장치에서, 소자 분리막(168)은 제1 활성 영역(RX1) 상에서 제2 방향(D2)으로 연장될 수 있다. 소자 분리막(168)은 제5 활성 패턴(510)과 제1 활성 패턴(110)을 분리할 수 있다.
필드 절연막(105)은 제6 활성 패턴(610)과 제3 활성 패턴(310) 사이에 배치될 수 있다. 필드 절연막(105)은 제6 활성 패턴(610)과 제3 활성 패턴(310)을 분리할 수 있다. 필드 절연막(105)은 제6 활성 패턴(610)의 제6 하부 패턴(BP6)과 제3 활성 패턴(310)이 제3 하부 패턴(BP3)을 분리할 수 있다.
제1 더미 게이트 전극(167)은 제6 활성 패턴(610) 및 필드 절연막(105) 상에 배치될 수 있다. 제1 더미 게이트 전극(167)은 제6 활성 패턴(610)의 단변을 포함하는 종단과 제6 활성 패턴(610)과 제3 활성 패턴(310) 사이의 필드 절연막(105) 상에 배치될 수 있다. 제1 더미 게이트 전극(167)은 복수의 제6 시트 패턴(NS6)의 측벽 상에 배치될 수 있다. 제1 더미 게이트 전극(167)은 복수의 제6 시트 패턴(NS6)의 말단 부분을 완전히 둘러쌀 수 있다. 제1 더미 게이트 전극(167)의 적어도 일부는 제6 활성 패턴(610) 및 제3 활성 패턴(310) 사이의 필드 절연막(105) 상에 배치될 수 있다.
제2 더미 게이트 전극(169)은 필드 절연막(105) 및 제3 활성 패턴(310) 상에 배치될 수 있다. 제2 더미 게이트 전극(169)은 제6 활성 패턴(610)과 제3 활성 패턴(310) 사이의 필드 절연막(105)과 제3 활성 패턴(310)의 단변을 포함하는 종단 상에 배치될 수 있다. 제2 더미 게이트 전극(169)은 복수의 제3 시트 패턴(NS3)의 측벽 상에 배치될 수 있다. 제2 더미 게이트 전극(169)은 복수의 제3 시트 패턴(NS3)의 말단 부분을 완전히 둘러쌀 수 있다. 제2 더미 게이트 전극(169)의 적어도 일부는 제6 활성 패턴(610) 및 제3 활성 패턴(310) 사이의 필드 절연막(105) 상에 배치될 수 있다.
도 22는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 레이아웃도이다. 도 23은 도 22의 A - A를 따라 절단한 단면도이다. 도 24는 도 22의 B - B를 따라 절단한 단면도이다. 도 25는 도 22의 D - D를 따라 절단한 단면도이다. 설명의 편의상, 도 1 내지 도 8을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 22 내지 도 25를 참조하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 내지 제4 활성 패턴(110, 210, 310, 410)은 각각 핀형 패턴일 수 있다. 제1 활성 영역(RX1) 내에 형성된 제1 활성 패턴(110)의 수와 제2 활성 패턴(210)의 수는 동일할 수 있고, 제2 활성 영역(RX2) 내에 형성된 제3 활성 패턴(310)의 수와 제4 활성 패턴(410)의 수는 동일할 수 있다.
제1 내지 제4 활성 패턴(110, 210, 310, 410)은 각각 1개인 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 제1 내지 제4 활성 패턴(110, 210, 310, 410)은 각각 하나 이상일 수 있다.
제1 활성 패턴(110)의 제2 방향(D2)으로의 폭(W1)은 제2 활성 패턴(210)의 제2 방향(D2)으로의 폭(W2)보다 클 수 있다. 제1 활성 패턴(110)의 제2 방향(D2)으로의 폭(W1)은 제1 활성 패턴(110)의 상면의 제2 방향(D2)으로의 폭일 수 있고, 제2 활성 패턴(210)의 제2 방향(D2)으로의 폭(W2)은 제2 활성 패턴(210)의 상면의 제2 방향(D2)으로의 폭일 수 있다.
제3 활성 패턴(310)의 제2 방향(D2)으로의 폭(W3)은 제4 활성 패턴(410)의 제2 방향(D2)으로의 폭(W4)보다 클 수 있다. 제3 활성 패턴(310)의 제2 방향(D2)으로의 폭(W3)은 제3 활성 패턴(310)의 상면의 제2 방향(D2)으로의 폭일 수 있고, 제4 활성 패턴(410)의 제2 방향(D2)으로의 폭(W4)은 제4 활성 패턴(410)의 상면의 제2 방향(D2)으로의 폭일 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판
120: 제1 게이트 전극
221, 222, 223, 224: 제2 게이트 전극
110, 210, 310, 410: 제1 내지 제4 활성 패턴
181, 182, 183, 184: 제1 내지 제4 소오스/드레인 컨택

Claims (20)

  1. 제1 방향을 따라 차례로 배치되고, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 제1 소자 분리 구조체, 제2 소자 분리 구조체, 및 제3 소자 분리 구조체;
    상기 제1 소자 분리 구조체와 상기 제2 소자 분리 구조체 사이에, 상기 제1 방향으로 연장되는 제1 활성 패턴;
    상기 제2 소자 분리 구조체와 상기 제3 소자 분리 구조체 사이에, 상기 제1 방향으로 연장되고 상기 제2 소자 분리 구조체에 의해 상기 제1 활성 패턴과 분리되는 제2 활성 패턴;
    상기 제1 활성 패턴 상에 상기 제2 방향으로 연장되는 제1 게이트 전극; 및
    상기 제2 활성 패턴 상에 상기 제2 방향으로 연장되는 복수의 제2 게이트 전극을 포함하고,
    상기 제1 활성 패턴의 상기 제2 방향으로의 폭은 상기 제2 활성 패턴의 상기 제2 방향으로의 폭보다 큰 반도체 장치.
  2. 제 1항에 있어서,
    상기 제1 활성 패턴은 상기 제2 방향으로 반대되는 제1 측벽과 제2 측벽을 포함하고,
    상기 제2 활성 패턴은 상기 제2 방향으로 반대되는 제3 측벽과 제4 측벽을 포함하고,
    상기 제1 측벽은 상기 제3 측벽과 동일 평면 상에 배치되는 반도체 장치.
  3. 제 1항에 있어서,
    상기 제1 활성 패턴은 상기 제2 방향으로 반대되는 제1 측벽과 제2 측벽을 포함하고,
    상기 제2 활성 패턴은 상기 제2 방향으로 반대되는 제3 측벽과 제4 측벽을 포함하고,
    평면도 관점에서, 상기 제1 측벽과 상기 제3 측벽은 상기 제2 방향으로 제1 폭만큼 이격되고, 상기 제2 측벽과 상기 제4 측벽은 상기 제2 방향으로 상기 제1 폭과 다른 제2 폭만큼 이격되는 반도체 장치.
  4. 제 1항에 있어서,
    상기 제1 활성 패턴은 상기 제2 방향으로 반대되는 제1 측벽과 제2 측벽을 포함하고,
    상기 제2 활성 패턴은 상기 제2 방향으로 반대되는 제3 측벽과 제4 측벽을 포함하고,
    평면도 관점에서, 상기 제1 측벽과 상기 제3 측벽은 상기 제2 방향으로 제1 폭만큼 이격되고, 상기 제2 측벽과 상기 제4 측벽은 상기 제2 방향으로 상기 제1 폭만큼 이격되는 반도체 장치.
  5. 제 1항에 있어서,
    상기 제2 소자 분리 구조체로부터 멀어짐에 따라 상기 제1 활성 패턴의 상기 제2 방향으로의 폭은 일정하고,
    상기 제2 소자 분리 구조체로부터 멀어짐에 따라 상기 제2 활성 패턴의 상기 제2 방향으로의 폭은 일정한 반도체 장치.
  6. 제 1항에 있어서,
    상기 복수의 제2 게이트 전극은,
    상기 제2 소자 분리 구조체와 이웃하는 제2-1 게이트 전극과, 상기 제3 소자 분리 구조체와 이웃하는 제2-2 게이트 전극을 포함하고,
    상기 제2 활성 패턴은,
    상기 제2 소자 분리 구조체와 상기 제2-1 게이트 전극 사이의 제2-1 부분과, 상기 제2-1 게이트 전극과 상기 제2-2 게이트 전극 사이의 제2-2 부분과, 상기 제2-2 게이트 전극과 상기 제3 소자 분리 구조체 사이의 제2-3 부분을 포함하고,
    상기 제2-1 부분의 상기 제2 방향으로의 폭 및 상기 제2-3 부분의 상기 제2 방향으로의 폭은, 상기 제2-2 부분의 상기 제2 방향으로의 폭보다 크고, 제1 활성 패턴의 상기 제2 방향으로의 폭보다 작은 반도체 장치.
  7. 제 1항에 있어서,
    상기 제1 활성 패턴 상의 제1 소오스/드레인 컨택과,
    상기 제2 활성 패턴 상의 제2 소오스/드레인 컨택을 더 포함하고,
    상기 제1 소오스/드레인 컨택의 상기 제2 방향으로의 길이는 상기 제2 소오스/드레인 컨택의 상기 제2 방향으로의 길이보다 작은 반도체 장치.
  8. 제 1항에 있어서,
    상기 제1 활성 패턴 상의 제1 소오스/드레인 컨택과,
    상기 제2 활성 패턴 상의 제2 소오스/드레인 컨택을 더 포함하고,
    상기 제1 소오스/드레인 컨택의 상기 제2 방향으로의 길이는 상기 제2 소오스/드레인 컨택의 상기 제2 방향으로의 길이와 동일한 반도체 장치.
  9. 제 1항에 있어서,
    상기 제1 방향으로 연장되는 제3 활성 패턴을 더 포함하고,
    상기 제1 소자 분리 구조체는,
    상기 제2 방향으로 연장되고 상기 제3 활성 패턴 상의 제1 더미 게이트 전극과,
    상기 제2 방향으로 연장되고 상기 제1 활성 패턴 상의 제2 더미 게이트 전극과,
    상기 제1 더미 게이트 전극과 상기 제2 더미 게이트 전극 사이에 상기 제1 활성 패턴과 상기 제3 활성 패턴을 분리하는 소자 분리막을 포함하는 반도체 장치.
  10. 제 1항에 있어서,
    상기 제1 활성 패턴은, 상기 제1 방향으로 연장되는 제1 하부 패턴과, 상기 제1 하부 패턴과 이격되는 복수의 제1 시트 패턴을 포함하고,
    상기 제2 활성 패턴은, 상기 제1 방향으로 연장되는 제2 하부 패턴과, 상기 제2 하부 패턴과 이격되는 복수의 제2 시트 패턴을 포함하고,
    상기 제1 게이트 전극은 상기 제1 시트 패턴을 감싸고,
    상기 복수의 제2 게이트 전극은 상기 복수의 제2 시트 패턴을 감싸고,
    상기 제1 활성 패턴의 상기 제2 방향으로의 폭은 상기 제1 하부 패턴의 상면의 상기 제2 방향으로의 폭이고,
    상기 제2 활성 패턴의 상기 제2 방향으로의 폭은 상기 제2 하부 패턴의 상면의 상기 제2 방향으로의 폭인 반도체 장치.
  11. 제1 소자 분리 구조체;
    상기 제1 소자 분리 구조체와 제1 방향으로 이격된 제2 소자 분리 구조체;
    상기 제1 소자 분리 구조체와 상기 제2 소자 분리 구조체 사이에, 상기 제1 방향으로 연장되는 제1 활성 패턴;
    상기 제1 방향으로 연장되고 상기 제2 소자 분리 구조체에 의해 상기 제1 활성 패턴과 분리되는 제2 활성 패턴;
    상기 제1 활성 패턴 상에, 제2 방향으로 연장되는 제1 게이트 전극;
    상기 제2 활성 패턴 상에, 상기 제2 방향으로 연장되는 제2 게이트 전극; 및
    상기 제2 활성 패턴 상에, 상기 제2 방향으로 연장되고 상기 제2 게이트 전극과 상기 제1 방향으로 이격된 제3 게이트 전극을 포함하고,
    상기 제1 소자 분리 구조체, 상기 제1 게이트 전극, 상기 제2 소자 분리 구조체, 상기 제2 게이트 전극 및 상기 제3 게이트 전극은 상기 제1 방향을 따라 제1 피치로 배열되고,
    상기 제1 활성 패턴의 상기 제2 방향으로의 폭은, 상기 제2 게이트 전극과 상기 제3 게이트 전극 사이의 제2 활성 패턴의 상기 제2 방향으로의 폭보다 큰 반도체 장치.
  12. 제 11항에 있어서,
    상기 제1 활성 패턴의 상기 제2 방향으로의 폭은, 상기 제2 소자 분리 구조체와 상기 제2 게이트 전극 사이의 상기 제2 활성 패턴의 상기 제2 방향으로의 폭보다 크거나 같은 반도체 장치.
  13. 제 11항에 있어서,
    상기 제2 소자 분리 구조체와 상기 제2 게이트 전극 사이의 상기 제2 활성 패턴의 상기 제2 방향으로의 폭은, 상기 제2 게이트 전극과 상기 제3 게이트 전극 사이의 상기 제2 활성 패턴의 상기 제2 방향으로의 폭보다 크거나 같은 반도체 장치.
  14. 제 11항에 있어서,
    상기 제1 활성 패턴은 상기 제2 방향으로 반대되는 제1 측벽과 제2 측벽을 포함하고,
    상기 제2 게이트 전극과 상기 제3 게이트 전극 사이의 제2 활성 패턴은 상기 제2 방향으로 반대되는 제3 측벽과 제4 측벽을 포함하고,
    상기 제1 측벽은 상기 제3 측벽과 동일 평면 상에 배치되는 반도체 장치.
  15. 제 11항에 있어서,
    상기 제2 활성 패턴의 전체는 상기 제1 활성 패턴과 상기 제1 방향으로 중첩되는 반도체 장치.
  16. 제 11항에 있어서,
    상기 제1 활성 패턴 상의 제1 소오스/드레인 컨택과,
    상기 제2 활성 패턴 상의 제2 소오스/드레인 컨택을 더 포함하고,
    상기 제1 소오스/드레인 컨택의 상기 제2 방향으로의 길이는 상기 제2 소오스/드레인 컨택의 상기 제2 방향으로의 길이보다 작은 반도체 장치.
  17. 제1 방향을 따라 차례로 배치되고, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 제1 소자 분리 구조체, 제2 소자 분리 구조체, 및 제3 소자 분리 구조체;
    상기 제1 소자 분리 구조체와 상기 제2 소자 분리 구조체 사이에, 상기 제1 방향으로 연장되는 제1 활성 패턴;
    상기 제2 소자 분리 구조체와 상기 제3 소자 분리 구조체 사이에, 상기 제1 방향으로 연장되고 상기 제1 활성 패턴과 상기 제1 방향으로 이격되는 제2 활성 패턴;
    상기 제1 소자 분리 구조체와 상기 제2 소자 분리 구조체 사이에, 상기 제1 방향으로 연장되고 상기 제1 활성 패턴과 상기 제2 방향으로 이격되는 제3 활성 패턴;
    상기 제2 소자 분리 구조체와 상기 제3 소자 분리 구조체 사이에, 상기 제1 방향으로 연장되고 상기 제3 활성 패턴과 상기 제1 방향으로 이격되는 제4 활성 패턴;
    상기 제1 활성 패턴 및 상기 제3 활성 패턴 상에 상기 제2 방향으로 연장되는 제1 게이트 전극; 및
    상기 제2 활성 패턴 및 상기 제4 활성 패턴 상에 상기 제2 방향으로 연장되는 복수의 제2 게이트 전극을 포함하고,
    상기 제2 활성 패턴은 서로 상기 제1 방향으로 이웃하는 상기 제2 게이트 전극 사이의 제1 부분을 포함하고,
    상기 제4 활성 패턴은 서로 상기 제1 방향으로 이웃하는 상기 제2 게이트 전극 사이의 제2 부분을 포함하고,
    상기 제1 활성 패턴의 상기 제2 방향으로의 폭은 상기 제1 부분의 상기 제2 방향으로의 폭보다 크고,
    상기 제3 활성 패턴의 상기 제2 방향으로의 폭은 상기 제2 부분의 상기 제2 방향으로의 폭보다 큰 반도체 장치.
  18. 제 17항에 있어서,
    상기 제1 활성 패턴은 상기 제2 방향으로 반대되는 제1 측벽과 제2 측벽을 포함하고,
    상기 제1 부분은 상기 제2 방향으로 반대되는 제3 측벽과 제4 측벽을 포함하고,
    상기 제2 활성 패턴은 상기 제2 방향으로 반대되는 제5 측벽과 제6 측벽을 포함하고,
    상기 제2 부분은 상기 제2 방향으로 반대되는 제7 측벽과 제8 측벽을 포함하고,
    상기 제1 측벽은 상기 제6 측벽과 상기 제2 방향으로 대향하고,
    상기 제3 측벽은 상기 제8 측벽과 상기 제2 방향으로 대향하고,
    평면도 관점에서, 상기 제2 측벽은 상기 제4 측벽보다 상기 제2 방향으로의 상측에 배치되고 상기 제1 측벽은 상기 제3 측벽보다 상기 제2 방향으로의 하측에 배치되고 상기 제6 측벽은 상기 제8 측벽보다 상기 제2 방향으로 상측에 배치되고 상기 제5 측벽은 상기 제7 측벽보다 상기 제2 방향으로의 하측에 배치되는 반도체 장치.
  19. 제 17항에 있어서,
    상기 제1 활성 패턴은 상기 제2 방향으로 반대되는 제1 측벽과 제2 측벽을 포함하고,
    상기 제1 부분은 상기 제2 방향으로 반대되는 제3 측벽과 제4 측벽을 포함하고,
    상기 제2 활성 패턴은 상기 제2 방향으로 반대되는 제5 측벽과 제6 측벽을 포함하고,
    상기 제2 부분은 상기 제2 방향으로 반대되는 제7 측벽과 제8 측벽을 포함하고,
    상기 제1 측벽은 상기 제6 측벽과 상기 제2 방향으로 대향하고,
    상기 제3 측벽은 상기 제8 측벽과 상기 제2 방향으로 대향하고,
    상기 제2 측벽은 상기 제4 측벽과 동일 평면 상에 배치되고,
    상기 제5 측벽은 상기 제7 측벽과 동일 평면 상에 배치되는 반도체 장치.
  20. 제 17항에 있어서,
    상기 제1 활성 패턴은 상기 제2 방향으로 반대되는 제1 측벽과 제2 측벽을 포함하고,
    상기 제1 부분은 상기 제2 방향으로 반대되는 제3 측벽과 제4 측벽을 포함하고,
    상기 제2 활성 패턴은 상기 제2 방향으로 반대되는 제5 측벽과 제6 측벽을 포함하고,
    상기 제2 부분은 상기 제2 방향으로 반대되는 제7 측벽과 제8 측벽을 포함하고,
    상기 제1 측벽은 상기 제6 측벽과 상기 제2 방향으로 대향하고,
    상기 제3 측벽은 상기 제8 측벽과 상기 제2 방향으로 대향하고,
    상기 제1 측벽은 상기 제3 측벽과 동일 평면 상에 배치되고,
    상기 제6 측벽은 상기 제8 측벽과 동일 평면 상에 배치되는 반도체 장치.
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