KR20230022502A - 반도체 장치 - Google Patents

반도체 장치 Download PDF

Info

Publication number
KR20230022502A
KR20230022502A KR1020210104357A KR20210104357A KR20230022502A KR 20230022502 A KR20230022502 A KR 20230022502A KR 1020210104357 A KR1020210104357 A KR 1020210104357A KR 20210104357 A KR20210104357 A KR 20210104357A KR 20230022502 A KR20230022502 A KR 20230022502A
Authority
KR
South Korea
Prior art keywords
epitaxial region
pattern
sheet
source
sidewall
Prior art date
Application number
KR1020210104357A
Other languages
English (en)
Inventor
김기환
유정호
이초은
전용욱
조영대
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020210104357A priority Critical patent/KR20230022502A/ko
Priority to US17/692,369 priority patent/US20230037672A1/en
Priority to EP22171339.9A priority patent/EP4135049A1/en
Priority to CN202210628825.2A priority patent/CN115706149A/zh
Priority to TW111121155A priority patent/TW202308161A/zh
Publication of KR20230022502A publication Critical patent/KR20230022502A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823468—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4983—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66553—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using inside spacers, permanent or not
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

소자 성능 및 신뢰성을 개선할 수 있는 반도체 장치를 제공하는 것이다. 반도체 장치는 하부 패턴과, 하부 패턴과 제1 방향으로 이격된 복수의 시트 패턴을 포함하는 활성 패턴, 하부 패턴 상에 배치되고, 시트 패턴과 접촉하는 소오스/드레인 패턴, 및 제2 방향으로 상기 소오스/드레인 패턴의 양측에 배치되고, 복수의 시트 패턴을 감싸는 게이트 전극을 포함하는 게이트 구조체를 포함하고, 소오스/드레인 패턴은 제1 불순물을 포함하는 제1 에피택셜 영역과, 제1 에피택셜 영역 상에 제1 불순물과 다른 제2 불순물을 포함하는 제2 에피택셜 영역을 포함하고, 제1 에피택셜 영역은 하부 패턴과 접촉하고, 시트 패턴과 비접촉하는 바닥부를 포함하고, 제1 불순물은 안티몬(Sb) 및 비스무트(Bi) 중 적어도 하나를 포함하고, 제2 불순물은 인(P)을 포함하고, 제1 에피택셜 영역의 바닥부의 두께는 게이트 구조체로부터 제2 방향으로 멀어짐에 따라 증가하다가 감소한다.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치에 관한 것으로, 좀 더 구체적으로, MBCFETTM(Multi-Bridge Channel Field Effect Transistor)를 포함하는 반도체 장치에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 또는 나노 와이어(nanowire) 형상의 다채널 액티브 패턴(또는 실리콘 바디)을 형성하고 다채널 액티브 패턴의 표면 위에 게이트를 형성하는 멀티 게이트 트랜지스터(multi gate transistor)가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
본 발명이 해결하려는 과제는, 소자 성능 및 신뢰성을 개선할 수 있는 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 태양(aspect)은 하부 패턴과, 하부 패턴과 제1 방향으로 이격된 복수의 시트 패턴을 포함하는 활성 패턴, 하부 패턴 상에 배치되고, 시트 패턴과 접촉하는 소오스/드레인 패턴, 및 제2 방향으로 상기 소오스/드레인 패턴의 양측에 배치되고, 복수의 시트 패턴을 감싸는 게이트 전극을 포함하는 게이트 구조체를 포함하고, 소오스/드레인 패턴은 제1 불순물을 포함하는 제1 에피택셜 영역과, 제1 에피택셜 영역 상에 제1 불순물과 다른 제2 불순물을 포함하는 제2 에피택셜 영역을 포함하고, 제1 에피택셜 영역은 하부 패턴과 접촉하고, 시트 패턴과 비접촉하는 바닥부를 포함하고, 제1 불순물은 안티몬(Sb) 및 비스무트(Bi) 중 적어도 하나를 포함하고, 제2 불순물은 인(P)을 포함하고, 제1 에피택셜 영역의 바닥부의 두께는 게이트 구조체로부터 제2 방향으로 멀어짐에 따라 증가하다가 감소한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 태양은 하부 패턴과, 하부 패턴과 제1 방향으로 이격된 복수의 시트 패턴을 포함하는 활성 패턴, 하부 패턴 상에 배치되고, 시트 패턴과 접촉하는 소오스/드레인 패턴, 및 제2 방향으로 소오스/드레인 패턴의 양측에 배치되고, 복수의 시트 패턴을 감싸는 게이트 전극을 포함하는 게이트 구조체를 포함하고, 소오스/드레인 패턴은 하부 패턴과 접촉하는 제1 에피택셜 영역과, 시트 패턴과 접촉하는 제2 에피택셜 영역과, 제1 에피택셜 영역 및 제2 에피택셜 영역 상의 제3 에피택셜 영역을 포함하고, 제1 에피택셜 영역은 안티몬(Sb) 및 비스무트(Bi) 중 적어도 하나가 도핑된 실리콘을 포함하고, 제2 에피택셜 영역은 비소(As)가 도핑된 실리콘을 포함하고, 제3 에피택셜 영역은 인(P)이 도핑된 실리콘을 포함한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은 하부 패턴과, 하부 패턴과 제1 방향으로 이격된 복수의 시트 패턴을 포함하는 활성 패턴으로, 시트 패턴은 상기 하부 패턴과 최인접하는 최하부 시트 패턴을 포함하는 활성 패턴, 하부 패턴 상에 배치되고, 시트 패턴과 접촉하는 소오스/드레인 패턴, 및 제2 방향으로 소오스/드레인 패턴의 양측에 배치되고, 복수의 시트 패턴을 감싸는 게이트 전극을 포함하는 게이트 구조체를 포함하고, 소오스/드레인 패턴은 안티몬(Sb)이 도핑된 제1 에피택셜 영역과, 제1 에피택셜 영역 상에 인(P)이 도핑된 제2 에피택셜 영역을 포함하고, 게이트 구조체는 하부 패턴과 최하부 시트 패턴 사이에 배치된 최하부 내측 스페이서를 포함하고, 제1 에피택셜 영역은 하부 패턴과 접촉하고, 최하부 내측 스페이서의 측벽의 일부를 덮는 바닥부를 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 레이아웃도이다.
도 2는 도 1의 A - A를 따라 절단한 예시적인 단면도이다.
도 3은 도 1의 B - B를 따라 절단한 예시적인 단면도이다.
도 4는 도 1의 C - C를 따라 절단한 예시적인 단면도이다.
도 5 및 도 6은 각각 도 2의 P 영역 및 Q 영역을 확대하여 도시한 도면이다.
도 7은 도 2의 LINE을 따라 탄소의 농도를 개략적으로 도시한 도면이다.
도 8은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 9는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 10은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 11 및 도 12는 도 10의 R 부분을 확대하여 도시한 도면이다.
도 13은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 14는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 15는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 16은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 17은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 18은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 19는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 20은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 레이아웃도이다.
도 21은 도 20의 D - D를 따라 절단한 단면도이다.
도 22 내지 도 32는 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
몇몇 실시예에 따른 반도체 장치는 터널링 트랜지스터(tunneling FET), 3차원(3D) 트랜지스터 또는 2차원 물질을 기반으로하는 트랜지스터(2D material based FETs) 및 이의 이종 구조(heterostructure)를 포함할 수 있다. 또한, 몇몇 실시예에 따른 반도체 장치는 양극성 접합(bipolar junction) 트랜지스터, 횡형 이중 확산 트랜지스터(LDMOS) 등을 포함할 수도 있다.
도 1 내지 도 7을 참조하여, 몇몇 실시예들에 따른 반도체 장치에 대해 설명한다.
도 1은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 레이아웃도이다. 도 2는 도 1의 A - A를 따라 절단한 예시적인 단면도이다. 도 3은 도 1의 B - B를 따라 절단한 예시적인 단면도이다. 도 4는 도 1의 C - C를 따라 절단한 예시적인 단면도이다. 도 5 및 도 6은 각각 도 2의 P 영역 및 Q 영역을 확대하여 도시한 도면이다. 도 7은 도 2의 LINE을 따라 탄소의 농도를 개략적으로 도시한 도면이다.
도 1 내지 도 7을 참고하면, 몇몇 실시예들에 따른 반도체 장치는 제1 활성 패턴(AP1)과, 복수의 제1 게이트 전극(120)과, 제1 소오스/드레인 패턴(150)을 포함할 수 있다.
기판(100)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다.
제1 활성 패턴(AP1)은 기판(100) 상에 배치될 수 있다. 제1 활성 패턴(AP1)은 각각 제1 방향(D1)으로 길게 연장될 수 있다. 예를 들어, 제1 활성 패턴(AP1)은 NMOS가 형성되는 영역에 배치될 수 있다.
제1 활성 패턴(AP1)은 예를 들어, 다채널 활성 패턴일 수 있다. 제1 활성 패턴(AP1)은 제1 하부 패턴(BP1)과, 복수의 제1 시트 패턴(NS1)을 포함할 수 있다.
제1 하부 패턴(BP1)은 기판(100)으로부터 돌출될 수 있다. 제1 하부 패턴(BP1)은 제1 방향(D1)으로 길게 연장될 수 있다.
복수의 제1 시트 패턴(NS1)은 제1 하부 패턴의 상면(BP1_US) 상에 배치될 수 있다. 복수의 제1 시트 패턴(NS1)은 제1 하부 패턴(BP1)과 제3 방향(D3)으로 이격될 수 있다. 각각의 제1 시트 패턴(NS1)은 제3 방향(D3)으로 이격될 수 있다.
복수의 제1 시트 패턴(NS1)은 제1 하부 패턴(BP1)과 최인접하는 최하부 시트 패턴(NS1_LO)을 포함할 수 있다. 제1 하부 패턴(BP1)과 최하부 시트 패턴(NS1_LO) 사이에, 추가적인 시트 패턴이 배치되지 않는다.
각각의 제1 시트 패턴(NS1)은 상면(NS1_US)과, 하면(NS1_BS)을 포함할 수 있다. 제1 시트 패턴의 상면(NS1_US)은 제1 시트 패턴의 하면(NS1_BS)과 제3 방향(D3)으로 반대되는 면이다. 제3 방향(D3)은 제1 방향(D1) 및 제2 방향(D2)과 교차하는 방향일 수 있다. 예를 들어, 제3 방향(D3)은 기판(100)의 두께 방향일 수 있다. 제1 방향(D1)은 제2 방향(D2)과 교차하는 방향일 수 있다.
제1 시트 패턴(NS1)은 제3 방향(D3)으로 3개가 배치되는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
제1 하부 패턴(BP1)은 기판(100)의 일부의 식각하여 형성된 것일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 제1 하부 패턴(BP1)은 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 제1 하부 패턴(BP1)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.
IV-IV족 화합물 반도체는 예를 들어, 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다.
III-V족 화합물 반도체는 예를 들어, III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
제1 시트 패턴(NS1)은 원소 반도체 물질인 실리콘 또는 게르마늄, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체 중 하나를 포함할 수 있다. 각각의 제1 시트 패턴(NS1)은 제1 하부 패턴(BP1)과 동일한 물질을 포함할 수도 있고, 제1 하부 패턴(BP1)과 다른 물질을 포함할 수도 있다.
몇몇 실시예들에 따른 반도체 장치에서, 제1 하부 패턴(BP1)은 실리콘을 포함하는 실리콘 하부 패턴이고, 제1 시트 패턴(NS1)은 실리콘을 포함하는 실리콘 시트 패턴일 수 있다.
제1 시트 패턴(NS1)의 제2 방향(D2)으로의 폭은 제1 하부 패턴(BP1)의 제2 방향(D2)으로의 폭에 비례하여 커지거나 작아질 수 있다. 일 예로, 제3 방향(D3)으로 적층된 제1 시트 패턴(NS1)의 제2 방향(D2)으로의 폭은 동일한 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 도시된 것과 달리, 제1 하부 패턴(BP1)에서 멀어짐에 따라, 제3 방향(D3)으로 적층된 제1 시트 패턴(NS1)의 제2 방향(D2)으로의 폭은 작아질 수 있다.
필드 절연막(105)은 기판(100) 상에 형성될 수 있다. 필드 절연막(105)은 제1 하부 패턴(105)의 측벽 상에 배치될 수 있다. 필드 절연막(105)은 제1 하부 패턴의 상면(BP1_US) 상에 배치되지 않는다.
일 예로, 필드 절연막(105)은 제1 하부 패턴(105)의 측벽을 전체적으로 덮을 수 있다. 도시된 것과 달리, 필드 절연막(105)은 제1 하부 패턴(BP1)의 측벽의 일부를 덮을 수 있다. 이와 같은 경우, 제1 하부 패턴(BP1)의 일부는 필드 절연막(105)의 상면보다 제3 방향(D3)으로 돌출될 수 있다.
각각의 제1 시트 패턴(NS1)은 필드 절연막(105)의 상면보다 높게 배치된다. 필드 절연막(105)은 예를 들어, 산화막, 질화막, 산질화막 또는 이들의 조합막을 포함할 수 있다. 필드 절연막(105)은 단일막인 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
복수의 제1 게이트 구조체(GS1)는 기판(100) 상에 배치될 수 있다. 각각의 제1 게이트 구조체(GS1)는 제2 방향(D2)으로 연장될 수 있다. 제1 게이트 구조체(GS1)는 제1 방향(D1)으로 이격되어 배치될 수 있다. 제1 게이트 구조체(GS1)는 서로 간에 제1 방향(D1)으로 인접할 수 있다. 예를 들어, 제1 게이트 구조체(GS1)는 제1 방향(D1)으로 제1 소오스/드레인 패턴(150)의 양측에 배치될 수 있다.
제1 게이트 구조체(GS1)는 제1 활성 패턴(AP1) 상에 배치될 수 있다. 제1 게이트 구조체(GS1)는 제1 활성 패턴(AP1)과 교차할 수 있다.
제1 게이트 구조체(GS1)는 제1 하부 패턴(BP1)과 교차할 수 있다. 제1 게이트 구조체(GS1)는 각각의 제1 시트 패턴(NS1)을 감쌀 수 있다.
제1 게이트 구조체(GS1)는 예를 들어, 제1 게이트 전극(120), 제1 게이트 절연막(130), 제1 게이트 스페이서(140) 및 제1 게이트 캡핑 패턴(145)을 포함할 수 있다.
제1 게이트 구조체(GS1)는 제3 방향(D3)으로 인접한 제1 시트 패턴(NS1) 사이와, 제1 하부 패턴(BP1)과 제1 시트 패턴(NS1) 사이에 배치된 제1 인터 게이트 구조체(GS1_INT)를 포함할 수 있다. 제1 인터 게이트 구조체(GS1_INT)는 인접한 제1 시트 패턴(NS1) 사이와, 제1 하부 패턴(BP1)과 제1 시트 패턴(NS1) 사이에 배치된 제1 게이트 전극(120) 및 제1 게이트 절연막(130)을 포함할 수 있다.
제1 게이트 전극(120)은 제1 하부 패턴(BP1) 상에 형성될 수 있다. 제1 게이트 전극(120)은 제1 하부 패턴(BP1)과 교차할 수 있다. 제1 게이트 전극(120)은 제1 시트 패턴(NS1)을 감쌀 수 있다.
제1 게이트 전극(120)의 일부는 제3 방향(D3)으로 인접한 제1 시트 패턴(NS1) 사이에 배치될 수 있다. 제1 시트 패턴(NS1)이 제3 방향(D3)으로 인접한 하부 시트 패턴 및 상부 시트 패턴을 포함할 때, 제1 게이트 전극(120)의 일부는 서로 마주보는 하부 시트 패턴의 상면(NS1_US) 및 상부 시트 패턴의 하면(NS1_BS) 사이에 배치될 수 있다. 또한, 제1 게이트 전극(120)의 일부는 제1 하부 패턴의 상면(BS1_US)와, 최하부 시트 패턴(NS1_LO)의 하면(NS1_BS) 사이에 배치될 수 있다.
제1 게이트 전극(120)은 금속, 금속합금, 도전성 금속 질화물, 금속 실리사이드, 도핑된 반도체 물질, 도전성 금속 산화물 및 도전성 금속 산질화물 중 적어도 하나를 포함할 수 있다. 제1 게이트 전극(120)은 예를 들어, 티타늄 질화물(TiN), 탄탈륨 탄화물(TaC), 탄탈륨 질화물(TaN), 티타늄 실리콘 질화물(TiSiN), 탄탈륨 실리콘 질화물(TaSiN), 탄탈륨 티타늄 질화물(TaTiN), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 알루미늄 질화물(TaAlN), 텅스텐 질화물(WN), 루테늄(Ru), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 탄질화물(TiAlC-N), 티타늄 알루미늄 탄화물(TiAlC), 티타늄 탄화물(TiC), 탄탈륨 탄질화물(TaCN), 텅스텐(W), 알루미늄(Al), 구리(Cu), 코발트(Co), 티타늄(Ti), 탄탈륨(Ta), 니켈(Ni), 백금(Pt), 니켈 백금(Ni-Pt), 니오븀(Nb), 니오븀 질화물(NbN), 니오븀 탄화물(NbC), 몰리브덴(Mo), 몰리브덴 질화물(MoN), 몰리브덴 탄화물(MoC), 텅스텐 탄화물(WC), 로듐(Rh), 팔라듐(Pd), 이리듐(Ir), 오스뮴(Os), 은(Ag), 금(Au), 아연(Zn), 바나듐(V) 및 이들의 조합 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다. 도전성 금속 산화물 및 도전성 금속 산질화물은 상술한 물질이 산화된 형태를 포함할 수 있지만, 이에 제한되는 것은 아니다.
제1 게이트 전극(120)은 이 후에 설명될 제1 소오스/드레인 패턴(150)의 양측에 배치될 수 있다. 제1 게이트 구조체(GS1)는 제1 소오스/드레인 패턴(150)의 제1 방향(D1)으로 양측에 배치될 수 있다.
일 예로, 제1 소오스/드레인 패턴(150)의 양측에 배치된 제1 게이트 전극(120)이 모두 트랜지스터의 게이트로 사용되는 노말 게이트 전극일 수 있다. 다른 예로, 제1 소오스/드레인 패턴(150)의 일측에 배치된 제1 게이트 전극(120)은 트랜지스터의 게이트로 사용되지만, 제1 소오스/드레인 패턴(150)의 타측에 배치된 제1 게이트 전극(120)은 더미 게이트 전극일 수 있다.
제1 게이트 절연막(130)은 필드 절연막(105)의 상면, 제1 하부 패턴의 상면(BP1_US)을 따라 연장될 수 있다. 제1 게이트 절연막(130)은 제1 시트 패턴(NS1)을 감쌀 수 있다. 제1 게이트 절연막(130)은 제1 시트 패턴(NS1)의 둘레를 따라 배치될 수 있다. 제1 게이트 전극(120)은 제1 게이트 절연막(130) 상에 배치된다. 제1 게이트 절연막(130)은 제1 게이트 전극(120) 및 제1 시트 패턴(NS1) 사이에 배치된다.
제1 게이트 절연막(130)의 일부는 제3 방향(D3)으로 인접한 제1 시트 패턴(NS1) 사이와, 제1 하부 패턴(BP1) 및 제1 시트 패턴(NS1) 사이에 배치될 수 있다. 제1 시트 패턴(NS1)이 제3 방향(D3)으로 인접한 하부 시트 패턴 및 상부 시트 패턴을 포함할 때, 제1 게이트 절연막(130)의 일부는 서로 마주보는 하부 시트 패턴의 상면(NS1_US) 및 상부 시트 패턴의 하면(NS1_BS)을 따라 연장될 수 있다.
제1 게이트 절연막(130)은 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 또는 실리콘 산화물보다 유전 상수가 큰 고유전율 물질을 포함할 수 있다. 고유전율 물질은 예를 들어, 보론 질화물(boron nitride), 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 하프늄 알루미늄 산화물(hafnium aluminum oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있다.
제1 게이트 절연막(130)은 단일막인 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 제1 게이트 절연막(130)은 복수의 막을 포함할 수 있다. 제1 게이트 절연막(130)은 제1 시트 패턴(NS1)과 제1 게이트 전극(120) 사이에 배치된 계면막(interfacial layer)과, 고유전율 절연막을 포함할 수도 있다.
몇몇 실시예들에 따른 반도체 장치는 네거티브 커패시터(Negative Capacitor)를 이용한 NC(Negative Capacitance) FET을 포함할 수 있다. 예를 들어, 제1 게이트 절연막(130)은 강유전체 특성을 갖는 강유전체 물질막과, 상유전체 특성을 갖는 상유전체 물질막을 포함할 수 있다.
강유전체 물질막은 음의 커패시턴스를 가질 수 있고, 상유전체 물질막은 양의 커패시턴스를 가질 수 있다. 예를 들어, 두 개 이상의 커패시터가 직렬 연결되고, 각각의 커패시터의 커패시턴스가 양의 값을 가질 경우, 전체 커패시턴스는 각각의 개별 커패시터의 커패시턴스보다 감소하게 된다. 반면, 직렬 연결된 두 개 이상의 커패시터의 커패시턴스 중 적어도 하나가 음의 값을 가질 경우, 전체 커패시턴스는 양의 값을 가지면서 각각의 개별 커패시턴스의 절대값보다 클 수 있다.
음의 커패시턴스를 갖는 강유전체 물질막과, 양의 커패시턴스를 갖는 상유전체 물질막이 직렬로 연결될 경우, 직렬로 연결된 강유전체 물질막 및 상유전체 물질막의 전체적인 커패시턴스 값은 증가할 수 있다. 전체적인 커패시턴스 값이 증가하는 것을 이용하여, 강유전체 물질막을 포함하는 트랜지스터는 상온에서 60 mV/decade 미만의 문턱전압이하 스윙(subthreshold swing(SS))을 가질 수 있다.
강유전체 물질막은 강유전체 특성을 가질 수 있다. 강유전체 물질막은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 지르코늄 산화물(hafnium zirconium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide) 및 납 지르코늄 티타늄 산화물(lead zirconium titanium oxide) 중 적어도 하나를 포함할 수 있다. 여기에서, 일 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄 산화물(hafnium oxide)에 지르코늄(Zr)이 도핑된 물질일 수 있다. 다른 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄(Hf)과 지르코늄(Zr)과 산소(O)의 화합물일 수도 있다.
강유전체 물질막은 도핑된 도펀트를 더 포함할 수 있다. 예를 들어, 도펀트는 알루미늄(Al), 티타늄(Ti), 니오븀(Nb), 란타넘(La), 이트륨(Y), 마그네슘(Mg), 실리콘(Si), 칼슘(Ca), 세륨(Ce), 디스프로슘(Dy), 어븀(Er), 가돌리늄(Gd), 게르마늄(Ge), 스칸듐(Sc), 스트론튬(Sr) 및 주석(Sn) 중 적어도 하나를 포함할 수 있다. 강유전체 물질막이 어떤 강유전체 물질을 포함하냐에 따라, 강유전체 물질막에 포함된 도펀트의 종류는 달라질 수 있다.
강유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 도펀트는 예를 들어, 가돌리늄(Gd), 실리콘(Si), 지르코늄(Zr), 알루미늄(Al) 및 이트륨(Y) 중 적어도 하나를 포함할 수 있다.
도펀트가 알루미늄(Al)일 경우, 강유전체 물질막은 3 내지 8 at%(atomic %)의 알루미늄을 포함할 수 있다. 여기에서, 도펀트의 비율은 하프늄 및 알루미늄의 합에 대한 알루미늄의 비율일 수 있다.
도펀트가 실리콘(Si)일 경우, 강유전체 물질막은 2 내지 10 at%의 실리콘을 포함할 수 있다. 도펀트가 이트륨(Y)일 경우, 강유전체 물질막은 2 내지 10 at%의 이트륨을 포함할 수 있다. 도펀트가 가돌리늄(Gd)일 경우, 강유전체 물질막은 1 내지 7 at%의 가돌리늄을 포함할 수 있다. 도펀트가 지르코늄(Zr)일 경우, 강유전체 물질막은 50 내지 80 at%의 지르코늄을 포함할 수 있다.
상유전체 물질막은 상유전체 특성을 가질 수 있다. 상유전체 물질막은 예를 들어, 실리콘 산화물(silicon oxide) 및 고유전율을 갖는 금속 산화물 중 적어도 하나를 포함할 수 있다. 상유전체 물질막에 포함된 금속 산화물은 예를 들어, 하프늄 산화물(hafnium oxide), 지르코늄 산화물(zirconium oxide) 및 알루미늄 산화물(aluminum oxide) 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
강유전체 물질막 및 상유전체 물질막은 동일한 물질을 포함할 수 있다. 강유전체 물질막은 강유전체 특성을 갖지만, 상유전체 물질막은 강유전체 특성을 갖지 않을 수 있다. 예를 들어, 강유전체 물질막 및 상유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 하프늄 산화물의 결정 구조는 상유전체 물질막에 포함된 하프늄 산화물의 결정 구조와 다르다.
강유전체 물질막은 강유전체 특성을 갖는 두께를 가질 수 있다. 강유전체 물질막의 두께는 예를 들어, 0.5 내지 10nm 일 수 있지만, 이에 제한되는 것은 아니다. 각각의 강유전체 물질마다 강유전체 특성을 나타내는 임계 두께가 달라질 수 있으므로, 강유전체 물질막의 두께는 강유전체 물질에 따라 달라질 수 있다.
일 예로, 제1 게이트 절연막(130)은 하나의 강유전체 물질막을 포함할 수 있다. 다른 예로, 제1 게이트 절연막(130)은 서로 간에 이격된 복수의 강유전체 물질막을 포함할 수 있다. 제1 게이트 절연막(130)은 복수의 강유전체 물질막과, 복수의 상유전체 물질막이 교대로 적층된 적층막 구조를 가질 수 있다.
제1 게이트 스페이서(140)는 제1 게이트 전극(120)의 측벽 상에 배치될 수 있다. 제1 게이트 스페이서(140)는 제1 게이트 스페이서(140)는 외측 스페이서(141)와, 내측 스페이서(142)를 포함할 수 있다.
제1 게이트 스페이서(140)는 복수의 내측 스페이서(142)를 포함할 수 있다. 내측 스페이서(142)는 제3 방향(D3)으로 인접하는 제1 시트 패턴(NS1) 사이에 배치될 수 있다. 내측 스페이서(142)는 제1 하부 패턴(BP1)과, 최하부에 배치된 제1 시트 패턴(NS1) 사이에 배치될 수 있다.
내측 스페이서(142)는 내측 스페이서의 측벽(142_SW)을 포함할 수 있다. 내측 스페이서의 측벽(142_SW)은 제1 소오스/드레인 패턴(150)을 바라볼 수 있다.
복수의 내측 스페이서(142)는 제1 하부 패턴(BP1)과 최인접하는 최하부 내측 스페이서(142_LO)를 포함할 수 있다. 최하부 내측 스페이서(142_LO)는 제1 하부 패턴(BP1)과 최하부 시트 패턴(NS1_LO) 사이에 배치된다.
인접하는 제1 시트 패턴(NS1) 사이에 배치된 제1 게이트 절연막(130)은 내측 스페이서(142)와 접촉할 수 있다. 제1 게이트 절연막(130)은 내측 스페이서(142)의 프로파일을 따라 연장될 수 있다. 다르게 설명하면, 내측 스페이서(142)는 제1 인터 게이트 구조체(GS1_INT)의 제1 게이트 절연막(130)과 접촉할 수 있다.
제1 나노 시트(NS1) 중 내측 스페이서(142)와 경계를 이루는 부분은 경사면을 가질 수 있다. 내측 스페이서(142)를 만드는 제조 공정 중, 제1 나노 시트(NS1)의 일부가 식각될 수 있다. 즉, 도 2에서, 제1 나노 시트(NS1) 중 내측 스페이서(142)와 경계를 이루는 부분에서, 제1 나노 시트(NS1)의 제3 방향(D3)으로의 두께는 제1 소오스/드레인 패턴(150)에 가까워짐에 따라 감소할 수 있다.
도시된 것과 달리, 도 2에서, 제1 나노 시트(NS1) 중 내측 스페이서(142)와 경계를 이루는 부분에서, 제1 나노 시트(NS1)의 제3 방향(D3)으로의 두께는 제1 소오스/드레인 패턴(150)에 가까워짐에 따라 일정할 수 있다.
외측 스페이서(141)와, 내측 스페이서(142)는 각각 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN), 실리콘 붕소질화물(SiBN), 실리콘 산붕소질화물(SiOBN), 실리콘 산탄화물(SiOC) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제1 게이트 캡핑 패턴(145)은 제1 게이트 전극(120) 및 제1 게이트 스페이서(140) 상에 배치될 수 있다. 제1 게이트 캡핑 패턴(145)의 상면은 층간 절연막(190)의 상면과 동일 평면에 놓일 수 있다. 도시된 것과 달리, 제1 게이트 캡핑 패턴(145)은 제1 게이트 스페이서(140) 사이에 배치될 수 있다.
제1 게이트 캡핑 패턴(145)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 제1 게이트 캡핑 패턴(145)은 층간 절연막(190)에 대한 식각 선택비를 갖는 물질을 포함할 수 있다.
제1 소오스/드레인 패턴(150)은 제1 활성 패턴(AP1) 상에 형성될 수 있다. 제1 소오스/드레인 패턴(150)은 제1 하부 패턴(BP1) 상에 형성될 수 있다. 제1 소오스/드레인 패턴(150)은 제1 시트 패턴(NS1)과 연결될 수 있다. 제1 소오스/드레인 패턴(150)은 제1 시트 패턴(NS1)과 접촉한다.
제1 소오스/드레인 패턴(150)은 제1 게이트 구조체(GS1)의 측면에 배치될 수 있다. 제1 소오스/드레인 패턴(150)은 제1 방향(D1)으로 인접하는 제1 게이트 구조체(GS1) 사이에 배치될 수 있다. 예를 들어, 제1 소오스/드레인 패턴(150)은 제1 게이트 구조체(GS1)의 양측에 배치될 수 있다. 도시된 것과 달리, 제1 소오스/드레인 패턴(150)은 제1 게이트 구조체(GS1)의 일측에 배치되고, 제1 게이트 구조체(GS1)의 타측에는 배치되지 않을 수 있다.
제1 소오스/드레인 패턴(150)은 제1 시트 패턴(NS1)을 채널 영역으로 사용하는 트랜지스터의 소오스/드레인에 포함될 수 있다.
제1 소오스/드레인 패턴(150)은 제1 소오스/드레인 리세스(150R) 내에 배치될 수 있다. 제1 소오스/드레인 리세스(150R)는 제3 방향(D3)으로 연장된다. 제1 소오스/드레인 리세스(150R)의 바닥면은 제1 하부 패턴(BP1)에 의해 정의될 수 있다. 제1 소오스/드레인 리세스(150R)의 측벽은 제1 나노 시트(NS1) 및 내측 스페이서(142)에 의해 정의될 수 있다. 내측 스페이서(142)는 제1 인터 게이트 구조체(GS1_INT)와, 제1 소오스/드레인 패턴(150) 사이에 배치된다. 제1 게이트 절연막(130)은 제1 소오스/드레인 패턴(150)과 접촉하지 않는다.
최하부 나노 시트(NS1_LO)와 제1 하부 패턴(BP1) 사이에서, 제1 게이트 절연막(130)과 제1 하부 패턴(BP1) 사이의 경계는 제1 하부 패턴의 상면(BP1_US)일 수 있다. 다르게 설명하면, 도 2에서, 제1 하부 패턴의 상면(BP1_US)은 최하부에 위치한 제1 인터 게이트 구조체(GS1_INT)와 제1 하부 패턴(BP1) 사이의 경계일 수 있다. 이 때, 제1 소오스/드레인 리세스(150R)의 바닥면은 제1 하부 패턴의 상면(BP1_US)보다 낮다.
제1 나노 시트(NS1) 및 내측 스페이서(142)에 의해 정의된 제1 소오스/드레인 리세스(150R)의 제1 방향(D1)으로의 폭은 일정할 수 있다. 도시된 것과 달리, 일 예로, 제1 나노 시트(NS1) 및 제1 게이트 구조체(GS1)에 의해 정의된 제1 소오스/드레인 리세스(150R)의 제1 방향(D1)의 폭은 제1 하부 패턴의 상면(BP1_US)에서 멀어짐에 따라 증가하다가 일정하게 될 수 있다.
도시된 것과 달리, 다른 예로, 제1 나노 시트(NS1) 및 제1 게이트 구조체(GS1)에 의해 정의된 제1 소오스/드레인 리세스(150R)의 제1 방향(D1)으로의 폭은 제1 하부 패턴(BP1)에서 멀어짐에 따라 증가하다가 일정하게 유지되다가, 다시 감소할 수 있다.
제1 소오스/드레인 패턴(150)은 제1 에피택셜 영역(151)과, 제2 에피택셜 영역(152)과, 제3 에피택셜 영역(153)을 포함할 수 있다. 제1 에피택셜 영역(151)과, 제2 에피택셜 영역(152)과, 제3 에피택셜 영역(153)은 각각 반도체 물질로 형성된다. 제1 에피택셜 영역(151)과, 제2 에피택셜 영역(152)과, 제3 에피택셜 영역(153)은 에피택셜 성장법에 의해 형성된 반도체 물질 패턴으로 이뤄질 수 있다. 제1 에피택셜 영역(151)과, 제2 에피택셜 영역(152)과, 제3 에피택셜 영역(153)은 각각 예를 들어, n형의 불순물이 도핑된 실리콘을 포함할 수 있다.
제1 에피택셜 영역(151)은 제1 하부 패턴(BP1)과 접촉한다. 제1 에피택셜 영역(151)은 제1 소오스/드레인 리세스(150R)의 바닥면을 따라 연장될 수 있다.
몇몇 실시예들에 따른 반도체 장치에서, 제1 에피택셜 영역(151)은 제1 시트 패턴(NS1)과 접촉하지 않을 수 있다. 제1 에피택셜 영역(151)은 제1 시트 패턴(NS1)의 종단에 형성되지 않을 수 있다. 제1 하부 패턴(BP1)과 접촉하지만, 제1 시트 패턴(NS1)과 접촉하지 않는 제1 에피택셜 영역(151)은 제1 에피택셜 영역의 바닥부(151B)일 수 있다. 예를 들어, 제1 에피택셜 영역(151)은 제1 에피택셜 영역의 바닥부(151B)일 수 있다.
제1 에피택셜 영역(151)의 제3 방향(D3)으로의 두께(t1)는 제1 게이트 구조체(GS1)에서 멀어짐에 따라 증가하다가 감소할 수 있다. 제1 에피택셜 영역의 바닥부(151B)의 제3 방향(D3)으로의 두께(t1)는 제1 게이트 구조체(GS1)에서 멀어짐에 따라 증가하다가 감소할 수 있다.
도 2 및 도 5에서, 제1 방향(D1)으로 인접한 2개의 제1 게이트 구조체(GS1)가 제1 서브 게이트 구조체 및 제2 서브 게이트 구조체일 수 있다. 제1 에피택셜 영역(151)은 제1 서브 게이트 구조체(GS1) 및 제2 서브 게이트 구조체(GS1) 사이에 배치될 수 있다. 제1 서브 게이트 구조체(GS1)로부터 제2 서브 게이트 구조체(GS1)까지 제1 방향(D1)으로 이동하면서 측정된 제1 에피택셜 영역(151)의 두께(t1)는 증가하다가 감소할 수 있다.
제1 에피택셜 영역의 바닥부(151B)의 바닥면(151_BS)은 제1 하부 패턴(BP1)을 향해 아래로 볼록할 수 있다. 제1 에피택셜 영역의 바닥부(151B)의 상면(151B_US)는 위로 볼록할 수 있다. 예를 들어, 제1 에피택셜 영역의 바닥부(151B)는 볼록 렌즈와 유사한 모양을 가질 수 있다.
예를 들어, 제1 에피택셜 영역의 바닥부(151B)의 상면(151B_US)은 제1 하부 패턴의 상면(BP1_US)보다 높다. 제1 에피택셜 영역의 바닥부(151B)의 상면(151B_US)은 최하부 시트 패턴(NS1_LO)의 하면(NS1_BS)보다 낮을 수 있다. 제1 에피택셜 영역의 바닥부(151B)는 최하부 내측 스페이서(142_LO)의 측벽(142_SW)을 덮지 않을 수 있다.
제1 에피택셜 영역(151)은 제1 n형 불순물이 도핑된 실리콘을 포함할 수 있다. 예를 들어, 제1 n형 불순물은 안티몬(Sb) 및 비스무트(Bi) 중 적어도 하나를 포함할 수 있다.
제1 n형 불순물은 제1 에피택셜 영역(151) 내에 0.1 at%(atomic percent) 이상 6 at% 이하로 포함될 수 있다. 예를 들어, 제1 에피택셜 영역(151) 내의 제1 n형 불순물의 농도는 5E19(5×1019)(/cm3) 이상 3E21(/cm3) 이하일 수 있다.
제1 에피택셜 영역(151)은 도핑된 탄소(C)를 포함할 수 있다. 도 7에서, 제1 에피택셜 영역(151)에 포함된 탄소는 제1 하부 패턴(BP1)에 가까워짐에 따라 감소할 수 있지만, 이에 제한되는 것은 아니다. 탄소는 제1 에피택셜 영역(151) 내에 0.3 at% 미만으로 포함될 수 있다. 다르게 설명하면, 제1 에피택셜 영역(151) 내의 탄소 농도는 1.5E20(/cm3)보다 작을 수 있다.
제2 에피택셜 영역(152)은 제1 에피택셜 영역(151) 상에 형성될 수 있다. 제2 에피택셜 영역(152)은 제1 에피택셜 영역의 바닥부(151B) 상에 형성될 수 있다. 제2 에피택셜 영역(152)은 제1 시트 패턴(NS1)과 접촉할 수 있다.
제2 에피택셜 영역(152)은 바닥부(152B)와, 측벽부(152S)를 포함할 수 있다. 제2 에피택셜 영역의 바닥부(152B)는 제1 에피택셜 영역의 바닥부(151B)의 상면(151B_US)을 따라 연장될 수 있다. 제2 에피택셜 영역의 바닥부(152B)는 제1 에피택셜 영역의 바닥부(151B)와 접촉할 수 있다.
제2 에피택셜 영역의 측벽부(152S)는 제1 소오스/드레인 리세스(150R)을 정의하는 각각의 제1 시트 패턴(NS1)의 종단에 형성될 수 있다. 제2 에피택셜 영역의 측벽부(152S)는 제1 시트 패턴(NS1)과 접촉한다. 제2 에피택셜 영역의 측벽부(152S)는 제1 소오스/드레인 리세스(150R)의 측벽을 정의하는 제1 시트 패턴(NS1)의 측벽을 전체적으로 덮는다. 예를 들어, 제2 에피택셜 영역의 바닥부(152B)는 제2 에피택셜 영역의 측벽부(152S)와 접촉하지 않을 수 있다.
도 6에서, 제2 에피택셜 영역의 측벽부(152S)의 제1 방향(D1)으로의 두께(t21)는 제2 에피택셜 영역의 측벽부(152S)의 제3 방향(D3)으로의 두께(t22)보다 작다.
몇몇 실시예들에 따른 반도체 장치에서, 각각의 제1 시트 패턴(NS1)과 접촉하는 제2 에피택셜 영역의 측벽부(152S)는 서로 간에 이격될 수 있다. 제1 시트 패턴(NS1)이 제3 방향(D3)으로 인접한 하부 시트 패턴(NS1) 및 상부 시트 패턴(NS1)을 포함할 때, 하부 시트 패턴(NS1)과 접촉한 제2 에피택셜 영역의 측벽부(152S)는 상부 시트 패턴(NS1)과 접촉한 제2 에피택셜 영역의 측벽부(152S)와 접촉하지 않을 수 있다.
제2 에피택셜 영역의 바닥부(152B)는 최하부 내측 스페이서(142_LO)의 측벽(142_SW)의 일부를 덮을 수 있다. 제2 에피택셜 영역의 바닥부(152B)는 최하부 내측 스페이서(142_LO)와 제1 하부 패턴(BP1) 사이의 제1 경계(EDGE1)를 덮을 수 있다.
제2 에피택셜 영역의 측벽부(152S)는 내측 스페이서의 측벽(142_SW)의 일부를 덮을 수 있다. 제2 에피택셜 영역의 측벽부(152S)는 내측 스페이서의 측벽(142_SW)의 일부를 따라 연장될 수 있다. 제2 에피택셜 영역의 측벽부(152S)는 내측 스페이서(142)와 제1 시트 패턴(NS1) 사이의 제2 경계(EDGE2)를 덮을 수 있다.
제1 시트 패턴(NS1)의 상부 및 하부에, 제1 서브 내측 스페이서 및 제2 서브 내측 스페이서가 배치될 수 있다. 제1 서브 내측 스페이서 및 제2 서브 내측 스페이서는 제1 시트 패턴(NS1)과 접촉할 수 있다. 제2 에피택셜 영역의 측벽부(152S)는 제1 서브 내측 스페이서의 측벽의 일부와, 제2 서브 내측 스페이서의 측벽의 일부를 덮을 수 있다.
최하부 내측 스페이서(142_LO)의 측벽(142_SW)은 제2 에피택셜 영역의 바닥부(152B)에 의해 덮인 부분과, 제2 에피택셜 영역의 측벽부(152S)에 의해 덮인 부분과, 제2 에피택셜 영역(152)에 의해 덮이지 않은 부분을 포함할 수 있다.
제2 에피택셜 영역(152)은 제2 n형 불순물이 도핑된 실리콘을 포함할 수 있다. 제2 에피택셜 영역(152)에 도핑된 제2 n형 불순물은 제1 에피택셜 영역(151)에 도핑된 제1 n형 불순물과 다르다. 예를 들어, 제2 n형 불순물은 비소(As)를 포함할 수 있다.
제2 n형 불순물은 제2 에피택셜 영역(152) 내에 0.2 at% 이상 4 at% 이하로 포함될 수 있다. 예를 들어, 제2 에피택셜 영역(152) 내의 제2 n형 불순물의 농도는 1E20(/cm3) 이상 2E21(/cm3) 이하일 수 있다.
제2 에피택셜 영역(152)은 도핑된 탄소(C)를 포함할 수 있다. 탄소는 제2 에피택셜 영역(152) 내에 0.3 at% 미만으로 포함될 수 있다. 제2 에피택셜 영역(152) 내의 탄소 농도는 1.5E20(/cm3)보다 작을 수 있다.
제3 에피택셜 영역(153)은 제1 에피택셜 영역(151) 및 제2 에피택셜 영역(152) 상에 형성될 수 있다. 제3 에피택셜 영역(153)은 서로 간에 이격된 제2 에피택셜 영역의 바닥부(152B) 및 제2 에피택셜 영역의 측벽부(152S)를 연결할 수 있다. 제3 에피택셜 영역(153)은 서로 간에 이격된 제2 에피택셜 영역의 측벽부(152S)를 연결할 수 있다. 제3 에피택셜 영역(153)은 제1 에피택셜 영역(151) 및 제2 에피택셜 영역(152)과 접촉한다. 제1 에피택셜 영역의 바닥부(151B)와 제3 에피택셜 영역(153) 사이에, 제2 에피택셜 영역의 바닥부(152B)가 배치될 수 있다.
제3 에피택셜 영역(153)은 제2 에피택셜 영역(152)에 의해 덮이지 않은 내측 스페이서의 측벽(142_SW)을 덮을 수 있다.
도 2에서, 제3 에피택셜 영역(153)은 제1 활성 패턴의 상면(AP1_US)보다 제1 높이(H)만큼 돌출될 수 있다. 제1 활성 패턴의 상면(AP1_US)은 제1 시트 패턴(NS1) 중 최상부에 배치된 제1 시트 패턴의 상면(NS1_US)일 수 있다. 제1 높이(H)는 예를 들어, 0 이상 10nm 이하일 수 있다.
제3 에피택셜 영역(153)은 제3 n형 불순물이 도핑된 실리콘을 포함할 수 있다. 제3 에피택셜 영역(153)에 도핑된 제3 n형 불순물은 제1 에피택셜 영역(151)에 도핑된 제1 n형 불순물 및 제2 에피택셜 영역(152)에 도핑된 제2 n형 불순물과 다르다. 예를 들어, 제3 n형 불순물은 인(P)을 포함할 수 있다.
제3 n형 불순물은 제3 에피택셜 영역(153) 내에 4 at% 이상 12 at% 이하로 포함될 수 있다. 예를 들어, 제3 에피택셜 영역(153) 내의 제3 n형 불순물의 농도는 2E21(/cm3) 이상 6E21(/cm3) 이하일 수 있다.
인(P)은 실리콘 내에서 확산 계수가 크므로, 제1 소오스/드레인 패턴(150)에 도핑된 인(P)은 제1 게이트 구조체(GS1)와 제3 방향(D3)으로 중첩된 제1 하부 패턴(BP1)까지 쉽게 확산될 수 있다. 예를 들어, 최하부 내측 스페이서(142_LO)와 제1 하부 패턴(BP1) 사이의 제1 경계(EDGE1)는 인(P)이 확산되기 용이한 경로일 수 있다. 제1 게이트 구조체(GS1)의 하부에 확산된 인(P)은 소자 동작시 누설 전류(leakage current)의 원인이 될 수 있다.
제1 에피택셜 영역(151)은 인(P)이 도핑된 제3 에피택셜 영역(153)과 제1 하부 패턴(BP1) 사이에 배치된다. 제1 에피택셜 영역(151)이 배치됨으로써, 인(P)이 제1 하부 패턴(BP1)까지 확산되기 위한 확산 경로는 증가한다. 또한, 제1 에피택셜 영역(151)에 도핑된 안티몬(Sb) 또는 비스무트(Bi)는 인(P)에 비해 확산 계수가 작다. 즉, 안티몬(Sb) 또는 비스무트(Bi)가 제1 하부 패턴(BP1) 내로 확산된다고 하여도, 제1 하부 패턴(BP1) 내에서 안티몬(Sb) 또는 비스무트(Bi)가 확산된 영역은 작다. 즉, 안티몬(Sb) 또는 비스무트(Bi)가 제1 하부 패턴(BP1) 내로 확산된다고 하여도, 누설 전류가 증가하지 않을 수 있다. 따라서, 제1 에피택셜 영역(151)을 사용함으로써, 반도체 장치의 누설 전류가 줄어들 수 있다. 이를 통해, 반도체 장치의 신뢰성이 증가할 수 있다.
덧붙여, 제2 에피택셜 영역(152)은 최하부 내측 스페이서(142_LO)와 제1 하부 패턴(BP1) 사이의 제1 경계(EDGE1)를 덮고 있다. 이로 인해, 인(P)이 제1 하부 패턴(BP1)까지 확산되기 위한 확산 경로는 증가한다. 제2 에피택셜 영역(152)은 내측 스페이서(142)와 제1 시트 패턴(NS1) 사이의 제2 경계(EDGE2)를 덮고 있다. 이로 인해, 인(P)이 제1 시트 패턴(NS1)까지 확산되기 위한 확산 경로는 증가한다.
또한, 제2 에피택셜 영역(152)이 제1 경계(EDGE1) 및 제2 경계(EDGE2)를 덮고 있다. 이로 인해, 인(P)이 제1 시트 패턴(NS1) 내로 과도하게 확산되는 것을 막아줄 수 있다. 제2 에피택셜 영역(152)에 도핑된 비소(As)는 인(P)에 비해 확산 계수가 작다. 즉, 제2 에피택셜 영역(152)에 도핑된 비소(As)는 제1 에피택셜 영역(151)에 도핑된 안티몬(Sb) 또는 비스무트(Bi)와 유사한 효과를 보여줄 수 있다.
도 4에서, 제1 소오스/드레인 패턴(150)은 사각형의 모양의 단면을 갖는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 제1 소오스/드레인 패턴(150)의 측벽 및 제1 소오스/드레인 패턴(150)의 상면은 직선인 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
식각 정지막(185)은 필드 절연막(105)의 상면과, 제1 게이트 구조체(GS1)의 측벽과, 제1 소오스/드레인 패턴(150)의 상면과, 제1 소오스/드레인 패턴(150)의 측벽 상에 배치될 수 있다. 식각 정지막(185)은 이 후에 설명될 층간 절연막(190)에 대해 식각 선택비를 갖는 물질을 포함할 수 있다. 식각 정지막(185)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산탄질화물(SiOCN), 실리콘 붕소질화물(SiBN), 실리콘 산붕소질화물(SiOBN), 실리콘 산탄화물(SiOC) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
층간 절연막(190)은 식각 정지막(185) 상에 배치될 수 있다. 층간 절연막은 필드 절연막(105) 및 제1 소오스/드레인 패턴(150) 상에 배치될 수 있다. 층간 절연막(190)은 제1 게이트 캡핑 패턴(145)의 상면을 덮지 않을 수 있다. 예를 들어, 층간 절연막(190)의 상면은 제1 게이트 캡핑 패턴(145)의 상면과 동일 평면에 놓일 수 있다.
층간 절연막(190)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, Fluorinated TetraEthylOrthoSilicate (FTEOS), Hydrogen SilsesQuioxane (HSQ), Bis-benzoCycloButene (BCB), TetraMethylOrthoSilicate (TMOS), OctaMethyleyCloTetraSiloxane (OMCTS), HexaMethylDiSiloxane (HMDS), TriMethylSilyl Borate (TMSB), DiAcetoxyDitertiaryButoSiloxane (DADBS), TriMethylSilil Phosphate (TMSP), PolyTetraFluoroEthylene (PTFE), TOSZ(Tonen SilaZen), FSG(Fluoride Silicate Glass), polypropylene oxide와 같은 polyimide nanofoams, CDO(Carbon Doped silicon Oxide), OSG(Organo Silicate Glass), SiLK, Amorphous Fluorinated Carbon, silica aerogels, silica xerogels, mesoporous silica 또는 이들의 조합을 포함할 수 있지만, 이에 제한되는 것은 아니다.
도 8은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 도 9는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 7을 이용하여 설명한 것과 다른 점을 중심으로 설명한다. 참고적으로, 도 8은 도 2의 P 부분을 확대한 것이고, 도 9는 도 2의 Q 부분을 확대한 것이다.
도 8을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 에피택셜 영역의 바닥부(151B)는 최하부 내측 스페이서(142_LO)의 측벽(142_SW)의 일부를 덮을 수 있다.
최하부 내측 스페이서(142_LO)의 측벽(142_SW)은 제1 에피택셜 영역의 바닥부(151B)에 의해 덮인 부분과, 제2 에피택셜 영역의 바닥부(152B)에 의해 덮인 부분과, 제2 에피택셜 영역의 측벽부(152S)에 의해 덮인 부분과, 제2 에피택셜 영역(152)에 의해 덮이지 않은 부분을 포함할 수 있다.
제1 에피택셜 영역의 바닥부(151B)가 최하부 내측 스페이서(142_LO)의 측벽(142_SW)의 일부를 덮음으로써, 제3 에피택셜 영역(153)에 포함된 인(P)이 제1 하부 패턴(BP1)까지 확산되기 위한 확산 경로는 더욱 더 증가할 수 있다. 이로 인해, 제1 하부 패턴(BP1)을 통해 발생될 수 있는 누설 전류는 더욱 더 감소될 수 있다.
도 9를 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제2 에피택셜 영역의 측벽부(152S)는 내측 스페이서의 측벽(142_SW)을 덮지 않을 수 있다.
제2 에피택셜 영역의 측벽부(152S)는 내측 스페이서의 측벽(142_SW)을 따라 연장되지 않는다.
도 10은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 도 11 및 도 12는 도 10의 R 부분을 확대하여 도시한 도면이다. 설명의 편의상, 도 1 내지 도 7을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 10 내지 도 12를 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제2 에피택셜 영역(152)는 제1 에피택셜 영역의 바닥부(151B)의 상면과, 내측 스페이서(142)와, 제1 시트 패턴(NS1)을 따라 연속적으로 형성될 수 있다.
제2 에피택셜 영역(152)은 제1 소오스/드레인 리세스(150R)의 측벽을 따라 연속적으로 형성될 수 있다. 제2 에피택셜 영역의 바닥부(152B)는 제1 에피택셜 영역의 바닥부(151B)의 상면을 따라 연장된다. 제2 에피택셜 영역의 측벽부(152S)는 내측 스페이서의 측벽(142_SW) 및 제1 시트 패턴(NS1)의 측벽을 따라 연장된다. 제2 에피택셜 영역의 바닥부(152B)는 제2 에피택셜 영역의 측벽부(152S)와 직접 연결된다.
제2 에피택셜 영역(152)은 제1 에피택셜 영역의 바닥부(151B)의 상면과, 최하부에 배치된 내측 스페이서의 측벽(142_SW)과, 최하부에 배치된 제1 시트 패턴(NS1)의 측벽을 전체적으로 덮는다. 제2 에피택셜 영역의 측벽부(152S)는 내측 스페이서의 측벽(142_SW)을 전체적으로 덮을 수 있다.
도 11에서, 제1 시트 패턴(NS1)의 측벽 상의 제2 에피택셜 영역의 측벽부(152S)의 두께(t31)는 내측 스페이서의 측벽(142_SW) 상의 제2 에피택셜 영역의 측벽부(152S)의 두께(t32)는 동일할 수 있다. 예를 들어, 내측 스페이서의 측벽(142_SW) 상의 제2 에피택셜 영역의 두께(t32)는 내측 스페이서의 측벽(142_SW) 중 제3 방향으로 가운데 지점에서 측정한 두께일 수 있다.
도 12에서, 제1 시트 패턴(NS1)의 측벽 상의 제2 에피택셜 영역의 측벽부(152S)의 두께(t31)는 내측 스페이서의 측벽(142_SW) 상의 제2 에피택셜 영역의 측벽부(152S)의 두께(t32)보다 크다.
도 13은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 도 14는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 7을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 13 및 도 14를 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 에피택셜 영역(151)은 제1 시트 패턴(NS1)과 접촉할 수 있다. 또한, 제1 소오스/드레인 패턴(150)은 제1 에피택셜 영역(151) 및 제3 에피택셜 영역(153)을 포함하지만, 제2 에피택셜 영역(도 2의 152)을 포함하지 않는다.
제1 에피택셜 영역(151)은 제1 에피택셜 영역의 바닥부(151B)와, 제1 에피택셜 영역의 측벽부(151S)를 포함할 수 있다.
제1 에피택셜 영역의 측벽부(151S)는 제1 소오스/드레인 리세스(150R)을 정의하는 각각의 제1 시트 패턴(NS1)의 종단에 형성될 수 있다. 제1 에피택셜 영역의 측벽부(151S)는 제1 시트 패턴(NS1)과 접촉한다. 예를 들어, 제1 에피택셜 영역의 바닥부(151B)는 제1 에피택셜 영역의 측벽부(151S)와 접촉하지 않을 수 있다.
도 6에서 도시되었던 것과 유사하게, 제1 에피택셜 영역의 측벽부(151S)의 제1 방향(D1)으로의 두께는 제1 에피택셜 영역의 측벽부(151S)의 제3 방향(D3)으로의 두께보다 작다.
제3 에피택셜 영역(153)은 제1 에피택셜 영역(151) 바로 위에 형성될 수 있다. 제3 에피택셜 영역(153)은 제1 에피택셜 영역(151)과 접촉한다. 제3 에피택셜 영역(153)은 제1 에피택셜 영역의 바닥부(151B) 및 제1 에피택셜 영역의 측벽부(151S)와 접촉한다. 제3 에피택셜 영역(153)은 제1 에피택셜 영역의 바닥부(151B) 및 제1 에피택셜 영역의 측벽부(151S)를 연결한다.
제1 에피택셜 영역의 바닥부(151B)는 최하부에 배치된 내측 스페이서(142)의 측벽(142_SW)을 덮지 않는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 도시된 것과 달리, 제1 에피택셜 영역의 바닥부(151B)는 최하부에 배치된 내측 스페이서(142)의 측벽(142_SW)의 일부를 덮을 수 있다.
도 13에서, 제1 에피택셜 영역의 측벽부(151S)는 내측 스페이서의 측벽(142_SW)의 일부를 덮을 수 있다. 제1 에피택셜 영역의 측벽부(151S)는 내측 스페이서의 측벽(142_SW)의 일부를 따라 연장될 수 있다. 제1 에피택셜 영역의 측벽부(151S)는 내측 스페이서(142)와 제1 시트 패턴(NS1) 사이의 경계를 덮을 수 있다.
도 14에서, 제1 에피택셜 영역의 측벽부(151S)는 내측 스페이서의 측벽(142_SW)을 덮지 않을 수 있다.
도 15는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 13을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 15를 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 소오스/드레인 패턴(150)은 제2 에피택셜 영역(152)을 더 포함할 수 있다.
제2 에피택셜 영역(152)은 제1 에피택셜 영역의 바닥부(151B) 및 제1 에피택셜 영역의 측벽부(151S) 사이를 연결할 수 있다. 제2 에피택셜 영역(152)은 제3 방향(D3)으로 인접한 제1 에피택셜 영역의 측벽부(151S)를 연결할 수 있다.
제2 에피택셜 영역(152)은 제2 에피택셜 영역의 바닥부(152B)와, 제2 에피택셜 영역의 측벽부(152S)를 포함한다. 제2 에피택셜 영역의 바닥부(152B)는 제1 에피택셜 영역의 바닥부(151B)의 상면을 따라 연장될 수 있다. 제2 에피택셜 영역의 측벽부(152S)는 내측 스페이서의 측벽(142_SW)을 따라 연장될 수 있다.
제1 에피택셜 영역의 측벽부(151S)는 제3 방향(D3)으로 이격된 제1 에피택셜 영역의 제1 측벽부 및 제1 에피택셜 영역의 제2 측벽부를 포함할 수 있다. 제2 에피택셜 영역의 측벽부(152S)는 제1 에피택셜 영역의 제1 측벽부 및 제1 에피택셜 영역의 제2 측벽부를 연결한다. 제2 에피택셜 영역의 측벽부(152S)는 제1 에피택셜 영역의 제1 측벽부 및 제1 에피택셜 영역의 제2 측벽부와 접촉한다.
제2 에피택셜 영역의 측벽부(152S)의 일부와, 제2 에피택셜 영역의 바닥부(152B)는 최하부에 위치한 제1 에피택셜 영역의 측벽부(151S)와, 제1 에피택셜 영역의 바닥부(151B)를 연결한다.
도 16은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 도 17은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 도 18은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 도 19는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 7을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 16을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 소오스/드레인 패턴(150)은 내측 에어갭(AG_IN)을 포함할 수 있다.
내측 에어갭(AG_IN)은 제3 에피택셜 영역(153) 내에 배치될 수 있다. 제3 에피택셜 영역(153)은 내측 에어갭(AG_IN)을 전체적으로 둘러쌀 수 있다. 제3 에피택셜 영역(153)에 포함된 반도체 물질은 내측 에어갭(AG_IN)을 전체적으로 둘러쌀 수 있다.
제3 방향(D3)으로 인접하는 제1 시트 패턴(NS1) 사이에 배치된 제1 인터 게이트 구조체(GS1_INT)는 내측 에어갭(AG_IN)과 제1 방향(D1)으로 중첩될 수 있다. 내측 에어갭(AG_IN)은 내측 스페이서(142)와 제1 방향(D1)으로 중첩될 수 있다. 내측 에어갭(AG_IN)은 내측 스페이서(142)와 접촉하지 않는다.
도 17을 참고하면, 몇몇 실시예들에 따른 반도체 장치는 내측 스페이서(142)와 제1 소오스/드레인 패턴(150) 사이에 배치된 외측 에어갭(AG_OUT)을 더 포함할 수 있다.
외측 에어갭(AG_OUT)은 내측 스페이서(142)와 제1 소오스/드레인 패턴(150)에 의해 둘러싸일 수 있다. 외측 에어갭(AG_OUT)은 내측 스페이서(142)와 제3 에피택셜 영역(153)에 의해 둘러싸일 수 있다. 도 9 및 도 15와 같이, 내측 스페이서의 측벽(142_SW) 상에 제2 에피택셜 영역(152)이 배치될 경우, 외측 에어갭(AG_OUT)은 내측 스페이서(142)와 제2 에피택셜 영역(152)에 의해 둘러싸일 수 있다.
외측 에어갭(AG_OUT)은 내측 스페이서(142)과 접촉한다. 외측 에어갭(AG_OUT)은 내측 스페이서(142)의 표면과, 에피택셜 영역(150_EP 제1 소오스/드레인 패턴(150)에 포함된 반도체 물질에 의해 둘러싸인다.
도시된 것과 달리, 내측 스페이서(142)와 제1 소오스/드레인 패턴(150) 사이 중 일부에, 외측 에어갭(AG_OUT)이 배치될 수 있다.
도 18을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 소오스/드레인 패턴(150)은 제3 에피택셜 영역(153) 상에 형성된 캡핑 에피택셜 반도체 영역(154)를 더 포함할 수 있다.
캡핑 에피택셜 반도체 영역(154)은 실리콘을 포함할 수 있다. 일 예로, 캡핑 에피택셜 반도체 영역(154)은 언도프(un-doped) 실리콘을 포함할 수 있다. 여기에서, "언도프 실리콘"은 불순물을 포함하지 않는 실리콘을 의미하는 것이 아니라, 의도적으로 도핑된 불순물을 포함하지 않는 실리콘을 의미한다. "언도프"의 의미는 본 발명의 기술 분야에 속하는 통상의 기술자에게 자명하다. 다른 예로, 캡핑 에피택셜 반도체 영역(154)는 n형 불순물이 도핑된 실리콘을 포함할 수 있다. 예를 들어, 캡핑 에피택셜 반도체 영역(154)의 n형 불순물의 농도는 제3 에피택셜 영역(153)의 n형 불순물의 농도보다 작다.
도 19를 참고하면, 몇몇 실시예들에 따른 반도체 장치는 제1 소오스/드레인 패턴(150) 상에 배치된 소오스/드레인 컨택(180)을 더 포함할 수 있다.
소오스/드레인 컨택(180)은 제1 소오스/드레인 패턴(150)과 연결된다. 소오스/드레인 컨택(180)은 층간 절연막(190) 및 식각 정지막(185)을 통과하여 제1 소오스/드레인 패턴(150)과 연결될 수 있다.
소오스/드레인 컨택(180)과 제1 소오스/드레인 패턴(150) 사이에, 금속 실리사이드막(155)이 더 배치될 수 있다.
소오스/드레인 컨택(180)의 바닥면은 제1 시트 패턴(NS1) 중 최상부에 배치된 나노 시트의 하면보다 높은 것으로 도시되었지만, 이에 제한되는 것은 아니다.
도시된 것과 달리, 소오스/드레인 컨택(180)의 바닥면은 제1 시트 패턴(NS1) 중 최하부에 배치되는 시트 패턴의 하면과 최상부에 배치되는 시트 패턴의 하면 사이에 위치할 수 있다.
소오스/드레인 컨택(180)은 단일막인 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 소오스/드레인 컨택(180)은 예를 들어, 금속, 금속 합금, 도전성 금속 질화물, 도전성 금속 탄화물, 도전성 금속 산화물, 도전성 금속 탄질화물 및 2차원 물질(Two-dimensional(2D) material) 중 적어도 하나를 포함할 수 있다.
금속 실리사이드막(155)은 금속 실리사이드를 포함할 수 있다.
도 20은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 레이아웃도이다. 도 21는 도 20의 D - D를 따라 절단한 단면도이다.
참고적으로, 도 20의 A - A를 따라 절단한 단면도는 도 2, 도 5, 도 6, 도 8 내지 도 18 중 하나와 동일할 수 있다. 덧붙여, 도 20의 제1 영역(I)에 관한 설명은 도 1 내지 도 19를 이용하여 설명한 것과 실질적으로 동일할 수 있다. 따라서, 이하의 설명은 도 20의 제2 영역(II)에 관한 내용을 중심으로 설명한다.
도 20 및 도 21을 참고하면, 몇몇 실시예들에 따른 반도체 장치는 제1 활성 패턴(AP1)과, 복수의 제1 게이트 전극(120)과, 제2 활성 패턴(AP2)과, 복수의 제2 게이트 전극(220)과, 제2 소오스/드레인 패턴(250)을 포함할 수 있다.
기판(100)은 제1 영역(I) 및 제2 영역(II)을 포함할 수 있다. 제1 영역(I)은 NMOS가 형성되는 영역이고, 제2 영역(II)은 PMOS가 형성되는 영역일 수 있다.
제1 활성 패턴(AP1)과, 복수의 제1 게이트 전극(120)은 기판(100)의 제1 영역(I)에 배치된다. 제2 활성 패턴(AP2)과, 복수의 제2 게이트 전극(220)은 기판(100)의 제2 영역(II)에 배치된다.
제2 활성 패턴(AP2)은 제2 하부 패턴(BP2)과, 복수의 제2 시트 패턴(NS2)을 포함할 수 있다. 제2 하부 패턴(BP2)은 기판(100)으로부터 돌출될 수 있다. 제2 하부 패턴(BP2)은 제1 방향(D1)으로 길게 연장될 수 있다. 복수의 제2 시트 패턴(NS2)은 제2 하부 패턴(BP2) 상에 배치될 수 있다. 복수의 제2 시트 패턴(NS2)은 제2 하부 패턴(BP2)과 제3 방향(D3)으로 이격될 수 있다.
제2 하부 패턴(BP1) 및 제2 시트 패턴(NS2)은 각각 원소 반도체 물질인 실리콘 또는 게르마늄, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체 중 하나를 포함할 수 있다. 몇몇 실시예들에 따른 반도체 장치에서, 제2 하부 패턴(BP2)은 실리콘을 포함하는 실리콘 하부 패턴이고, 제2 시트 패턴(NS2)은 실리콘을 포함하는 실리콘 시트 패턴일 수 있다.
복수의 제2 게이트 구조체(GS2)는 기판(100) 상에 배치될 수 있다. 각각의 제2 게이트 구조체(GS2)는 제2 방향(D2)으로 연장될 수 있다. 인접하는 제2 게이트 구조체(GS2)는 제1 방향(D1)으로 이격될 수 있다.
제2 게이트 구조체(GS2)는 제2 활성 패턴(AP2) 상에 배치될 수 있다. 제2 게이트 구조체(GS2)는 제2 활성 패턴(AP1)과 교차할 수 있다. 제2 게이트 구조체(GS2)는 제2 하부 패턴(BP2)과 교차할 수 있다. 제2 게이트 구조체(GS2)는 각각의 제2 시트 패턴(NS2)을 감쌀 수 있다.
제2 게이트 구조체(GS2)는 예를 들어, 제2 게이트 전극(220), 제2 게이트 절연막(230), 제2 게이트 스페이서(240) 및 제2 게이트 캡핑 패턴(245)을 포함할 수 있다.
제2 게이트 구조체(GS2)는 제3 방향(D3)으로 인접한 제2 시트 패턴(NS2) 사이와, 제2 하부 패턴(BP2)과 제2 시트 패턴(NS2) 사이에 배치된 제2 인터 게이트 구조체(GS2_INT)를 포함할 수 있다. 제2 인터 게이트 구조체(GS2_INT)는 인접한 제2 시트 패턴(NS2) 사이와, 제2 하부 패턴(BP2)과 제2 시트 패턴(NS2) 사이에 배치된 제2 게이트 전극(220) 및 제2 게이트 절연막(230)을 포함할 수 있다.
제2 게이트 스페이서(240)은 제1 게이트 스페이서(140)와 같이 내측 스페이서(142)를 포함하지 않을 수 있다. 즉, 제2 게이트 절연막(230)은 제2 소오스/드레인 패턴(250)과 접촉할 수 있다.
제2 게이트 전극(220), 제2 게이트 절연막(230), 제2 게이트 스페이서(240) 및 제2 게이트 캡핑 패턴(245)에 관한 다른 설명은 제1 게이트 전극(120), 제1 게이트 절연막(130), 제1 게이트 스페이서(140) 및 제1 게이트 캡핑 패턴(145)에 관한 설명과 실질적으로 동일하므로, 이하 생략한다.
제2 소오스/드레인 패턴(250)은 제2 활성 패턴(AP2) 상에 형성될 수 있다. 제2 소오스/드레인 패턴(250)은 제2 하부 패턴(BP2) 상에 형성될 수 있다. 제2 소오스/드레인 패턴(250)은 제2 시트 패턴(NS2)과 연결될 수 있다.
제2 소오스/드레인 패턴(250)은 제2 게이트 구조체(GS2)의 측면에 배치될 수 있다. 제2 소오스/드레인 패턴(250)은 제1 방향(D1)으로 인접하는 제2 게이트 구조체(GS2) 사이에 배치될 수 있다. 예를 들어, 제2 소오스/드레인 패턴(250)은 제2 게이트 구조체(GS2)의 양측에 배치될 수 있다. 도시된 것과 달리, 제2 소오스/드레인 패턴(250)은 제2 게이트 구조체(GS2)의 일측에 배치되고, 제2 게이트 구조체(GS2)의 타측에는 배치되지 않을 수 있다.
제2 소오스/드레인 패턴(250)은 제2 시트 패턴(NS2)을 채널 영역으로 사용하는 트랜지스터의 소오스/드레인에 포함될 수 있다.
제2 소오스/드레인 패턴(250)은 제2 소오스/드레인 리세스(250R) 내에 배치될 수 있다. 제2 소오스/드레인 리세스(250R)의 바닥면은 제2 하부 패턴(BP2)에 의해 정의될 수 있다. 제2 소오스/드레인 리세스(250R)의 측벽은 제2 나노 시트(NS1) 및 제2 게이트 구조체(GS2)에 의해 정의될 수 있다. 좀 더 구체적으로, 제2 게이트 구조체(GS2) 중 제2 게이트 절연막(230)은 제2 소오스/드레인 리세스(250R)의 일부를 정의할 수 있다.
제2 소오스/드레인 패턴(250)은 하부 반도체 패턴(251)과, 상부 반도체 패턴(252)과, 캡핑 반도체 패턴(253)을 포함할 수 있다. 하부 반도체 패턴(251)과, 상부 반도체 패턴(252)과, 캡핑 반도체 패턴(253)은 각각 에피택셜 반도체 영역일 수 있다.
하부 반도체 패턴(251)과, 상부 반도체 패턴(252)은 각각 실리콘-게르마늄을 포함할 수 있다. 다르게 설명하면, 하부 반도체 패턴(251)과, 상부 반도체 패턴(252)은 각각 실리콘-게르마늄막을 포함할 수 있다. 예를 들어, 하부 반도체 패턴(251)의 게르마늄의 분율은 상부 반도체 패턴(252)의 게르마늄의 분율보다 작다.
하부 반도체 패턴(251)과, 상부 반도체 패턴(252)은 각각 도핑된 p 형의 불순물을 포함할 수 있다. p형의 불순물은 예를 들어, 보론(B)일 수 있지만, 이에 제한되는 것은 아니다.
캡핑 반도체 패턴(253)은 하부 반도체 패턴(251)과, 상부 반도체 패턴(252) 상에 형성될 수 있다. 캡핑 반도체 패턴(253)은 예를 들어, 실리콘을 포함할 수 있다.
캡핑 반도체 패턴(253) 하부에 2층의 실리콘-게르마늄 반도체 패턴이 배치되는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
도 22 내지 도 32은 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다. 참고적으로, 도 22 내지 도 32은 도 1의 A - A를 따라 절단한 단면도일 수 있다. 또한, 도 22 내지 도 32는 도 1 내지 도 7을 이용하여 설명한 반도체 장치의 제조 방법의 일부일 수 있다. 이하의 제조 방법은 단면도 관점에서 설명한다.
도 22를 참고하면, 기판(100) 상에, 제1 하부 패턴(BP1) 및 상부 패턴 구조체(U_AP)가 형성될 수 있다.
상부 패턴 구조체(U_AP)는 제1 하부 패턴(BP1) 상에 배치될 수 있다. 상부 패턴 구조체(U_AP)는 제1 하부 패턴(BP1) 상에 교대로 적층된 희생 패턴(SC_L)과, 액티브 패턴(ACT_L)을 포함할 수 있다.
예를 들어, 희생 패턴(SC_L)은 실리콘-게르마늄막을 포함할 수 있다. 액티브 패턴(ACT_L)은 실리콘막을 포함할 수 있다.
이어서, 상부 패턴 구조체(U_AP) 상에, 더미 게이트 절연막(130p), 더미 게이트 전극(120p) 및 더미 게이트 캡핑막(120_HM)이 형성될 수 있다. 더미 게이트 절연막(130p)은 예를 들어, 실리콘 산화물을 포함할 수 있지만, 이에 제한되는 것은 아니다. 더미 게이트 전극(120p)은 예를 들어, 폴리 실리콘을 포함할 수 있지만, 이에 제한되는 것은 아니다. 더미 게이트 캡핑막(120_HM)은 예를 들어, 실리콘 질화물을 포함할 수 있지만, 이에 제한되는 것은 아니다.
제1 더미 게이트 전극(120p)의 측벽 상에, 제1 프리 게이트 스페이서(140P)가 형성될 수 있다.
도 23을 참고하면, 더미 게이트 전극(120p)을 마스크로 이용하여, 상부 패턴 구조체(U_AP) 내에 제1 소오스/드레인 리세스(150R)이 형성될 수 있다.
제1 소오스/드레인 리세스(150R)의 일부는 제1 하부 패턴(BP1) 내에 형성될 수 있다. 제1 소오스/드레인 리세스(150R)의 바닥면은 제1 하부 패턴(BP1)에 의해 정의될 수 있다.
도 24를 참고하면, 제1 소오스/드레인 리세스(150R)에 의해 노출된 희생 패턴(SC_L)의 일부가 제거될 수 있다.
이어서, 희생 패턴(SC_L)의 일부를 제거한 위치에, 내측 스페이서(142)가 형성될 수 있다.
도 25를 참고하면, 제1 소오스/드레인 리세스(150R)의 바닥면을 따라 제1 프리(pre) 에피택셜 영역(150BA)이 형성될 수 있다.
제1 프리 에피택셜 영역(150BA)이 형성되는 동안, 노출된 액티브 패턴(ACT_L) 상에 더미 에피택셜 영역(150SA)가 형성될 수 있다. 제1 프리 에피택셜 영역(150BA) 및 더미 에피택셜 영역(150SA)은 예를 들어, 에피택셜 성장 방법을 이용하여 형성될 수 있다.
에피택셜 성장 공정 중, 제1 하부 패턴(BP1) 및 액티브 패턴(ACT_L)은 모두 노출되어 있다. 따라서, 제1 프리 에피택셜 영역(150BA) 및 더미 에피택셜 영역(150SA)이 같이 형성될 수 있다. 하지만, 에피택셜 성장 공정의 공정 변수를 조절함으로써, 제1 프리 에피택셜 영역(150BA)의 제3 방향(D3)으로의 두께가 더미 에피택셜 영역(150SA)의 제1 방향(D1)으로의 두께보다 크게 할 수 있다.
도 25 및 도 26을 참고하면, 트리밍 공정(50)을 이용하여, 더미 에피택셜 영역(150SA)이 제거될 수 있다.
더미 에피택셜 영역(150SA)이 식각되는 동안, 제1 프리 에피택셜 영역(150BA)의 일부도 제거될 수 있다. 하지만, 제1 프리 에피택셜 영역(150BA)의 제3 방향(D3)으로의 두께가 더미 에피택셜 영역(150SA)의 제1 방향(D1)으로의 두께보다 크므로, 제1 프리 에피택셜 영역(150BA)은 모두 제거되지 않는다.
트리밍 공정(50)을 통해, 제1 트리밍 에피택셜 영역(150BAA)가 제1 소오스/드레인 리세스(150R)의 바닥면을 따라 형성될 수 있다.
도 26 및 도 27을 참고하면, 제1 소오스/드레인 리세스(150R)의 바닥면을 따라 제2 프리 에피택셜 영역(150BB)이 형성될 수 있다.
제1 트리밍 에피택셜 영역(150BAA) 상에 추가적인 에피택셜 영역이 형성됨으로써, 제2 프리 에피택셜 영역(150BB)이 형성될 수 있다.
제2 프리 에피택셜 영역(150BB)이 형성되는 동안, 노출된 액티브 패턴(ACT_L) 상에 더미 에피택셜 영역(150SA)가 형성될 수 있다.
제2 프리 에피택셜 영역(150BB) 및 더미 에피택셜 영역(150SA)은 예를 들어, 에피택셜 성장 방법을 이용하여 형성될 수 있다.
도 27 및 도 28을 참고하면, 트리밍 공정(50)을 이용하여, 더미 에피택셜 영역(150SA)이 제거될 수 있다.
더미 에피택셜 영역(150SA)이 식각되는 동안, 제2 프리 에피택셜 영역(150BB)의 일부도 제거될 수 있다.
트리밍 공정(50)을 통해, 제2 트리밍 에피택셜 영역(150BBA)가 제1 소오스/드레인 리세스(150R)의 바닥면을 따라 형성될 수 있다.
에피택셜 성장 공정 및 트리밍 공정(50)이 반복될 수 있다.
도 29를 참고하면, 제1 소오스/드레인 리세스(150R)의 바닥면을 따라 제1 에피택셜 영역(151)이 형성될 수 있다.
제1 에피택셜 영역(151)은 제1 에피택셜 영역의 바닥부(151B)를 포함한다. 제1 에피택셜 영역의 바닥부(151B)는 순환 성장(cyclic growth) 방법을 이용하여 형성될 수 있다. 순환 성장 방법은 상술한 것과 같이, 에피택셜 성장 공정 및 트리밍 공정(도 28의 50)을 반복 수행하는 것을 의미할 수 있다.
도 30을 참고하면, 제1 에피택셜 영역(151) 상에 제2 에피택셜 영역(152)이 형성될 수 있다.
이어서, 제2 에피택셜 영역(152) 상에, 제3 에피택셜 영역(153)이 형성될 수 있다. 이를 통해, 제1 소오스/드레인 리세스(150R) 내에 제1 소오스/드레인 패턴(150)이 형성될 수 있다.
제2 에피택셜 영역(152) 및 제3 에피택셜 영역(153)은 에피택셜 성장 방법을 이용하여 형성될 수 있다.
도 31을 참고하면, 제1 소오스/드레인 패턴(150) 상에 식각 정지막(185) 및 층간 절연막(190)이 순차적으로 형성된다.
이어서, 층간 절연막(190)의 일부와, 식각 정지막(185)의 일부와, 더미 게이트 캡핑막(120_HM)을 제거하여, 더미 게이트 전극(120p)의 상면을 노출시킨다. 더미 게이트 전극(120p)의 상면이 노출되는 동안, 외측 스페이서(141)가 형성될 수 있다.
도 31 및 도 32를 참고하면, 더미 게이트 절연막(130p), 더미 게이트 전극(120p)을 제거하여, 제1 게이트 스페이서(140) 사이의 상부 패턴 구조체(U_AP)가 노출될 수 있다.
이어서, 희생 패턴(SC_L)을 제거하여, 제1 시트 패턴(NS1)이 형성될 수 있다. 이를 통해, 제1 게이트 스페이서(140) 사이에, 게이트 트렌치(120t)가 형성된다. 희생 패턴(SC_L)이 제거되면, 내측 스페이서(142)가 노출될 수 있다.
이어서, 도 2를 참고하면, 게이트 트렌치(120t) 내에 제1 게이트 절연막(130) 및 제1 게이트 전극(120)이 형성될 수 있다. 또한, 제1 게이트 캡핑 패턴(145)이 형성될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 105: 필드 절연막
142: 내측 스페이서 150, 250: 소오스/드레인 패턴
AP1, AP2: 활성 패턴 BP1, BP2: 하부 패턴
NS1, NS2: 시트 패턴

Claims (20)

  1. 하부 패턴과, 상기 하부 패턴과 제1 방향으로 이격된 복수의 시트 패턴을 포함하는 활성 패턴;
    상기 하부 패턴 상에 배치되고, 상기 시트 패턴과 접촉하는 소오스/드레인 패턴; 및
    제2 방향으로 상기 소오스/드레인 패턴의 양측에 배치되고, 상기 복수의 시트 패턴을 감싸는 게이트 전극을 포함하는 게이트 구조체를 포함하고,
    상기 소오스/드레인 패턴은 제1 불순물을 포함하는 제1 에피택셜 영역과, 상기 제1 에피택셜 영역 상에 상기 제1 불순물과 다른 제2 불순물을 포함하는 제2 에피택셜 영역을 포함하고,
    상기 제1 에피택셜 영역은 상기 하부 패턴과 접촉하고, 상기 시트 패턴과 비접촉하는 바닥부를 포함하고,
    상기 제1 불순물은 안티몬(Sb) 및 비스무트(Bi) 중 적어도 하나를 포함하고, 상기 제2 불순물은 인(P)을 포함하고,
    상기 제1 에피택셜 영역의 바닥부의 두께는 상기 게이트 구조체로부터 상기 제2 방향으로 멀어짐에 따라 증가하다가 감소하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 소오스/드레인 패턴은 제1 에피택셜 영역의 바닥부의 상면을 따라 연장되고, 상기 시트 패턴과 접촉하는 제3 에피택셜 영역을 더 포함하고,
    상기 제3 에피택셜 영역은 제3 불순물을 포함하고,
    상기 제3 불순물은 비소(As)를 포함하는 반도체 장치.
  3. 제2 항에 있어서,
    상기 제3 에피택셜 영역은 상기 제1 에피택셜 영역의 바닥부와 접촉하는 바닥부와, 상기 시트 패턴과 접촉하는 측벽부를 포함하고,
    상기 제3 에피택셜 영역의 바닥부는 상기 제3 에피택셜 영역의 측벽부와 비접촉하는 반도체 장치.
  4. 제3 항에 있어서,
    상기 게이트 구조체는 상기 제1 방향으로 인접하는 시트 패턴 사이의 내측 스페이서를 포함하고,
    상기 제3 에피택셜 영역의 측벽부는 상기 내측 스페이서의 측벽의 일부를 덮는 반도체 장치.
  5. 제2 항에 있어서,
    상기 게이트 구조체는 상기 제1 방향으로 인접하는 시트 패턴 사이의 내측 스페이서를 포함하고,
    상기 제3 에피택셜 영역은 상기 제1 에피택셜 영역의 바닥부의 상면, 상기 내측 스페이서 및 상기 시트 패턴을 따라 연속적으로 형성된 반도체 장치.
  6. 제2 항에 있어서,
    상기 제3 불순물의 농도는 1E20(/cm3) 이상 2E21(/cm3) 이하인 반도체 장치.
  7. 제1 항에 있어서,
    상기 제1 에피택셜 영역은 상기 시트 패턴과 접촉하는 측벽부를 더 포함하고,
    상기 제1 에피택셜 영역의 측벽부는 상기 제1 에피택셜 영역의 바닥부와 비접촉하는 반도체 장치.
  8. 제7 항에 있어서,
    상기 제2 에피택셜 영역은 상기 제1 에피택셜 영역의 측벽부 및 상기 제1 에피택셜 영역의 바닥부와 접촉하는 반도체 장치.
  9. 제7 항에 있어서,
    상기 게이트 구조체는 상기 제1 방향으로 인접하는 시트 패턴 사이의 내측 스페이서를 포함하고,
    상기 제1 에피택셜 영역의 측벽부는 상기 내측 스페이서의 측벽의 일부를 덮는 반도체 장치.
  10. 제7 항에 있어서,
    상기 제1 에피택셜 영역의 측벽부는 상기 제1 방향으로 이격된 상기 제1 에피택셜 영역의 제1 측벽부 및 상기 제1 에피택셜 영역의 제2 측벽부를 포함하고,
    상기 소오스/드레인 패턴은 상기 제1 에피택셜 영역의 제1 측벽부 및 상기 제1 에피택셜 영역의 제2 측벽부를 연결하는 제3 에피택셜 영역을 더 포함하고,
    상기 제3 에피택셜 영역은 도핑된 비소(As)를 포함하는 반도체 장치.
  11. 제1 항에 있어서,
    상기 시트 패턴은 상기 하부 패턴과 최인접하는 최하부 시트 패턴을 포함하고,
    상기 게이트 구조체는 상기 최하부 시트 패턴 및 상기 하부 패턴 사이에 배치된 내측 스페이서를 포함하고,
    상기 제1 에피택셜 영역의 바닥부는 상기 내측 스페이서의 측벽의 일부를 덮는 반도체 장치.
  12. 제1 항에 있어서,
    상기 제1 불순물의 농도는 5E19(/cm3) 이상 3E21(/cm3) 이하이고,
    상기 제2 불순물의 농도는 2E21(/cm3) 이상 6E21(/cm3) 이하인 반도체 장치.
  13. 하부 패턴과, 상기 하부 패턴과 제1 방향으로 이격된 복수의 시트 패턴을 포함하는 활성 패턴;
    상기 하부 패턴 상에 배치되고, 상기 시트 패턴과 접촉하는 소오스/드레인 패턴; 및
    제2 방향으로 상기 소오스/드레인 패턴의 양측에 배치되고, 상기 복수의 시트 패턴을 감싸는 게이트 전극을 포함하는 게이트 구조체를 포함하고,
    상기 소오스/드레인 패턴은 상기 하부 패턴과 접촉하는 제1 에피택셜 영역과, 상기 시트 패턴과 접촉하는 제2 에피택셜 영역과, 상기 제1 에피택셜 영역 및 상기 제2 에피택셜 영역 상의 제3 에피택셜 영역을 포함하고,
    상기 제1 에피택셜 영역은 안티몬(Sb) 및 비스무트(Bi) 중 적어도 하나가 도핑된 실리콘을 포함하고,
    상기 제2 에피택셜 영역은 비소(As)가 도핑된 실리콘을 포함하고,
    상기 제3 에피택셜 영역은 인(P)이 도핑된 실리콘을 포함하는 반도체 장치.
  14. 제13 항에 있어서,
    상기 제2 에피택셜 영역은 상기 제1 에피택셜 영역의 상면을 따라 연장된 바닥부와, 상기 시트 패턴과 접촉하는 측벽부를 포함하고,
    상기 제2 에피택셜 영역의 바닥부는 상기 제2 에피택셜 영역의 측벽부와 비접촉하는 반도체 장치.
  15. 제13 항에 있어서,
    상기 게이트 구조체는 상기 제1 방향으로 인접하는 시트 패턴 사이의 내측 스페이서를 포함하고,
    상기 제2 에피택셜 영역은 상기 제1 에피택셜 영역의 상면, 상기 내측 스페이서 및 상기 시트 패턴을 따라 연속적으로 형성된 반도체 장치.
  16. 하부 패턴과, 상기 하부 패턴과 제1 방향으로 이격된 복수의 시트 패턴을 포함하는 활성 패턴으로, 상기 시트 패턴은 상기 하부 패턴과 최인접하는 최하부 시트 패턴을 포함하는 활성 패턴;
    상기 하부 패턴 상에 배치되고, 상기 시트 패턴과 접촉하는 소오스/드레인 패턴; 및
    제2 방향으로 상기 소오스/드레인 패턴의 양측에 배치되고, 상기 복수의 시트 패턴을 감싸는 게이트 전극을 포함하는 게이트 구조체를 포함하고,
    상기 소오스/드레인 패턴은 안티몬(Sb)이 도핑된 제1 에피택셜 영역과, 상기 제1 에피택셜 영역 상에 인(P)이 도핑된 제2 에피택셜 영역을 포함하고,
    상기 게이트 구조체는 상기 하부 패턴과 상기 최하부 시트 패턴 사이에 배치된 최하부 내측 스페이서를 포함하고,
    상기 제1 에피택셜 영역은 상기 하부 패턴과 접촉하고, 상기 최하부 내측 스페이서의 측벽의 일부를 덮는 바닥부를 포함하는 반도체 장치.
  17. 제16 항에 있어서,
    상기 제1 에피택셜 영역의 바닥부의 두께는 상기 게이트 구조체로부터 상기 제2 방향으로 멀어짐에 따라 증가하다가 감소하는 반도체 장치.
  18. 제16 항에 있어서,
    상기 소오스/드레인 패턴은 제1 에피택셜 영역의 바닥부의 상면을 따라 연장되고, 상기 시트 패턴과 접촉하는 제3 에피택셜 영역을 더 포함하고,
    상기 제3 에피택셜 영역은 상기 제1 에피택셜 영역의 바닥부와 접촉하는 바닥부와, 상기 시트 패턴과 접촉하고 상기 제3 에피택셜 영역의 바닥부와 비접촉하는 측벽부를 포함하고,
    상기 제3 에피택셜 영역은 도핑된 비소(As)를 포함하는 반도체 장치.
  19. 제16 항에 있어서,
    상기 소오스/드레인 패턴은 제1 에피택셜 영역의 바닥부의 상면과, 상기 최하부 내측 스페이서의 측벽과, 상기 최하부 시트 패턴의 측벽을 전체적으로 덮는 제3 에피택셜 영역을 더 포함하고,
    상기 제3 에피택셜 영역은 도핑된 비소(As)를 포함하는 반도체 장치.
  20. 제16 항에 있어서,
    상기 제1 에피택셜 영역은 상기 시트 패턴과 접촉하는 측벽부를 더 포함하고,
    상기 제1 에피택셜 영역의 측벽부는 상기 제1 에피택셜 영역의 바닥부와 비접촉하는 반도체 장치.
KR1020210104357A 2021-08-09 2021-08-09 반도체 장치 KR20230022502A (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020210104357A KR20230022502A (ko) 2021-08-09 2021-08-09 반도체 장치
US17/692,369 US20230037672A1 (en) 2021-08-09 2022-03-11 Semiconductor device
EP22171339.9A EP4135049A1 (en) 2021-08-09 2022-05-03 Nanosheet semiconductor device with reduced phosphor diffusion
CN202210628825.2A CN115706149A (zh) 2021-08-09 2022-06-06 半导体装置
TW111121155A TW202308161A (zh) 2021-08-09 2022-06-08 半導體裝置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020210104357A KR20230022502A (ko) 2021-08-09 2021-08-09 반도체 장치

Publications (1)

Publication Number Publication Date
KR20230022502A true KR20230022502A (ko) 2023-02-16

Family

ID=81579992

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210104357A KR20230022502A (ko) 2021-08-09 2021-08-09 반도체 장치

Country Status (5)

Country Link
US (1) US20230037672A1 (ko)
EP (1) EP4135049A1 (ko)
KR (1) KR20230022502A (ko)
CN (1) CN115706149A (ko)
TW (1) TW202308161A (ko)

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9853129B2 (en) * 2016-05-11 2017-12-26 Applied Materials, Inc. Forming non-line-of-sight source drain extension in an nMOS finFET using n-doped selective epitaxial growth
US10651291B2 (en) * 2017-08-18 2020-05-12 Globalfoundries Inc. Inner spacer formation in a nanosheet field-effect transistor
KR102582670B1 (ko) * 2018-07-13 2023-09-25 삼성전자주식회사 반도체 장치
US10944009B2 (en) * 2018-10-31 2021-03-09 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of fabricating a FinFET device with wrap-around silicide source/drain structure
US11177346B2 (en) * 2019-01-07 2021-11-16 Samsung Electronics Co., Ltd. Semiconductor device
US11195914B2 (en) * 2019-07-26 2021-12-07 Applied Materials, Inc. Transistor and method for forming a transistor
KR20210026825A (ko) * 2019-09-02 2021-03-10 삼성전자주식회사 안티몬 도핑층을 가진 소스/드레인 영역을 포함하는 반도체 소자

Also Published As

Publication number Publication date
US20230037672A1 (en) 2023-02-09
TW202308161A (zh) 2023-02-16
CN115706149A (zh) 2023-02-17
EP4135049A1 (en) 2023-02-15

Similar Documents

Publication Publication Date Title
US11843053B2 (en) Semiconductor devices
KR20220080302A (ko) 반도체 장치
US20240194789A1 (en) Semiconductor devices
KR20220086217A (ko) 반도체 장치
US11990552B2 (en) Semiconductor devices
US20230317849A1 (en) Semiconductor device and method for manufacturing the same
KR20230022502A (ko) 반도체 장치
US20220406892A1 (en) Semiconductor device
US20240321989A1 (en) Semiconductor device
US20230253449A1 (en) Semiconductor device and method for fabricating thereof
US20230207627A1 (en) Semiconductor devices and methods for manufacturing the same
US20230411529A1 (en) Semiconductor device and method for fabricating the same
US20240145541A1 (en) Semiconductor device
US20230070925A1 (en) Semiconductor device and method of fabricating the same
US20230207654A1 (en) Semiconductor device and method for fabricating the same
EP4293725A2 (en) Semiconductor device
KR20230097935A (ko) 반도체 장치 및 이의 제조 방법
KR20230053768A (ko) 반도체 장치 및 이의 제조 방법
KR20230043363A (ko) 반도체 장치
TW202327093A (zh) 多閘極半導體裝置
KR20240039740A (ko) 반도체 장치 및 이의 제조 방법
KR20230174835A (ko) 반도체 장치
KR20230174443A (ko) 반도체 장치 및 이의 제조 방법
KR20240002341A (ko) 반도체 장치 및 이의 제조 방법
KR20220080664A (ko) 반도체 장치

Legal Events

Date Code Title Description
A201 Request for examination