TW202327093A - 多閘極半導體裝置 - Google Patents

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TW202327093A
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pattern
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drain
gate
silicon germanium
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TW111148182A
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趙南奎
金錫勳
李相吉
朴判貴
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南韓商三星電子股份有限公司
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Abstract

本發明提供一種半導體裝置，包含具有第一下部圖案及第一下部圖案上的第一薄片圖案的第一主動圖案。第一閘極結構包含第一閘極電極。第二主動圖案包含第二下部圖案。第二薄片圖案位於第二下部圖案上。第二閘極結構包含包圍第二薄片圖案的第二閘極電極。第一源極/汲極凹槽位於鄰近第一閘極結構之間。第二源極/汲極凹槽位於鄰近第二閘極結構之間。第一源極/汲極圖案沿著第一源極/汲極凹槽延伸。第一矽鍺填充膜位於第一矽鍺襯裡上。第二源極/汲極圖案包含沿著第二源極/汲極凹槽延伸的第二矽鍺襯裡。第二矽鍺填充膜位於第二矽鍺襯裡上。

Description

多閘極半導體裝置
相關申請案的交叉引用
本申請案主張2021年12月28日在韓國智慧財產局申請的韓國專利申請案第10-2021-0189233號的優先權，所述申請案的內容以全文引用的方式併入本文中。
本發明是關於一種半導體裝置，且更具體地，是關於一種多閘極半導體裝置。
多閘極電晶體已被提出作為用於增加半導體裝置的密度的一種途徑，多閘極電晶體中具有鰭片或奈米線形狀的多通道主動圖案（或矽主體）形成於基底上且閘極形成於多通道主動圖案的表面上。
由於此類多閘極電晶體利用三維通道，故易於執行縮放。此外，即使多閘極電晶體的閘極長度未增加，亦可改良電流控制能力。另外，可有效地抑制通道區的電位受汲極電壓影響的短通道效應（short channel effect；SCE）。
一種半導體裝置包含第一主動圖案，所述第一主動圖案包含在第一方向上延伸的第一下部圖案及安置於第一下部圖案上的第一薄片圖案。多個第一閘極結構包含在第一下部圖案上至少部分地包圍第一薄片圖案的第一閘極電極。第一閘極電極在第二方向上延伸。第二主動圖案包含在第一方向上延伸的第二下部圖案。第二薄片圖案安置於第二下部圖案上。多個第二閘極結構包含在第二下部圖案上至少部分地包圍第二薄片圖案的第二閘極電極。第二閘極電極在第二方向上延伸。第一源極/汲極凹槽界定於在第一方向上彼此鄰近的第一閘極結構之間。第二源極/汲極凹槽界定於在第一方向上彼此鄰近的第二閘極結構之間。第一源極/汲極圖案包含沿著第一源極/汲極凹槽的側壁及底部表面延伸的第一矽鍺襯裡。第一矽鍺填充膜安置於第一矽鍺襯裡上。第二源極/汲極圖案包含沿著第二源極/汲極凹槽的側壁及底部表面延伸的第二矽鍺襯裡。第二矽鍺填充膜安置於第二矽鍺襯裡上。第一下部圖案的上部表面在第二方向上的寬度小於第二下部圖案的上部表面在第二方向上的寬度。第一矽鍺填充膜的厚度小於第二矽鍺填充膜的厚度。
一種半導體裝置包含第一主動圖案，所述第一主動圖案包含在第一方向上延伸的第一下部圖案。第一薄片圖案安置於第一下部圖案上。多個第一閘極結構包含在第一下部圖案上至少部分地包圍第一薄片圖案的第一閘極電極。第一閘極電極在第二方向上延伸。第二主動圖案包含在第一方向上延伸的第二下部圖案。第二薄片圖案安置於第二下部圖案上。多個第二閘極結構包含在第二下部圖案上至少部分地包圍第二薄片圖案的第二閘極電極。第二閘極電極在第二方向上延伸。第一源極/汲極凹槽界定於在第一方向上彼此鄰近的第一閘極結構之間。第二源極/汲極凹槽界定於在第一方向上彼此鄰近的第二閘極結構之間。第一源極/汲極圖案包含沿著第一源極/汲極凹槽的側壁及底部表面延伸的第一矽鍺襯裡。第一矽鍺填充膜安置於第一矽鍺襯裡上。第二源極/汲極圖案包含沿著第二源極/汲極凹槽的側壁及底部表面延伸的第二矽鍺襯裡。第二矽鍺填充膜安置於第二矽鍺襯裡上。第一下部圖案的上部表面在第二方向上的寬度小於第二下部圖案的上部表面在第二方向上的寬度。在於第一方向上截取的截面圖中，第一源極/汲極圖案的高度小於第二源極/汲極圖案的高度。第一源極/汲極圖案的上部表面為平面的或具有凹面形狀，且在於第一方向上截取的截面圖中，第二源極/汲極圖案的上部表面具有凸面形狀。
一種半導體裝置包含第一主動圖案，所述第一主動圖案包含在第一方向上延伸的第一下部圖案。第一薄片圖案安置於第一下部圖案上。多個第一閘極結構包含在第一下部圖案上至少部分地包圍第一薄片圖案的第一閘極電極。第一閘極電極在第二方向上延伸。第二主動圖案包含在第一方向上延伸的第二下部圖案。第二薄片圖案安置於第二下部圖案上。多個第二閘極結構包含在第二下部圖案上至少部分地包圍第二薄片圖案的第二閘極電極。第二閘極電極在第二方向上延伸。第一源極/汲極凹槽界定於在第一方向上彼此鄰近的第一閘極結構之間，且包含多個第一寬度延伸區。第二源極/汲極凹槽界定於在第一方向上彼此鄰近的第二閘極結構之間，且包含多個第二寬度延伸區。第一源極/汲極圖案包含沿著第一源極/汲極凹槽的側壁及底部表面延伸的第一矽鍺襯裡。第一矽鍺填充膜安置於第一矽鍺襯裡上。第二源極/汲極圖案包含沿著第二源極/汲極凹槽的側壁及底部表面延伸的第二矽鍺襯裡。第二矽鍺填充膜安置於第二矽鍺襯裡上。第一下部圖案的上部表面在第二方向上的寬度小於第二下部圖案的上部表面在第二方向上的寬度。第一寬度延伸區中的各者在第一方向上的寬度朝向遠離第一下部圖案的上部表面的方向增大且接著減小。第二寬度延伸區中的各者在第一方向上的寬度朝向遠離第二下部圖案的上部表面的方向增大且接著減小。第一源極/汲極圖案的高度小於第二源極/汲極圖案的高度。第一源極/汲極凹槽的底部表面上的第一矽鍺襯裡的厚度與第二源極/汲極凹槽的底部表面上的第二矽鍺襯裡的厚度相同。在第二方向上自第一下部圖案的側壁突出的第一源極/汲極圖案的寬度小於在第二方向上自第二下部圖案的側壁突出的第二源極/汲極圖案的寬度。
根據實施例的半導體裝置可包含穿隧電晶體（穿隧FET）、三維（three-dimensional；3D）電晶體或基於二維材料的電晶體（基於2D材料的FET）以及其異質結構。另外，根據實施例的半導體裝置亦可包含雙極接面電晶體、橫向擴散金屬氧化物半導體（laterally diffused metal oxide semiconductor；LDMOS）或類似者。
將參考圖1至圖9描述根據實施例的半導體裝置。
圖1為示出根據實施例的半導體裝置的平面圖。圖2及圖3為沿著圖1的A-A及B-B截取的截面圖。圖4及圖5為沿著圖1的C-C及D-D截取的截面圖。圖6及圖7為沿著圖1的E-E及F-F截取的截面圖。圖8為示出圖2的第一薄片圖案的形狀的圖。
出於描述目的且為了更好地理解閘極絕緣膜130及閘極絕緣膜230、蝕刻停止膜185、層間絕緣膜190以及類似者的配置，已簡化圖1的許多結構。
參考圖1至圖8，根據實施例的半導體裝置包含第一主動圖案AP1、多個第一閘極結構GS1、第一源極/汲極圖案150、第二主動圖案AP2、多個第二閘極結構GS2以及第二源極/汲極圖案250。
基底100可包含第一區I及第二區II。第一區I及第二區II可為其中形成PMOS的區。
基底100可為塊體矽或絕緣層上矽（silicon on insulator；SOI）。相比之下，基底100可為矽基底或可包含但未必限於包含其他材料，例如矽鍺、絕緣層上矽鍺（silicon germanium on insulator；SGOI）、銻化銦、鉛碲化合物、砷化銦、磷酸銦、砷化鎵或銻化鎵。
第一主動圖案AP1、多個第一閘極結構GS1以及第一源極/汲極圖案150安置於基底100的第一區I中。第二主動圖案AP2、多個第二閘極結構GS2以及第二源極/汲極圖案250安置於基底100的第二區II中。
第一主動圖案AP1及第二主動圖案AP2可各自安置於基底100上。第一主動圖案AP1及第二主動圖案AP2可各自沿著第一方向D1延伸。
第一主動圖案AP1及第二主動圖案AP2中的一者可在第一方向D1上延伸，且其另一者可在第二方向D2上延伸。在以下描述中，將第一主動圖案AP1及第二主動圖案AP2描述為在第一方向D1上延伸。
第一主動圖案AP1及第二主動圖案AP2可各自為多通道主動圖案。第一主動圖案AP1可包含第一下部圖案BP1及多個第一薄片圖案NS1。第二主動圖案AP2可包含第二下部圖案BP2及多個第二薄片圖案NS2。
第一下部圖案BP1可自基底100突出。第一下部圖案BP1可沿著第一方向D1延伸。第二下部圖案BP2自基底100突出。第二下部圖案BP2可沿著第一方向D1延伸。
第一下部圖案的上部表面BP1_US在第二方向D2上的寬度W11不同於第二下部圖案的上部表面BP2_US在第二方向D2上的寬度W12。舉例而言，第一下部圖案的上部表面BP1_US在第二方向D2上的寬度W11小於第二下部圖案的上部表面BP2_US在第二方向D2上的寬度W12。
多個第一薄片圖案NS1可安置於第一下部圖案的上部表面BP1_US上。多個第一薄片圖案NS1可在第三方向D3上與第一下部圖案BP1間隔開。各第一薄片圖案NS1可在第三方向D3上彼此間隔開。
多個第二薄片圖案NS2可置放於第二下部圖案的上部表面BP2_US上。多個第二薄片圖案NS2可在第三方向D3上與第二下部圖案BP2間隔開。各第二薄片圖案NS2可在第三方向D3上彼此隔開。
各第一薄片圖案NS1可包含上部表面NS1_US及下部表面NS1_BS。第一薄片圖案的上部表面NS1_US為與第一薄片圖案的下部表面NS1_BS在第三方向D3上相對的表面。各第一薄片圖案NS1可包含在第一方向D1上彼此相對的第一側壁NS1_SW1及在第二方向D2上彼此相對的第二側壁NS1_SW2。
第一薄片圖案的上部表面NS1_US及第一薄片圖案的下部表面NS1_BS可由第一薄片圖案的第一側壁NS1_SW1及第一薄片圖案的第二側壁NS1_SW2連接。第一薄片圖案的第一側壁NS1_SW1連接至稍後將描述的第一源極/汲極圖案150且與其接觸。第一薄片圖案的第一側壁NS1_SW1可包含第一薄片圖案NS1的末端。舉例而言，第一薄片圖案NS1的末端可安置於第一薄片圖案的上部表面NS1_US與第一薄片圖案的下部表面NS1_BS之間的中心線處。
在圖2及圖8中，儘管第一薄片圖案的第一側壁NS1_SW1繪示為朝向第一源極/汲極圖案150突出的彎曲表面，但實施例不必限於此。舉例而言，第一薄片圖案的第一側壁NS1_SW1可為彎曲表面部分與平坦表面部分的組合。
另外，儘管圖4及圖8繪示第一薄片圖案的第二側壁NS1_SW2為彎曲表面部分與平坦表面部分的組合，但實施例不必限於此。舉例而言，第一薄片圖案的第二側壁NS1_SW2可為作為整體的彎曲表面或作為整體的平坦表面。
第一薄片圖案NS1的以上描述亦可適用於第二薄片圖案NS2。
第三方向D3可為與第一方向D1及第二方向D2相交的方向。舉例而言，第三方向D3可為基底100的厚度方向。第一方向D1可為與第二方向D2相交的方向。
儘管三個第一薄片圖案NS1及第二薄片圖案NS2繪示為安置於第三方向D3上，但此為一個特定配置，且本發明不必限於此。
第一下部圖案BP1及第二下部圖案BP2可各自藉由蝕刻基底100的一部分而形成，且可包含自基底100生長的磊晶層。第一下部圖案BP1及第二下部圖案BP2可各自包含作為元素半導體材料的矽或鍺。另外，第一下部圖案BP1及第二下部圖案BP2可各自包含化合物半導體，且可包含例如IV-IV族化合物半導體或III-V族化合物半導體。
IV-IV族化合物半導體可包含例如包含碳（C）、矽（Si）、鍺（Ge）以及錫（Sn）中的至少兩者或大於兩者的二元化合物或三元化合物，或藉由將此等元素與IV族元素摻雜而獲得的化合物。
III-V族化合物半導體可為例如二元化合物、三元化合物或四元化合物中的至少一者，所述二元化合物、三元化合物或四元化合物藉由組合作為III族元素的鋁（Al）、鎵（Ga）以及銦（In）中的至少一者與作為V族元素的磷（P）、砷（As）以及銻（Sb）中的一者而形成。
第一薄片圖案NS1及第二薄片圖案NS2可各自包含矽或鍺中的一者，其為元素半導體材料、IV-IV族化合物半導體或III-V族化合物半導體。各第一薄片圖案NS1可包含與第一下部圖案BP1相同的材料，或可包含與第一下部圖案BP1不同的材料。各第二薄片圖案NS2可包含與第二下部圖案BP2相同的材料，且可包含與第二下部圖案BP2不同的材料。
在根據實施例的半導體裝置中，第一下部圖案BP1及第二下部圖案BP2可為各自包含矽的矽下部圖案，而第一薄片圖案NS1及第二薄片圖案NS2可為各自包含矽的矽薄片圖案。
第一薄片圖案NS1在第二方向D2上的寬度可與第一下部圖案的上部表面BP1_US在第二方向D2上的寬度成比例地增大或減小。第二薄片圖案NS2在第二方向D2上的寬度可與第二下部圖案的上部表面BP2_US在第二方向D2上的寬度成比例地增大或減小。
由於第一下部圖案的上部表面BP1_US在第二方向D2上的寬度W11小於第二下部圖案的上部表面BP2_US在第二方向D2上的寬度W12，故在第二方向D2上安置於相同高度層級處的第一薄片圖案NS1的寬度小於第二薄片圖案NS2在第二方向D2上的寬度。
儘管繪示在第三方向D3上堆疊的第一薄片圖案NS1在第二方向D2上的寬度相同，且在第三方向D3上堆疊的第一薄片圖案NS1在第二方向D2上的寬度相同，但此為一個特定配置，且實施例不必限於此。不同於所繪示的實例，在遠離第一下部圖案BP1及第二下部圖案BP2的方向上，在第三方向D3上堆疊的第一薄片圖案NS1在第二方向D2上的寬度及第二薄片圖案NS2在第二方向D2上的寬度可減小。
場絕緣膜105可形成於基底100上。場絕緣膜105可安置於第一下部圖案的側壁BP1_SW及第二下部圖案的側壁BP2_SW上。場絕緣膜105不安置於第一下部圖案的上部表面BP1_US及第二下部圖案的上部表面BP2_US上。
作為實例，場絕緣膜105可完全覆蓋第一下部圖案的側壁BP1_SW及第二下部圖案的側壁BP2_SW。不同於所繪示實例，場絕緣膜105可覆蓋第一下部圖案的側壁BP1_SW的一部分及第二下部圖案的側壁BP2_SW的一部分。在此情況下，第一下部圖案BP1的一部分及第二下部圖案BP2的一部分可在第三方向D3上自場絕緣膜105的上部表面突出。
各第一薄片圖案NS1高於場絕緣膜105的上部表面而安置。場絕緣膜105可包含例如氧化物膜、氮化物膜、氮氧化物膜或其組合膜。儘管場絕緣膜105繪示為單一膜，但此為一個特定配置，且實施例不必限於此。
多個第一閘極結構GS1可安置於基底100上。各第一閘極結構GS1可在第二方向D2上延伸。第一閘極結構GS1可在第一方向D1上彼此間隔開。第一閘極結構GS1可在第一方向D1上彼此鄰近。
第一閘極結構GS1可安置於第一主動圖案AP1上。第一閘極結構GS1可與第一主動圖案AP1相交。第一閘極結構GS1可與第一下部圖案BP1相交。第一閘極結構GS1可至少部分地包圍各第一薄片圖案NS1。第一閘極結構GS1可包含例如第一閘極電極120、第一閘極絕緣膜130、第一閘極間隔件140以及第一閘極封蓋圖案145。
第一閘極結構GS1可包含安置於在第三方向D3上彼此鄰近的第一薄片圖案NS1之間以及第一下部圖案BP1與第一薄片圖案NS1之間的第一閘極間結構GS1_INT。第一閘極間結構GS1_INT可包含安置於鄰近第一薄片圖案NS1之間以及第一下部圖案BP1與第一薄片圖案NS1之間的第一閘極電極120及第一閘極絕緣膜130。
多個第二閘極結構GS2可安置於基底100上。各第二閘極結構GS2可在第二方向D2上延伸。第二閘極結構GS2可在第一方向D1上彼此間隔開。第二閘極結構GS2可在第一方向D1上彼此鄰近。
當第一主動圖案AP1及第二主動圖案AP2在不同方向上延伸時，第二閘極結構GS2延伸的方向不同於第一閘極結構GS1延伸的方向。
第二閘極結構GS2可安置於第二主動圖案AP2上。第二閘極結構GS2可與第二主動圖案AP2相交。第二閘極結構GS2可與第二下部圖案BP2相交。第二閘極結構GS2可至少部分地包圍各第二薄片圖案NS2。第二閘極結構GS2可包含例如第二閘極電極220、第二閘極絕緣膜230、第二閘極間隔件240以及第二閘極封蓋圖案245。
第二閘極結構GS2可包含安置於在第三方向D3上彼此鄰近的第二薄片圖案NS2之間以及第二下部圖案BP2與第二薄片圖案NS2之間的第二閘極間結構GS2_INT。第二閘極間結構GS2_INT可包含第二閘極電極220及第二閘極絕緣膜230。
第一閘極電極120可形成於第一下部圖案BP1上。第一閘極電極120與第一下部圖案BP1相交。第一閘極電極120可至少部分地包圍第一薄片圖案NS1。第一閘極電極120的一部分可安置於鄰近第一薄片圖案NS1之間以及第一下部圖案BP1與第一薄片圖案NS1之間。
第二閘極電極220可形成於第二下部圖案BP2上。第二閘極電極220可與第二下部圖案BP2相交。第二閘極電極220可至少部分地包圍第二薄片圖案NS2。第二閘極電極220的一部分可安置於鄰近第二薄片圖案NS2之間以及第二下部圖案BP2與第二薄片圖案NS2之間。
安置於第一下部圖案BP1與第一薄片圖案NS1之間的第一閘極電極120可在第一方向D1上具有第一閘極寬度W21。安置於在第三方向D3上彼此鄰近的第一薄片圖案NS1之間的第一閘極電極120可在第一方向D1上具有第二閘極寬度W22。在半導體裝置中，根據實施例，第一閘極寬度W21可與第二閘極寬度W22相同。第一閘極寬度W21及第二閘極寬度W22是包含於第一閘極間結構GS1_INT中的第一閘極電極120的寬度。
包含於第二閘極間結構GS2_INT中的第二閘極電極220的寬度之間的關係可與包含於第一閘極間結構GS1_INT中的第一閘極電極120的寬度之間的關係相同。
在第一方向D1上彼此鄰近的第一閘極電極120之間的第一分離距離P1與在第一方向D1上彼此鄰近的第二閘極電極220之間的第二分離距離P2相同。
第一閘極電極120及第二閘極電極220可各自包含金屬、金屬合金、導電金屬氮化物、金屬矽化物、摻雜半導體材料、導電金屬氧化物以及導電金屬氮氧化物中的至少一者。第一閘極電極120可包含例如但不必限於以下中的至少一者：氮化鈦（TiN）、碳化鉭（TaC）、氮化鉭（TaN）、氮化鈦矽（TiSiN）、氮化鉭矽（TaSiN）、氮化鉭鈦（TaTiN）、氮化鈦鋁（TiAlN）、氮化鉭鋁（TaAlN）、氮化鎢（WN）、釕（Ru）、鈦鋁（TiAl）、碳氮化鈦鋁（TiAlC-N）、碳化鈦鋁（TiAlC）、碳化鈦（TiC）、碳氮化鉭（TaCN）、鎢（W）、鋁（Al）、銅（Cu）、鈷（Co）、鈦（Ti）、鉭（Ta）、鎳（Ni）、鉑（Pt）、鎳鉑（Ni-Pt）、鈮（Nb）、氮化鈮（NbN）、碳化鈮（NbC）、鉬（Mo）、氮化鉬（MoN）、碳化鉬（MoC）、碳化鎢（WC）、銠（Rh）、鈀（Pd）、銥（Ir）、鋨（Os）、銀（Ag）、金（Au）、鋅（Zn）、釩（V）以及其組合。導電金屬氧化物及導電金屬氮氧化物可包含但不必限於包含上文提及的材料的氧化形式。
第一閘極電極120可安置於稍後將描述的第一源極/汲極圖案150的相對側上。第一閘極結構GS1可在第一方向D1上安置於第一源極/汲極圖案150的相對側上。
作為實例，安置於第一源極/汲極圖案150的相對側上的第一閘極電極120兩者可為用作電晶體的閘極的正常閘極電極。作為另一實例，安置於第一源極/汲極圖案150的一側上的第一閘極電極120用作電晶體的閘極，但安置於第一源極/汲極圖案150的另一側上的第一閘極電極120可為虛設閘極電極。
第二閘極電極220可安置於稍後將描述的第二源極/汲極圖案250的相對側上。第二閘極結構GS2可在第一方向D1上安置於第二源極/汲極圖案250的相對側上。
作為實例，安置於第二源極/汲極圖案250的相對側上的第二閘極電極220兩者可為用作電晶體的閘極的正常閘極電極。作為另一實例，安置於第二源極/汲極圖案250的一側上的第二閘極電極220用作電晶體的閘極，但安置於第二源極/汲極圖案250的另一側上的第二閘極電極220可為虛設閘極電極。
第一閘極絕緣膜130沿著場絕緣膜105的上部表面及第一下部圖案的上部表面BP1_US延伸。第一閘極絕緣膜130可至少部分地包圍多個第一薄片圖案NS1。第一閘極絕緣膜130可沿著第一薄片圖案NS1的周邊安置。第一閘極電極120安置於第一閘極絕緣膜130上。第一閘極絕緣膜130安置於第一閘極電極120與第一薄片圖案NS1之間。
第一閘極絕緣膜130的一部分可安置於在第三方向D3上彼此鄰近的第一薄片圖案NS1之間以及第一下部圖案BP1與第一薄片圖案NS1之間。當第一薄片圖案NS1包含彼此鄰近的第一上部薄片圖案及第一下部薄片圖案時，第一閘極絕緣膜130的一部分可沿著面向彼此的第一下部薄片圖案的上部表面NS1_US及第一上部薄片圖案的下部表面NS1_BS延伸。
第二閘極絕緣膜230可沿著場絕緣膜205的上部表面及第二下部圖案的上部表面BP2_US延伸。第二閘極絕緣膜230可至少部分地包圍多個第二薄片圖案NS2。第二閘極絕緣膜230可沿著第二薄片圖案NS2的周邊安置。第二閘極電極220安置於第二閘極絕緣膜230上。第二閘極絕緣膜230安置於第二閘極電極220與第二薄片圖案NS2之間。第二閘極絕緣膜230的一部分可安置於在第三方向D3上彼此鄰近的第二薄片圖案NS2之間以及第二下部圖案BP2與第二薄片圖案NS2之間。
第一閘極絕緣膜130及第二閘極絕緣膜230可各自包含氧化矽、氮氧化矽、氮化矽或具有比氧化矽更高的介電常數的高介電常數材料。高介電常數材料可包含例如氮化硼、氧化鉿、氧化鉿矽、氧化鉿鋁、氧化鑭、氧化鑭鋁、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化釔、氧化鋁、氧化鉛鈧鉭或鈮酸鉛鋅中的一或多者。
儘管第一閘極絕緣膜130及第二閘極絕緣膜230各自繪示為單一膜，但此為一個特定配置，且實施例不必限於此。第一閘極絕緣膜130及第二閘極絕緣膜230可各自包含多個膜。第一閘極絕緣膜130可包含安置於第一薄片圖案NS1與第一閘極電極120之間的接面層及高介電常數絕緣膜，且第二閘極絕緣膜230可包含安置於第二薄片圖案NS2與第二閘極電極220之間的接面層及高介電常數絕緣膜。
根據實施例的半導體裝置可包含使用負電容器的負電容（Negative Capacitance；NC）FET。舉例而言，第一閘極絕緣膜130及第二絕緣膜230可各自包含具有鐵電性質的鐵電材料膜及具有順電性質的順電材料膜。
鐵電材料膜可具有負電容，且順電材料膜可具有正電容。舉例而言，若兩個或大於兩個電容器串聯連接且各電容器的電容具有正值，則總電容自個別電容器中的各者的電容減小。舉例而言，若串聯連接的兩個或大於兩個電容器的電容中的至少一者具有負值，則總電容可大於個別電容中的各者的絕對值，同時具有正值。
當具有負電容的鐵電材料膜與具有正電容的順電材料膜串聯連接時，串聯連接的鐵電材料膜及順電材料膜的總電容值可增大。藉由使用增大的總電容值，包含鐵電材料膜的電晶體在室溫下可具有小於60毫伏/十進位的次臨界擺動（subthreshold swing；SS）。
鐵電材料膜可具有鐵電性質。鐵電材料膜可包含例如氧化鉿、氧化鉿鋯、氧化鋇鍶鈦、氧化鋇鈦以及氧化鉛鋯鈦中的至少一者。此處，作為實例，氧化鉻鋯可為藉由將氧化鉿與鋯（Zr）摻雜獲得的材料。作為另一實例，氧化鉿鋯可為鉿（Hf）、鋯（Zr）以及氧（O）的化合物。
鐵電材料膜可更包含經摻雜的摻雜劑。舉例而言，摻雜劑可包含以下中的至少一者：鋁（Al）、鈦（Ti）、鈮（Nb）、鑭（La）、釔（Y）、鎂（Mg）、矽（Si）、鈣（Ca）、鈰（Ce）、鏑（Dy）、鉺（Er）、釓（Gd）、鍺（Ge）、鈧（Sc）、鍶（Sr）以及錫（Sn）。包含於鐵電材料膜中的摻雜劑的類型可取決於包含於鐵電材料膜中的鐵電材料的類型而變化。
當鐵電材料膜包含氧化鉿時，包含於鐵電材料膜中的摻雜劑可包含例如釓（Gd）、矽（Si）、鋯（Zr）、鋁（Al）以及釔（Y）中的至少一者。
當摻雜劑為鋁（Al）時，鐵電材料膜可包含3原子%至8原子%（atomic %；at%）鋁。此處，摻雜劑的比率可為鋁與鉿及鋁的總和的比率。
當摻雜劑為矽（Si）時，鐵電材料膜可包含2原子%至10原子%矽。當摻雜劑為釔（Y）時，鐵電材料膜可包含2原子%至10原子%釔。當摻雜劑為釓（Gd）時，鐵電材料膜可包含1原子%至7原子%釓。當摻雜劑為鋯（Zr）時，鐵電材料膜可包含50原子%至80原子%鋯。
順電材料膜可具有順電性質。順電材料膜可包含例如氧化矽及具有高介電常數的金屬氧化物中的至少一者。包含於順電材料膜中的金屬氧化物可包含例如但不必限於氧化鉿、氧化鋯以及氧化鋁中的至少一者。
鐵電材料膜及順電材料膜可包含相同材料。鐵電材料膜具有鐵電性質，但順電材料膜可不具有鐵電性質。舉例而言，當鐵電材料膜及順電材料膜包含氧化鉿時，包含於鐵電材料膜中的氧化鉿的晶體結構與包含於順電材料膜中的氧化鉿的晶體結構不同。
具有鐵電性質的鐵電材料膜可具有特定厚度。鐵電材料膜的厚度可為例如但不必限於0.5奈米至10奈米。由於針對各鐵電材料呈現鐵電性質的臨界厚度可變化，故鐵電材料膜的厚度可取決於鐵電材料而變化。
作為實例，第一閘極絕緣膜130及第二閘極絕緣膜230可各自包含一個鐵電材料膜。作為實施例，第一閘極絕緣膜130及第二閘極絕緣膜230可各自包含彼此間隔開的多個鐵電材料膜。第一閘極絕緣膜130及第二閘極絕緣膜230可各具有堆疊膜結構，其中多個鐵電材料膜及多個順電材料膜交替堆疊。
第一閘極間隔件140可安置於第一閘極電極120的側壁上。第一閘極間隔件140並不安置於第一下部圖案BP1與第一薄片圖案NS1之間，且不安置於在第三方向D3上彼此鄰近的第一薄片圖案NS1之間。
第二閘極間隔件240可安置於第二閘極電極220的側壁上。第二閘極間隔件240並不安置於第二下部圖案BP2與第二薄片圖案NS2之間，且不安置於在第三方向D3上彼此鄰近的第二薄片圖案NS2之間。
第一閘極間隔件140及第二閘極間隔件240可包含例如以下中的至少一者：氮化矽（SiN）、氮氧化矽（SiON）、氧化矽（SiO 2）、碳氮氧化矽（SiOCN）、氮化矽硼（SiBN）、硼氧氮化矽（SiOBN）、碳氧化矽（SiOC）以及其組合。儘管第一閘極間隔件140及第二閘極間隔件240各自繪示為單層，但此為一個特定配置，且實施例不必限於此。
第一閘極封蓋圖案145可安置於第一閘極電極120及第一閘極間隔件140上。第二閘極封蓋圖案245可安置於第二閘極電極220及第二閘極間隔件240上。第一閘極封蓋圖案145的上部表面及第二閘極封蓋圖案245的上部表面可與層間絕緣薄膜190的上部表面安置於同一平面上。
不同於所繪示實例，第一閘極封蓋圖案145可安置於第一閘極間隔件140之間，且第二閘極封蓋圖案245可安置於第二閘極間隔件240之間。
第一閘極封蓋圖案145及第二閘極封蓋圖案245可各自包含例如氮化矽（SiN）、氮氧化矽（SiON）、碳氮化矽（SiCN）、碳氮氧化矽（SiOCN）以及其組合中的至少一者。第一閘極封蓋圖案145及第二閘極封蓋圖案245可包含相對於層間絕緣薄膜190具有蝕刻選擇性的材料。
第一源極/汲極圖案150可安置於第一主動圖案AP1上。第一源極/汲極圖案150可安置於第一下部圖案BP1上。第一源極/汲極圖案150連接至第一薄片圖案NS1。第一源極/汲極圖案150可直接接觸第一薄片圖案NS1。
第一源極/汲極圖案150可安置於第一閘極結構GS1的側表面上。第一源極/汲極圖案150可安置於在第一方向D1上彼此鄰近的第一閘極結構GS1之間。舉例而言，第一源極/汲極圖案150可安置於第一閘極結構GS1的相對側上。不同於所繪示實例，第一源極/汲極圖案150可安置於第一閘極結構GS1的一側上，且可不安置於第一閘極結構GS1的另一側上。
第二源極/汲極圖案250可安置於第二主動圖案AP2上。第二源極/汲極圖案250可安置於第二下部圖案BP2上。第二源極/汲極圖案250連接至第二薄片圖案NS2。第二源極/汲極圖案250可直接接觸第二薄片圖案NS1。
第二源極/汲極圖案250可安置於第二閘極結構GS2的側表面上。第二源極/汲極圖案250可安置於在第一方向D1上彼此鄰近的第二閘極結構GS2之間。舉例而言，第二源極/汲極圖案250可安置於第二閘極結構GS2的相對側上。不同於所繪示實例，第二源極/汲極圖案250可安置於第二閘極結構GS2的一側上，且可不安置於第二閘極結構GS2的另一側上。
第一源極/汲極圖案150及第二源極/汲極圖案250可包含於使用第一薄片圖案NS1及第二薄片圖案NS2作為通道區的電晶體的源極/汲極中。
第一源極/汲極圖案150可安置於第一源極/汲極凹槽150R內部。第二源極/汲極圖案250可安置於第二源極/汲極凹槽250R內部。第一源極/汲極凹槽150R及第二源極/汲極凹槽250R各自在第三方向D3上延伸。第一源極/汲極凹槽150R可界定於在第一方向D1上彼此鄰近的第一閘極結構GS1之間。第二源極/汲極凹槽250R可界定於在第二方向D2上彼此鄰近的第二閘極結構GS2之間。
第一源極/汲極凹槽150R的底部表面可由第一下部圖案BP1界定。第一源極/汲極凹槽150R的側壁可由第一薄片圖案NS1及第一閘極間結構GS1_INT界定。第二源極/汲極凹槽250R的底部表面可由第二下部圖案BP2界定。第二源極/汲極凹槽250R的側壁可由第二薄片圖案NS2及第二閘極間結構GS2_INT界定。
第一下部圖案的上部表面BP1_US可為安置於最下部部分處的第一閘極間結構GS1_INT與第一下部圖案BP1之間的邊界。第一源極/汲極凹槽150R的底部表面低於第一下部圖案的上部表面BP1_US。類似地，第二源極/汲極凹槽250R的底部表面低於第二下部圖案的上部表面BP2_US。
第一源極/汲極凹槽150R的側壁及第二源極/汲極凹槽250R的側壁可各自具有波狀形式。
第一源極/汲極凹槽150R可包含多個第一寬度延伸區150R_ER。各第一寬度延伸區150R_ER可界定於第一下部圖案的上部表面BP1_US上方。第二源極/汲極凹槽250R可包含多個第二寬度延伸區250R_ER。各第二寬度延伸區250R_ER可界定於第二下部圖案的上部表面BP2_US上方。
第一寬度延伸區150R_ER可界定於在第三方向D3上彼此鄰近的第一奈米薄片NS1之間。第一寬度延伸區150R_ER可界定於第一下部圖案BP1與第一奈米薄片NS1之間。第一寬度延伸區150R_ER可在於第三方向D3上彼此鄰近的第一奈米薄片NS1之間延伸。舉例而言，第一寬度延伸區150R_ER可界定於在第三方向D3上彼此鄰近的第一奈米薄片NS1之間以及在第一方向D1上彼此鄰近的第一閘極間結構GS1_INT之間。第一寬度延伸區150R_ER可界定於在第三方向D3上彼此鄰近的第一奈米薄片NS1與第一下部圖案BP1之間以及在第一方向D1上彼此鄰近的第一閘極間結構GS1_INT之間。
各第一寬度延伸區150R_ER可包含在遠離第一下部圖案的上部表面BP1_US的方向上，第一方向D1上的寬度增大的部分及第一方向D1上的寬度減小的部分。舉例而言，在遠離第一下部圖案的上部表面BP1_US的方向上，第一寬度延伸區150R_ER的寬度可增大且接著減小。
在各第一寬度延伸區150R_ER中，第一寬度延伸區150R_ER的寬度最大的點安置於在第三方向D3上彼此鄰近的第一奈米薄片NS1與第一下部圖案BP1之間以及在第三方向D3上彼此鄰近的第一奈米薄片NS1之間。
第一寬度延伸區150R_ER的以上描述可應用於第二寬度延伸區250R_ER。
第一源極/汲極圖案150可直接接觸第一薄片圖案NS1及第一下部圖案BP1。由於第一閘極間隔件140並不安置於相鄰第一薄片圖案NS1之間以及第一薄片圖案NS1與第一下部圖案BP1之間，故第一源極/汲極圖案150可直接接觸第一閘極間結構GS1_INT的第一閘極絕緣薄膜130。
第二源極/汲極圖案250可直接接觸第二薄片圖案NS2及第二下部圖案BP2。第二源極/汲極圖案250可直接接觸第二閘極間結構GS2_INT的第二閘極絕緣薄膜230。
第一源極/汲極圖案150可包含第一半導體襯裡150LF及第一半導體填充膜153。
第一半導體襯裡150LF可沿著第一源極/汲極凹槽150R的側壁及第一源極/汲極凹槽150R的底部表面延伸。第一半導體襯裡150LF可沿著第一源極/汲極凹槽150R連續地形成。沿著由第一薄片圖案NS1界定的第一源極/汲極凹槽150R形成的第一半導體襯裡150LF直接連接至沿著由第一閘極間結構GS1_INT界定的第一源極/汲極凹槽150R形成的第一半導體襯裡150LF。
第一半導體襯裡150LF可直接接觸第一閘極絕緣膜130、第一薄片圖案NS1以及第一下部圖案BP1。
第一半導體襯裡150LF可包含第一下部半導體襯裡151及第一上部半導體襯裡152。第一上部半導體襯裡152安置於第一下部半導體襯裡151上。
第一下部半導體襯裡151可沿著第一源極/汲極凹槽150R的側壁及第一源極/汲極凹槽150R的底部表面延伸。第一下部半導體襯裡151可直接接觸第一閘極絕緣膜130、第一薄片圖案NS1以及第一下部圖案BP1。
第一上部半導體襯裡152可沿著第一源極/汲極凹槽150R的側壁及第一源極/汲極凹槽150R的底部表面延伸。第一半導體襯裡150LF可界定第一襯裡凹槽152R。第一襯裡凹槽152R可由第一上部半導體襯裡152界定。
第一半導體填充膜153安置於第一半導體襯裡150LF上。第一半導體填充膜153可直接接觸第一半導體襯裡150LF。在圖2中，第一半導體填充膜153可填充第一襯裡凹槽152R。第一半導體填充膜153可界定第一源極/汲極圖案150的外部周邊表面。
第二源極/汲極圖案250可包含第二半導體襯裡250LF及第二半導體填充膜253。
第二半導體襯裡250LF可沿著第二源極/汲極凹槽250R的側壁及第二源極/汲極凹槽250R的底部表面延伸。第二半導體襯裡250LF可沿著第二源極/汲極凹槽250R連續形成。
第二半導體襯裡250LF可直接接觸第二閘極絕緣膜230、第二薄片圖案NS2以及第二下部圖案BP2。
第二半導體襯裡250LF可包含第二下部半導體襯裡251及第二上部半導體襯裡252。第二上部半導體襯裡252安置於第二下部半導體襯裡251上。
第二下部半導體襯裡251可沿著第二源極/汲極凹槽250R的側壁及第二源極/汲極凹槽250R的底部表面延伸。第二下部半導體襯裡251可直接接觸第二閘極絕緣膜230、第二薄片圖案NS2以及第二下部圖案BP2。
第二上部半導體襯裡252可沿著第二源極/汲極凹槽250R的側壁及第二源極/汲極凹槽250R的底部表面延伸。第二半導體襯裡250LF可界定第二襯裡凹槽252R。第二襯裡凹槽252R可由第二上部半導體襯裡252界定。
第二半導體填充膜253安置於第二半導體襯裡250LF上。第二半導體填充膜253可直接接觸第二半導體襯裡250LF。在圖3中，第二半導體填充膜253可填充第二襯裡凹槽252R。第二半導體填充膜253可界定第二源極/汲極圖案250的外部周邊表面。
第一半導體襯裡150LF、第二半導體襯裡250LF、第一半導體填充膜153以及第二半導體填充膜253可各自包含矽鍺。第一半導體襯裡150LF、第二半導體襯裡250LF、第一半導體填充膜153以及第二半導體填充膜253可各自包含矽鍺膜。第一半導體襯裡150LF及第二半導體襯裡250LF可為矽鍺襯裡。第一半導體填充膜153及第二半導體填充膜253可為矽鍺填充膜。第一半導體襯裡150LF、第二半導體襯裡250LF、第一半導體填充膜153以及第二半導體填充膜253可包含摻雜p型雜質。舉例而言，p型雜質可為但不必限於硼（B）。
第一下部半導體襯裡151、第一上部半導體襯裡152、第二下部半導體襯裡251以及第二上部半導體襯裡252可各自包含矽鍺膜。
第一下部半導體襯裡151的鍺分率不同於第一上部半導體襯裡152的鍺分率。第二下部半導體襯裡251的鍺分率不同於第二上部半導體襯裡252的鍺分率。
以第一半導體襯裡150LF作為實例，第一下部半導體襯裡151的鍺分率小於第一上部半導體襯裡152的鍺分率。替代地，第一下部半導體襯裡151的鍺分率大於第一上部半導體襯裡152的鍺分率。
第一半導體填充膜153的鍺分率大於第一半導體襯裡150LF的鍺分率。第二半導體填充薄膜253的鍺分率大於第二半導體襯裡250LF的鍺分率。
第一半導體填充膜153的鍺分率大於第一下部半導體襯裡151的鍺分率及第一上部半導體襯裡152的鍺分率。第二半導體填充膜253的鍺分率大於第二下部半導體襯裡251的鍺分率及第二上部半導體襯裡252的鍺分率。
第一源極/汲極圖案150及第二源極/汲極圖案250可包含安置於第一半導體填充膜153及第二半導體填充膜253上的半導體封蓋膜。在此情況下，第一源極/汲極圖案150及第二源極/汲極圖案250的外部周邊表面可由半導體封蓋膜界定。
第一半導體襯裡150LF及第二半導體襯裡250LF可各自包含多個矽鍺膜。舉例而言，包含於第一半導體襯裡150LF中的矽鍺膜的數目可與包含於第二半導體襯裡250LF中的矽鍺膜的數目相同。儘管第一半導體襯裡150LF及第二半導體襯裡250LF經繪示為各自包含兩個矽鍺膜，但實施例不必限於此。
第一源極/汲極凹槽150R的底部表面上的第一半導體襯裡150LF的厚度t11可與第二源極/汲極凹槽250R的底部表面上的第二半導體襯裡250LF的厚度t21相同。此處，術語「相同厚度」的含義不僅包含兩個厚度完全相同而且歸因於製程中的裕度或量測中的裕度而可能出現在厚度中存在僅微小的差異的情況。舉例而言，在彼此的5%、2%、1%、0.1%或0.01%內。
舉例而言，第一半導體襯裡150LF的厚度t11可為自第一半導體襯裡150LF的最下部部分至第一半導體填充膜153的最下部部分的高度。
在圖2及圖3中，第一半導體填充膜153在第三方向D3上的厚度t12小於第二半導體填充膜253在第三方向D3上的厚度t22。舉例而言，第一半導體填充膜153的厚度t12可為在第一方向D1上截取的截面圖中自第一半導體填充膜153的最下部分至第一半導體填充膜153的最上部分的高度。
在圖2及圖3中，第一源極/汲極圖案150的高度（t11+t12）小於第二源極/汲極圖案250的高度（t21+t22）。舉例而言，第一源極/汲極圖案150的高度（t11+t12）可為在第一方向D1上截取的截面圖中自第一源極/汲極圖案150的最下部部分至第一源極/汲極圖案150的最上部部分的高度。
第一半導體填充膜的上部表面153US在於第一方向D1上彼此鄰近的第一閘極結構GS1之間可具有凹面形狀。當第一源極/汲極觸點180形成時，第一半導體填充膜的具有凹面形狀的上部表面153US可見於第一源極/汲極觸點180的側壁與第一閘極結構GS1的側壁之間。
第二半導體填充膜的上部表面253US在於第一方向D1上彼此鄰近的第二閘極結構GS2之間可具有凸面形狀。當第二源極/汲極觸點280形成時，第二半導體填充膜的具有凸面形狀的上部表面253US可見於第二源極/汲極觸點280的側壁與第二閘極結構GS2的側壁之間。
當第一源極/汲極觸點180及第二源極/汲極觸點280形成時，在圖6及圖7中，在第二方向D2上自第一下部圖案的側壁BP1_SW突出的第一源極/汲極圖案的突出寬度LW11小於在第二方向D2上自第二下部圖案的側壁BP2_SW突出的第二源極/汲極圖案的突出寬度LW12。第一源極/汲極圖案的突出寬度LW11可為第一源極/汲極圖案150在第二方向D2上的側生長寬度。
半導體殘餘圖案可安置於第一閘極間結構GS1_INT與第一源極/汲極圖案150之間。半導體殘餘圖案可安置於第二閘極間結構GS2_INT與第二源極/汲極圖案250之間。半導體殘餘圖案可包含例如矽鍺。
氣隙可安置於第一閘極間結構GS1_INT與第一源極/汲極圖案150之間。氣隙可安置於第二閘極間結構GS2_INT與第二源極/汲極圖案250之間。
蝕刻停止膜185可安置於第一閘極結構GS1的側壁、第一源極/汲極圖案150的上部表面以及第一源極/汲極圖案150的側壁上。蝕刻停止膜185可安置於第二閘極結構GS2的側壁、第二源極/汲極圖案250的上部表面以及第一源極/汲極圖案150的側壁上。蝕刻停止膜185可安置於場絕緣膜105的上部表面上。
蝕刻停止膜185可包含相對於稍後將描述的層間絕緣膜190具有蝕刻選擇性的材料。蝕刻停止膜185可包含例如以下中的至少一者：氮化矽（SiN）、氮氧化矽（SiON）、碳氮氧化矽（SiOCN）、氮化矽硼（SiBN）、硼氧氮化矽（SiOBN）、碳氧化矽（SiOC）以及其組合。
層間絕緣膜190可安置於蝕刻停止膜185上。層間絕緣膜190可安置於第一源極/汲極圖案150及第二源極/汲極圖案250上。層間絕緣膜190可不覆蓋第一閘極封蓋圖案145的上部表面及第二閘極封蓋圖案245的上部表面。
層間絕緣膜190可包含例如氧化矽、氮化矽、氮氧化矽以及低介電常數材料中的至少一者。低介電常數材料可包含例如但不必限於以下中的至少一者：氟化的正矽酸四乙酯（Fluorinated TetraEthylOrthoSilicate；FTEOS）、三氧化矽烷（Hydrogen SilsesQuioxane；HSQ）、雙苯并環丁烯（Bis-benzoCycloButene；BCB）、四甲基正矽酸鹽（TetraMethylOrthoSilicate；TMOS）、八甲基環四矽氧烷（OctaMethyleyCloTetraSiloxane；OMCTS）、六甲基二矽氧烷（HexaMethylDiSiloxane；HMDS）、三甲基矽烷基硼酸鹽（TriMethylSilyl Borate；TMSB）、二醯氧基二三級丁基矽氧烷（DiAcetoxyDitertiaryButoSiloxane；DADBS）、三甲基矽烷基磷酸鹽（TriMethylSilil Phosphate；TMSP）、聚四氟乙烯（PolyTetraFluoroEthylene；PTFE）、東燃矽氮烷（Tonen SilaZen；TOSZ）、氟矽酸鹽玻璃（Fluoride Silicate Glass；FSG）、諸如聚氧化丙烯的聚醯亞胺奈米泡沫、摻碳氧化矽（Carbon Doped silicon Oxide；CDO）、有機矽酸鹽玻璃（Organo Silicate Glass；OSG）、SiLK、非晶氟化碳、二氧化矽氣凝膠、二氧化矽乾凝膠、中孔二氧化矽或其組合。
第一源極/汲極觸點180安置於第一源極/汲極圖案150上。第一源極/汲極觸點180連接至第一源極/汲極圖案150。第一源極/汲極觸點180穿過層間絕緣薄膜190及蝕刻停止膜185，且可連接至第一源極/汲極圖案150。
第二源極/汲極觸點280安置於第二源極/汲極圖案250上。第二源極/汲極觸點280連接至第二源極/汲極圖案250。
第一金屬矽化物膜175可進一步安置於第一源極/汲極觸點180與第一源極/汲極圖案150之間。第二金屬矽化物膜275可進一步安置於第二源極/汲極觸點280與第二源極/汲極圖案250之間。
儘管第一源極/汲極觸點180的底部表面繪示為高於安置於第一薄片圖案NS1的最上部分處的第一薄片圖案的下部表面NS1_BS，但實施例不必限於此。不同於所繪示實例，第一源極/汲極觸點180的底部表面可安置於安置於第一薄片圖案NS1的最下部部分處的第一薄片圖案的下部表面NS1_BS與安置於最上部部分處的第一薄片圖案的下部表面NS1_BS之間。第二源極/汲極觸點280的底部表面的高度的描述可與第一源極/汲極觸點180的底部表面的高度的描述實質上相同。
儘管第一源極/汲極觸點180及第二源極/汲極觸點280各自繪示為單一膜，但此為一個特定配置，且實施例不必限於此。第一源極/汲極觸點180及第二源極/汲極觸點280可包含例如以下中的至少一者：金屬、金屬合金、導電金屬氮化物、導電金屬碳化物、導電金屬氧化物、導電金屬碳氮化物以及二維材料（2D材料）。
第一金屬矽化物膜175及第二金屬矽化物膜275可包含金屬矽化物。
圖9為示出根據實施例的半導體裝置的圖。圖10為示出根據實施例的半導體裝置的圖。為方便解釋起見，將主要描述與使用圖1至圖8描述的點不同的點且在未詳細地描述元件的程度上，可假定元件至少類似於在本揭露內其他地方所描述的對應元件。
參考圖9，在根據實施例的半導體裝置中，第一半導體填充膜的上部表面153US可為平面的。
第一半導體填充膜的上部表面153US在於第一方向D1上彼此鄰近的第一閘極結構GS1之間可為平坦的。
參考圖10，在根據實施例的半導體裝置中，第二半導體填充膜的上部表面253US可為平面的。
第二半導體填充膜的上部表面253US在於第一方向D1上彼此鄰近的第二閘極結構GS2之間可為平坦的。
圖11為示出根據實施例的半導體裝置的圖。為方便解釋起見，將主要描述與使用圖1至圖8描述的點不同的點且在未詳細地描述元件的程度上，可假定元件至少類似於在本揭露內其他地方所描述的對應元件。
參考圖11，在根據實施例的半導體裝置中，第一源極/汲極圖案150可包含第一雜質堆積區150_IPR。
第一雜質堆積區150_IPR可為其中聚集p型雜質的區。舉例而言，第一雜質堆積區150_IPR可安置於第一半導體填充膜153的內部。
第一雜質堆積區150_IPR位於安置於最上部部分處的第一薄片圖案的上部表面NS1_US下方。第一雜質堆積區150_IPR可在與第一方向D1及第三方向D3形成預定角度的方向上延伸。
第一雜質堆積區150_IPR中的p型雜質的濃度（例如，以單位/立方公分表示）高於包含於第一半導體填充膜153中的p型雜質的濃度。
平面缺陷可位於第一雜質堆積區150_IPR的位置附近，但不必限於此。舉例而言，平面缺陷可為堆積缺陷。
圖12為示出根據實施例的半導體裝置的圖。圖13為比較圖11及圖12的雜質堆積區中的p型雜質的濃度的曲線圖。為方便解釋起見，將主要描述與使用圖1至圖8以及圖11描述的點不同的點且在未詳細地描述元件的程度上，可假定元件至少類似於在本揭露內其他地方所描述的對應元件。
參考圖12及圖13，在根據實施例的半導體裝置中，第二源極/汲極圖案250可包含第二雜質堆積區250_IPR。
第二雜質堆積區250_IPR可為其中聚集p型雜質的區。舉例而言，第二雜質堆積區250_IPR可安置於第二半導體填充膜253的內部。
第二雜質堆積區250_IPR位於安置於最上部部分處的第二薄片圖案的上部表面NS2_US下方。第二雜質堆積區250_IPR可在與第一方向D1及第三方向D3形成預定角度的方向上延伸。
第二雜質堆積區250_IPR中的p型雜質的濃度（例如，以單位/立方公分表示）高於包含於第二半導體填充膜253中的p型雜質的濃度。
在圖13中，p型雜質可進一步聚集於第一雜質堆積區150_IPR而非第二雜質堆積區250_IPR中。第一雜質堆積區150_IPR中的p型雜質的濃度（例如，以單位/立方公分表示）可高於第二雜質堆積區250_IPR中的p型雜質的濃度（例如，以單位/立方公分表示）。
圖14為示出根據實施例的半導體裝置的圖。為方便解釋起見，將主要描述與使用圖1至圖8描述的點不同的點且在未詳細地描述元件的程度上，可假定元件至少類似於在本揭露內其他地方所描述的對應元件。
參考圖14，在根據實施例的半導體裝置中，第二半導體襯裡250LF可包含釘紮區251_PIN。
沿著第二源極/汲極凹槽250R的側壁延伸的第二半導體襯裡250LF可包含釘紮區251_PIN。釘紮區251_PIN形成於在第一方向D1上與第二薄片圖案NS2重疊的位置處。
舉例而言，沿著第二源極/汲極凹槽250R的側壁延伸的第二下部半導體襯裡251可包含釘紮區251_PIN。第二上部半導體襯裡252可填充包含於第二下部半導體襯裡251中的釘紮區251_PIN。釘紮區251_PIN可為形成於第二半導體襯裡250LF內部的內部釘紮區。
在釘紮區251_PIN中，第二下部半導體襯裡251的厚度可急劇地減小。在釘紮區251_PIN中，第二下部半導體襯裡251的厚度在遠離第二下部圖案BP2的方向上減小且接著增大。
儘管一個第二下部半導體襯裡251繪示為包含一個釘紮區251_PIN，但實施例不必限於此。一個第二下部半導體襯裡251可包含多個釘紮區251_PIN。
儘管第二源極/汲極圖案250的一部分繪示為包含釘紮區251_PIN，且第二源極/汲極圖案250的其餘部分繪示為不包含釘紮區251_PIN，但實施例不必限於此。
圖15為示出根據實施例的半導體裝置的圖。圖16為示出根據實施例的半導體裝置的圖。圖17為示出根據實施例的半導體裝置的圖。圖18為示出根據實施例的半導體裝置的圖。圖19為示出根據實施例的半導體裝置的圖。為方便解釋起見，將主要描述與使用圖1至圖8描述的點不同的點且在未詳細地描述元件的程度上，可假定元件至少類似於在本揭露內其他地方所描述的對應元件。
出於參考目的，圖15至圖19繪示沿著圖1的A-A截取的截面圖，但使用圖15至圖19描述的內容亦適用於沿著圖1的B-B截取的截面圖。
參考圖15，在根據實施例的半導體裝置中，第一閘極間結構GS1_INT的第一閘極絕緣膜130與第一半導體襯裡150LF之間的邊界可為平坦的。
在沿著第一下部圖案BP1延伸的第一方向D1截取的截面圖中，第一閘極間結構GS1_INT與第一半導體襯裡150LF之間的邊界可為平面的。
在遠離第一下部圖案的上部表面BP1_US的方向上，第一寬度延伸區150R_ER的寬度可增大且接著保持恆定。另外，在遠離第一下部圖案的上部表面BP1_US的方向上，第一寬度延伸區150R_ER的寬度可保持恆定且接著減小。
參考圖16，在根據實施例的半導體裝置中，第一閘極間結構GS1_INT的第一閘極絕緣膜130與第一半導體襯裡150LF之間的邊界可為凹面的彎曲表面。
在沿著第一下部圖案BP1延伸的第一方向D1截取的截面圖中，類似於第一薄片圖案NS1，第一閘極間結構GS1_INT可朝向第一半導體襯裡150LF突出。然而，第一閘極間結構GS1_INT不自第一薄片圖案NS1的末端（圖8的NS1_SW1）突出。
在遠離第一下部圖案的上部表面BP1_US的方向上，第一寬度延伸區150R_ER的寬度可增大且接著減小以及增大且接著再次減小。
參考圖17，在根據實施例的半導體裝置中，安置於第一下部圖案BP1與第一薄片圖案NS1之間的第一閘極電極120的第一閘極寬度W21大於安置於在第三方向D3上彼此鄰近的第一薄片圖案NS1之間的第一閘極電極120的第二閘極寬度W22。
在包含於第一閘極間結構GS1_INT中的第一閘極電極120當中安置於最下部部分處的第一閘極電極120的第一方向D1上的寬度可為最大的。
參考圖18，在根據實施例的半導體裝置中，第一源極/汲極凹槽150R不包含多個第一寬度延伸區（圖2的150R_ER）。
第一源極/汲極凹槽150R的側壁不具有波狀形式。第一源極/汲極凹槽150R的側壁的上部部分在第一方向D1上的寬度可在遠離第一下部圖案BP1的方向上減小。
參考圖19，在根據實施例的半導體裝置中，第一閘極間結構GS1_INT可在第一方向D1上自至少一或多個第一薄片圖案NS1的末端朝向第一源極/汲極圖案150突出。
舉例而言，第一閘極間結構GS1_INT可包含第一上部閘極間結構及第一下部閘極間結構。第一薄片圖案NS1可包含安置於第一上部閘極間結構與第一下部閘極間結構之間的第一插入薄片圖案。在此情況下，第一上部閘極間結構的一部分及第一下部閘極間結構的一部分自第一插入薄片圖案的末端朝向第一源極/汲極圖案150突出。
圖20至圖22為示出根據實施例的半導體裝置的圖。出於參考目的，圖20為示出根據實施例的半導體裝置的例示性平面圖。圖21及圖22為沿著圖20的G-G截取的截面圖。
圖20繪示但不必限於第一區I及第三區III。因此，圖20可視為繪示圖1的第二區II而非圖1的第一區I。
沿著圖20的A-A截取的截面圖可為使用圖2、圖9、圖11以及圖15至圖19描述的圖中的一者。當繪示圖1的第二區II而非圖1的第一區I時，沿著圖20的B-B截取的截面圖可為使用圖3、圖10、圖12以及圖14至圖19描述的圖中的一者。
另外，圖20的第一區I的描述可與使用圖1至圖19描述的實質上相同。因此，將主要基於與圖20的第三區III相關的內容提供以下描述。
參考圖20至圖22，根據實施例的半導體裝置可包含第一主動圖案AP1、多個第一閘極結構GS1、第一源極/汲極圖案150、第三主動圖案AP3、多個第三閘極結構GS3以及第三源極/汲極圖案350。
基底100可包含第一區I及第三區III。第一區I可為其中形成PMOS的區，且第三區III可為其中形成NMOS的區。
第一主動圖案AP1、多個第一閘極結構GS1以及第一源極/汲極圖案150安置於基底100的第一區I中。第三主動圖案AP3、多個第三閘極結構GS3以及第三源極/汲極圖案350安置於基底100的第三區III中。
第三主動圖案AP3可包含第三下部圖案BP3及多個第三薄片圖案NS3。多個第三薄片圖案NS3可在第三方向D3上與第三下部圖案BP3分隔開。第三下部圖案BP3及第三薄片圖案NS3可各自包含矽或鍺中的一者，所述矽或鍺為元素半導體材料、IV-IV族化合物半導體或III-V族化合物半導體。在根據實施例的半導體裝置中，第三下部圖案BP3可為包含矽的矽下部圖案，且第三薄片圖案NS3可為包含矽的矽薄片圖案。
多個第三閘極結構GS3可安置於基底100上。第三閘極結構GS3可安置於第三主動圖案AP3上。第三閘極結構GS3可與第三主動圖案AP3相交。第三閘極結構GS3可與第三下部圖案BP3相交。第三閘極結構GS3可至少部分地包圍各第三薄片圖案NS3。第三閘極結構GS3可包含例如第三閘極電極320、第三閘極絕緣膜330、第三閘極間隔件340以及第三閘極封蓋圖案345。
在圖21中，不同於第一閘極間隔件140，第三閘極間隔件340可包含外部間隔件341及內部間隔件342。內部間隔件342可安置於在第三方向D3上彼此鄰近的第三薄片圖案NS3之間。內部間隔件342可直接接觸第三閘極絕緣膜330。內部間隔件342可界定第三源極/汲極凹槽350R的一部分。
在圖22中，如同第一閘極間隔件140，第三閘極間隔件340不包含內部間隔件。舉例而言，第三閘極絕緣膜330可直接接觸第三源極/汲極圖案350。
第三閘極電極320、第三閘極絕緣膜330、第三閘極間隔件340以及第三閘極封蓋圖案345的描述可與第一閘極電極120、第一閘極絕緣膜130、第一閘極間隔件140以及第一閘極封蓋圖案145的描述實質上相同。
第三源極/汲極圖案350可形成於第三主動圖案AP3上。第三源極/汲極圖案350可形成於第三下部圖案BP3上。第三源極/汲極圖案350可連接至第三薄片圖案NS3。第三源極/汲極圖案350可包含於使用第三薄片圖案NS3作為通道區的電晶體的源極/汲極中。
第三源極/汲極圖案350可安置於第三源極/汲極凹槽350R內部。第三源極/汲極凹槽350R的底部表面可由第三下部圖案BP3界定。第三源極/汲極凹槽350R的側壁可由第三奈米薄片NS3及第三閘極結構GS3界定。
第三源極/汲極圖案350可包含摻雜有n型雜質的矽。n型雜質可包含例如不未必限於磷（P）、砷（As）、銻（Sb）以及鉍（Bi）中的至少一者。
如圖22中所繪示，當第三源極/汲極圖案350直接接觸第三閘極絕緣膜330時，不同於上文所描述，第三源極/汲極圖案350可包含沿著第三源極/汲極凹槽350R的輪廓延伸的矽鍺襯裡。第三源極/汲極圖案350可包含在矽鍺襯裡上摻雜有n型雜質的矽。
第三源極/汲極觸點380安置於第三源極/汲極圖案350上。第三源極/汲極觸點380連接至第三源極/汲極圖案350。第三金屬矽化物膜375可進一步安置於第三源極/汲極觸點380與第三源極/汲極圖案350之間。
綜上所述，所屬領域中具有通常知識者將瞭解，在實質上不脫離本揭露的原理的情況下，可對所描述實施例進行許多變化及修改。
100:基底 105:場絕緣膜 120:第一閘極電極 130:第一閘極絕緣膜 140:第一閘極間隔件 145:第一閘極封蓋圖案 150:第一源極/汲極圖案 150_IPR:第一雜質堆積區 150LF:第一半導體襯裡 150R:第一源極/汲極凹槽 150R_ER:第一寬度延伸區 151:第一下部半導體襯裡 152:第一上部半導體襯裡 152R:第一襯裡凹槽 153:第一半導體填充膜 153US、253US、BP1_US、BP2_US、NS1_US、NS2_US:上部表面 175:第一金屬矽化物膜 180:第一源極/汲極觸點 185:蝕刻停止膜 190:層間絕緣膜 220:第二閘極電極 230:第二閘極絕緣膜 240:第二閘極間隔件 245:第二閘極封蓋圖案 250:第二源極/汲極圖案 250_IPR:第二雜質堆積區 250LF:第二半導體襯裡 250R:第二源極/汲極凹槽 250R_ER:第二寬度延伸區 251:第二下部半導體襯裡 251_PIN:釘紮區 252:第二上部半導體襯裡 253:第二半導體填充膜 275:第二金屬矽化物膜 280:第二源極/汲極觸點 320:第三閘極電極 330:第三閘極絕緣膜 340:第三閘極間隔件 341:外部間隔件 342:內部間隔件 345:第三閘極封蓋圖案 350:第三源極/汲極圖案 350R:第三源極/汲極凹槽 375:第三金屬矽化物膜 380:第三源極/汲極觸點 A-A、B-B、C-C、D-D、E-E、F-F、G-G:線 AP1:第一主動圖案 AP2:第二主動圖案 AP3:第三主動圖案 BP1:第一下部圖案 BP1_SW、BP2_SW:側壁 BP2:第二下部圖案 BP3:第三下部圖案 D1:第一方向 D2:第二方向 D3:第三方向 GS1:第一閘極結構 GS1_INT:第一閘極間結構 GS2:第二閘極結構 GS2_INT:第二閘極間結構 GS3:第三閘極結構 LW11、LW12:突出寬度 NS1:第一薄片圖案 NS1_BS:下部表面 NS1_SW1:第一側壁 NS1_SW2:第二側壁 NS2:第二薄片圖案 NS3:第三薄片圖案 P1:第一分離距離 P2:第二分離距離 t11、t12、t21、t22:厚度 W11、W12:寬度 W21:第一閘極寬度 W22:第二閘極寬度 I:第一區 II:第二區 III:第三區
本揭露的上述及其他態樣及特徵藉由參考隨附圖式而詳細描述其實施例將變得更顯而易見，其中： 圖1為示出根據實施例的半導體裝置的平面圖。 圖2及圖3為沿著圖1的A-A及B-B截取的截面圖。 圖4及圖5為沿著圖1的C-C及D-D截取的截面圖。 圖6及圖7為沿著圖1的E-E及F-F截取的截面圖。 圖8為示出圖2的第一薄片圖案的形狀的圖。 圖9為示出根據實施例的半導體裝置的圖。 圖10為示出根據實施例的半導體裝置的圖。 圖11為示出根據實施例的半導體裝置的圖。 圖12為示出根據實施例的半導體裝置的圖。 圖13為比較圖11及圖12的雜質堆積區中的p型雜質的濃度的曲線圖。 圖14為示出根據實施例的半導體裝置的圖。 圖15為示出根據實施例的半導體裝置的圖。 圖16為示出根據實施例的半導體裝置的圖。 圖17為示出根據實施例的半導體裝置的圖。 圖18為示出根據實施例的半導體裝置的圖。 圖19為示出根據實施例的半導體裝置的圖。 圖20至圖22為示出根據實施例的半導體裝置的圖。
100:基底
120:第一閘極電極
130:第一閘極絕緣膜
140:第一閘極間隔件
145:第一閘極封蓋圖案
150:第一源極/汲極圖案
150LF:第一半導體襯裡
150R:第一源極/汲極凹槽
150R_ER:第一寬度延伸區
151:第一下部半導體襯裡
152:第一上部半導體襯裡
152R:第一襯裡凹槽
153:第一半導體填充膜
153US、BP1_US、NS1_US:上部表面
175:第一金屬矽化物膜
180:第一源極/汲極觸點
185:蝕刻停止膜
190:層間絕緣膜
A-A:線
AP1:第一主動圖案
BP1:第一下部圖案
D1:第一方向
D2:第二方向
D3:第三方向
GS1:第一閘極結構
GS1_INT:第一閘極間結構
NS1:第一薄片圖案
NS1_BS:下部表面
t11、t12:厚度
W21:第一閘極寬度
W22:第二閘極寬度

Claims (20)

  1. 一種半導體裝置，包括： 第一主動圖案，包含在第一方向上延伸的第一下部圖案及安置於所述第一下部圖案上的第一薄片圖案； 多個第一閘極結構，包含在所述第一下部圖案上至少部分地包圍所述第一薄片圖案的第一閘極電極，所述第一閘極電極在第二方向上延伸； 第二主動圖案，包含在所述第一方向上延伸的第二下部圖案及安置於所述第二下部圖案上的第二薄片圖案； 多個第二閘極結構，包含在所述第二下部圖案上至少部分地包圍所述第二薄片圖案的第二閘極電極，所述第二閘極電極在所述第二方向上延伸； 第一源極/汲極凹槽，界定於所述多個第一閘極結構中的在所述第一方向上接近的閘極結構之間； 第二源極/汲極凹槽，界定於所述多個第二閘極結構中的在所述第一方向上接近的閘極結構之間； 第一源極/汲極圖案，包含沿著所述第一源極/汲極凹槽的側壁及底部表面延伸的第一矽鍺襯裡及安置於所述第一矽鍺襯裡上的第一矽鍺填充膜；以及 第二源極/汲極圖案，包含沿著所述第二源極/汲極凹槽的側壁及底部表面延伸的第二矽鍺襯裡及安置於所述第二矽鍺襯裡上的第二矽鍺填充膜， 其中所述第一下部圖案的上部表面在所述第二方向上的寬度小於所述第二下部圖案的上部表面在所述第二方向上的寬度，以及 其中所述第一矽鍺填充膜的厚度小於所述第二矽鍺填充膜的厚度。
  2. 如請求項1所述的半導體裝置，其中所述第一源極/汲極凹槽的所述底部表面上的所述第一矽鍺襯裡的厚度實質上等於所述第二源極/汲極凹槽的所述底部表面上的所述第二矽鍺襯裡的厚度。
  3. 如請求項2所述的半導體裝置，其中所述第一矽鍺襯裡及所述第二矽鍺襯裡各自包含多個膜。
  4. 如請求項1所述的半導體裝置，其中所述第一源極/汲極圖案的高度小於所述第二源極/汲極圖案的高度。
  5. 如請求項1所述的半導體裝置，其中所述第一矽鍺填充膜的上部表面具有凹面形狀，且所述第二矽鍺填充膜的上部表面具有凸面形狀。
  6. 如請求項1所述的半導體裝置，其中所述第一矽鍺填充膜的所述上部表面為平面的，且所述第二矽鍺填充膜的所述上部表面具有凸面形狀。
  7. 如請求項1所述的半導體裝置，其中所述第一矽鍺填充膜的所述上部表面具有凹面形狀，且所述第二矽鍺填充膜的所述上部表面為平面的。
  8. 如請求項1所述的半導體裝置，其中所述第一源極/汲極圖案包含其中聚集p型雜質的第一雜質堆積區。
  9. 如請求項8所述的半導體裝置，其中所述第二源極/汲極圖案包含其中聚集p型雜質的第二雜質堆積區，以及 其中所述第一雜質堆積區中的所述p型雜質的以質量或體積計的濃度大於所述第二雜質堆積區中的所述p型雜質的以質量或體積計的濃度。
  10. 如請求項1所述的半導體裝置，其中所述第一源極/汲極凹槽包含多個寬度延伸區，以及 其中各寬度延伸區在所述第一方向上的寬度在遠離所述第一下部圖案的所述上部表面的方向上增大且接著減小。
  11. 如請求項10所述的半導體裝置，其中所述寬度延伸區在所述第一方向上的所述寬度最大的點安置於所述第一下部圖案與所述第一薄片圖案之間，以及 其中所述第一下部圖案與所述第一薄片圖案在第三方向上彼此間隔開。
  12. 如請求項1所述的半導體裝置，其中沿著所述第二源極/汲極凹槽的所述側壁延伸的所述第二矽鍺襯裡包含釘紮區，以及 其中在所述釘紮區中，所述第二半導體襯裡的厚度在遠離所述第二下部圖案的方向上減小且接著增大。
  13. 如請求項1所述的半導體裝置，其中所述第一閘極電極與鄰近於所述第一閘極電極的額外第一閘極電極之間的在所述第一方向上的距離等於所述第二閘極電極與鄰近於所述第二閘極電極的額外第二閘極電極之間的彼此在所述第一方向上的距離。
  14. 一種半導體裝置，包括： 第一主動圖案，包含在第一方向上延伸的第一下部圖案及安置於所述第一下部圖案上的第一薄片圖案； 多個第一閘極結構，包含在所述第一下部圖案上至少部分地包圍所述第一薄片圖案的第一閘極電極，所述第一閘極電極在第二方向上延伸； 第二主動圖案，包含在所述第一方向上延伸的第二下部圖案及安置於所述第二下部圖案上的第二薄片圖案； 多個第二閘極結構，包含在所述第二下部圖案上至少部分地包圍所述第二薄片圖案的第二閘極電極，所述第二閘極電極在所述第二方向上延伸； 第一源極/汲極凹槽，界定於所述多個第一閘極結構中的在所述第一方向上接近的閘極結構之間； 第二源極/汲極凹槽，界定於所述多個第二閘極結構中的在所述第一方向上接近的閘極結構之間； 第一源極/汲極圖案，包含沿著所述第一源極/汲極凹槽的側壁及底部表面延伸的第一矽鍺襯裡及安置於所述第一矽鍺襯裡上的第一矽鍺填充膜；以及 第二源極/汲極圖案，包含沿著所述第二源極/汲極凹槽的側壁及底部表面延伸的第二矽鍺襯裡及安置於所述第二矽鍺襯裡上的第二矽鍺填充膜， 其中所述第一下部圖案的上部表面在所述第二方向上的寬度小於所述第二下部圖案的所述上部表面在所述第二方向上的寬度， 其中所述第一源極/汲極圖案的高度小於所述第二源極/汲極圖案的高度， 其中，在於所述第一方向上截取的截面圖中，所述第一源極/汲極圖案的上部表面為平面的或具有凹面形狀，以及 其中，在於所述第一方向上截取的所述截面圖中，所述第二源極/汲極圖案的上部表面具有凸面形狀。
  15. 如請求項14所述的半導體裝置，其中所述第一矽鍺填充膜的厚度小於所述第二矽鍺填充膜的厚度。
  16. 如請求項14所述的半導體裝置，其中所述第一源極/汲極凹槽的所述底部表面上的所述第一矽鍺襯裡的厚度實質上等於所述第二源極/汲極凹槽的所述底部表面上的所述第二矽鍺襯裡的厚度。
  17. 如請求項14所述的半導體裝置，其中所述第一源極/汲極圖案包含其中聚集p型雜質的第一雜質堆積區。
  18. 如請求項17所述的半導體裝置，其中所述第二源極/汲極圖案包含其中聚集p型雜質的第二雜質堆積區，以及 其中所述第一雜質堆積區中的所述p型雜質的以質量或體積計的濃度大於所述第二雜質堆積區中的所述p型雜質的以質量或體積計的濃度。
  19. 一種半導體裝置，包括： 第一主動圖案，包含在第一方向上延伸的第一下部圖案及安置於所述第一下部圖案上的第一薄片圖案； 多個第一閘極結構，包含在所述第一下部圖案上至少部分地包圍所述第一薄片圖案的第一閘極電極，所述第一閘極電極在第二方向上延伸； 第二主動圖案，包含在所述第一方向上延伸的第二下部圖案及安置於所述第二下部圖案上的第二薄片圖案； 多個第二閘極結構，包含在所述第二下部圖案上至少部分地包圍所述第二薄片圖案的第二閘極電極，所述第二閘極電極在所述第二方向上延伸； 第一源極/汲極凹槽，界定於所述多個第一閘極結構中的在所述第一方向上接近的閘極結構之間，所述第一源極/汲極凹槽包含多個第一寬度延伸區；以及 第二源極/汲極凹槽，界定於所述多個第二閘極結構中的在所述第一方向上的接近閘極結構之間，所述第二源極/汲極凹槽包含多個第二寬度延伸區； 第一源極/汲極圖案，包含沿著所述第一源極/汲極凹槽的側壁及底部表面延伸的第一矽鍺襯裡及安置於所述第一矽鍺襯裡上的第一矽鍺填充膜；以及 第二源極/汲極圖案，包含沿著所述第二源極/汲極凹槽的側壁及底部表面延伸的第二矽鍺襯裡及安置於所述第二矽鍺襯裡上的第二矽鍺填充膜， 其中所述第一下部圖案的上部表面在所述第二方向上的寬度小於所述第二下部圖案的所述上部表面在所述第二方向上的寬度， 其中所述第一寬度延伸區中的各者在所述第一方向上的寬度在遠離所述第一下部圖案的所述上部表面的方向上增大且接著減小， 其中所述第二寬度延伸區中的各者在所述第一方向上的寬度在遠離所述第二下部圖案的所述上部表面的方向上增大且接著減小， 其中所述第一源極/汲極圖案的高度小於所述第二源極/汲極圖案的高度， 其中所述第一源極/汲極凹槽的所述底部表面上的所述第一矽鍺襯裡的厚度實質上等於所述第二源極/汲極凹槽的所述底部表面上的所述第二矽鍺襯裡的厚度，以及 其中在所述第二方向上自所述第一下部圖案的所述側壁突出的所述第一源極/汲極圖案的寬度小於在所述第二方向上自所述第二下部圖案的所述側壁突出的所述第二源極/汲極圖案的寬度。
  20. 如請求項19所述的半導體裝置，其中所述第一矽鍺填充膜的所述上部表面具有凹面形狀，且所述第二矽鍺填充膜的所述上部表面具有凸面形狀。
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