TW202347798A - 半導體裝置 - Google Patents

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drain
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gate
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金奇奐
金鏡浩
文康薰
李峭蒑
全勇昱
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南韓商三星電子股份有限公司
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    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
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Abstract

一種半導體裝置包括：主動圖案，包括下部圖案及多個片圖案，所述多個片圖案在第一方向上與下部圖案間隔開；多個閘極結構，於下部圖案上設置成在第二方向上彼此間隔開，閘極結構中的每一者包括閘極電極及閘極絕緣膜；源極/汲極凹部，界定於相鄰的閘極結構之間；以及源極/汲極圖案，填充源極/汲極凹部。每一源極/汲極圖案可包括沿著源極/汲極凹部的側壁及底表面延伸的第一半導體襯裡、位於第一半導體襯裡上並沿著源極/汲極凹部的側壁及底表面延伸的第二半導體襯裡以及位於第二半導體襯裡上並填充源極/汲極凹部的填充半導體膜。第二半導體襯裡可摻雜有碳，且第一半導體襯裡可與下部圖案及片圖案接觸，同時第一半導體襯裡可包括未摻雜碳區。

Description

半導體裝置
本揭露是有關於一種半導體裝置，且具體而言，是有關於一種包括多閘極電晶體的半導體裝置。 [相關申請案的交叉參考]
本申請案主張於2022年5月26日在韓國智慧財產局提出申請的韓國專利申請案第10-2022-0064459號的優先權以及由此產生的所有權益，所述韓國專利申請案的全部內容併入本案供參考。
作為用於增加半導體裝置的密度的縮放技術，已經提出了多閘極電晶體（multi-gate transistor），在所述多閘極電晶體中，為基板設置鰭型、奈米線型或奈米片多通道主動圖案（或矽或其他半導體主體），並且在多通道主動圖案的表面周圍形成閘極。
由於多閘極電晶體使用三維（three-dimensional，3D）通道，因此可有利於縮放。此外，可在不增加多閘極電晶體的閘極長度的情況下提高電流控制能力。此外，可有效地抑制短通道效應（short channel effect，SCE），即通道區的電位受汲極電壓影響的現象。
本揭露的各態樣提供一種能夠改善裝置效能及可靠性的半導體裝置。
然而，應理解，本發明的各態樣不限於在本文中闡述的詳細實例。藉由參照本文中的詳細示例性說明，本發明的上述及其他態樣對於此項技術中具有通常知識者而言將變得顯而易見。
根據本揭露的態樣，一種半導體裝置包括：主動圖案，包括下部圖案及多個片圖案（sheet pattern），所述多個片圖案在第一方向上與下部圖案間隔開；多個閘極結構，設置於下部圖案上並在第二方向上彼此間隔開，閘極結構中的每一者包括閘極電極及閘極絕緣膜；源極/汲極凹部，各自界定於閘極結構中彼此相鄰的對應一對閘極結構之間；以及源極/汲極圖案，各自填充源極/汲極凹部中的對應一者。源極/汲極圖案中的每一者可包括沿著源極/汲極凹部的側壁及底表面延伸的第一半導體襯裡、位於第一半導體襯裡上並相鄰於源極/汲極凹部的側壁及底表面延伸的第二半導體襯裡以及位於第二半導體襯裡上並填充源極/汲極凹部的填充半導體膜。第二半導體襯裡可摻雜有碳。第一半導體襯裡可與下部圖案及片圖案接觸，並且第一半導體襯裡可包括未摻雜碳區。
根據本揭露的一些實例，一種半導體裝置包括：主動圖案，包括下部圖案及多個片圖案，所述多個片圖案在第一方向上與下部圖案間隔開；多個閘極結構，設置於下部圖案上並在第二方向上彼此間隔開，閘極結構中的每一者包括閘極電極及閘極絕緣膜；源極/汲極凹部，各自界定於閘極結構中彼此相鄰的對應一對閘極結構之間，源極/汲極凹部中的每一者包括多個寬度擴展區；以及源極/汲極圖案，各自填充源極/汲極凹部中的對應一者，其中閘極結構中的每一者包括內閘極結構，所述內閘極結構各自設置於對應一對相鄰片圖案之間或者設置於下部圖案與和下部圖案相鄰的片圖案之間，內閘極結構包括閘極結構的閘極電極的對應部分及閘極結構的閘極絕緣膜中的對應一個閘極絕緣膜，其中源極/汲極圖案中的每一者包括沿著源極/汲極凹部的側壁及底表面延伸的第一半導體襯裡、位於第一半導體襯裡上並相鄰於源極/汲極凹部的側壁及底表面延伸的第二半導體襯裡以及位於第二半導體襯裡上並摻雜有磷的填充半導體膜，其中第二半導體襯裡設置於第一半導體襯裡與填充半導體膜之間，並且摻雜有碳，其中第一半導體襯裡中的每一者包括與閘極結構中的對應一者的內閘極結構的閘極絕緣膜接觸的未摻雜碳區，其中寬度擴展區在第一方向上的寬度關於遠離下部圖案的上表面的方向而言增大且然後減小，並且其中寬度擴展區在第二方向上的寬度在位於對應一對相鄰片圖案之間或者位於下部圖案與和下部圖案相鄰的片圖案之間的位置處達到其最大值。
根據本揭露的又一態樣，一種半導體裝置包括：第一主動圖案，包括第一下部圖案及多個第一片圖案，所述多個第一片圖案在第一方向上與第一下部圖案間隔開；第二主動圖案，包括第二下部圖案及多個第二片圖案，所述多個第二片圖案在第一方向上與第二下部圖案間隔開；多個第一閘極結構，設置於第一下部圖案上並在第二方向上彼此間隔開，第一閘極結構中的每一者包括第一閘極電極及第一閘極絕緣膜；多個第二閘極結構，設置於第二下部圖案上並在第二方向上彼此間隔開，第二閘極結構中的每一者包括第二閘極電極及第二閘極絕緣膜；第一源極/汲極凹部，各自界定於彼此相鄰的對應一對第一閘極結構之間；第二源極/汲極凹部，各自界定於彼此相鄰的對應一對第二閘極結構之間；第一源極/汲極圖案，各自設置於第一源極/汲極凹部中的對應一者中，第一源極/汲極圖案與第一閘極絕緣膜及第一下部圖案接觸；以及第二源極/汲極圖案，各自設置於第二源極/汲極凹部中的對應一者中，第二源極/汲極圖案與第二閘極絕緣膜及第二下部圖案接觸並包含p型雜質，其中第一源極/汲極圖案中的每一者包括沿著第一源極/汲極凹部的側壁及底表面延伸的第一下部半導體襯裡、位於第一下部半導體襯裡上並相鄰於第一源極/汲極凹部的側壁及底表面延伸的第一上部半導體襯裡以及摻雜有磷並且位於第一上部半導體襯裡上的第一填充半導體膜，其中第一上部半導體襯裡包括摻雜有碳的矽膜，其中第一下部半導體襯裡與第一下部圖案及第一片圖案接觸，並且包括未摻雜碳區，所述未摻雜碳區沿著第一源極/汲極凹部中的每一者的側壁及底表面延伸，並且其中第二源極/汲極圖案不包括沿著第二源極/汲極凹部的側壁及底表面延伸的摻雜碳的半導體襯裡。
應注意，本發明的效果不限於以上所述內容，並且根據以下說明，本揭露的其他效果將顯而易見。
根據本揭露的一些實施例的半導體裝置可包括隧穿場效應電晶體（field-effect transistor，FET）、三維（3D）電晶體、二維（two-dimensional，2D）材料系FET及其異質結構。此外，根據本揭露的一些實施例的半導體裝置可包括雙極接面電晶體以及橫向擴散金屬氧化物半導體（laterally-diffused metal-oxide semiconductor，LDMOS）電晶體。
下文將參照圖1至圖8來闡述根據本揭露的一些實施例的半導體裝置。
圖1是根據本揭露的一些實施例的半導體裝置的平面圖。在本文中闡述的半導體裝置可為半導體晶片（例如，自晶圓切割的半導體裝置），例如記憶體晶片或系統晶片（system on a chip）的記憶體部分。圖2及圖3是沿著圖1的線A-A及線B-B截取的剖視圖。圖4是沿著圖2的線C-C截取的平面圖。圖5是圖2的剖視圖的部分P的放大圖。圖6是示出沿著圖5的掃描線「SCAN LINE」的碳（C）濃度的曲線圖。圖7及圖8是示出圖2的第一源極/汲極圖案中的雜質濃度的曲線圖。
為了方便起見，在圖1中未示出第一閘極絕緣膜130、源極/汲極蝕刻終止膜（source/drain etch stopper film）185、層間絕緣膜190及配線（wiring）205。
參照圖1至圖8，根據本揭露的一些實施例的半導體裝置可包括第一主動圖案AP1、多個第一閘極電極120、多個第一閘極結構GS1及第一源極/汲極圖案150。
基板100可為半導體結晶基板，例如塊狀矽基板（bulk silicon substrate）或絕緣體上矽（silicon-on-insulator，SOI）基板。基板100可為矽基板，或者可包含另一種材料，例如（舉例而言）矽鍺（SiGe）、絕緣體上SiGe（SiGe-on-insulator，SGOI）、銻化銦、鉛碲化合物、砷化銦、磷化銦、砷化鎵或銻化鎵，但本發明並非僅限於此。
可為基板100設置第一主動圖案AP1。第一主動圖案AP1可在第一方向D1上延伸。
舉例而言，第一主動圖案AP1可設置於其中形成有n型金屬氧化物半導體（n-type metal-oxide semiconductor，NMOS）的區中。在另一實例中，第一主動圖案AP1可設置於其中形成有p型金屬氧化物半導體（p-type metal-oxide semiconductor，PMOS）的區中。
第一主動圖案AP1可為例如多通道主動圖案。第一主動圖案AP1可包括第一下部圖案BP1及多個第一片圖案NS1。
第一下部圖案BP1可自基板100的上表面突出（例如，基板100的突出部，或者被形成為基板100上的單獨結構）。第一下部圖案BP1可在第一方向D1上延伸。
第一片圖案NS1可設置於第一下部圖案BP1的上表面BP1_US上。第一片圖案NS1可在第三方向D3上與第一下部圖案BP1間隔開。
第一片圖案NS1可在第三方向D3上彼此間隔開。
圖2及圖3示出在第三方向D3上排列有三個第一片圖案NS1，但本發明並非僅限於此。
第一下部圖案BP1可藉由對基板100的一部分進行蝕刻而獲得，或者可包括自基板100生長的磊晶層。第一下部圖案BP1可為半導體結晶材料，例如矽（Si）、鍺（Ge）或SiGe。第一下部圖案BP1可為化合物半導體，例如（舉例而言）IV-IV族化合物半導體或III-V族化合物半導體。
IV-IV族化合物半導體可為例如含有Si、Ge及錫（Sn）中的至少兩者的二元或三元化合物或者藉由利用IV族元素對二元或三元化合物進行摻雜而獲得的化合物。
III-V族化合物半導體可為例如藉由對作為III族元素的鋁（Al）、鎵（Ga）及銦（In）中的至少一者與作為V族元素的磷（P）、砷（As）及銻（Sb）中的一者進行組合而獲得的二元、三元或四元化合物。
第一片圖案NS1可為結晶半導體材料，例如在本文中關於第一下部圖案BP1闡述的結晶半導體材料。舉例而言，第一片圖案NS1可為結晶Si、Ge、SiGe、IV-IV族化合物半導體或III-V族化合物半導體。第一片圖案NS1可由與第一下部圖案BP1的材料相同或不同的材料形成。
第一下部圖案BP1可為由Si形成或含有Si的Si下部圖案，且第一片圖案NS1可為由Si形成或含有Si的Si片圖案。
第一片圖案NS1在第二方向D2上的寬度可與第一下部圖案BP1在第二方向D2上的寬度成比例地增大或減小。舉例而言，在第三方向D3上堆疊的第一片圖案NS1在第二方向D2上的寬度可為均勻的，但本發明並非僅限於此。作為另外一種選擇，在第三方向D3上堆疊的第一片圖案NS1在第二方向D2上的寬度可在遠離第一下部圖案BP1的方向上減小。
場絕緣膜105可形成於基板100上。場絕緣膜105可設置於第一下部圖案BP1的側壁上。場絕緣膜105可不設置於第一下部圖案BP1的上表面BP1_US上。
舉例而言，場絕緣膜105通常可覆蓋第一下部圖案BP1的側壁。作為另外一種選擇，場絕緣膜105可僅覆蓋第一下部圖案BP1的側壁的下部部分，在此種情形中，第一下部圖案BP1的一部分可在第三方向D3上突出至場絕緣膜105的上表面之外。
第一片圖案NS1可位於較場絕緣膜105的上表面高的位置處。場絕緣膜105可為例如氧化物膜、氮化物膜、氮氧化物膜或其組合及/或可包括例如氧化物膜、氮化物膜、氮氧化物膜或其組合。場絕緣膜105被示出為單個均質膜，但本發明並非僅限於此（例如，場絕緣膜105可被形成為若干個膜的堆疊）。
多個第一閘極結構GS1可設置於基板100上。第一閘極結構GS1可在第二方向D2上延伸。第一閘極結構GS1可在第一方向D1上彼此間隔開。第一閘極結構GS1可在第一方向D1上彼此相鄰。舉例而言，第一閘極結構GS1可設置於第一源極/汲極圖案150的兩側上。還應理解，第一源極/汲極圖案150可設置於第一閘極結構GS1的兩側上（作為電晶體的一部分）。
第一閘極結構GS1可設置於第一主動圖案AP1上。第一閘極結構GS1可與第一主動圖案AP1相交（交叉）。
第一閘極結構GS1可與第一下部圖案BP1相交（或交叉）。相對於剖視圖而言（參見圖3），第一閘極結構GS1可圍繞第一主動圖案AP1的第一片圖案NS1中的每一者。
第一閘極結構GS1中的每一者可包括例如第一閘極電極120、第一閘極絕緣膜130、第一閘極間隔件140及第一閘極頂蓋圖案145。
第一閘極結構GS1中的每一者可包括多個內閘極結構（INT1_GS1、INT2_GS1及INT3_GS1），所述多個內閘極結構設置於在第三方向D3上彼此相鄰的第一片圖案NS1之間，或者設置於第一下部圖案BP1與第一片圖案NS1之間。內閘極結構中位於最下方的一個內閘極結構（此處，INT3_GS1）可設置於第一下部圖案BP1的上表面BP1_US與位於最下方的第一片圖案NS1的底表面NS1_BS之間。除了位於最下方的內閘極結構之外的內閘極結構（此處，INT2_GS1及INT1_GS1）中的每一者可設置於在第三方向D3上彼此相對的兩個相鄰第一片圖案NS1的上表面NS1_US與底表面NS1_BS之間。
內閘極結構（INT1_GS1、INT2_GS1及INT3_GS1）的數目可與第一主動圖案AP1中所包括的第一片圖案NS1的數目成比例。舉例而言，內閘極結構（INT1_GS1、INT2_GS1及INT3_GS1）的數目可與第一主動圖案AP1中所包括的第一片圖案NS1的數目相同。由於第一主動圖案AP1包括多個第一片圖案NS1，因此第一閘極結構GS1中的每一者可包括多個內閘極結構（INT1_GS1、INT2_GS1及INT3_GS1）。
內閘極結構（INT1_GS1、INT2_GS1及INT3_GS1）可與第一下部圖案BP1的上表面BP1_US、第一片圖案NS1的上表面NS1_US及第一片圖案NS1的底表面NS1_BS接觸。
內閘極結構（INT1_GS1、INT2_GS1及INT3_GS1）可與第一源極/汲極圖案150接觸。
第一閘極結構GS1中的每一者將在下文中被闡述為包括三個內閘極結構，但應理解，可為第一閘極結構GS1設置其他數目的內閘極結構。還應理解，以下說明的一些部分是指單個元件的結構（例如，單個第一閘極結構GS1），但此種說明應被理解為可適用於所有此種元件（例如，可適用於多個第一閘極結構GS1）。
第一閘極結構GS1中的每一者可包括第一內閘極結構INT1_GS1、第二內閘極結構INT2_GS1及第三內閘極結構INT3_GS1。第一內閘極結構INT1_GS1、第二內閘極結構INT2_GS1及第三內閘極結構INT3_GS1可依序設置於第一下部圖案BP1上。
第三內閘極結構INT3_GS1可設置於第一下部圖案BP1與第一片圖案NS1之間。在第一閘極結構GS1中的每一者的內閘極結構（INT1_GS1、INT2_GS1及INT3_GS1）中，第三內閘極結構INT3_GS1可設置於最低位置處。第三內閘極結構INT3_GS1可為位於最下方的內閘極結構。
第一內閘極結構INT1_GS1及第二內閘極結構INT2_GS1中的每一者可設置於在第三方向D3上相鄰的兩個第一片圖案NS1之間。在第一閘極結構GS1中的每一者的內閘極結構（INT1_GS1、INT2_GS1及INT3_GS1）中，第一內閘極結構INT1_GS1可設置於最高位置處。第一內閘極結構INT1_GS1可為位於最上方的內閘極結構。第二內閘極結構INT2_GS1可設置於第一內閘極結構INT1_GS1與第三內閘極結構INT3_GS1之間。
內閘極結構（INT1_GS1、INT2_GS1及INT3_GS1）可包括第一閘極電極120的對應部分及圍繞所述對應部分的第一閘極絕緣膜130。內閘極結構（INT1_GS1、INT2_GS1或INT3_GS1）設置於對應的相鄰第一片圖案NS1之間，或者設置於第一下部圖案BP1與第一片圖案NS1之間。
在一些實例中，第一內閘極結構INT1_GS1在第一方向D1上的寬度可與第二內閘極結構INT1_GS2在第一方向D1上的寬度相同，並且第三內閘極結構INT1_GS3在第一方向D1上的寬度可與第二內閘極結構INT1_GS2在第一方向D1上的寬度相同。
在其他實例中，第三內閘極結構INT1_GS3在第一方向D1上的寬度可大於第二內閘極結構INT1_GS2在第一方向D1上的寬度，並且第一內閘極結構INT1_GS1在第一方向D1上的寬度可與第二內閘極結構INT1_GS2在第一方向D1上的寬度相同。
可於在第三方向D3上彼此相對的兩個相鄰的第一片圖案NS1之間的中間位置處（例如，兩個相鄰的第一片圖案NS1的上表面NS1_US與底表面NS1_BS之間的中間位置處）量測內閘極結構（例如，第二內閘極結構INT1_GS2）的寬度。
圖4示出在第二內閘極結構INT2_GS1的層面處的平面圖。儘管未具體示出，但除了其中形成有第一源極/汲極接觸件180的部分之外，在第一內閘極結構INT1_GS1及第三內閘極結構INT1_GS3的層面處的平面圖可類似於圖4所示的平面圖。
第一閘極電極120可形成於第一下部圖案BP1上。相對於平面圖而言，如圖1所示，第一閘極電極120可與第一下部圖案BP1相交。相對於剖視圖而言，每一第一閘極電極120可圍繞第一片圖案NS1。
參照單個第一閘極電極120，第一閘極電極120的部分可設置於每兩個在第三方向D3上相鄰的第一片圖案NS1之間。在第一片圖案NS1包括在第三方向D3上彼此相鄰的下部第一片圖案NS1與上部第一片圖案NS1的情形中，第一閘極電極120的一部分可設置於下部第一片圖案NS1的上表面NS1_US與上部第一片圖案NS1的底表面NS1_BS之間，並且第一閘極電極120的一部分可設置於下部第一片圖案NS1的上表面BS1_US與位於最下方的第一片圖案NS1的底表面之間。
第一閘極電極120可由以下中的至少一者形成及/或可包含以下中的至少一者：金屬、金屬合金、導電金屬氮化物、金屬矽化物、經摻雜半導體材料、導電金屬氧化物及導電金屬氮氧化物。第一閘極電極120可包含例如以下中的至少一者：氮化鈦（TiN）、碳化鉭（TaC）、氮化鉭（TaN）、氮化鈦矽（TiSiN）、氮化鉭矽（TaSiN）、氮化鉭鈦（TaTiN）、氮化鈦鋁（TiAlN）、氮化鉭鋁（TaAlN）、氮化鎢（WN）、釕（Ru）、鈦鋁（TiAl）、碳氮化鈦鋁（TiAlC-N）、碳化鈦鋁（TiAlC）、碳化鈦（TiC）、碳氮化鉭（TaCN）、鎢（W）、Al、銅（Cu）、鈷（Co）、鈦（Ti）、鉭（Ta）、鎳（Ni）、鉑（Pt）、鎳鉑（Ni-Pt）、鈮（Nb）、氮化鈮（NbN）、碳化鈮（NbC）、鉬（Mo）、氮化鉬（MoN）、碳化鉬（MoC）、碳化鎢（WC）、銠（Rh）、鈀（Pd）、銥（Ir）、鋨（Os）、銀（Ag）、金（Au）、鋅（Zn）、釩（V）及其組合，但本發明並非僅限於此。此處，導電金屬氧化物及導電金屬氮氧化物可包含前述材料的氧化物，但本發明並非僅限於此。
一對第一閘極電極120可設置於稍後將闡述的第一源極/汲極圖案150的兩側上。所述一對第一閘極結構GS1可在第一方向D1上設置於第一源極/汲極圖案150的兩側上。
在一些實例中，與第一源極/汲極圖案150相鄰的第一閘極電極120可為用作電晶體的閘極以對電晶體進行操作（例如，將電晶體切換至導通（或導電）或關斷（非導電）狀態）的正常閘極電極。在一些實例中，位於源極/汲極圖案150的兩側上的第一閘極電極可為對應電晶體的此種正常閘極電極。在另一實例中，位於第一源極/汲極圖案150的一側上的第一閘極電極120可為正常閘極電極並用作電晶體的閘極，且位於第一源極/汲極圖案150的另一側上的第一閘極電極120可為虛設閘極電極。
第一閘極絕緣膜130中位於最下方的一個第一閘極絕緣膜130可沿著場絕緣膜105的上表面及第一下部圖案BP1的上表面BP1_US延伸。相對於剖視圖而言（例如，參見圖3），第一閘極絕緣膜130中的其他第一閘極絕緣膜130可圍繞第一片圖案NS1中的對應一者。第一閘極絕緣膜130可沿著第一片圖案NS1的周邊設置。第一閘極電極120的部分可設置於第一閘極絕緣膜130上。第一閘極絕緣膜130可設置於第一閘極電極120的部分與第一片圖案NS1之間。第一閘極絕緣膜130的部分可設置於在第三方向D3上彼此相鄰的第一片圖案NS1之間，或者設置於第一下部圖案BP1與第一片圖案NS1之間。
第一閘極絕緣膜130可由氧化矽、氮氧化矽、氮化矽或介電常數大於氧化矽的高介電常數材料形成及/或可包含氧化矽、氮氧化矽、氮化矽或介電常數大於氧化矽的高介電常數材料。高介電常數材料可包含例如以下中的一者：氮化硼、氧化鉿、氧化鉿矽、氧化鉿鋁、氧化鑭、氧化鑭鋁、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化釔、氧化鋁、氧化鉛鈧鉭及鈮酸鉛鋅。
第一閘極絕緣膜130被示出為單一均質膜，但本發明並非僅限於此。第一閘極絕緣膜130中的每一者可包括多個膜。第一閘極絕緣膜130可包括設置於第一片圖案NS1與第一閘極電極120之間的介面膜以及高介電常數絕緣膜。
根據本揭露的一些實施例的半導體裝置可包括使用負電容器的負電容（negative capacitance，NC）FET。舉例而言，第一閘極絕緣膜130可包括具有鐵電性質的鐵電材料膜及具有順電性質的順電材料膜。
鐵電材料膜可具有負電容，而順電材料膜可具有正電容。舉例而言，若二或更多個電容器串聯連接並且具有正電容，則所述二或更多個電容器的總電容可低於所述二或更多個電容器中的每一者的電容。相反，若所述二或更多個電容器中的至少一者具有負電容，則所述二或更多個電容器的總電容可具有正值，並且可大於所述二或更多個電容器中的每一者（及/或至少一者）的電容的絕對值。
若具有負電容的鐵電材料膜及具有正電容的順電材料膜串聯連接，則鐵電材料膜與順電材料膜的總電容可增加。因此，具有鐵電材料膜的電晶體在室溫下可具有小於60毫伏/十進位（mV/decade）的次臨限擺幅（sub-threshold swing，SS）。
鐵電材料膜可具有鐵電特性。鐵電材料膜可由例如以下中的至少一者形成及/或可包含例如以下中的至少一者：氧化鉿、氧化鉿鋯、氧化鋇鍶鈦、氧化鋇鈦及氧化鉛鋯鈦。在一些實例中，氧化鉿鋯可為藉由利用鋯（Zr）對氧化鉿進行摻雜而獲得的材料。在另一實例中，氧化鉿鋯可為鉿（Hf）、Zr及氧（O）的化合物。
鐵電材料膜可更包含摻雜劑。舉例而言，摻雜劑可包括Al、Ti、Nb、鑭（La）、釔（Y）、鎂（Mg）、矽、鈣（Ca）、鈰（Ce）、鏑（Dy）、鉺（Er）、釓（Gd）、鍺、鈧（Sc）、鍶（Sr）及錫（Sn）中的至少一者。摻雜劑的類型可端視鐵電材料膜的材料類型而變化。
若鐵電材料膜包含氧化鉿，則鐵電材料膜的摻雜劑可包括例如Gd、Si、Zr、Al及Y中的至少一者。
若鐵電材料膜的摻雜劑是Al，則鐵電材料膜可包含3原子%（at%）至8原子%的Al。此處，鐵電材料膜中摻雜劑的比率可指在鐵電材料膜中Hf的量與Al的量的總和對Al的量的比率。
若鐵電材料膜的摻雜劑是Si，則鐵電材料膜可包含2原子%至10原子%的Si。若鐵電材料膜的摻雜劑是Y，則鐵電材料膜可包含2原子%至10原子%的Y。若鐵電材料膜的摻雜劑是Gd，則鐵電材料膜可包含1原子%至7原子%的Gd。若鐵電材料膜的摻雜劑是Zr，則鐵電材料膜可包含50原子%至80原子%的Zr。
順電材料膜可包括順電性質。順電材料膜可由例如氧化矽及高介電常數金屬氧化物中的至少一者形成，及/或可包含例如氧化矽及高介電常數金屬氧化物中的至少一者。高介電常數金屬氧化物可由例如氧化鉿、氧化鋯及氧化鋁中的至少一者形成，及/或可包含例如氧化鉿、氧化鋯及氧化鋁中的至少一者，但本發明並非僅限於此。
鐵電材料膜與順電材料膜可由相同的材料形成及/或包含相同的材料。鐵電材料膜可具有鐵電性質，但順電材料膜可不具有鐵電性質。舉例而言，若鐵電材料膜及順電材料膜包含氧化鉿，則鐵電材料膜中所包含的氧化鉿可具有與順電材料膜中所包含的氧化鉿不同的結晶結構。
鐵電材料膜可足夠厚以表現出鐵電性質。鐵電材料膜可具有例如0.5奈米至10奈米的厚度，但本發明並非僅限於此。可表現出鐵電性質的臨界厚度可端視鐵電材料的類型而變化，且因此，鐵電材料膜的厚度可端視鐵電材料膜中所包含的鐵電材料的類型而變化。
舉例而言，第一閘極絕緣膜130中的每一者可僅包括一個鐵電材料膜。在另一實例中，第一閘極絕緣膜130中的每一者可包括彼此間隔開的多個鐵電材料膜。第一閘極絕緣膜130中的每一者可具有其中多個鐵電材料膜與多個順電材料膜交替堆疊的結構。
第一閘極間隔件140可設置於第一閘極電極120的側壁上。第一閘極間隔件140可不設置於在第三方向D3上彼此相鄰的第一下部圖案BP1與第一片圖案NS1之間以及第一片圖案NS1之間。
如圖4所示，第一閘極間隔件140可包括內部側壁140_ISW、連接側壁140_CSW及外部側壁140_OSW。第一閘極間隔件140的內部側壁140_ISW可面向第一閘極電極120的在第二方向D2上延伸的對應側壁。第一閘極間隔件140的內部側壁140_ISW可在第二方向D2上延伸（例如，沿著第一閘極電極120的對應側壁延伸）。第一閘極間隔件140的內部側壁140_ISW可與第一閘極間隔件140的面向層間絕緣膜190的外部側壁140_OSW相對。第一閘極間隔件140的連接側壁140_CSW可連接第一閘極間隔件140的內部側壁140_ISW與第一閘極間隔件140的外部側壁140_OSW。第一閘極間隔件140的連接側壁140_CSW可在第一方向D1上延伸。
第一閘極絕緣膜130可沿著第一閘極間隔件140的內部側壁140_ISW延伸。第一閘極絕緣膜130可夾置於第一閘極間隔件140的對應內部側壁140_ISW與對應的第一閘極間隔件140之間並與其接觸。
第一閘極間隔件140可由例如以下中的至少一者形成及/或可包含例如以下中的至少一者：氮化矽（SiN）、氮氧化矽（SiON）、氧化矽（SiO 2）、碳氮氧化矽（SiOCN）、硼氮化矽（SiBN）、硼氮氧化矽（SiOBN）、碳氧化矽（SiOC）及其組合。第一閘極間隔件140被示出為單個均質膜，但本發明並非僅限於此。
第一閘極頂蓋圖案145可設置於第一閘極電極120及第一閘極間隔件140上。第一閘極頂蓋圖案145的上表面可與層間絕緣膜190的上表面處於同一平面上。作為另外一種選擇，第一閘極頂蓋圖案145可設置於第一閘極間隔件140之間。
第一閘極頂蓋圖案145可由例如SiN、SiON、SiCN、SiOCN及其組合中的至少一者形成及/或可包含例如SiN、SiON、SiCN、SiOCN及其組合中的至少一者。第一閘極頂蓋圖案145可包含相對於層間絕緣膜190具有蝕刻選擇性的材料。
第一源極/汲極圖案150可設置於第一主動圖案AP1上。第一源極/汲極圖案150可設置於第一下部圖案BP1上並與第一下部圖案BP1接觸。第一源極/汲極圖案150可連接至第一片圖案NS1。第一源極/汲極圖案150可與第一片圖案NS1接觸。
如圖2所示，第一源極/汲極圖案150可設置於相鄰的第一閘極結構GS1的各側上。第一源極/汲極圖案150可設置於在第一方向D1上彼此相鄰的第一閘極結構GS1之間。舉例而言，第一源極/汲極圖案150可設置於相鄰的第一閘極結構GS1的面對側（facing sides）上。作為另外一種選擇，第一源極/汲極圖案150可設置於第一閘極結構GS1中的僅一個第一閘極結構GS1的一側上。
第一源極/汲極圖案150可形成使用第一片圖案NS1作為通道區的電晶體的源極/汲極。
第一源極/汲極圖案150可設置於對應的第一源極/汲極凹部150R中。每一第一源極/汲極圖案150可填充第一源極/汲極凹部150R。
第一源極/汲極凹部150R可在第三方向D3上延伸。第一源極/汲極凹部150R可界定於在第一方向D1上彼此相鄰的第一閘極結構GS1之間。
第一源極/汲極凹部150R的底表面由第一下部圖案BP1界定。第一源極/汲極凹部150R中的每一者的側壁可由第一片圖案NS1及內閘極結構（INT1_GS1、INT2_GS1及INT3_GS1）界定。內閘極結構（INT1_GS1、INT2_GS1及INT3_GS1）可界定第一源極/汲極凹部150R中的每一者的側壁的部分。參照圖4，第一源極/汲極凹部150R由第一閘極間隔件140的連接側壁140-CSW界定。
內閘極結構（INT1_GS1、INT2_GS1及INT3_GS1）可具有面向第一片圖案NS1的底表面NS1_BS的上表面。內閘極結構（INT1_GS1、INT2_GS1及INT3_GS1）可具有面向第一片圖案NS1的上表面NS1_US或第一下部圖案BP1的上表面BP1_US的底表面。內閘極結構（INT1_GS1、INT2_GS1及INT3_GS1）可包括對內閘極結構（INT1_GS1、INT2_GS1及INT3_GS1）的上表面與下表面進行連接的多組側壁。內閘極結構（INT1_GS1、INT2_GS1及INT3_GS1）中的每一者的側壁可界定第一源極/汲極凹部150R中的每一者的側壁的部分。
第一閘極絕緣膜130與第一下部圖案BP1之間的邊界可在第一下部圖案BP1與位於最下方的第一片圖案NS1之間對應於第一下部圖案BP1的上表面BP1_US。第一下部圖案BP1的上表面BP1_US可對應於第一下部圖案BP1與第三內閘極結構INT3_GS1之間的邊界。第一源極/汲極凹部150R的底表面可低於第一下部圖案BP1的上表面BP1_US。
參照圖2，第一源極/汲極凹部150R中的每一者可具有波狀側壁（例如，側壁具有排列於第三方向D3上的一系列凸出突出部，在所述凸出突出部之間形成側壁的凹入部分（例如，凹進部分））。第一源極/汲極凹部150R中的每一者可包括多個寬度擴展區150R_ER。寬度擴展區150R_ER可界定於第一下部圖案BP1的上表面BP1_US上方。
寬度擴展區150R_ER中的每一者可垂直地定位（在D3方向上）於在第三方向D3上彼此相鄰的對應一對第一片圖案NS1之間。寬度擴展區150R_ER中位於最下方的一個寬度擴展區150R_ER可垂直地定位於第一下部圖案BP1與第一片圖案NS1之間。寬度擴展區150R_ER中的每一者可於在第三方向D3上相鄰的兩個第一片圖案NS1之間垂直地延伸。寬度擴展區150R_ER中的每一者可於在第一方向D1上彼此相鄰的對應一對內閘極結構之間延伸。
寬度擴展區150R_ER中的每一者可包括：在第一方向D1上的寬度隨著遠離第一下部圖案BP1的上表面BP1_US而增大的部分以及在第一方向D1上的寬度隨著遠離第一下部圖案BP1的上表面BP1_US而減小的部分。舉例而言，寬度擴展區150R_ER的寬度可關於遠離第一下部圖案BP1的上表面BP1_US的方向而言增大且然後減小。
寬度擴展區150R_ER的寬度達到其最大值的點可在垂直（D3）方向上位於第一下部圖案BP1與第一片圖案NS1之間以及在第三方向D3上彼此相鄰的第一片圖案NS1之間。
第一源極/汲極圖案150可與第一片圖案NS1及第一下部圖案BP1接觸。第一源極/汲極圖案150的部分可與第一閘極間隔件140的連接側壁140_CSW接觸。內閘極結構（INT1_GS1、INT2_GS1及INT3_GS1）的第一閘極絕緣膜130可與第一源極/汲極圖案150接觸。
第一源極/汲極圖案150可包括第一下部半導體襯裡151、第一上部半導體襯裡152及第一填充半導體膜153。
第一下部半導體襯裡151可沿著第一源極/汲極凹部150R的表面連續地形成（即，界定第一源極/汲極凹部150R）。第一下部半導體襯裡151可沿著第一源極/汲極凹部150R的側壁及底表面延伸。相對於剖視圖而言（例如，參見圖2），第一下部半導體襯裡151可具有U形形狀。
第一下部半導體襯裡151可與第一片圖案NS1、第一下部圖案BP1以及內閘極結構（INT1_GS1、INT2_GS1及INT3_GS1）的第一閘極絕緣膜130接觸。
第一下部半導體襯裡151可包括外部側壁151_OSW及內部側壁151_ISW。第一下部半導體襯裡151的外部側壁151_OSW可與第一閘極絕緣膜130、第一片圖案NS1及第一下部圖案BP1接觸。第一下部半導體襯裡151的外部側壁151_OSW可與內閘極結構（INT1_GS1、INT2_GS1及INT3_GS1）接觸。相對於剖視圖而言，第一下部半導體襯裡151的外部側壁151_OSW可呈現第一源極/汲極凹部150R的輪廓。
第一下部半導體襯裡151的內部側壁151_ISW可與第一下部半導體襯裡151的外部側壁151_OSW相對。第一下部半導體襯裡151可包括：在第二方向D2上的寬度關於遠離第一下部半導體襯裡151的外部側壁151_OSW的方向而言減小的部分。第一下部半導體襯裡151的內部側壁151_ISW可包括刻面部分（facet portion）及連接部分。第一下部半導體襯裡151的內部側壁151_ISW的刻面部分可自第一閘極間隔件140的連接側壁140_CSW延伸。第一下部半導體襯裡151的內部側壁151_ISW的連接部分可在第二方向D2上延伸。
舉例而言，第一下部半導體襯裡151可包括襯裡部分及突出部分。參照圖5，第一下部半導體襯裡151的襯裡部分可沿著對在第三方向D3上堆疊的第一片圖案NS1的端部進行連接的線與第一下部半導體襯裡151的突出部分分開。
第一下部半導體襯裡151的襯裡部分可沿著第一源極/汲極凹部150R中的每一者的側壁及底表面延伸。第一下部半導體襯裡151的突出部分可在第一方向D1上自第一下部半導體襯裡151的襯裡部分突出。第一下部半導體襯裡151的突出部分可朝向內閘極結構（INT1_GS1、INT2_GS1及INT3_GS1）突出。第一下部半導體襯裡151的突出部分可與內閘極結構（INT1_GS1、INT2_GS1及INT3_GS1）的第一閘極絕緣膜130接觸。
第一上部半導體襯裡152設置於對應的第一下部半導體襯裡151上。第一上部半導體襯裡152可沿著第一源極/汲極凹部150R中的每一者的側壁及底表面延伸。第一上部半導體襯裡152可沿著第一下部半導體襯裡151的輪廓形成。
第一上部半導體襯裡152可設置於第一下部半導體襯裡151的內部側壁151_ISW上。舉例而言，第一上部半導體襯裡152可與第一下部半導體襯裡151的內部側壁151_ISW接觸。
第一上部半導體襯裡152可覆蓋第一下部半導體襯裡151的整個內部側壁151_ISW。第一上部半導體襯裡152可覆蓋第一下部半導體襯裡151的內部側壁151_ISW的刻面部分及連接部分。第一上部半導體襯裡152可與第一閘極間隔件140的連接側壁140_CSW接觸。
第一填充半導體膜153設置於第一上部半導體襯裡152上。第一填充半導體膜153可填充第一源極/汲極凹部150R。舉例而言，第一填充半導體膜153可與第一上部半導體襯裡152接觸。
第一下部半導體襯裡151可由例如Si或SiGe形成及/或可包含例如Si或SiGe。第一下部半導體襯裡151可為結晶半導體材料，例如磊晶半導體膜。第一下部半導體襯裡151可為Si膜或SiGe膜及/或可包括Si膜或SiGe膜。
第一上部半導體襯裡152可為例如Si或SiGe及/或可包含例如Si或SiGe。第一上部半導體襯裡152可為結晶半導體材料，例如磊晶半導體膜。第一上部半導體襯裡152可為Si膜或SiGe膜及/或可包括Si膜或SiGe膜。
在第一下部半導體襯裡151是SiGe的情形中，第一下部半導體襯裡151的Ge分率可小於10%。此外，在第一上部半導體襯裡152是SiGe的情形中，第一上部半導體襯裡152的Ge分率可小於10%。
第一上部半導體襯裡152可摻雜有碳（C）。第一上部半導體襯裡152可為摻雜有C的磊晶半導體層。在第一上部半導體襯裡152包括Si膜的情形中，第一上部半導體襯裡152可為摻雜有C的Si膜。在第一上部半導體襯裡152包括SiGe膜的情形中，第一上部半導體襯裡152可為摻雜有C的SiGe膜。在第一上部半導體襯裡152中可包含小於0.5原子%的C，但本發明並非僅限於此。在一些實例中，第一上部半導體襯裡152的C濃度可小於2.5 E20（2.5×10 20）（/立方公分）。
在第一上部半導體襯裡152摻雜有C的情形中，相較於未摻雜C的半導體膜，可提高第一上部半導體襯裡152的耐蝕刻性。舉例而言，參照圖30，當藉由移除犧牲圖案SC_L來形成第一片圖案NS1時，第一上部半導體襯裡152可不被蝕刻。由於第一上部半導體襯裡152覆蓋第一下部半導體襯裡151的內部側壁151_ISW的刻面部分，因此可防止用於移除犧牲圖案SC_L的蝕刻劑滲透穿過第一閘極間隔件140的連接側壁140_CSW。第一上部半導體襯裡152可防止第一填充半導體膜153被蝕刻劑蝕刻。蝕刻劑可為氣體或液體。
第一下部半導體襯裡151可形成未摻雜C的區151_CUR。未摻雜C的區151_CUR可與內閘極結構（INT1_GS1、INT2_GS1及INT3_GS1）的第一閘極絕緣膜130接觸。
第一下部半導體襯裡151可不摻雜C，並且可不包含C。參照圖5及圖6，整個第一下部半導體襯裡151可形成未摻雜C的區151_CUR。未摻雜C的區151_CUR可為結晶半導體材料，例如未摻雜C的磊晶半導體膜。如圖6所示，摻雜至第一上部半導體襯裡152中的一些C可擴散至第一填充半導體膜153中。
在第一源極/汲極圖案150是NMOS源極/汲極（即，NMOS電晶體的源極/汲極）的情形中，第一填充半導體膜153可摻雜有第一n型雜質（電荷載體（charge carrier）雜質）。舉例而言，第一填充半導體膜153可為摻雜有第一n型雜質的Si。第一n型雜質可為例如P（磷）、As（砷）、Sb（銻）及Bi（鉍）。
在一些實例中，在形成第一下部半導體襯裡151及第一上部半導體襯裡152期間，可不提供n型雜質（例如，在形成第一填充半導體膜153之前，可不（直接地或以其他方式）向第一下部半導體襯裡151及第一上部半導體襯裡152提供電荷載體雜質）。參照圖7，在形成第一填充半導體膜153之後，第一填充半導體膜153中所包含的第一n型雜質可擴散至第一下部半導體襯裡151及第一上部半導體襯裡152中。n型雜質的濃度可隨著遠離第一填充半導體膜153的距離而逐漸降低。
作為另外一種選擇，第一上部半導體襯裡152可包含擴散的n型雜質，但第一下部半導體襯裡151可不包含擴散的n型雜質。
在另一實例中，在形成第一下部半導體襯裡151期間可不提供n型雜質，但在形成第一上部半導體襯裡152時可提供n型雜質。n型雜質可包括P、As、Sb及鉍（Bi）中的至少一者。在此實例中，第一上部半導體襯裡152中的n型雜質的濃度可能不會隨著遠離第一填充半導體膜153而逐漸降低。
在第一源極/汲極圖案150包括在PMOS源極/汲極中的情形中，第一填充半導體膜153可為摻雜有p型雜質的磊晶SiGe。舉例而言，p型雜質可為B，但本發明並非僅限於此。第一填充半導體膜153的Ge分率可大於第一下部半導體襯裡151的Ge分率及第一上部半導體襯裡152的Ge分率。
舉例而言，可在形成第一下部半導體襯裡151及第一上部半導體襯裡152期間（例如，在形成第一填充半導體膜153之前）提供p型雜質。第一下部半導體襯裡151及第一上部半導體襯裡152可包含摻雜的B。第一下部半導體襯裡151中p型雜質的濃度可不同於第一上部半導體襯裡152中p型雜質的濃度及第一填充半導體膜153中p型雜質的濃度，但本發明並非僅限於此。第一上部半導體襯裡152中的p型雜質的濃度可不同於第一填充半導體膜153中的p型雜質的濃度，但本發明並非僅限於此。
在另一實例中，在形成第一下部半導體襯裡151期間可提供p型雜質，但在形成第一上部半導體襯裡152（其可被形成為不摻雜電荷載體摻雜劑）期間可不提供p型雜質。
源極/汲極蝕刻終止膜185可沿著第一閘極間隔件140的外部側壁140_OSW的輪廓及第一源極/汲極圖案150的輪廓而延伸。儘管未具體示出，但源極/汲極蝕刻終止膜185可設置於場絕緣膜105的上表面上。
源極/汲極蝕刻終止膜185可包含相對於第一層間絕緣膜190具有蝕刻選擇性的材料。源極/汲極蝕刻終止膜185可為例如SiN、SiON、SiOCN、SiBN、SiOBN、SiOC及其組合中的至少一者及/或可包含例如SiN、SiON、SiOCN、SiBN、SiOBN、SiOC及其組合中的至少一者。
第一層間絕緣膜190可設置於源極/汲極蝕刻終止膜185上。第一層間絕緣膜190可設置於第一源極/汲極圖案150上。第一層間絕緣膜190可不覆蓋第一閘極頂蓋圖案145的上表面。舉例而言，第一層間絕緣膜190的上表面可與第一閘極頂蓋圖案145的上表面處於同一平面上。
第一層間絕緣膜190可為例如氧化矽、氮化矽、氮氧化矽及低介電常數材料中的至少一者及/或可包含例如氧化矽、氮化矽、氮氧化矽及低介電常數材料中的至少一者。低介電常數材料可包括例如：氟化正矽酸四乙酯（fluorinated tetraethyl orthosilicate，FTEOS）、氫矽倍半氧烷（hydrogen silsesquioxane，HSQ）、雙苯並環丁烯（bis-benzocycloutene，BCB）、正矽酸四甲酯（tetramethyl orthosilicate，TMOS）、八甲基環四矽氧烷（octamethylcyclotetrasiloxane，OMCTS）、六甲基二矽氧烷（hexamethyldisiloxane，HMDS）、硼酸三甲基矽烷酯（trimethylsilyl borate，TMSB）、二乙醯氧基二第三丁矽氧烷（diacetoxyditertiarybutosiloxane，DADBS）、磷酸三甲基矽烷酯（trimethylsilyl phosphate，TMSP）、聚四氟乙烯（polytetrafluoroethylene，PTFE）、東燃矽氮烷（tonen silazen，TOSZ）、氟化物矽酸鹽玻璃（fluoride silicate glass，FSG）、聚醯亞胺奈米泡沫（例如，聚丙烯氧化物）、摻雜碳的氧化矽（carbon doped silicon oxide，CDO）、有機矽酸鹽玻璃（organo silicate glass，OSG）、西奧克（SiLK）、非晶氟化碳、二氧化矽氣凝膠、二氧化矽乾凝膠、介孔二氧化矽或其組合，但本發明並非僅限於此。
第一源極/汲極接觸件180設置於第一源極/汲極圖案150上。第一源極/汲極接觸件180連接至第一源極/汲極圖案150。第一源極/汲極接觸件180可藉由第一層間絕緣膜190及源極/汲極蝕刻終止膜185而連接至第一源極/汲極圖案150。
第一金屬矽化物膜155可更設置於第一源極/汲極接觸件180與第一源極/汲極圖案150之間。
第一源極/汲極接觸件180被示出為單一均質膜，但本發明並非僅限於此。第一源極/汲極接觸件180可由例如金屬、金屬合金、導電金屬氮化物、導電金屬碳化物、導電金屬氧化物、導電金屬碳氮化物及二維（2D）材料中的一或多者形成。
第一金屬矽化物膜155可由金屬矽化物形成。
第二層間絕緣膜191設置於第一層間絕緣膜190上。第二層間絕緣膜191可由例如氧化矽、氮化矽、氮氧化矽及低介電常數材料中的一或多者形成。
配線205（由一或多個導體形成的導線）設置於第二層間絕緣膜191中。配線205可連接至第一源極/汲極接觸件180。配線205可包括配線線路（wiring line）207及配線通孔（wiring via）206。
在一些實例中，可在一個沈積製程（例如，第一鑲嵌製程）中形成配線通孔206，且然後可在第二沈積製程（例如，第二鑲嵌製程）中形成配線線路207。在一些實例中，配線通孔206與配線線路207可由彼此不同的材料形成。在其他實例中，配線通孔206與配線線路207可同時形成（例如，在單個沈積製程中並且由相同的材料形成）。
配線線路207及配線通孔206可各自被示出為單個均質膜，但本發明並非僅限於此。配線線路207及配線通孔206可由例如金屬、金屬合金、導電金屬氮化物、導電金屬碳化物、導電金屬氧化物、導電金屬碳氮化物及2D材料中的一或多者形成。
舉例而言，連接至配線205的第一源極/汲極接觸件180的上表面可與未連接至配線205的第一源極/汲極接觸件180的上表面處於同一平面上。
圖9是根據本揭露的一些實施例的半導體裝置的剖視圖。圖10是示出沿著圖9的掃描線「SCAN LINE」的C濃度的曲線圖。為了方便起見，下文將闡述圖9及圖10的實施例，所述實施例主要集中於與圖1至圖8的實施例的不同之處。具體而言，圖9是根據本揭露的一些實施例的半導體裝置的部分P（圖2）的放大剖視圖。
參照圖9及圖10，第一下部半導體襯裡151可包括未摻雜C的區151_CUR及C擴散區151_CDR。
C擴散區151_CDR可為第一下部半導體襯裡151的其中已擴散有摻雜至第一上部半導體襯裡152中的一些C的一部分。C擴散區151_CDR中的C濃度可隨著遠離未摻雜C的區151_CUR的距離增加而增加。換言之，C擴散區151_CDR中的C濃度隨著遠離第一填充半導體膜153的距離增加而降低。作為另外一種選擇，第一填充半導體膜153可不包含擴散的C（例如，自第一上部半導體襯裡152擴散的C）。
舉例而言，未摻雜C的區151_CUR可沿著第一源極/汲極凹部150R的側壁及底表面延伸。未摻雜C的區151_CUR可沿著第一源極/汲極凹部150R的側壁及底表面而連續地形成。
C擴散區151_CDR設置於第一上部半導體襯裡152與未摻雜C的區151_CUR之間。C擴散區151_CDR可沿著第一源極/汲極凹部150R的側壁及底表面延伸。C擴散區151_CDR可為第一下部半導體襯裡151的襯裡部分的一部分。換言之，C擴散區151_CDR可不與第一片圖案NS1的端部接觸。
未摻雜C的區151_CUR可與第一內閘極結構INT1_GS1及第二內閘極結構INT2_GS1兩者的第一閘極絕緣膜130接觸。C擴散區151_CDR可不與第一內閘極結構INT1_GS1及第二內閘極結構INT2_GS1兩者的第一閘極絕緣膜130接觸。
圖11是根據本揭露的一些實施例的半導體裝置的剖視圖。為了方便起見，下文將闡述圖11的實施例，所述實施例主要集中於與圖9及圖10的實施例的不同之處。具體而言，圖11是根據本揭露的一些實施例的半導體裝置的部分P（圖2）的放大剖視圖。
參照圖11，未摻雜C的區151_CUR可不沿著第一源極/汲極凹部150R的側壁及底表面連續地形成。
在剖視圖中，若干個未摻雜C的區151_CUR可呈彼此間隔開的島的形狀。未摻雜C的區151_CUR可包括在第三方向D3上彼此間隔開的多個未摻雜C的子區（sub-C-undoped region）。
舉例而言，未摻雜C的區151_CUR可包括分立的第一未摻雜C的子區及第二未摻雜C的子區，第一未摻雜C的子區與第二未摻雜C的子區在第三方向D3上彼此間隔開並且藉由C擴散區151_CDR而彼此分離。第一未摻雜C的子區可不直接連接至第二未摻雜C的子區（第一未摻雜C的子區及第二未摻雜C的子區並非更大的連續未摻雜C的區的一部分）。第一未摻雜C的區可藉由C擴散區151_CDR（其與第一未摻雜C的子區及第二未摻雜C的子區兩者接觸）而與第二未摻雜C的子區分離。
C擴散區151_CDR可與第一片圖案NS1的端部接觸。舉例而言，C擴散區151_CDR可不與第一內閘極結構INT1_GS1及第二內閘極結構INT2_GS1兩者的第一閘極絕緣膜130接觸。
作為另外一種選擇，第一內閘極結構INT1_GS1的部分及第二內閘極結構INT2_GS1的部分可與C擴散區151_CDR接觸。
圖12是根據本揭露的一些實施例的半導體裝置的剖視圖。圖13是根據本揭露的一些實施例的半導體裝置的剖視圖。圖14是根據本揭露的一些實施例的半導體裝置的剖視圖。為了方便起見，下文將闡述圖12至圖14的實施例，所述實施例主要集中於與圖1至圖8的實施例的不同之處。具體而言，圖12至圖14是根據本揭露的一些實施例的半導體裝置的部分P（圖2）的放大剖視圖。
參照圖12，整個第一下部半導體襯裡151可為C擴散區151_CDR。
第一下部半導體襯裡151可不包括未摻雜C的區（圖11的「151_CUR」）。
參照圖13，根據本揭露的一些實施例的半導體裝置可更包括設置於第一下部半導體襯裡151與內閘極結構之間（如關於第一內閘極結構INT1_GS1及第二內閘極結構INT2_GS1所示）的半導體殘餘圖案SP_R。應理解，可參照在本文中闡述的其他實施例而形成此種半導體殘餘圖案SP_R。
半導體殘餘圖案SP_R可與第一片圖案NS1接觸。半導體殘餘圖案SP_R可與第一下部半導體襯裡151的外部側壁（圖4的「151_OSW」）以及第一內閘極結構INT1_GS1的側壁及第二內閘極結構INT2_GS1的側壁接觸。
半導體殘餘圖案SP_R可包含例如SiGe。在第一下部半導體襯裡151包含SiGe的情形中，半導體殘餘圖案SP_R的Ge分率可大於第一下部半導體襯裡151的Ge分率。半導體殘餘圖案SP_R可為犧牲圖案（圖29的「SC_L」）的保持未被移除的部分。
參照圖14，根據本揭露的一些實施例的半導體裝置可更包括設置於第一下部半導體襯裡151與第一內閘極結構INT1_GS1及第二內閘極結構INT2_GS1之間的內部閘極空氣隙INT_AG。應理解，可參照在本文中闡述的其他實施例來形成此種內部閘極空氣隙INT_AG（但內部閘極空氣隙INT_AG及相對於圖13闡述的半導體殘餘圖案SP_R兩者的形成可使得兩者的大小更小）。
內部閘極空氣隙INT_AG可設置於第一下部半導體襯裡151與第一內閘極結構INT1_GS1及第二內閘極結構INT2_GS1兩者的第一閘極絕緣膜130之間。內部閘極空氣隙INT_AG可界定於第一下部半導體襯裡151、第一片圖案NS1以及第一內閘極結構INT1_GS1及第二內閘極結構INT2_GS1之間。
儘管未具體示出，但在第一閘極絕緣膜130包括介面膜及高介電常數絕緣膜的情形中，介面膜可形成於第一下部半導體襯裡151的與內部閘極空氣隙INT_AG接觸的部分上。
圖15及圖16示出根據本揭露的一些實施例的半導體裝置。下文將闡述圖15及圖16的實施例，所述實施例主要集中於與圖1至圖8的實施例的不同之處。具體而言，圖15是根據本揭露的一些實施例的半導體裝置沿著圖1的線A-A截取的剖視圖，且圖16是圖15的半導體裝置沿著圖15的線C-C截取的平面圖。
參照圖15及圖16，第一源極/汲極圖案150可更包括嵌置的半導體襯裡154，所述嵌置的半導體襯裡154設置於第一上部半導體襯裡152與第一填充半導體膜153之間。
嵌置的半導體襯裡154可沿著第一上部半導體襯裡152與第一填充半導體膜153之間的邊界延伸。
在第一源極/汲極圖案150包括在NMOS源極/汲極中的情形中，嵌置的半導體襯裡154可摻雜有第二n型雜質。嵌置的半導體襯裡154可為摻雜有第二n型雜質的Si。舉例而言，第二n型雜質可不同於摻雜於第一填充半導體膜153中的第一n型雜質（即，第二n型雜質可不摻雜於第一填充半導體膜153中，且第一n型雜質可不摻雜於嵌置的半導體襯裡154中）。在一些實例中，第一n型雜質可為P，且第二n型雜質可包括As、Sb及Bi中的至少一者。舉例而言，嵌置的半導體襯裡154可包括摻雜有As的Si膜。
在第一源極/汲極圖案150包括在PMOS源極/汲極中的情形中，嵌置的半導體襯裡154可包含摻雜有p型雜質的SiGe。第一填充半導體膜153的Ge分率可大於嵌置的半導體襯裡154的Ge分率。在第一上部半導體襯裡152包含SiGe的情形中，嵌置的半導體襯裡154的Ge分率可大於第一上部半導體襯裡152的Ge分率。
圖17至圖19是根據本揭露的一些實施例的半導體裝置的剖視圖。圖20及圖21是根據本揭露的一些實施例的半導體裝置的剖視圖。為了方便起見，下文將闡述圖17至圖21的實施例，所述實施例主要集中於與圖1至圖8的實施例的不同之處。
參照圖17，第一源極/汲極圖案150可包括堆疊層錯（stacking fault）150_SF。應理解，可為在本文中闡述的實施例中的任一者設置該些堆疊層錯150_SF（以對其進行修改）。
堆疊層錯150_SF設置於第一填充半導體膜153中。在剖視圖中，堆疊層錯150_SF可在自第一閘極間隔件140至第一下部圖案BP1的方向上傾斜。
參照圖18，第一源極/汲極圖案150可包括源極/汲極空氣隙150_AG。應理解，可為在本文中闡述的實施例中的任一者設置該些空氣隙150_AG（以對其進行修改）。
源極/汲極空氣隙150_AG設置於第一填充半導體膜153中。
參照圖19，第一源極/汲極凹部150R中的每一者不包括寬度擴展區（圖2的「150R_ER」）。
第一源極/汲極凹部150R中的每一者不具有波狀側壁。第一源極/汲極凹部150R中的每一者的側壁的上部部分的寬度可隨著遠離第一下部圖案BP1而減小。應理解，在本文中闡述的其他實施例可以類似方式被修改為不包括寬度擴展區及/或不具有波狀側壁。
參照圖20，未連接至配線205的第一源極/汲極接觸件180的上表面可低於第一閘極頂蓋圖案145的上表面。
連接至配線205的第一源極/汲極接觸件180的上表面可高於未連接至配線205的第一源極/汲極接觸件180的上表面。應理解，在本文中闡述的其他實施例可以類似方式被修改為包括圖20的特徵。
參照圖21，第一源極/汲極接觸件180中的每一者可包括下部源極/汲極接觸件181及上部源極/汲極接觸件182。
上部源極/汲極接觸件182可設置於連接至配線205的第一源極/汲極接觸件180中。相反，上部源極/汲極接觸件182可不設置於未連接至配線205的第一源極/汲極接觸件180中。
配線線路207可在無需配線通孔（圖2的「206」）的輔助的情況下連接至第一源極/汲極接觸件180。配線205可不包括配線通孔（圖2的「206」）。
下部源極/汲極接觸件181及上部源極/汲極接觸件182被示出為單個均質膜，但本發明並非僅限於此。下部源極/汲極接觸件181及上部源極/汲極接觸件182可由例如金屬、金屬合金、導電金屬氮化物、導電金屬碳化物、導電金屬氧化物、導電金屬碳氮化物及2D材料中的一或多者形成。應理解，在本文中闡述的其他實施例可以類似方式被修改為包括圖21的特徵。
圖22及圖23示出根據本揭露的一些實施例的半導體裝置。具體而言，圖22是根據本揭露的一些實施例的半導體裝置的平面圖，且圖23是沿著圖22的線D-D截取的剖視圖。
圖22的半導體裝置沿著線A-A截取的剖視圖可如圖2、圖15及圖17至圖29中的任一者所示。圖22的第一區I可與以上參照圖1至19闡述的NMOS區實施例相同，且因此，下文將詳細闡述圖22的第二區II。
參照圖22及圖23，根據本揭露的一些實施例的半導體裝置可包括第一主動圖案AP1、多個第一閘極結構GS1、第一源極/汲極圖案150、第二主動圖案AP2、多個第二閘極結構GS2及第二源極/汲極圖案250。
基板100可包括第一區I及第二區II。第一區I可為其中形成有NMOS的區，且第二區II可為其中形成有PMOS的區。
第一主動圖案AP1、第一閘極結構GS1及第一源極/汲極圖案150可設置於基板100的第一區I中。第二主動圖案AP2、第二閘極結構GS2及第二源極/汲極圖案250可設置於基板100的第二區II中。
第二主動圖案AP2可包括第二下部圖案BP2及多個第二片圖案NS2。第二片圖案NS2設置於第二下部圖案BP2的上表面BP2_US上。第二片圖案NS2中的每一者可具有在第三方向D3上彼此相對的上表面NS2_US與下表面NS2_BS。第二下部圖案BP2及第二片圖案NS2可為結晶半導體材料，並且由元素半導體材料（例如Si或Ge）、IV-IV族化合物半導體及III-V族化合物半導體形成及/或包含元素半導體材料（例如Si或Ge）、IV-IV族化合物半導體及III-V族化合物半導體。第二下部圖案BP2可為由Si形成或包含Si的Si下部圖案，且第二片圖案NS2可為含有Si的Si片圖案。
第二閘極結構GS2可設置於基板100上。每一第二閘極結構GS2可設置於第二主動圖案AP2上。第二閘極結構GS2可與第二主動圖案AP2相交。第二閘極結構GS2可與第二下部圖案BP2相交。第二閘極結構GS2可圍繞第二片圖案NS2中的每一者。第二閘極結構GS2中的每一者可包括多個內閘極結構（INT1_GS2、INT2_GS2及INT3_GS2），所述內閘極結構設置於在第三方向D3上彼此相鄰的第二片圖案NS2之間，或者設置於第二下部圖案BP2與第二片圖案NS2之間。第二閘極結構GS2中的每一者可包括例如第二閘極電極220、第二閘極絕緣膜230、第二閘極間隔件240及第二閘極頂蓋圖案245。
第二源極/汲極圖案250可為第二主動圖案AP2。第二源極/汲極圖案250可形成於第二下部圖案BP2上。第二源極/汲極圖案250可連接至第二片圖案NS2。第二源極/汲極圖案250可使用第二片圖案NS2作為通道區來形成電晶體的源極/汲極。
第二源極/汲極圖案250可設置於第二源極/汲極凹部250R中。第二源極/汲極凹部250R中的每一者可包括多個寬度擴展區250R_ER。第二源極/汲極凹部250R的底表面可由第二下部圖案BP2界定。第二源極/汲極凹部250R中的每一者的側壁可由第二內部圖案NS2及內閘極結構（INT1_GS2、INT2_GS2及INT3_GS2）界定。
第二源極/汲極圖案250可與內閘極結構（INT1_GS2、INT2_GS2及INT3_GS2）的第二閘極絕緣膜230以及第二下部圖案BP2接觸。第二源極/汲極圖案250可包括第二半導體襯裡251及第二填充半導體膜252。
第二半導體襯裡251可沿著第二源極/汲極凹部250R連續地形成。第二半導體襯裡251與第二片圖案NS2、第二下部圖案BP2及內閘極結構（INT1_GS2、INT2_GS2及INT3_GS2）的第二閘極絕緣膜230接觸。
第二填充半導體膜252設置於第二半導體襯裡251上。第二填充半導體膜252可填充第二源極/汲極凹部250R。
第二源極/汲極圖案250可摻雜有p型雜質。第二半導體襯裡251及第二填充半導體膜252可為例如SiGe及/或可包含例如SiGe。第二半導體襯裡251及第二填充半導體膜252可為摻雜有p型雜質的SiGe膜。第二半導體襯裡251及第二填充半導體膜252可為結晶半導體材料，例如磊晶半導體膜（例如，如在本文中關於第一半導體下部襯裡151及第一填充半導體膜153所述，但具有p型雜質的不同電荷載體摻雜劑）。
不同於第一源極/汲極圖案150，第二源極/汲極圖案250不包括摻雜C的半導體襯裡。第二源極/汲極圖案250可不包括摻雜有C的任何部分及/或沿著第二源極/汲極凹部250R中的每一者的側壁及底表面延伸的摻雜有C的襯裡。
第二源極/汲極接觸件280設置於第二源極/汲極圖案250上。第二源極/汲極接觸件280連接至第二源極/汲極圖案250。第二金屬矽化物膜255可更設置於第二源極/汲極接觸件280與第二源極/汲極圖案250之間。應理解，第二區II的結構亦可包括例如相對於圖13至圖21在本文中闡述的一或多個修改。
圖24至圖30是示出根據本揭露的一些實施例的製造半導體裝置的方法的剖視圖。具體而言，圖24至圖30是沿著圖1的線A-A截取的剖視圖。
參照圖24，可於基板100上形成第一下部圖案BP1及上部圖案結構U_AP。
上部圖案結構U_AP可設置於第一下部圖案BP1上。上部圖案結構U_AP可包括多個犧牲圖案SC_L及多個主動圖案ACT_L，並且犧牲圖案SC_L與主動圖案ACT_L可交替地堆疊在第一下部圖案BP1上。
舉例而言，犧牲圖案SC_L可包括SiGe膜，且主動圖案ACT_L可包括Si膜。
此後，可於上部圖案結構U_AP上形成虛設閘極絕緣膜130p、虛設閘極電極120p及虛設閘極頂蓋膜120_HM。虛設閘極絕緣膜130p可為例如氧化矽及/或可包含例如氧化矽，但本發明並非僅限於此。虛設閘極電極120p可為例如多晶矽及/或可包含例如多晶矽，但本發明並非僅限於此。虛設閘極頂蓋膜120_HM可為例如氮化矽及/或可包含例如氮化矽，但本發明並非僅限於此。
可於第一虛設閘極電極120p中的每一者的側壁上形成預閘極間隔件（pre-gate spacer）140p。
參照圖25及圖26，可使用虛設閘極電極120p作為遮罩而在上部圖案結構U_AP中形成第一源極/汲極凹部150R。
第一源極/汲極凹部150R的部分可形成於第一下部圖案BP1中。第一源極/汲極凹部150R的底表面可由第一下部圖案BP1界定。
參照圖25，第一源極/汲極凹部150R的寬度可關於遠離第一下部圖案BP1的第一方向D1而言增大，且然後減小。
參照圖26，第一源極/汲極凹部150R中的每一者可包括多個寬度擴展區150R_ER。舉例而言，在形成圖25的第一源極/汲極凹部150R之後，可藉由額外對犧牲圖案SC_L進行蝕刻來形成寬度擴展區150R_ER，但本發明並非僅限於此。因此，第一源極/汲極凹部150R中的每一者可具有波狀側壁。
下文將後續製程闡述為使用圖26的第一源極/汲極凹部150R進行實行。
參照圖27，可沿著第一源極/汲極凹部150R中的每一者的側壁及底表面來形成第一下部半導體襯裡151。
於第一下部半導體襯裡151上形成第一上部半導體襯裡152。第一上部半導體襯裡152可沿著第一源極/汲極凹部150R中的每一者的側壁及底表面形成。
第一下部半導體襯裡151及第一上部半導體襯裡152可藉由磊晶生長而形成。
參照圖28，於第一上部半導體襯裡152上形成第一填充半導體膜153。
第一填充半導體膜153可填充第一源極/汲極凹部150R。第一源極/汲極圖案150形成於第一下部圖案BP1上。
參照圖29，於第一源極/汲極圖案150上依序形成源極/汲極蝕刻終止膜185及層間絕緣膜190。
此後，藉由移除層間絕緣膜190的部分、源極/汲極蝕刻終止膜185的部分以及虛設閘極頂蓋膜120_HM而暴露出虛設閘極電極120p的上表面。在虛設閘極電極120p的上表面被暴露出時，可藉由對預閘極間隔件140p進行蝕刻而形成第一閘極間隔件140。
參照圖29及圖30，可藉由移除虛設閘極絕緣膜130p及虛設閘極電極120p而在第一閘極間隔件140之間暴露出上部圖案結構U_AP。
此後，可藉由移除犧牲圖案SC_L來形成第一片圖案NS1。第一片圖案NS1連接至第一源極/汲極圖案150。因此，形成包括第一下部圖案BP1及第一片圖案NS1的第一主動圖案AP1。
此外，由於移除了犧牲圖案SC_L，在第一閘極間隔件140之間形成了閘極溝渠120t。一旦移除了犧牲圖案SC_L，第一源極/汲極圖案150的部分便可被移除。
此後，參照圖2，可在閘極溝渠120t中形成第一閘極絕緣膜130及第一閘極電極120。此外，可形成第一閘極頂蓋圖案145。
綜上所述，熟習此項技術者將理解，在不實質上背離本發明概念的原理的情況下，可對較佳的實施例作出諸多變化及修改。因此，本發明的所揭露的較佳實施例僅用於一般性及說明性意義，而非用於限制目的。
100:基板 105:場絕緣膜 120:第一閘極電極 120_HM:虛設閘極頂蓋膜 120p:虛設閘極電極 120t:閘極溝渠 130:第一閘極絕緣膜 130p:虛設閘極絕緣膜 140:第一閘極間隔件 140p:預閘極間隔件 140_CSW:連接側壁 140_ISW:內部側壁 140_OSW:外部側壁 145:第一閘極頂蓋圖案 150:第一源極/汲極圖案 150R:第一源極/汲極凹部 150_AG:源極/汲極空氣隙 150R_ER:寬度擴展區 150_SF:堆疊層錯 151:第一下部半導體襯裡 151_CDR:C擴散區 151_CUR:未摻雜C的區 151_ISW:內部側壁 151_OSW:外部側壁 152:第一上部半導體襯裡 153:第一填充半導體膜 154:嵌置的半導體襯裡 155:第一金屬矽化物膜 180:第一源極/汲極接觸件 181:下部源極/汲極接觸件 182:上部源極/汲極接觸件 185:源極/汲極蝕刻終止膜 190:層間絕緣膜 191:第二層間絕緣膜 205:配線 206:配線通孔 207:配線線路 220:第二閘極電極 230:第二閘極絕緣膜 240:第二閘極間隔件 245:第二閘極頂蓋圖案 250:第二源極/汲極圖案 250R:第二源極/汲極凹部 250R_ER:寬度擴展區 251:第二半導體襯裡 252:第二填充半導體膜 255:第二金屬矽化物膜 280:第二源極/汲極接觸件 A-A、B-B、C-C、D-D:線 ACT_L:主動圖案 AP1:第一主動圖案 AP2:第二主動圖案 BP1:第一下部圖案 BP2:第二下部圖案 BP1_US、BP2_US:上表面 D1:第一方向 D2:第二方向 D3:第三方向 GS1:第一閘極結構 GS2:第二閘極結構 I:第一區 II:第二區 INT_AG:內部閘極空氣隙 INT1_GS1:內閘極結構/第一內閘極結構 INT1_GS2:內閘極結構/第二內閘極結構 INT2_GS1:內閘極結構/第二內閘極結構 INT2_GS2、INT3_GS2:內閘極結構 INT3_GS1:內閘極結構/第三內閘極結構 NS1:第一片圖案 NS2:第二片圖案 NS1_BS:底表面 NS1_US:上表面 NS2_BS:下表面 NS2_US:上表面 P:部分 SC_L:犧牲圖案 SP_R:半導體殘餘圖案 SCAN LINE:掃描線 U_AP:上部圖案結構
藉由參照附圖詳細闡述本揭露的示例性實施例，本揭露的上述及其他態樣及特徵將變得更加顯而易見，在附圖中： 圖1是根據本揭露的一些實施例的半導體裝置的平面圖。 圖2及圖3是沿著圖1的線A-A及線B-B截取的剖視圖。 圖4是沿著圖2的線C-C截取的平面圖。 圖5是圖2的部分P的放大剖視圖。 圖6是示出沿著圖5的掃描線「SCAN LINE」的碳（C）濃度的曲線圖。 圖7及圖8是示出圖2的第一源極/汲極圖案中的雜質濃度的曲線圖。 圖9是根據本揭露的一些實施例的半導體裝置的剖視圖。 圖10是示出沿著圖9的掃描線「SCAN LINE」的C濃度的曲線圖。 圖11是根據本揭露的一些實施例的半導體裝置的剖視圖。 圖12是根據本揭露的一些實施例的半導體裝置的剖視圖。 圖13是根據本揭露的一些實施例的半導體裝置的剖視圖。 圖14是根據本揭露的一些實施例的半導體裝置的剖視圖。 圖15及圖16示出根據本揭露的一些實施例的半導體裝置。 圖17至圖19是根據本揭露的一些實施例的半導體裝置的剖視圖。 圖20及圖21是根據本揭露的一些實施例的半導體裝置的剖視圖。 圖22及圖23示出根據本揭露的一些實施例的半導體裝置。 圖24至圖30是示出根據本揭露的一些實施例的製造半導體裝置的方法的剖視圖。
100:基板
120:第一閘極電極
130:第一閘極絕緣膜
140:第一閘極間隔件
145:第一閘極頂蓋圖案
150:第一源極/汲極圖案
150R:第一源極/汲極凹部
150R_ER:寬度擴展區
151:第一下部半導體襯裡
152:第一上部半導體襯裡
153:第一填充半導體膜
155:第一金屬矽化物膜
180:第一源極/汲極接觸件
185:源極/汲極蝕刻終止膜
190:層間絕緣膜
191:第二層間絕緣膜
205:配線
206:配線通孔
207:配線線路
A-A、C-C:線
AP1:第一主動圖案
BP1:第一下部圖案
BP1_US:上表面
D1:第一方向
D2:第二方向
D3:第三方向
GS1:第一閘極結構
INT1_GS1:內閘極結構/第一內閘極結構
INT2_GS1:內閘極結構/第二內閘極結構
INT3_GS1:內閘極結構/第三內閘極結構
NS1:第一片圖案
NS1_BS:底表面
NS1_US:上表面
P:部分

Claims (20)

  1. 一種半導體裝置，包括： 主動圖案，包括下部圖案及多個片圖案，所述多個片圖案在第一方向上與所述下部圖案間隔開； 多個閘極結構，設置於所述下部圖案上並在第二方向上彼此間隔開，所述閘極結構中的每一者包括閘極電極及閘極絕緣膜； 源極/汲極凹部，各自界定於所述閘極結構中彼此相鄰的對應一對閘極結構之間；以及 源極/汲極圖案，各自填充所述源極/汲極凹部中的對應一者， 其中所述源極/汲極圖案中的每一者包括沿著所述源極/汲極凹部的側壁及底表面延伸的第一半導體襯裡、在所述第一半導體襯裡上並相鄰於所述源極/汲極凹部的所述側壁及所述底表面延伸的第二半導體襯裡以及在所述第二半導體襯裡上並填充所述源極/汲極凹部的填充半導體膜， 其中所述第二半導體襯裡摻雜有碳， 其中所述第一半導體襯裡與所述下部圖案及所述片圖案接觸，並且 其中所述第一半導體襯裡包括未摻雜碳區。
  2. 如請求項1所述的半導體裝置，其中所述未摻雜碳區中的每一者包括所述第一半導體襯裡中的對應一者的全部。
  3. 如請求項1所述的半導體裝置，其中 所述第一半導體襯裡包括沿著所述源極/汲極凹部中的每一者的所述側壁及所述底表面延伸的碳擴散區， 所述碳擴散區設置於所述未摻雜碳區中對應的未摻雜碳區與所述第二半導體襯裡之間，並且 所述碳擴散區的碳濃度在遠離對應的所述未摻雜碳區的方向上增加。
  4. 如請求項3所述的半導體裝置，其中各所述未摻雜碳區沿著所述源極/汲極凹部中的對應一者的所述側壁及所述底表面連續地形成。
  5. 如請求項3所述的半導體裝置，其中各所述第一半導體襯裡包括分立地形成並彼此分離的多個所述未摻雜碳區，多個所述未摻雜碳區包括在所述第一方向上彼此間隔開的第一子未摻雜碳區與第二子未摻雜碳區。
  6. 如請求項1所述的半導體裝置，其中 所述閘極結構中的每一者包括內閘極結構，所述內閘極結構各自設置於所述片圖案中的對應一對相鄰片圖案之間或者設置於所述下部圖案及與所述下部圖案相鄰的所述片圖案之間，所述內閘極結構包括所述閘極結構的所述閘極電極的對應部分及所述閘極結構的所述閘極絕緣膜中的對應一者，且 所述第一半導體襯裡與所述內閘極結構中對應的內閘極結構的所述閘極絕緣膜接觸。
  7. 如請求項1所述的半導體裝置，其中所述填充半導體膜中的每一填充半導體膜摻雜有磷並且與所述第二半導體襯裡中的對應一者接觸。
  8. 如請求項1所述的半導體裝置，其中 各所述源極/汲極圖案更包括第三半導體襯裡，所述第三半導體襯裡設置於所述第二半導體襯裡與所述源極/汲極圖案的所述填充半導體膜之間，所述填充半導體膜摻雜有第一n型雜質，並且所述第三半導體襯裡摻雜有不同於所述第一n型雜質的第二n型雜質。
  9. 如請求項1所述的半導體裝置，其中所述填充半導體膜及所述第一半導體襯裡摻雜有硼。
  10. 如請求項1所述的半導體裝置，其中所述第一半導體襯裡及所述第二半導體襯裡中的每一者包括矽膜及矽鍺膜中的一者。
  11. 一種半導體裝置，包括： 主動圖案，包括下部圖案及多個片圖案，所述多個片圖案在第一方向上與所述下部圖案間隔開； 多個閘極結構，設置於所述下部圖案上並在第二方向上彼此間隔開，所述閘極結構中的每一者包括閘極電極及閘極絕緣膜； 源極/汲極凹部，各自界定於所述閘極結構中彼此相鄰的對應一對閘極結構之間，所述源極/汲極凹部中的每一者包括多個寬度擴展區；以及 源極/汲極圖案，各自填充所述源極/汲極凹部中的對應一者， 其中所述閘極結構中的每一者包括內閘極結構，所述內閘極結構各自設置於所述片圖案中的對應一對相鄰片圖案之間或者設置於所述下部圖案及與所述下部圖案相鄰的所述片圖案之間，所述內閘極結構包括所述閘極結構的所述閘極電極的對應部分及所述閘極結構的所述閘極絕緣膜中的對應一者， 其中所述源極/汲極圖案中的每一者包括沿著所述源極/汲極凹部的側壁及底表面延伸的第一半導體襯裡、在所述第一半導體襯裡上並相鄰於所述源極/汲極凹部的所述側壁及所述底表面延伸的第二半導體襯裡以及在所述第二半導體襯裡上並摻雜有磷的填充半導體膜， 其中所述第二半導體襯裡設置於所述第一半導體襯裡與所述填充半導體膜之間並且摻雜有碳， 其中所述第一半導體襯裡中的每一者包括與所述閘極結構中的對應一者的所述內閘極結構的所述閘極絕緣膜接觸的未摻雜碳區， 其中所述寬度擴展區在所述第一方向上的寬度相對於遠離所述下部圖案的上表面的方向增大且接著減小，並且 其中所述寬度擴展區在所述第二方向上的寬度在所述片圖案中的對應一對相鄰片圖案之間或者在所述下部圖案與和所述下部圖案相鄰的所述片圖案之間的位置處達到其最大值。
  12. 如請求項11所述的半導體裝置，其中各所述未摻雜碳區包括所述第一半導體襯裡中的對應一者的全部。
  13. 如請求項11所述的半導體裝置，其中各所述未摻雜碳區沿著所述源極/汲極凹部中的對應一者的所述側壁及所述底表面連續地形成。
  14. 如請求項13所述的半導體裝置，其中 所述第一半導體襯裡包括沿著所述源極/汲極凹部的所述側壁及所述底表面延伸的碳擴散區， 所述碳擴散區設置於所述未摻雜碳區中對應的未摻雜碳區與所述第二半導體襯裡之間，並且 所述碳擴散區的碳濃度在遠離對應的所述未摻雜碳區的方向上增加。
  15. 如請求項11所述的半導體裝置，其中 各所述源極/汲極圖案更包括設置於所述第二半導體襯裡與所述源極/汲極圖案的所述填充半導體膜之間的第三半導體襯裡，所述第三半導體襯裡摻雜有n型雜質，並且所述n型雜質包括砷、銻及鉍中的一者。
  16. 如請求項11所述的半導體裝置，其中對於各所述源極/汲極圖案而言，所述填充半導體膜與所述第二半導體襯裡接觸。
  17. 如請求項11所述的半導體裝置，其中所述源極/汲極圖案中的至少一者的所述填充半導體膜包括空氣隙。
  18. 一種半導體裝置，包括： 第一主動圖案，包括第一下部圖案及多個第一片圖案，所述多個第一片圖案在第一方向上與所述第一下部圖案間隔開； 第二主動圖案，包括第二下部圖案及多個第二片圖案，所述多個第二片圖案在所述第一方向上與所述第二下部圖案間隔開； 多個第一閘極結構，設置於所述第一下部圖案上並在第二方向上彼此間隔開，所述第一閘極結構中的每一者包括第一閘極電極及第一閘極絕緣膜； 多個第二閘極結構，設置於所述第二下部圖案上並在所述第二方向上彼此間隔開，所述第二閘極結構中的每一者包括第二閘極電極及第二閘極絕緣膜； 第一源極/汲極凹部，各自界定於所述第一閘極結構中彼此相鄰的對應一對第一閘極結構之間； 第二源極/汲極凹部，各自界定於所述第二閘極結構中彼此相鄰的對應一對第二閘極結構之間； 第一源極/汲極圖案，各自設置於所述第一源極/汲極凹部中的對應一者中，所述第一源極/汲極圖案與所述第一閘極絕緣膜及所述第一下部圖案接觸；以及 第二源極/汲極圖案，各自設置於所述第二源極/汲極凹部中的對應一者中，所述第二源極/汲極圖案與所述第二閘極絕緣膜及所述第二下部圖案接觸並包含p型雜質， 其中所述第一源極/汲極圖案中的每一者包括沿著所述第一源極/汲極凹部的側壁及底表面延伸的第一下部半導體襯裡、在所述第一下部半導體襯裡上並相鄰於所述第一源極/汲極凹部的所述側壁及所述底表面延伸的第一上部半導體襯裡以及摻雜有磷並且在所述第一上部半導體襯裡上的第一填充半導體膜， 其中所述第一上部半導體襯裡包括摻雜有碳的矽膜， 其中所述第一下部半導體襯裡與所述第一下部圖案及所述第一片圖案接觸並且包括未摻雜碳區，所述未摻雜碳區沿著所述第一源極/汲極凹部中的每一者的所述側壁及所述底表面延伸，並且 其中所述第二源極/汲極圖案不包括沿著所述第二源極/汲極凹部的側壁及底表面延伸的摻雜碳的半導體襯裡。
  19. 如請求項18所述的半導體裝置，其中對於各所述第一源極/汲極圖案而言，所述第一上部半導體襯裡與所述第一填充半導體膜接觸。
  20. 如請求項18所述的半導體裝置，其中 所述第一源極/汲極圖案中的每一者更包括設置於所述第一填充半導體膜與所述第一上部半導體襯裡之間的額外半導體襯裡，並且 所述額外半導體襯裡摻雜有砷。
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