KR20230141032A - 반도체 장치 및 이의 제조 방법 - Google Patents

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KR20230141032A
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남용준
이상문
김동우
황인건
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Abstract

소자 성능 및 신뢰성을 개선할 수 있는 반도체 장치를 제공하는 것이다. 반도체 장치는 제1 방향으로 연장되고, 기판으로부터 제2 방향으로 돌출된 하부 패턴, 하부 패턴 상에 배치되고, 하부 패턴의 상면과 접촉하는 하부 절연 패턴, 하부 절연 패턴 상의 채널 패턴, 하부 패턴 상에 제1 방향으로 이격되어 배치되고, 게이트 전극 및 게이트 절연막을 포함하는 복수의 게이트 구조체, 및 하부 패턴 상에 배치되고, 채널 패턴과 연결된 소오스/드레인 패턴을 포함하고, 소오스/드레인 패턴의 최하부는 하부 절연 패턴의 하면보다 낮고, 게이트 전극은 하부 절연 패턴과 제2 방향으로 중첩된다.

Description

반도체 장치 및 이의 제조 방법{Semiconductor device and method for fabricating thereof}
본 발명은 반도체 장치 및 이의 제조 방법에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 또는 나노 와이어(nanowire) 형상의 다채널 액티브 패턴(또는 실리콘 바디)을 형성하고 다채널 액티브 패턴의 표면 위에 게이트를 형성하는 멀티 게이트 트랜지스터(multi gate transistor)가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
본 발명이 해결하려는 과제는, 소자 성능 및 신뢰성을 개선할 수 있는 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 소자 성능 및 신뢰성을 개선할 수 있는 반도체 장치 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 태양(aspect)은 제1 방향으로 연장되고, 기판으로부터 제2 방향으로 돌출된 하부 패턴, 하부 패턴 상에 배치되고, 하부 패턴의 상면과 접촉하는 하부 절연 패턴, 하부 절연 패턴 상의 채널 패턴, 하부 패턴 상에 제1 방향으로 이격되어 배치되고, 게이트 전극 및 게이트 절연막을 포함하는 복수의 게이트 구조체, 및 하부 패턴 상에 배치되고, 채널 패턴과 연결된 소오스/드레인 패턴을 포함하고, 소오스/드레인 패턴의 최하부는 하부 절연 패턴의 하면보다 낮고, 게이트 전극은 하부 절연 패턴과 제2 방향으로 중첩된다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 태양은 제1 방향으로 연장된 하부 패턴, 하부 패턴의 측벽을 덮는 필드 절연막, 하부 패턴 상에 배치되고, 하부 패턴의 상면과 접촉하는 하부 절연 패턴으로, 하부 절연 패턴의 하면은 필드 절연막의 상면보다 높은 하부 절연 패턴, 하부 절연 패턴 상에 배치되고, 제2 방향으로 배열된 복수의 시트 패턴, 하부 패턴 상에 제1 방향으로 이격되어 배치되고, 게이트 전극 및 게이트 절연막을 포함하는 복수의 게이트 구조체, 및 인접하는 게이트 구조체 사이에서 배치된 소오스/드레인 패턴을 포함하고, 하부 패턴의 상면의 제3 방향으로의 폭은 하부 절연 패턴의 상면의 제3 방향으로의 폭보다 크거나 같고, 게이트 전극은 하부 절연 패턴과 제2 방향으로 중첩된다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은 PMOS 형성 영역에 배치되고, 제1 방향으로 연장된 제1 하부 패턴, NMOS 형성 영역에 배치되고, 제1 방향으로 연장되고, 제1 하부 패턴과 제2 방향으로 이격된 제2 하부 패턴, 제1 하부 패턴 상에 배치되고, 제1 하부 패턴의 상면과 접촉하는 제1 하부 절연 패턴, 제2 하부 패턴 상에 배치되고, 제2 하부 패턴의 상면과 접촉하는 제2 하부 절연 패턴, 제1 하부 절연 패턴 상에, 제3 방향으로 배열된 복수의 제1 시트 패턴, 제2 하부 절연 패턴 상에, 제3 방향으로 배열된 복수의 제2 시트 패턴, 제1 하부 패턴 및 제2 하부 패턴 상에 제1 방향으로 이격되어 배치되고, 게이트 전극 및 게이트 절연막을 포함하는 복수의 게이트 구조체, 제1 하부 패턴 상에 배치되고, 제1 시트 패턴과 연결된 제1 소오스/드레인 패턴, 및 제2 하부 패턴 상에 배치되고, 제2 시트 패턴과 연결된 제2 소오스/드레인 패턴을 포함하고, 제1 하부 절연 패턴의 제1 방향으로의 폭은 제2 하부 절연 패턴의 제1 방향으로의 폭보다 작거나 같다.
상기 다른 과제를 해결하기 위한 본 발명의 반도체 장치 제조 방법의 일 태양은 기판 상에 하부 패턴, 하부 버퍼 패턴 및 상부 패턴 구조체를 형성하고, 상부 패턴 구조체는 교대로 적층된 복수의 희생 패턴 및 복수의 액티브 패턴을 포함하고, 하부 버퍼 패턴은 하부 패턴과 상부 패턴 구조체 사이에 배치되고, 상부 패턴 구조체 상에, 복수의 더미 게이트 전극을 형성하고, 더미 게이트 전극을 형성한 후, 하부 버퍼 패턴을 하부 절연 라인 패턴으로 대체하고, 더미 게이트 전극 상에 게이트 스페이서를 형성하여, 더미 게이트 구조체를 형성하고, 더미 게이트 구조체를 마스크로 이용하여, 상부 패턴 구조체 및 절연 라인 패턴 내에 소오스/드레인 리세스를 형성하고, 소오스/드레인 리세스의 바닥면은 하부 패턴에 의해 정의되고, 소오스/드레인 리세스를 채우고, 액티브 패턴과 연결된 소오스/드레인 패턴을 형성하고, 소오스/드레인 패턴을 형성한 후, 희생 패턴을 제거하여, 소오스/드레인 패턴과 연결된 시트 패턴을 형성하는 것을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 개략적인 평면도이다.
도 2 내지 도 4는 도 1의 A - A, B - B 및 C - C를 따라 절단한 단면도들이다.
도 5는 도 2의 D - D를 따라 잘라 위에서 본 평면도이다.
도 6은 도 2의 P 부분을 확대하여 도시한 도면이다.
도 7은 도 3의 Q 부분을 확대하여 도시한 도면이다.
도 8은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 9 및 도 10은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 11 및 도 12는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 13은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 14는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 15 및 도 16은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 17 및 도 18은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 19 내지 도 21은 각각 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 22 및 도 23은 각각 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 24는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 25 및 도 26은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 27 및 도 28은 각각 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 29 내지 도 33은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 34 내지 도 50은 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 51 내지 도 60은 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
몇몇 실시예들에 따른 반도체 장치에 관한 도면에서는, 예시적으로, 핀형 패턴 형상의 채널 영역을 포함하는 핀형 트랜지스터(FinFET), 나노 와이어 또는 나노 시트를 포함하는 트랜지스터를 도시하였지만, 이에 제한되는 것은 아니다. 본 발명의 기술적 사상은 2차원 물질을 기반으로 하는 트랜지스터(2D material based FETs) 및 이의 이종 구조(heterostructure)에 적용될 수 있다.
또한, 몇몇 실시예들에 따른 반도체 장치는 터널링 트랜지스터(tunneling FET), 또는 3차원(3D) 트랜지스터를 포함할 수 있다. 몇몇 실시예에 따른 반도체 장치는 양극성 접합(bipolar junction) 트랜지스터, 횡형 이중 확산 트랜지스터(LDMOS) 등을 포함할 수도 있다.
도 1 내지 도 7을 참조하여, 몇몇 실시예들에 따른 반도체 장치에 대해 설명한다.
도 1은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 개략적인 평면도이다. 도 2 내지 도 4는 도 1의 A - A, B - B 및 C - C를 따라 절단한 단면도들이다. 도 5는 도 2의 D - D를 따라 잘라 위에서 본 평면도이다. 도 6은 도 2의 P 부분을 확대하여 도시한 도면이다. 도 7은 도 3의 Q 부분을 확대하여 도시한 도면이다.
참고적으로, 도 1은 게이트 절연막(130), 층간 절연막(190, 191), 배선 구조(205) 등을 제외하고 간략하게 도시되었다.
도 1 내지 도 7을 참고하면, 몇몇 실시예들에 따른 반도체 장치는 제1 하부 패턴(BP1), 제2 하부 패턴(BP2), 제1 채널 패턴(CH1), 제2 채널 패턴(CH2), 제1 하부 절연 패턴(110), 제2 하부 절연 패턴(210), 복수의 게이트 구조체(GS_1, GS_2), 제1 소오스/드레인 패턴(150) 및 제2 소오스/드레인 패턴(250)을 포함할 수 있다.
기판(100)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다.
제1 하부 패턴(BP1)은 기판(100)으로부터 제3 방향(D3)으로 돌출될 수 있다. 제1 하부 패턴(BP1)은 제1 방향(D1)으로 길게 연장될 수 있다. 제1 하부 패턴(BP1)은 제1 방향(D1)으로 연장된 장변과, 제2 방향(D2)으로 연장된 단면을 포함한다. 제1 하부 패턴(BP1)의 종단은 제1 하부 패턴(BP1)의 단변을 포함할 수 있다.
제2 하부 패턴(BP2)은 기판(100)으로부터 제3 방향(D3)으로 돌출될 수 있다. 제2 하부 패턴(BP2)은 제1 방향(D1)으로 길게 연장될 수 있다. 제2 하부 패턴(BP2)은 제1 하부 패턴(BP1)과 제2 방향(D2)으로 이격될 수 있다. 제2 하부 패턴(BP2)의 종단은 제2 하부 패턴(BP2)의 단변을 포함할 수 있다.
예를 들어, 제1 하부 패턴(BP1)은 PMOS 형성 영역에 배치될 수 있다. 제2 하부 패턴(BP2)은 NMOS 형성 영역에 배치될 수 있다.
제1 하부 패턴(BP1) 및 제2 하부 패턴(BP2)은 각각 기판(100)의 일부를 식각하여 형성될 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 제1 하부 패턴(BP1) 및 제2 하부 패턴(BP2)은 각각 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 제1 하부 패턴(BP1) 및 제2 하부 패턴(BP2)은 각각 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.
IV-IV족 화합물 반도체는 예를 들어, 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다.
III-V족 화합물 반도체는 예를 들어, III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
필드 절연막(105)은 기판(100) 상에 형성될 수 있다. 필드 절연막(105)은 제1 하부 패턴(BP1)의 측벽 상에 배치될 수 있다. 필드 절연막(105)은 제2 하부 패턴(BP2)의 측벽 상에 배치될 수 있다. 필드 절연막(105)은 제1 하부 패턴의 상면(BP1_US) 및 제2 하부 패턴의 상면(BP2_US) 상에 배치되지 않는다.
일 예로, 필드 절연막(105)은 제1 하부 패턴(BP1)의 측벽의 일부 및 제2 하부 패턴(BP2)이 측벽의 일부를 덮을 수 있다. 이와 같은 경우, 제1 하부 패턴(BP1)의 일부는 필드 절연막의 상면(105US)보다 제3 방향(D3)으로 돌출될 수 있다. 도시된 것과 달리, 필드 절연막(105)은 제1 하부 패턴(BP1)의 측벽 및/또는 제2 하부 패턴(BP2)의 측벽을 전체적으로 덮을 수 있다.
필드 절연막의 상면(105US)은 오목한(concave) 형상을 가질 수 있지만, 이에 제한되는 것은 아니다. 필드 절연막(105)은 예를 들어, 산화막, 질화막, 산질화막 또는 이들의 조합막을 포함할 수 있다. 필드 절연막(105)은 단일막인 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
제1 하부 절연 패턴(110)은 제1 하부 패턴(BP1) 상에 배치된다. 제1 하부 절연 패턴(110)은 제1 하부 패턴의 상면(BP1_US) 상에 배치된다. 제1 하부 절연 패턴(110)은 제1 하부 패턴의 상면(BP1_US)과 접촉할 수 있다.
제1 하부 절연 패턴(110)은 상면(110US)과 하면(110BS)을 포함한다. 제1 하부 절연 패턴의 하면(110BS)은 제1 하부 패턴의 상면(BP1_US)을 마주본다. 제1 하부 절연 패턴의 하면(110BS)은 제1 하부 패턴의 상면(BP1_US)과 접촉할 수 있다. 제1 하부 절연 패턴의 상면(110US)은 제1 하부 절연 패턴의 하면(110BS)과 제3 방향(D3)으로 반대되는 면이다. 예를 들어, 도 2에서, 제1 하부 패턴의 상면(BP1_US)은 제1 하부 절연 패턴의 하면(110BS)과 접촉하는 접촉면이다.
제1 하부 절연 패턴(110)은 제1 방향(D1)으로 대향(opposite)된 제1 측벽(110SW_1)을 포함한다. 제1 하부 절연 패턴(110)은 제2 방향(D2)으로 대향된 제2 측벽(110SW_2)을 포함한다.
제2 하부 절연 패턴(210)은 제2 하부 패턴(BP2) 상에 배치된다. 제2 하부 절연 패턴(210)은 제2 하부 패턴의 상면(BP2_US) 상에 배치된다. 제2 하부 절연 패턴(210)은 제2 하부 패턴의 상면(BP2_US)과 접촉할 수 있다. 제2 하부 절연 패턴(210)은 제1 하부 절연 패턴(110)과 공간적으로 분리된다.
제2 하부 절연 패턴(210)은 상면(210US)과 하면(210BS)을 포함한다. 제2 하부 절연 패턴의 하면(210BS)은 제2 하부 패턴의 상면(BP2_US)을 마주본다. 제2 하부 절연 패턴의 하면(210BS)은 제2 하부 패턴의 상면(BP2_US)과 접촉할 수 있다.
제2 하부 절연 패턴(210)은 제1 방향(D1)으로 대향된 제1 측벽(210SW_1)을 포함한다. 제2 하부 절연 패턴(210)은 제2 방향(D2)으로 대향된 제2 측벽(210SW_2)을 포함한다.
예를 들어, 제1 하부 절연 패턴의 하면(110BS) 및 제2 하부 절연 패턴의 하면(210BS)은 각각 필드 절연막의 상면(105US)보다 높을 수 있다.
제1 하부 패턴(BP1)의 측벽을 정의하는 핀 트렌치의 바닥면을 기준으로, 제1 하부 절연 패턴의 하면(110BS)의 높이 및 제2 하부 절연 패턴의 하면(210BS)의 높이는 필드 절연막의 상면(105US)의 높이보다 클 수 있다. 필드 절연막(105)은 제1 하부 절연 패턴의 제2 측벽(110SW_2) 및 제2 하부 절연 패턴의 제2 측벽(210SW_2)을 덮지 않는다. 도시된 것과 달리, 제1 하부 절연 패턴의 하면(110BS)의 높이 및 제2 하부 절연 패턴의 하면(210BS)의 높이는 각각 필드 절연막의 상면(105US)의 높이와 동일할 수 있다.
예를 들어, 제1 하부 절연 패턴의 상면(110US)의 제1 방향(D1)으로의 폭은 제1 하부 절연 패턴의 하면(110BS)의 제1 방향(D1)으로의 폭보다 작을 수 있다. 일 예로, 제1 하부 절연 패턴(110)의 제1 방향(D1)으로의 폭은 제1 하부 절연 패턴의 상면(110US)에서 멀어짐에 따라 증가할 수 있다. 다른 예로, 도시된 것과 달리, 제1 하부 절연 패턴(110)의 제1 방향(D1)으로의 폭은 제1 하부 절연 패턴의 상면(110US)에서 멀어짐에 따라 증가하다가 일정할 수 있다. 제2 하부 절연 패턴(210)의 제1 방향(D1)으로의 폭에 관한 설명은 제1 하부 절연 패턴(110)에 관한 설명과 실질적으로 동일할 수 있다.
제1 하부 절연 패턴(110)은 제1 하부 패턴(BP1)보다 제2 방향(D2)으로 돌출되지 않을 수 있다. 제1 하부 절연 패턴의 제2 측벽(110SW_2)은 제1 하부 패턴(BP1)의 측벽보다 제2 방향(D2)으로 돌출되지 않을 수 있다. 제1 하부 절연 패턴(110)은 필드 절연막의 상면(105US)을 따라 연장되지 않을 수 있다. 즉, 제1 하부 절연 패턴(110)은 필드 절연막의 상면(105US)을 덮지 않을 수 있다. 제2 하부 절연 패턴(210)은 제2 하부 패턴(BP2)보다 제2 방향(D2)으로 돌출되지 않을 수 있다.
일 예로, 제1 하부 절연 패턴의 상면(110US)의 제2 방향(D2)으로의 폭은 제1 하부 절연 패턴의 하면(110BS)의 제2 방향(D2)으로의 폭보다 작을 수 있다. 제1 하부 패턴의 상면(BP1_US)의 제2 방향(D2)으로의 폭(W41)은 제1 하부 절연 패턴의 상면(110US)의 제2 방향(D2)으로의 폭(W42)보다 크다. 다른 예로, 도시된 것과 달리, 제1 하부 절연 패턴의 상면(110US)의 제2 방향(D2)으로의 폭은 제1 하부 절연 패턴의 하면(110BS)의 제2 방향(D2)으로의 폭과 같을 수 있다. 제1 하부 패턴의 상면(BP1_US)의 제2 방향(D2)으로의 폭(W41)은 제1 하부 절연 패턴의 상면(110US)의 제2 방향(D2)으로의 폭(W42)과 같다. 제2 하부 절연 패턴(210)의 제2 방향(D2)으로의 폭에 관한 설명은 제1 하부 절연 패턴(110)에 관한 설명과 실질적으로 동일할 수 있다.
제1 하부 절연 패턴(110)의 두께(t11)는 제2 하부 절연 패턴(210)의 두께(t12)와 동일할 수 있다. 제1 하부 절연 패턴(110)의 제1 방향(D1)으로의 폭(W11)은 제2 하부 절연 패턴(210)의 제1 방향(D1)으로의 폭(W12)보다 작거나 같을 수 있다. 제1 하부 절연 패턴(110)을 예로 들면, 제1 하부 절연 패턴(110)의 제1 방향(D1)으로의 폭(W11)은 제1 하부 절연 패턴의 하면(110BS)의 제1 방향(D1)으로의 폭일 수 있다.
제1 하부 절연 패턴(110) 및 제2 하부 절연 패턴(210)은 절연 물질을 포함한다. 제1 하부 절연 패턴(110) 및 제2 하부 절연 패턴(210)은 동일한 물질을 포함한다. 제1 하부 절연 패턴(110) 및 제2 하부 절연 패턴(210)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 탄질화물(SiCN) 및 실리콘 산탄질화물(SiOCN) 중 적어도 하나를 포함할 수 있다. 또는, 제1 하부 절연 패턴(110) 및 제2 하부 절연 패턴(210)은 실리콘 산화물을 포함할 수 있다. 이하의 설명에서, 제1 하부 절연 패턴(110) 및 제2 하부 절연 패턴(210)은 실리콘 질화물을 포함하는 것으로 설명한다.
제1 채널 패턴(CH1)은 제1 하부 절연 패턴(110) 상에 배치될 수 있다. 제1 채널 패턴(CH1)은 제1 하부 절연 패턴(110)과 제3 방향(D3)으로 중첩될 수 있다. 제2 채널 패턴(CH1)은 제2 하부 절연 패턴(210) 상에 배치될 수 있다. 제2 채널 패턴(CH2)은 제2 하부 절연 패턴(210)과 제3 방향(D3)으로 중첩될 수 있다.
예를 들어, 제1 채널 패턴(CH1)은 PMOS의 채널 영역에 포함된다. 제2 채널 패턴(CH2)는 NMOS의 채널 영역에 포함된다.
몇몇 실시예들에 따른 반도체 장치에서, 제1 채널 패턴(CH1) 및 제2 채널 패턴(CH2)은 각각 제3 방향(D3)으로 이격된 복수의 시트 패턴을 포함할 수 있다.
제1 채널 패턴(CH1)은 복수의 제1 시트 패턴(NS1)을 포함할 수 있다. 복수의 제1 시트 패턴(NS1)은 제1 하부 절연 패턴의 상면(110US) 상에 배치될 수 있다. 복수의 제1 시트 패턴(NS1)은 제1 하부 절연 패턴(110) 상에 제3 방향(D3)으로 배열된다. 각각의 제1 시트 패턴(NS1)은 제3 방향(D3)으로 이격된다.
제1 시트 패턴(NS1)은 제1 더미 시트 패턴(NS1_D)과, 복수의 제1 노말 시트 패턴(NS1_N)을 포함할 수 있다. 복수의 제1 노말 시트 패턴(NS1_N)은 제1 더미 시트 패턴(NS1_D)과 제3 방향(D3)으로 이격될 수 있다. 각각의 제1 노말 시트 패턴(NS1_N)은 제3 방향(D3)으로 이격될 수 있다.
제1 더미 시트 패턴(NS1_D)은 제1 하부 절연 패턴(110)과 접촉할 수 있다. 제1 더미 시트 패턴(NS1_D)은 제1 하부 절연 패턴의 상면(110US)과 접촉할 수 있다. 제1 더미 시트 패턴(NS1_D)은 상면(NS1_DUS)과, 하면(NS1_DBS)을 포함한다. 제1 더미 시트 패턴의 하면(NS1_DBS)은 제1 하부 절연 패턴의 상면(110US)과 접촉할 수 있다.
복수의 제1 노말 시트 패턴(NS1_N)은 제1 더미 시트 패턴의 상면(NS1_DUS) 상에 배치된다. 각각의 제1 노말 시트 패턴(NS1_N)은 상면(NS1_NUS)과, 하면(NS1_NBS)을 포함한다.
제2 채널 패턴(CH2)은 복수의 제2 시트 패턴(NS2)을 포함할 수 있다. 복수의 제2 시트 패턴(NS2)은 제2 하부 절연 패턴의 상면(210US) 상에 배치될 수 있다. 복수의 제2 시트 패턴(NS2)은 제2 하부 절연 패턴(210) 상에 제3 방향(D3)으로 배열된다. 각각의 제2 시트 패턴(NS2)은 제3 방향(D3)으로 이격된다.
제2 시트 패턴(NS2)은 제2 더미 시트 패턴(NS2_D)과, 복수의 제2 노말 시트 패턴(NS2_N)을 포함할 수 있다. 복수의 제2 노말 시트 패턴(NS2_N)은 제2 더미 시트 패턴(NS2_D)과 제3 방향(D3)으로 이격될 수 있다. 각각의 제2 노말 시트 패턴(NS2_N)은 제3 방향(D3)으로 이격될 수 있다.
제2 더미 시트 패턴(NS2_D)은 제2 하부 절연 패턴(210)과 접촉할 수 있다. 제2 더미 시트 패턴(NS2_D)은 제2 하부 절연 패턴의 상면(210US)과 접촉할 수 있다. 제2 더미 시트 패턴(NS2_D)은 상면(NS2_DUS)과, 하면(NS2_DBS)을 포함한다. 제2 더미 시트 패턴의 하면(NS2_DBS)은 제2 하부 절연 패턴의 상면(210US)과 접촉할 수 있다.
복수의 제2 노말 시트 패턴(NS2_N)은 제2 더미 시트 패턴의 상면(NS2_DUS) 상에 배치된다. 각각의 제2 노말 시트 패턴(NS2_N)은 상면(NS2_NUS)과, 하면(NS2_NBS)을 포함한다.
제1 노말 시트 패턴(NS1_N) 및 제2 노말 시트 패턴(NS2_N)은 각각 제3 방향(D3)으로 3개가 배치되는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
예를 들어, 제1 노말 시트 패턴(NS1_N)의 제3 방향(D3)으로의 두께(t21)는 제1 더미 시트 패턴(NS1_D)의 제3 방향(D3)으로의 두께(t22)보다 크다. 마찬가지로, 제2 노말 시트 패턴(NS2_N)의 두께는 제2 더미 시트 패턴(NS2_D)의 두께보다 크다.
제1 채널 패턴(CH1)의 제1 방향(D1)으로의 폭은 제1 노말 시트 패턴(NS1_N)의 제1 방향(D1)으로의 폭(W31)일 수 있다. 제2 채널 패턴(CH2)의 제1 방향(D1)으로의 폭은 제2 노말 시트 패턴(NS2_N)의 제1 방향(D1)으로의 폭(W32)일 수 있다.
예를 들어, 제1 하부 절연 패턴(110)의 제1 방향(D1)으로의 폭(W11)은 제1 채널 패턴(CH1)의 제1 방향(D1)으로의 폭(W31)보다 크거나 같을 수 있다. 제1 하부 절연 패턴(110)의 제1 방향(D1)으로의 폭(W11)은 제1 노말 시트 패턴(NS1_N)의 제1 방향(D1)으로의 폭(W31)보다 크거나 같을 수 있다.
제2 하부 절연 패턴(210)의 제1 방향(D1)으로의 폭(W12)은 제2 채널 패턴(CH2)의 제1 방향(D1)으로의 폭(W32)보다 크거나 같을 수 있다. 제2 하부 절연 패턴(210)의 제1 방향(D1)으로의 폭(W12)은 제2 노말 시트 패턴(NS2_N)의 제1 방향(D1)으로의 폭(W32)보다 크거나 같을 수 있다.
각각의 제1 노말 시트 패턴(NS1_N)의 제1 방향(D1)으로의 폭은 동일한 것으로 도시되었지만, 이에 제한되는 것은 아니다. 또한, 각각의 제2 노말 시트 패턴(NS2_N)의 제1 방향(D1)으로의 폭은 동일한 것으로 도시되었지만, 이에 제한되는 것은 아니다.
제1 시트 패턴(NS1) 및 제2 시트 패턴(NS2)은 각각 원소 반도체 물질인 실리콘 또는 게르마늄, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체 중 하나를 포함할 수 있다. 각각의 제1 시트 패턴(NS1)은 제1 하부 패턴(BP1)과 동일한 물질을 포함할 수도 있고, 제1 하부 패턴(BP1)과 다른 물질을 포함할 수도 있다. 각각의 제2 시트 패턴(NS2)은 제2 하부 패턴(BP2)과 동일한 물질을 포함할 수도 있고, 제2 하부 패턴(BP2)과 다른 물질을 포함할 수도 있다.
몇몇 실시예들에 따른 반도체 장치에서, 제1 하부 패턴(BP1) 및 제2 하부 패턴(BP2)은 각각 실리콘을 포함하는 실리콘 하부 패턴일 수 있다. 제1 시트 패턴(NS1) 및 제2 시트 패턴(NS2)은 각각 실리콘을 포함하는 실리콘 시트 패턴일 수 있다.
제1 시트 패턴(NS1)의 제2 방향(D2)으로의 폭은 제1 하부 패턴의 상면(BP1_US)의 제2 방향(D2)으로의 폭에 비례하여 커지거나 작아질 수 있다. 제2 시트 패턴(NS2)의 제2 방향(D2)으로의 폭은 제2 하부 패턴의 상면(BP2_US)의 제2 방향(D2)으로의 폭에 비례하여 커지거나 작아질 수 있다.
제3 방향(D3)으로 적층된 제1 시트 패턴(NS1)의 제2 방향(D2)으로의 폭은 동일하고, 제3 방향(D3)으로 적층된 제2 시트 패턴(NS2)의 제2 방향(D2)으로의 폭은 동일한 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 도시된 것과 달리, 제1 하부 패턴(BP1)에서 멀어짐에 따라, 제3 방향(D3)으로 적층된 제1 시트 패턴(NS1)의 제2 방향(D2)으로의 폭은 작아질 수 있다. 상술한 설명은 제2 시트 패턴(NS2)에도 적용될 수 있음은 물론이다.
도 1 및 도 4에서, 제1 하부 패턴(BP1)의 제2 방향(D2)으로의 폭은 제2 하부 패턴(BP2)의 제2 방향(D2)으로의 폭과 동일한 것으로 도시되었지만, 이에 제한되는 것은 아니다. 참고적으로, 제1 하부 패턴(BP1)의 제2 방향(D2)으로의 폭은 제1 하부 패턴의 상면(BP1_US)의 제2 방향(D2)으로의 폭일 수 있다.
일 예로, 제1 하부 패턴(BP1)은 제2 하부 패턴(BP2)과 제2 방향(D2)으로 바로 인접하여 배치될 수 있다. 다르게 설명하면, 제1 하부 패턴(BP1) 및 제2 하부 패턴(BP2) 사이에 추가적인 하부 패턴 및 채널 패턴이 배치되지 않을 수 있다.
도시된 것과 달리, 다른 예로, 제2 하부 패턴(BP2)은 제1 하부 패턴(BP1)과 공간적으로 이격된 영역에 배치될 수 있다. 이와 같은 경우, 제2 하부 패턴(BP2)는 제1 하부 패턴(BP1)과 달리 제1 방향(D1)으로 길게 연장될 수 있음은 물론이다.
복수의 게이트 구조체(GS_1, GS_2)는 기판(100) 상에 배치될 수 있다. 각각의 게이트 구조체(GS_1, GS_2)는 제2 방향(D2)으로 연장될 수 있다. 게이트 구조체(GS_1, GS_2)는 제1 방향(D1)으로 이격되어 배치될 수 있다. 게이트 구조체(GS_1, GS_2)는 서로 간에 제1 방향(D1)으로 인접할 수 있다.
게이트 구조체(GS_1, GS_2)는 제1 하부 패턴(BP1) 및 제2 하부 패턴(BP2) 상에 배치된다. 게이트 구조체(GS_1, GS_2)는 제1 하부 패턴(BP1) 및 제2 하부 패턴(BP2)과 교차할 수 있다. 게이트 구조체(GS_1, GS_2)는 예를 들어, 게이트 전극(120), 게이트 절연막(130), 게이트 스페이서(140) 및 게이트 캡핑 패턴(145)을 포함할 수 있다.
각각의 게이트 구조체(GS_1, GS_2)는 제1 하부 패턴(BP1) 및 제2 하부 패턴(BP2)에 걸쳐 배치되는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
일 예로, 게이트 구조체(GS_1, GS_2) 중 일부는 두 부분으로 분리되어, 제1 하부 패턴(BP1) 및 제2 하부 패턴(BP2) 상에 배치될 수 있다. 즉, 제1 하부 패턴(BP1) 상의 제1 게이트 구조체가 제2 하부 패턴(BP2) 상의 제2 게이트 구조체와 제2 방향(D2)으로 분리될 수 있다. 이와 같은 경우, 제1 게이트 구조체에 포함된 제1 게이트 전극 및 제1 게이트 절연막은 제2 게이트 구조체에 포함된 제2 게이트 전극 및 제2 게이트 절연막과 분리될 수 있다.
도시된 것과 달리, 다른 예로, 제2 하부 패턴(BP2)이 제1 하부 패턴(BP1)과 공간적으로 이격된 영역에 배치될 경우, 제1 하부 패턴(BP1) 상의 제1 게이트 구조체는 제2 하부 패턴(BP2) 상의 제2 게이트 구조체와 공간적으로 분리될 수 있다. 이와 같은 경우도, 제1 게이트 구조체에 포함된 제1 게이트 전극 및 제1 게이트 절연막은 제2 게이트 구조체에 포함된 제2 게이트 전극 및 제2 게이트 절연막과 분리된다.
복수의 게이트 구조체(GS_1, GS_2)는 노말 게이트 구조체(GS_1)과, 에지 게이트 구조체(GS_2)를 포함할 수 있다. 에지 게이트 구조체(GS_2)를 포함할 수 있다. 에지 게이트 구조체(GS_2)는 제1 하부 패턴(BP1)의 종단 및/또는 제2 하부 패턴(BP2)의 종단에 배치될 수 있다. 노말 게이트 구조체(GS_1)는 에지 게이트 구조체(GS_2) 사이에 배치된다. 노말 게이트 구조체(GS_1)는 3개인 것으로 도시되었지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
복수의 게이트 구조체(GS_1, GS_2)는 제1 이너 게이트 구조체(INT1_GS)와, 제2 이너 게이트 구조체(INT2_GS)를 포함할 수 있다. 제1 이너 게이트 구조체(INT1_GS)는 제3 방향(D3)으로 인접한 제1 시트 패턴(NS1) 사이에 배치될 수 있다. 제2 이너 게이트 구조체(INT2_GS)는 제3 방향(D3)으로 인접한 제2 시트 패턴(NS1) 사이에 배치될 수 있다. 제1 이너 게이트 구조체(INT1_GS)와, 제2 이너 게이트 구조체(INT2_GS)는 각각 게이트 전극(120) 및 게이트 절연막(130)을 포함할 수 있다.
제1 이너 게이트 구조체(INT1_GS)는 제3 방향(D3)으로 인접한 제1 노말 시트 패턴(NS1_N) 사이와, 제1 더미 시트 패턴(NS1_D) 및 제1 노말 시트 패턴(NS1_N) 사이에 배치될 수 있다. 제1 이너 게이트 구조체(INT1_GS)는 제1 더미 시트 패턴의 상면(NS1_DUS), 제1 노말 시트 패턴의 상면(NS1_NUS) 및 제1 노말 시트 패턴의 하면(NS1_NBS)과 접촉한다.
제2 이너 게이트 구조체(INT2_GS)는 제3 방향(D3)으로 인접한 제2 노말 시트 패턴(NS2_N) 사이와, 제2 더미 시트 패턴(NS2_D) 및 제2 노말 시트 패턴(NS2_N) 사이에 배치될 수 있다. 제2 이너 게이트 구조체(INT2_GS)는 제2 더미 시트 패턴의 상면(NS2_DUS), 제2 노말 시트 패턴의 상면(NS2_NUS) 및 제2 노말 시트 패턴의 하면(NS2_NBS)과 접촉한다.
예를 들어, 제1 방향(D1)으로 절단한 단면도 관점에서, 에지 게이트 구조체(GS_2)에 포함된 게이트 전극(120) 전체는 제1 채널 패턴(CH1)과 제3 방향(D3)으로 중첩될 수 있다. 단면도 관점에서, 에지 게이트 구조체(GS_2)에 포함된 게이트 전극(120) 전체는 제2 채널 패턴(CH2)과 제3 방향(D3)으로 중첩될 수 있다.
게이트 전극(120)은 제1 하부 패턴(BP1) 및 제2 하부 패턴(BP2) 상에 배치된다. 게이트 전극(120)은 제1 하부 패턴(BP1) 및 제2 하부 패턴(BP2)과 교차한다.
게이트 전극(120)은 제1 하부 절연 패턴(110) 및 제2 하부 절연 패턴(210) 상에 배치된다. 게이트 전극(120)은 제1 하부 절연 패턴(110)과 제3 방향(D3)으로 중첩된다. 게이트 전극(120)은 제2 하부 절연 패턴(210)과 제3 방향(D3)으로 중첩된다. 게이트 전극(120)은 제1 노말 시트 패턴(NS1_N)을 감쌀 수 있다. 게이트 전극(120)은 제2 노말 시트 패턴(NS2_N)을 감쌀 수 있다.
예를 들어, 단면도 관점에서, 제1 하부 절연 패턴(110)의 제1 방향(D1)으로의 폭(W11)은 게이트 전극(120)의 제1 방향(D1)으로의 폭(W21)보다 크다. 단면도 관점에서, 제2 하부 절연 패턴(210)의 제1 방향(D1)으로의 폭(W12)은 게이트 전극(120)의 제1 방향(D1)으로의 폭(W22)보다 크다. 도 2에서, 게이트 전극(120)의 제1 방향(D1)으로의 폭(W21)은 제1 이너 게이트 구조체(INT1_GS)에 포함된 게이트 전극(120)의 폭일 수 있다. 도 3에서, 게이트 전극(120)의 제1 방향(D1)으로의 폭(W22)은 제2 이너 게이트 구조체(INT2_GS)에 포함된 게이트 전극(120)의 폭일 수 있다.
제1 방향(D1)으로 인접한 게이트 전극(120)은 게이트 거리(L)만큼 이격될 수 있다. 예를 들어, 제1 소오스/드레인 패턴(150)을 사이에 두고 배치된 2개의 게이트 전극(120)에서, 게이트 전극(120)이 제1 방향(D1)으로 이격된 거리(L)는 제1 소오스/드레인 패턴(150)을 사이에 두고, 제1 방향(D1)으로 마주보는 게이트 전극(120)의 측벽 사이의 거리일 수 있다.
제1 하부 패턴(BP1)과 제3 방향(D3)으로 중첩된 부분에서 게이트 전극(120)이 제1 방향(D1)으로 이격된 거리(L)는, 제2 하부 패턴(BP2)과 제3 방향(D3)으로 중첩된 부분에서 게이트 전극(120)이 제1 방향(D1)으로 이격된 거리(L)와 동일하다.
제2 하부 패턴(BP2)이 제1 하부 패턴(BP1)과 공간적으로 이격된 영역에 배치될 경우, 제1 하부 패턴(BP1) 상에 배치된 제1 게이트 전극이 이격된 거리는 제2 하부 패턴(BP2) 상에 배치된 제2 게이트 전극이 이격된 거리와 동일할 수 있다.
게이트 전극(120)은 각각 금속, 금속합금, 도전성 금속 질화물, 금속 실리사이드, 도핑된 반도체 물질, 도전성 금속 산화물 및 도전성 금속 산질화물 중 적어도 하나를 포함할 수 있다. 제1 게이트 전극(120)은 예를 들어, 티타늄 질화물(TiN), 탄탈륨 탄화물(TaC), 탄탈륨 질화물(TaN), 티타늄 실리콘 질화물(TiSiN), 탄탈륨 실리콘 질화물(TaSiN), 탄탈륨 티타늄 질화물(TaTiN), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 알루미늄 질화물(TaAlN), 텅스텐 질화물(WN), 루테늄(Ru), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 탄질화물(TiAlC-N), 티타늄 알루미늄 탄화물(TiAlC), 티타늄 탄화물(TiC), 탄탈륨 탄질화물(TaCN), 텅스텐(W), 알루미늄(Al), 구리(Cu), 코발트(Co), 티타늄(Ti), 탄탈륨(Ta), 니켈(Ni), 백금(Pt), 니켈 백금(Ni-Pt), 니오븀(Nb), 니오븀 질화물(NbN), 니오븀 탄화물(NbC), 몰리브덴(Mo), 몰리브덴 질화물(MoN), 몰리브덴 탄화물(MoC), 텅스텐 탄화물(WC), 로듐(Rh), 팔라듐(Pd), 이리듐(Ir), 오스뮴(Os), 은(Ag), 금(Au), 아연(Zn), 바나듐(V) 및 이들의 조합 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다. 도전성 금속 산화물 및 도전성 금속 산질화물은 상술한 물질이 산화된 형태를 포함할 수 있지만, 이에 제한되는 것은 아니다.
게이트 전극(120)은 이 후에 설명될 제1 소오스/드레인 패턴(150)의 양측에 배치될 수 있다. 게이트 구조체(GS_1, GS_2)는 제1 소오스/드레인 패턴(150)의 제1 방향(D1)으로 양측에 배치될 수 있다. 게이트 전극(120)은 이 후에 설명될 제2 소오스/드레인 패턴(250)의 양측에 배치될 수 있다. 게이트 구조체(GS_1, GS_2)는 제2 소오스/드레인 패턴(250)의 제1 방향(D1)으로 양측에 배치될 수 있다.
게이트 절연막(130)은 필드 절연막의 상면(105US), 제1 하부 절연 패턴의 상면(110US), 및 제2 하부 절연 패턴의 상면(210US)을 따라 연장될 수 있다. 게이트 절연막(130)은 제1 하부 절연 패턴의 제2 측벽(110SW_2) 및 제2 하부 절연 패턴의 제2 측벽(210SW_2)을 덮을 수 있다. 게이트 절연막(130)은 제1 하부 절연 패턴의 제2 측벽(110SW_2) 및 제2 하부 절연 패턴의 제2 측벽(210SW_2)과 접촉할 수 있다. 게이트 절연막(130)은 제1 더미 시트 패턴의 상면(NS1_DUS) 및 제2 더미 시트 패턴의 상면(NS2_DUS)과 접촉할 수 있다.
게이트 절연막(130)은 제1 노말 시트 패턴(NS1_N) 및 제2 노말 시트 패턴(NS2_N)을 감쌀 수 있다. 게이트 절연막(130)은 제1 노말 시트 패턴(NS1_N)의 둘레 및 제2 노말 시트 패턴(NS2_N)의 둘레를 따라 배치될 수 있다. 게이트 전극(120)은 게이트 절연막(130) 상에 배치된다. 게이트 절연막(130)은 게이트 전극(120) 및 제1 시트 패턴(NS1) 사이에 배치된다.
게이트 절연막(130)은 실리콘 산화물, 실리콘-게르마늄 산화물, 게르마늄 산화물, 실리콘 산질화물, 실리콘 질화물, 또는 실리콘 산화물보다 유전 상수가 큰 고유전율 물질을 포함할 수 있다. 고유전율 물질은 예를 들어, 보론 질화물(boron nitride), 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 하프늄 알루미늄 산화물(hafnium aluminum oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있다.
게이트 절연막(130)은 단일막인 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 게이트 절연막(130)은 복수의 막을 포함할 수 있다. 게이트 절연막(130)은 제1 시트 패턴(NS1) 및 게이트 전극(120) 사이와, 제2 시트 패턴(NS2) 및 게이트 전극(120) 사이에 배치된 계면막(interfacial layer)과, 고유전율 절연막을 포함할 수도 있다.
몇몇 실시예들에 따른 반도체 장치는 네거티브 커패시터(Negative Capacitor)를 이용한 NC(Negative Capacitance) FET을 포함할 수 있다. 예를 들어, 게이트 절연막(130)은 강유전체 특성을 갖는 강유전체 물질막과, 상유전체 특성을 갖는 상유전체 물질막을 포함할 수 있다.
강유전체 물질막은 음의 커패시턴스를 가질 수 있고, 상유전체 물질막은 양의 커패시턴스를 가질 수 있다. 예를 들어, 두 개 이상의 커패시터가 직렬 연결되고, 각각의 커패시터의 커패시턴스가 양의 값을 가질 경우, 전체 커패시턴스는 각각의 개별 커패시터의 커패시턴스보다 감소하게 된다. 반면, 직렬 연결된 두 개 이상의 커패시터의 커패시턴스 중 적어도 하나가 음의 값을 가질 경우, 전체 커패시턴스는 양의 값을 가지면서 각각의 개별 커패시턴스의 절대값보다 클 수 있다.
음의 커패시턴스를 갖는 강유전체 물질막과, 양의 커패시턴스를 갖는 상유전체 물질막이 직렬로 연결될 경우, 직렬로 연결된 강유전체 물질막 및 상유전체 물질막의 전체적인 커패시턴스 값은 증가할 수 있다. 전체적인 커패시턴스 값이 증가하는 것을 이용하여, 강유전체 물질막을 포함하는 트랜지스터는 상온에서 60 mV/decade 미만의 문턱전압이하 스윙(subthreshold swing(SS))을 가질 수 있다.
강유전체 물질막은 강유전체 특성을 가질 수 있다. 강유전체 물질막은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 지르코늄 산화물(hafnium zirconium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide) 및 납 지르코늄 티타늄 산화물(lead zirconium titanium oxide) 중 적어도 하나를 포함할 수 있다. 여기에서, 일 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄 산화물(hafnium oxide)에 지르코늄(Zr)이 도핑된 물질일 수 있다. 다른 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄(Hf)과 지르코늄(Zr)과 산소(O)의 화합물일 수도 있다.
강유전체 물질막은 도핑된 도펀트를 더 포함할 수 있다. 예를 들어, 도펀트는 알루미늄(Al), 티타늄(Ti), 니오븀(Nb), 란타넘(La), 이트륨(Y), 마그네슘(Mg), 실리콘(Si), 칼슘(Ca), 세륨(Ce), 디스프로슘(Dy), 어븀(Er), 가돌리늄(Gd), 게르마늄(Ge), 스칸듐(Sc), 스트론튬(Sr) 및 주석(Sn) 중 적어도 하나를 포함할 수 있다. 강유전체 물질막이 어떤 강유전체 물질을 포함하냐에 따라, 강유전체 물질막에 포함된 도펀트의 종류는 달라질 수 있다.
강유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 도펀트는 예를 들어, 가돌리늄(Gd), 실리콘(Si), 지르코늄(Zr), 알루미늄(Al) 및 이트륨(Y) 중 적어도 하나를 포함할 수 있다.
도펀트가 알루미늄(Al)일 경우, 강유전체 물질막은 3 내지 8 at%(atomic %)의 알루미늄을 포함할 수 있다. 여기에서, 도펀트의 비율은 하프늄 및 알루미늄의 합에 대한 알루미늄의 비율일 수 있다.
도펀트가 실리콘(Si)일 경우, 강유전체 물질막은 2 내지 10 at%의 실리콘을 포함할 수 있다. 도펀트가 이트륨(Y)일 경우, 강유전체 물질막은 2 내지 10 at%의 이트륨을 포함할 수 있다. 도펀트가 가돌리늄(Gd)일 경우, 강유전체 물질막은 1 내지 7 at%의 가돌리늄을 포함할 수 있다. 도펀트가 지르코늄(Zr)일 경우, 강유전체 물질막은 50 내지 80 at%의 지르코늄을 포함할 수 있다.
상유전체 물질막은 상유전체 특성을 가질 수 있다. 상유전체 물질막은 예를 들어, 실리콘 산화물(silicon oxide) 및 고유전율을 갖는 금속 산화물 중 적어도 하나를 포함할 수 있다. 상유전체 물질막에 포함된 금속 산화물은 예를 들어, 하프늄 산화물(hafnium oxide), 지르코늄 산화물(zirconium oxide) 및 알루미늄 산화물(aluminum oxide) 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
강유전체 물질막 및 상유전체 물질막은 동일한 물질을 포함할 수 있다. 강유전체 물질막은 강유전체 특성을 갖지만, 상유전체 물질막은 강유전체 특성을 갖지 않을 수 있다. 예를 들어, 강유전체 물질막 및 상유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 하프늄 산화물의 결정 구조는 상유전체 물질막에 포함된 하프늄 산화물의 결정 구조와 다르다.
강유전체 물질막은 강유전체 특성을 갖는 두께를 가질 수 있다. 강유전체 물질막의 두께는 예를 들어, 0.5 내지 10nm 일 수 있지만, 이에 제한되는 것은 아니다. 각각의 강유전체 물질마다 강유전체 특성을 나타내는 임계 두께가 달라질 수 있으므로, 강유전체 물질막의 두께는 강유전체 물질에 따라 달라질 수 있다.
일 예로, 게이트 절연막(130)은 하나의 강유전체 물질막을 포함할 수 있다. 다른 예로, 게이트 절연막(130)은 서로 간에 이격된 복수의 강유전체 물질막을 포함할 수 있다. 게이트 절연막(130)은 복수의 강유전체 물질막과, 복수의 상유전체 물질막이 교대로 적층된 적층막 구조를 가질 수 있다.
게이트 스페이서(140)는 게이트 전극(120)의 측벽 상에 배치될 수 있다. 게이트 스페이서(140)는 제3 방향(D3)으로 인접하는 제1 시트 패턴(NS1) 사이에 배치되지 않을 수 있다.
게이트 스페이서(140)는 내측벽(140_ISW)과, 연결 측벽(140_CSW)과, 외측벽(140_OSW)을 포함할 수 있다. 게이트 스페이서의 내측벽(140_ISW)은 제2 방향(D2)으로 연장된 게이트 전극(120)의 측벽을 바라본다. 게이트 스페이서의 내측벽(140_ISW)은 제2 방향(D2)으로 연장될 수 있다. 게이트 스페이서의 내측벽(140_ISW)은 제1 층간 절연막(190)을 바라보는 게이트 스페이서의 외측벽(140_OSW)과 반대되는 면일 수 있다. 게이트 스페이서의 연결 측벽(140_CSW)은 게이트 스페이서의 내측벽(140_ISW) 및 게이트 스페이서의 외측벽(140_OSW)을 연결한다. 게이트 스페이서의 연결 측벽(140_CSW)은 제1 방향(D1)으로 연장될 수 있다.
게이트 절연막(130)은 게이트 스페이서의 내측벽(140_ISW)을 따라 연장될 수 있다. 게이트 절연막(130)은 게이트 스페이서의 내측벽(140_ISW)과 접촉할 수 있다.
게이트 스페이서(140)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN), 실리콘 붕소질화물(SiBN), 실리콘 산붕소질화물(SiOBN), 실리콘 산탄화물(SiOC) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 게이트 스페이서(140)는 단일막인 것으로 도시되었지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
게이트 캡핑 패턴(145)은 게이트 전극(120) 및 게이트 스페이서(140) 상에 배치될 수 있다. 게이트 캡핑 패턴(145)의 상면은 제1 층간 절연막(190)의 상면과 동일 평면에 놓일 수 있다. 도시된 것과 달리, 게이트 캡핑 패턴(145)은 게이트 스페이서(140) 사이에 배치될 수 있다.
게이트 캡핑 패턴(145)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 게이트 캡핑 패턴(145)은 제1 층간 절연막(190)에 대한 식각 선택비를 갖는 물질을 포함할 수 있다.
제1 소오스/드레인 패턴(150)은 제1 하부 패턴(BP1) 상에 배치될 수 있다. 제1 소오스/드레인 패턴(150)은 제1 시트 패턴(NS1)과 연결된다.
제1 소오스/드레인 패턴(150)은 게이트 구조체(GS_1, GS_2)의 측면에 배치될 수 있다. 제1 소오스/드레인 패턴(150)은 제1 방향(D1)으로 인접하는 게이트 구조체(GS_1, GS_2) 사이에 배치될 수 있다.
제2 소오스/드레인 패턴(250)은 제2 하부 패턴(BP2) 상에 배치될 수 있다. 제2 소오스/드레인 패턴(250)은 제2 시트 패턴(NS2)과 연결된다.
제2 소오스/드레인 패턴(250)은 게이트 구조체(GS_1, GS_2)의 측면에 배치될 수 있다. 제2 소오스/드레인 패턴(250)은 제1 방향(D1)으로 인접하는 게이트 구조체(GS_1, GS_2) 사이에 배치될 수 있다.
제1 소오스/드레인 패턴(150) 및 제2 소오스/드레인 패턴(250)은 제1 시트 패턴(NS1) 및 제2 시트 패턴(NS2)을 채널 영역으로 사용하는 트랜지스터의 소오스/드레인에 포함될 수 있다.
제1 소오스/드레인 패턴(150)은 제1 소오스/드레인 리세스(150R) 내에 배치될 수 있다. 제2 소오스/드레인 패턴(250)은 제2 소오스/드레인 리세스(250R) 내에 배치될 수 있다. 제1 소오스/드레인 리세스(150R) 및 제2 소오스/드레인 리세스(250R)는 각각 제3 방향(D3)으로 연장된다. 제1 소오스/드레인 리세스(150R) 및 제2 소오스/드레인 리세스(250R)는 제1 방향(D1)으로 인접한 게이트 구조체(GS_1, GS_2) 사이에 정의될 수 있다.
제1 소오스/드레인 리세스(150R)의 바닥면은 제1 하부 패턴(BP1)에 의해 정의될 수 있다. 제2 소오스/드레인 리세스(250R)의 바닥면은 제2 하부 패턴(BP2)에 의해 정의될 수 있다.
몇몇 실시예들에 따른 반도체 장치에서, 제1 소오스/드레인 리세스(150R)의 측벽은 제1 시트 패턴(NS1), 제1 이너 게이트 구조체(INT1_GS) 및 제1 하부 절연 패턴(110)에 의해 정의될 수 있다. 제2 소오스/드레인 리세스(250R)의 측벽은 제2 시트 패턴(NS2), 제2 이너 게이트 구조체(INT2_GS) 및 제2 하부 절연 패턴(210)에 의해 정의될 수 있다.
제1 이너 게이트 구조체(INT1_GS)는 제1 노말 시트 패턴의 하면(NS1_NBS)을 바라보는 상면을 포함할 수 있다. 제1 이너 게이트 구조체(INT1_GS)는 제1 노말 시트 패턴의 상면(NS1_NUS) 또는 제1 더미 시트 패턴 패턴의 상면(NS1_DUS)을 바라보는 하면을 포함한다. 제1 이너 게이트 구조체(INT1_GS)는 제1 이너 게이트 구조체(INT1_GS)의 상면 및 제1 이너 게이트 구조체(INT1_GS)의 하면을 연결하는 측벽을 포함한다. 제1 이너 게이트 구조체(INT1_GS)의 측벽과 제1 하부 절연 패턴의 제1 측벽(110SW_1)은 제1 소오스/드레인 리세스(150R)의 측벽의 일부를 정의할 수 있다.
제1 이너 게이트 구조체(INT1_GS)와 마찬가지로, 제2 이너 게이트 구조체(INT2_GS)는 제2 이너 게이트 구조체(INT2_GS)의 상면 및 제2 이너 게이트 구조체(INT2_GS)의 하면을 연결하는 측벽을 포함한다. 제2 이너 게이트 구조체(INT2_GS)의 측벽과 제2 하부 절연 패턴의 제1 측벽(210SW_1)은 제2 소오스/드레인 리세스(150R)의 측벽의 일부를 정의할 수 있다.
제1 소오스/드레인 리세스(150R)의 바닥면은 제1 하부 패턴의 상면(BP1_US)보다 낮다. 마찬가지로, 제2 소오스/드레인 리세스(250R)의 바닥면은 제2 하부 패턴의 상면(BP2_US)보다 낮다.
제1 소오스/드레인 패턴(150)은 제1 시트 패턴(NS1)과 접촉한다. 제1 소오스/드레인 패턴(150)은 제1 하부 패턴(BP1) 및 제1 하부 절연 패턴(110)과 접촉한다. 제1 소오스/드레인 패턴(150)은 제1 하부 절연 패턴의 제1 측벽(110SW_1)과 접촉한다. 게이트 스페이서(140)는 인접하는 제1 시트 패턴(NS1) 사이에 배치되지 않으므로, 제1 이너 게이트 구조체(INT1_GS)는 제1 소오스/드레인 패턴(150)과 접촉한다. 제1 이너 게이트 구조체(INT1_GS)의 게이트 절연막(130)은 제1 소오스/드레인 패턴(150)과 접촉할 수 있다.
제2 소오스/드레인 패턴(250)은 제2 시트 패턴(NS2)과 접촉한다. 제2 소오스/드레인 패턴(250)은 제2 하부 패턴(BP2) 및 제2 하부 절연 패턴(210)과 접촉한다. 제2 소오스/드레인 패턴(250)은 제2 하부 절연 패턴의 제1 측벽(210SW_1)과 접촉한다. 게이트 스페이서(140)는 인접하는 제2 시트 패턴(NS2) 사이에 배치되지 않으므로, 제2 이너 게이트 구조체(INT2_GS)는 제2 소오스/드레인 패턴(250)과 접촉한다. 제2 이너 게이트 구조체(INT2_GS)의 게이트 절연막(130)은 제2 소오스/드레인 패턴(250)과 접촉할 수 있다.
제1 소오스/드레인 패턴(150)의 최하부는 제1 하부 절연 패턴의 하면(110BS)보다 낮다. 제1 하부 절연 패턴의 상면(110US)으로부터 제1 소오스/드레인 패턴(150)의 최하부까지의 깊이(d11)는 제1 하부 절연 패턴(110)의 제3 방향(D3)으로의 두께(t11)보다 크다. 예를 들어, 노말 게이트 구조체(GS_1)의 양측에 제1 일측 소오스/드레인 패턴(150) 및 제1 타측 소오스/드레인 패턴(150)이 배치될 경우, 제1 일측 소오스/드레인 패턴(150)의 최하부 및 제1 타측 소오스/드레인 패턴(150)의 최하부는 제1 하부 절연 패턴의 하면(110BS)보다 낮다.
제2 소오스/드레인 패턴(250)의 최하부는 제2 하부 절연 패턴의 하면(210BS)보다 낮다. 제2 하부 절연 패턴의 상면(210US)으로부터 제2 소오스/드레인 패턴(250)의 최하부까지의 깊이(d12)는 제2 하부 절연 패턴(210)의 제3 방향(D3)으로의 두께(t12)보다 크다.
제1 하부 절연 패턴의 상면(110US)으로부터 제1 소오스/드레인 패턴(150)의 최하부까지의 깊이(d11)는 제2 하부 절연 패턴의 상면(210US)으로부터 제2 소오스/드레인 패턴(250)의 최하부까지의 깊이(d12)와 동일한 것으로 도시되었지만, 이에 제한되는 것은 아니다.
제1 소오스/드레인 패턴(150) 및 제2 소오스/드레인 패턴(250)은 반도체 물질을 포함한다.
제1 소오스/드레인 패턴(150)은 제1 바닥 반도체 라이너막(151)과, 제1 필링 반도체막(152)을 포함할 수 있다. 제1 필링 반도체막(152)은 제1 바닥 반도체 라이너막(151) 상에 배치된다.
제1 바닥 반도체 라이너막(151)은 제1 소오스/드레인 리세스(150R)의 바닥면을 정의하는 제1 하부 패턴(BP1)을 따라 연장될 수 있다. 제1 바닥 반도체 라이너막(151)은 실리콘-게르마늄을 포함할 수 있다. 제1 바닥 반도체 라이너막(151)은 바닥 실리콘-게르마늄막일 수 있다. 제1 하부 절연 패턴의 바닥면(110BS)을 기준으로, 제1 바닥 반도체 라이너막(151)의 최상부는 제1 하부 절연 패턴의 상면(110US)보다 낮을 수 있다.
제1 필링 반도체막(152)은 예를 들어, 제1 하부 필링 반도체막(152A)과, 제1 상부 필링 반도체막(152B)을 포함할 수 있다. 제1 상부 필링 반도체막(152B)은 제1 하부 필링 반도체막(152A) 상에 배치된다. 제1 하부 필링 반도체막(152A)과, 제1 상부 필링 반도체막(152B)은 각각 실리콘-게르마늄을 포함할 수 있다. 예를 들어, 제1 하부 필링 반도체막(152A)은 제1 노말 시트 패턴(NS1_N) 및 게이트 절연막(130)에 의해 정의된 제1 소오스/드레인 리세스(150R)의 측벽을 따라 연장되지 않을 수 있다.
제1 상부 필링 반도체막(152B)은 도핑된 p형의 불순물을 포함할 수 있다. 예를 들어, p형의 불순물은 붕소(B)일 수 있지만, 이에 제한되는 것은 아니다. 일 예로, 제1 하부 필링 반도체막(152A)은 언도프(undoped) 반도체 물질을 포함할 수 있다. 여기에서, "언도프인 반도체 물질"은 의도적으로 주입되거나 도핑된 불순물을 포함하지 않는 반도체 물질을 의미한다. 즉, 반도체 물질을 성장시킬 때, 언도프인 반도체 물질은 p형 불순물, n형 불순물 또는 다른 불순물을 의도적으로 반도체층 내에 주입시키지 않은 반도체 물질을 의미한다. 하지만, 언도프인 반도체 물질은 인접하는 막으로부터 확산되어 온 불순물은 포함할 수 있다. 다른 예로, 제1 하부 필링 반도체막(152A)은 n형의 불순물을 포함할 수 있다. 제1 하부 필링 반도체막(152A)은 제1 상부 필링 반도체막(152B)과 다른 도전형으로 도핑될 수 있다. 즉, 제1 하부 필링 반도체막(152A)은 제1 상부 필링 반도체막(152B)에 대해 반대 도핑(counter-doped)된 반도체 물질을 포함할 수 있다. 예를 들어, n형의 불순물은 인(P), 비소(As), 안티모니(Sb) 및 비스무트(Bi) 중 적어도 하나를 포함할 수 있다.
제1 하부 필링 반도체막(152A)과, 제1 상부 필링 반도체막(152B)은 각각 단일막인 것으로 도시되었지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
제2 소오스/드레인 패턴(250)은 제2 바닥 반도체 라이너막(251)과, 제2 필링 반도체막(252)을 포함할 수 있다. 제2 필링 반도체막(252)은 제2 바닥 반도체 라이너막(251) 상에 배치된다.
제2 바닥 반도체 라이너막(251)은 제2 소오스/드레인 리세스(250R)의 바닥면을 정의하는 제2 하부 패턴(BP2)을 따라 연장될 수 있다. 제2 바닥 반도체 라이너막(251)은 실리콘-게르마늄을 포함할 수 있다. 제2 하부 절연 패턴의 바닥면(210BS)을 기준으로, 제2 바닥 반도체 라이너막(251)의 최상부는 제2 하부 절연 패턴의 상면(210US)보다 낮을 수 있다.
제2 필링 반도체막(252)은 예를 들어, 제2 하부 필링 반도체막(252A)과, 제2 상부 필링 반도체막(252B)을 포함할 수 있다. 제2 상부 필링 반도체막(252B)은 제2 하부 필링 반도체막(252A) 상에 배치된다. 제2 하부 필링 반도체막(252A)과, 제2 상부 필링 반도체막(252B)은 각각 실리콘, 실리콘-게르마늄, 실리콘 카바이드 중 적어도 하나를 포함할 수 있다. 예를 들어, 제2 하부 필링 반도체막(252A)은 제2 노말 시트 패턴(NS2_N) 및 게이트 절연막(130)에 의해 정의된 제2 소오스/드레인 리세스(250R)의 측벽을 따라 연장되지 않을 수 있다.
제2 상부 필링 반도체막(252B)은 도핑된 n형의 불순물을 포함할 수 있다. 일 예로, 제2 하부 필링 반도체막(252A)은 언도프(undoped) 반도체 물질을 포함할 수 있다. 다른 예로, 제2 하부 필링 반도체막(252A)은 p형의 불순물을 포함할 수 있다. 제2 하부 필링 반도체막(252A)은 제1 상부 필링 반도체막(152B)에 대해 반대 도핑(counter-doped)된 반도체 물질을 포함할 수 있다.
제2 하부 필링 반도체막(252A)과, 제2 상부 필링 반도체막(252B)은 각각 단일막인 것으로 도시되었지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
일 예로, 제1 바닥 반도체 라이너막(151)의 제3 방향(D3)으로의 두께(t31)은 제1 바닥 반도체 라이너막(251)의 제3 방향(D3)으로의 두께(t32)보다 크다. 다른 예로, 제1 바닥 반도체 라이너막(151)의 제3 방향(D3)으로의 두께(t31)은 제1 바닥 반도체 라이너막(251)의 제3 방향(D3)으로의 두께(t32)과 동일할 수 있다.
제1 하부 절연 패턴(110) 및 제2 하부 절연 패턴(210)이 배치됨으로써, 제1 하부 패턴(BP1) 및 제2 하부 패턴(BP2)를 통해 누설 전류가 흐르는 것이 방지되거나 경감될 수 있다. 또한, 제1 소오스/드레인 패턴(150) 및/또는 제2 소오스/드레인 패턴(250)이 언도프인 하부 필링 반도체막(152A, 252A) 또는 반대 도핑된 하부 필링 반도체막(152A, 252A)을 포함함으로써, 누설 전류가 흐르는 것이 방지되거나 경감될 수 있다.
도시되지 않았지만, 소오스/드레인 식각 정지막이 제1 소오스/드레인 패턴(150)의 상면 및 제2 소오스/드레인 패턴(250)의 상면 상에 배치될 수 있다. 소오스/드레인 식각 정지막은 필드 절연막의 상면(105US) 상에 배치될 수 있다.
제1 층간 절연막(190)은 제1 소오스/드레인 패턴(150) 및 제2 소오스/드레인 패턴(250) 상에 배치될 수 있다. 제1 층간 절연막(190)은 제1 게이트 캡핑 패턴(145)의 상면과, 제2 게이트 캡핑 패턴(245)의 상면을 덮지 않을 수 있다.
제1 층간 절연막(190)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, Fluorinated TetraEthylOrthoSilicate (FTEOS), Hydrogen SilsesQuioxane (HSQ), Bis-benzoCycloButene (BCB), TetraMethylOrthoSilicate (TMOS), OctaMethyleyCloTetraSiloxane (OMCTS), HexaMethylDiSiloxane (HMDS), TriMethylSilyl Borate (TMSB), DiAcetoxyDitertiaryButoSiloxane (DADBS), TriMethylSilil Phosphate (TMSP), PolyTetraFluoroEthylene (PTFE), TOSZ(Tonen SilaZen), FSG(Fluoride Silicate Glass), polypropylene oxide와 같은 polyimide nanofoams, CDO(Carbon Doped silicon Oxide), OSG(Organo Silicate Glass), SiLK, Amorphous Fluorinated Carbon, silica aerogels, silica xerogels, mesoporous silica 또는 이들의 조합을 포함할 수 있지만, 이에 제한되는 것은 아니다.
제1 소오스/드레인 컨택(180)은 제1 소오스/드레인 패턴(150) 상에 배치된다. 제1 소오스/드레인 컨택(180)은 제1 소오스/드레인 패턴(150)과 연결된다. 제1 소오스/드레인 컨택(180)은 제1 층간 절연막(190)을 통과하여 제1 소오스/드레인 패턴(150)과 연결될 수 있다.
제2 소오스/드레인 컨택(280)은 제2 소오스/드레인 패턴(250) 상에 배치된다. 제2 소오스/드레인 컨택(280)은 제2 소오스/드레인 패턴(250)과 연결된다.
제1 소오스/드레인 컨택(180)과 제1 소오스/드레인 패턴(150) 사이에, 제1 금속 실리사이드막(155)이 더 배치될 수 있다. 제2 소오스/드레인 컨택(280)과 제2 소오스/드레인 패턴(250) 사이에, 제2 금속 실리사이드막(255)이 더 배치될 수 있다.
제1 소오스/드레인 컨택(180) 및 제2 소오스/드레인 컨택(280)은 각각 단일막인 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 제1 소오스/드레인 컨택(180) 및 제2 소오스/드레인 컨택(280)은 각각 예를 들어, 금속, 금속 합금, 도전성 금속 질화물, 도전성 금속 탄화물, 도전성 금속 산화물, 도전성 금속 탄질화물 및 2차원 물질(Two-dimensional(2D) material) 중 적어도 하나를 포함할 수 있다.
제1 금속 실리사이드막(155) 및 제2 금속 실리사이드막(255)은 금속 실리사이드를 포함할 수 있다.
제2 층간 절연막(191)은 제1 층간 절연막(190) 상에 배치된다. 제2 층간 절연막(191)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다.
배선 구조체(205)는 제2 층간 절연막(191) 내에 배치된다. 배선 구조체(205)는 제1 소오스/드레인 컨택(180) 및 제2 소오스/드레인 컨택(280)과 연결될 수 있다. 배선 구조체(205)는 배선 라인(207)과, 배선 비아(206)을 포함할 수 있다.
배선 라인(207) 및 배선 비아(206)는 서로 구분되는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한 되는 것은 아니다. 즉, 일 예로, 배선 비아(206)을 형성한 후, 배선 라인(207)이 형성될 수 있다. 다른 예로, 배선 비아(206) 및 배선 라인(207)은 동시에 형성될 수 있다.
배선 라인(207) 및 배선 비아(206)은 각각 단일막인 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 배선 라인(207) 및 배선 비아(206)은 각각 예를 들어, 금속, 금속 합금, 도전성 금속 질화물, 도전성 금속 탄화물, 도전성 금속 산화물, 도전성 금속 탄질화물 및 2차원 물질(Two-dimensional(2D) material) 중 적어도 하나를 포함할 수 있다.
예를 들어, 배선 구조체(205)와 연결되는 부분의 제1 소오스/드레인 컨택(180)의 상면은 배선 구조체(205)와 연결되지 않는 부분의 제1 소오스/드레인 컨택(180)의 상면과 동일 평면에 놓일 수 있다.
도 8은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 도 9 및 도 10은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다. 도 11 및 도 12는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다. 설명의 편의상, 도 1 내지 도 7을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
참고적으로, 도 8, 도 10 및 도 12는 도 3의 Q 부분을 확대하여 도시한 도면이다. 도 9 및 도 11은 도 2의 P 부분을 확대하여 도시한 도면이다.
도 8을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제2 소오스/드레인 패턴(250)은 제2 소오스/드레인 리세스(250R)의 바닥면을 따라 연장된 제2 바닥 반도체 라이너막(251)을 포함하지 않을 수 있다.
제2 소오스/드레인 패턴(250)은 제2 하부 필링 반도체막(252A)과, 제2 상부 필링 반도체막(252B)을 포함할 수 있다.
도 9 및 도 10을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 하부 필링 반도체막(152A)은 제1 노말 시트 패턴(NS1_N) 및 게이트 절연막(130)에 의해 정의된 제1 소오스/드레인 리세스(150R)의 측벽을 따라 연장될 수 있다.
제2 하부 필링 반도체막(252A)은 제2 노말 시트 패턴(NS2_N) 및 게이트 절연막(130)에 의해 정의된 제2 소오스/드레인 리세스(250R)의 측벽을 따라 연장될 수 있다.
제1 하부 필링 반도체막(152A) 및 제2 하부 필링 반도체막(252A)은 각각 언도프 반도체 물질을 포함할 수 있다. 하지만, 제1 하부 필링 반도체막(152A) 및 제2 하부 필링 반도체막(252A)은 각각 반대 도핑된 반도체 물질을 포함하지 않는다.
도 11 및 도 12를 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 소오스/드레인 패턴(150)은 제1 하부 필링 반도체막(도 6의 152A)을 포함하지 않는다.
제1 필링 반도체막(152)은 p형 불순물이 도핑된 제1 상부 필링 반도체막(152B)만 포함할 수 있다.
제2 소오스/드레인 패턴(250)은 제2 하부 필링 반도체막(도 7의 252A)을 포함하지 않는다. 제2 필링 반도체막(252)은 n형 불순물이 도핑된 제2 상부 필링 반도체막(252B)만 포함할 수 있다.
몇몇 실시예들에 따른 반도체 장치에서, 제1 소오스/드레인 패턴(150)은 도 6, 도 9 및 도 11에서 도시된 도면 중 하나일 수 있다. 제2 소오스/드레인 패턴(250)은 도 7, 도 8, 도 10 및 도 12에서 도시된 도면 중 하나일 수 있다.
도 13은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 도 14는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 7을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
참고적으로, 도 13은 도 2의 D - D를 따라 잘라 위에서 본 평면도이다.
도 13을 참고하면, 몇몇 실시예들에 따른 반도체 장치는 제3 방향(D3)으로 인접한 제1 시트 패턴(NS1) 사이에 배치된 연결 절연 패턴(115_IN)을 포함할 수 있다.
연결 절연 패턴(115_IN)은 제1 게이트 절연막(130)과 접촉한다.
연결 절연 패턴(115_IN)은 게이트 스페이서의 연결 측벽(140_CSW)과 접촉한다. 평면도 관점에서, 연결 절연 패턴(115_IN)은 게이트 스페이서의 연결 측벽(140_CSW)의 일부와 접촉하는 것으로 도시되었지만, 이에 제한되는 것은 아니다.
평면도 관점에서, 연결 절연 패턴(115_IN)은 제1 소오스/드레인 패턴(150)을 향하는 제1 종단과, 제1 게이트 전극(120)을 향하는 제2 종단을 포함할 수 있다. 연결 절연 패턴(115_IN)의 제2 종단은 게이트 스페이서의 내측벽(140_ISW)보다 제1 방향(D1)으로 더 돌출될 수 있다. 도시된 것과 달리, 평면도 관점에서, 연결 절연 패턴(115_IN)의 제2 종단은 게이트 스페이서의 내측벽(140_ISW)과 제2 방향(D2)으로 정렬될 수 있다.
평면도 관점에서, 제1 방향(D1)으로 인접한 제1 소오스/드레인 패턴(150) 사이에, 4개의 게이트 스페이서의 연결 측벽(140_CSW)이 나타난다. 제1 방향(D1)으로 인접한 제1 소오스/드레인 패턴(150) 사이에, 4개의 연결 절연 패턴(115_IN)이 배치될 수 있다. 제3 방향(D3)으로 인접한 제1 시트 패턴(NS1) 사이에, 서로 간에 분리된 4개의 연결 절연 패턴(115_IN)이 배치될 수 있다.
연결 절연 패턴(115_IN)의 제2 방향(D2)으로의 폭은 연결 절연 패턴(115_IN)과 접촉하는 제1 시트 패턴(NS1)의 제2 방향(D2)으로의 폭보다 작다.
연결 절연 패턴(115_IN)은 제3 방향(D3)으로 연장된다. 연결 절연 패턴(115_IN)는 제3 방향(D3)으로 인접한 제1 시트 패턴(도 2의 NS1)과 접촉한다. 예를 들어, 연결 절연 패턴(115_IN)은 서로 마주보는 제1 노말 시트 패턴의 상면(NS1_NUS) 및 제1 노말 시트 패턴의 하면(NS1_NBS)과 접촉한다. 연결 절연 패턴(115_IN)은 서로 마주보는 제1 노말 시트 패턴의 하면(NS1_NBS) 및 제1 더미 시트 패턴의 상면(NS1_DUS)과 접촉한다.
연결 절연 패턴(115_IN)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 탄질화물(SiCN) 및 실리콘 산탄질화물(SiOCN) 중 적어도 하나를 포함할 수 있다.
도시되지 않았지만, 제3 방향(D3)으로 인접한 제2 시트 패턴(도 3의 NS2) 사이에, 연결 절연 패턴이 배치될 수 있다.
도 14를 참고하면, 몇몇 실시예들에 따른 반도체 장치는 제3 방향(D3)으로 인접한 제1 시트 패턴(NS1) 사이에 배치된 상부 절연 패턴(115_OT)을 포함할 수 있다.
상부 절연 패턴(115_OT)은 에지 게이트 구조체(GS_2) 내에 배치된다. 상부 절연 패턴(115_OT)은 제1 하부 패턴(BP1)의 종단 부분에만 배치된다.
상부 절연 패턴(115_OT)은 제3 방향(D3)으로 인접한 제1 시트 패턴(NS1)과 접촉한다. 상부 절연 패턴(115_OT)의 제2 방향(D2)으로의 폭은 상부 절연 패턴(115_OT)과 접촉한 제1 시트 패턴(NS1)의 제2 방향(D2)으로의 폭과 동일하다.
상부 절연 패턴(115_OT)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 탄질화물(SiCN) 및 실리콘 산탄질화물(SiOCN) 중 적어도 하나를 포함할 수 있다.
도시되지 않았지만, 제3 방향(D3)으로 인접한 제2 시트 패턴(도 3의 NS2) 사이에, 상부 절연 패턴이 배치될 수 있다.
도 15 및 도 16은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다. 도 17 및 도 18은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다. 도 19 내지 도 21은 각각 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 7을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 15 및 도 16을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 하부 절연 패턴(110)은 제1 심(seam) 패턴(110_SE)을 포함한다.
제1 심 패턴(110_SE)의 제1 방향(D1)으로의 폭은 게이트 전극(120)의 제1 방향(D1)으로의 폭(도 2의 W21)보다 작다.
제2 하부 절연 패턴(210)은 제2 심 패턴(210_SE)을 포함한다. 도시되지 않았지만, 제2 심 패턴(210_SE)의 제1 방향(D1)으로의 폭은 게이트 전극(120)의 제1 방향(D1)으로의 폭(도 3의 W22)보다 작다.
도 17 및 도 18을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 하부 절연 패턴(110)은 제1 에어갭(110_AG)을 포함한다.
제1 에어갭(110_AG)의 제1 방향(D1)으로의 폭은 게이트 전극(120)의 제1 방향(D1)으로의 폭(도 2의 W21)보다 작다.
제2 하부 절연 패턴(210)은 제2 에어갭(210_AG)을 포함한다. 도시되지 않았지만, 제2 에어갭(210_AG)의 제1 방향(D1)으로의 폭은 게이트 전극(120)의 제1 방향(D1)으로의 폭(도 3의 W22)보다 작다.
도 19를 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 하부 절연 패턴의 상면(110US)의 제1 방향(D1)으로의 폭은 제1 하부 절연 패턴의 하면(110BS)의 제1 방향(D1)으로의 폭과 같을 수 있다.
제1 하부 절연 패턴(110)의 제1 방향(D1)으로의 폭은 제1 하부 절연 패턴의 상면(110US)에서 멀어짐에 따라 일정하다.
예를 들어, 제1 하부 절연 패턴(110)의 제1 방향(D1)으로의 폭은 제1 채널 패턴(CH1)의 제1 방향(D1)으로의 폭과 동일할 수 있다.
도 20을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 하부 절연 패턴(110)의 제1 방향(D1)으로의 폭은 제1 하부 절연 패턴의 상면(110US)에서 멀어짐에 따라 감소하다가 증가할 수 있다.
제1 하부 절연 패턴의 제1 측벽(110SW_1)은 오목한 모양을 가질 수 있다.
도시되지 않았지만, 제2 하부 절연 패턴(도 3의 210)도 도 19 및 도 20과 같은 모양을 가질 수 있다.
도 21을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 시트 패턴(NS1)은 제1 더미 시트 패턴(도 2의 NS1_D)을 포함하지 않는다.
제1 시트 패턴(NS1)은 복수의 제1 노말 시트 패턴(NS1_N)만 포함할 수 있다. 제1 이너 게이트 구조체(INT1_GS)는 제1 하부 절연 패턴의 상면(110US)과 접촉한다.
도시되지 않았지만, 제2 시트 패턴(도 3의 NS2)은 제2 더미 시트 패턴(도 3의 NS2_D)을 포함하지 않는다. 제2 이너 게이트 구조체(INT2_GS)는 제2 하부 절연 패턴의 상면(210US)과 접촉한다.
도 22 및 도 23은 각각 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 7을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 22를 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 에지 게이트 구조체(GS_2)에 포함된 게이트 전극(120)은 제1 하부 패턴(BP1)의 종단에 배치된 제1 채널 패턴(CH1)을 감쌀 수 있다.
단면도 관점에서, 에지 게이트 구조체(GS_2)에 포함된 게이트 전극(120)의 일부는 제1 채널 패턴(CH1)과 제3 방향(D3)으로 중첩된다. 단면도 관점에서, 에지 게이트 구조체(GS_2)에 포함된 게이트 전극(120)의 나머지는 제1 채널 패턴(CH1)과 제3 방향(D3)으로 중첩되지 않는다.
도시되지 않았지만, 에지 게이트 구조체(GS_2)에 포함된 게이트 전극(120)은 제2 하부 패턴(BP2)의 종단에 배치된 제2 채널 패턴(CH2)을 감쌀 수 있다.
도 23을 참고하면, 몇몇 실시예들에 따른 반도체 장치는 제1 채널 패턴(CH1)과 연결된 제1 에지 소오스/드레인 패턴(150_1)을 더 포함할 수 있다.
제1 에지 소오스/드레인 패턴(150_1)은 제1 하부 패턴(BP1)의 종단에 배치된 제1 채널 패턴(CH1)과 연결된다. 제1 에지 소오스/드레인 패턴(150_1)의 일측에만 제1 채널 패턴(CH1)이 배치된다.
에지 게이트 구조체(GS_2)의 일측에는 제1 소오스/드레인 패턴(150)이 배치되고, 에지 게이트 구조체(GS_2)의 타측에는 제1 에지 소오스/드레인 패턴(150_1)이 배치될 수 있다.
도시되지 않았지만, 제2 하부 패턴(BP2)의 종단에 배치된 제2 채널 패턴(CH2)은 제2 에지 소오스/드레인 패턴과 연결될 수 있다.
도 24는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 도 25 및 도 26은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다. 설명의 편의상, 도 1 내지 도 7을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 24를 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 게이트 구조체(GS_1, GS_2)는 제3 방향(D3)으로 인접한 제2 시트 패턴(NS2) 사이에 배치된 복수의 내측 스페이서(140_IN)를 더 포함할 수 있다.
복수의 내측 스페이서(140_IN)는 제3 방향(D3)으로 인접한 제2 노말 시트 패턴(NS2_N) 사이와, 제2 더미 시트 패턴(NS2_D) 및 제2 노말 시트 패턴(NS2_N) 사이에 배치될 수 있다. 내측 스페이서(140_IN)는 제2 더미 시트 패턴의 상면(NS2_DUS) 및 제2 노말 시트 패턴의 하면(NS2_NBS) 사이와, 제3 방향(D3)으로 마주보는 제1 노말 시트 패턴의 상면(NS1_NUS) 및 제1 노말 시트 패턴의 하면(NS1_NBS) 사이에 배치될 수 있다.
내측 스페이서(140_IN)는 제2 이너 게이트 구조체(INT2_GS)와 제2 소오스/드레인 패턴(250) 사이에 배치된다. 내측 스페이서(140_IN)가 배치되므로, 이너 게이트 구조체(INT2_GS)는 제2 소오스/드레인 패턴(250)과 접촉하지 않는다. 제2 소오스/드레인 리세스(250R)의 측벽은 제2 시트 패턴(NS2), 내측 스페이서(140_IN) 및 제2 하부 절연 패턴의 제1 측벽(210SW_1)에 의해 정의될 수 있다.
내측 스페이서(140_IN)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN), 실리콘 붕소질화물(SiBN), 실리콘 산붕소질화물(SiOBN), 실리콘 산탄화물(SiOC) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
도시된 것과 달리, 최하부에 배치된 내측 스페이서(140_IN)는 제2 하부 절연 패턴의 상면(210US)까지 연장될 수 있다. 즉, 최하부에 배치된 내측 스페이서(140_IN)는 제2 하부 절연 패턴(210)과 접촉할 수 있다.
제1 이너 게이트 구조체(도 2의 INT2_GS)와 제1 소오스/드레인 패턴(150) 사이에, 내측 스페이서는 배치되지 않는다. 내측 스페이서는 제3 방향(D3)으로 인접한 제1 노말 시트 패턴(NS1_N) 사이와, 제1 더미 시트 패턴(NS1D) 및 제1노말 시트 패턴(NS1_N) 사이에 배치되지 않는다.
도 25 및 도 26을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 소오스/드레인 리세스(150R)는 복수의 제1 폭 확장 영역(150R_ER)을 포함할 수 있다.
각각의 제1 폭 확장 영역(150R_ER)은 제1 하부 절연 패턴의 상면(110US)보다 위에서 정의될 수 있다.
제1 폭 확장 영역(150R_ER)은 제3 방향(D3)으로 인접한 제1 시트 패턴(NS1) 사이에 정의될 수 있다. 제1 폭 확장 영역(150R_ER)은 제1 더미 시트 패턴(NS1_D)과 제1 노말 시트 패턴(NS1_N) 사이에 정의될 수 있다. 제1 폭 확장 영역(150R_ER)은 제3 방향(D3)으로 인접한 제1 시트 패턴(NS1) 사이로 연장될 수 있다. 제1 폭 확장 영역(150R_ER)은 제1 방향(D1)으로 인접한 제1 이너 게이트 구조체(INT1_GS) 사이에 정의될 수 있다.
제1 하부 절연 패턴의 상면(110US)에서 멀어짐에 따라, 각각의 제1 리세스의 폭 확장 영역(150R_ER)은 제1 방향(D1)으로의 폭이 증가하는 부분과, 제1 방향(D1)으로의 폭이 감소하는 부분을 포함할 수 있다. 예를 들어, 제1 하부 절연 패턴의 상면(110US)에서 멀어짐에 따라, 제1 폭 확장 영역(150R_ER)의 폭은 증가하다가 감소할 수 있다.
각각의 제1 폭 확장 영역(150R_ER)에서, 제1 폭 확장 영역(150R_ER)의 폭이 최대인 지점은 제1 더미 시트 패턴(NS1_D) 및 제1 노말 시트 패턴(NS1_N) 사이, 또는 제3 방향(D3)으로 인접한 제1 노말 시트 패턴(NS1_N) 사이에 위치한다.
제2 소오스/드레인 리세스(250R)는 복수의 제2 폭 확장 영역(250R_ER)을 포함할 수 있다. 각각의 제2 폭 확장 영역(250R_ER)은 제2 하부 절연 패턴의 상면(210US)보다 위에서 정의될 수 있다. 제2 폭 확장 영역(250R_ER)에 관한 설명은 상술한 제1 폭 확장 영역(150R_ER)에 관한 설명과 유사하므로, 이하 생략한다.
도시된 것과 달리, 제1 소오스/드레인 리세스(150R) 및 제2 소오스/드레인 리세스(250R) 중 하나는 폭 확장 영역을 포함하고, 다른 하나는 폭 확장 영역을 포함하지 않을 수 있다.
도 27 및 도 28은 각각 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 7을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 27을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 배선 구조체(205)와 연결되지 않는 부분의 제1 소오스/드레인 컨택(180)의 상면은 제1 게이트 캡핑 패턴(145)의 상면보다 낮다.
배선 구조체(205)와 연결되는 부분의 제1 소오스/드레인 컨택(180)의 상면은 배선 구조체(205)와 연결되지 않는 부분의 제1 소오스/드레인 컨택(180)의 상면보다 낮다.
도 28을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 소오스/드레인 컨택(180)은 하부 소오스/드레인 컨택(181)과, 상부 소오스/드레인 컨택(182)을 포함한다.
상부 소오스/드레인 컨택(182)은 배선 구조체(205)와 연결되는 부분에 배치될 수 있다. 반면, 상부 소오스/드레인 컨택(182)은 배선 구조체(205)와 연결되지 않는 부분에 배치되지 않을 수 있다.
배선 라인(207)은 배선 비아(도 2의 206) 없이 제1 소오스/드레인 컨택(180)과 연결될 수 있다. 배선 구조체(205)는 배선 비아(도 2의 206)을 포함하지 않을 수 있다.
하부 소오스/드레인 컨택(181)과, 상부 소오스/드레인 컨택(182)은 각각 단일막인 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 하부 소오스/드레인 컨택(181)과, 상부 소오스/드레인 컨택(182)은 각각 예를 들어, 금속, 금속 합금, 도전성 금속 질화물, 도전성 금속 탄화물, 도전성 금속 산화물, 도전성 금속 탄질화물 및 2차원 물질(Two-dimensional(2D) material) 중 적어도 하나를 포함할 수 있다.
도시되지 않았지만, 제2 소오스/드레인 컨택(280)은 도 27 및 도 28을 이용하여 설명한 것과 같은 모양을 가질 수 있다.
도 29 내지 도 33은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다. 설명의 편의상, 설명의 편의상, 도 1 내지 도 7을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
참고적으로, 도 29은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 개략적인 평면도이다. 도 30 및 도 31은 도 29의 A - A 및 B - B를 따라 절단한 단면도이다. 도 32 및 도 33은 각각 도 29의 C - C를 따라 절단한 예시적인 단면도들이다.
도 29 내지 도 33을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 채널 패턴(CH1)은 제1 핀 패턴(FP1)을 포함하고, 제2 채널 패턴(CH2)은 제2 핀 패턴(FP2)을 포함할 수 있다.
제1 핀 패턴(FP1)은 제1 하부 절연 패턴의 상면(110US) 상에 배치될 수 있다. 제1 핀 패턴(FP1)은 제1 하부 절연 패턴(110)과 접촉할 수 있다.
제2 핀 패턴(FP2)은 제2 하부 절연 패턴의 상면(210US) 상에 배치될 수 있다. 제2 핀 패턴(FP2)은 제2 하부 절연 패턴(210)과 접촉할 수 있다.
제1 하부 절연 패턴(110)의 제1 방향(D1)으로의 폭(W11)은 제1 핀 패턴(FP1)의 제1 방향(D1)으로의 폭(W31)보다 크거나 같을 수 있다. 제2 하부 절연 패턴(210)의 제1 방향(D1)으로의 폭(W12)은 제2 핀 패턴(FP2)의 제1 방향(D1)으로의 폭(W32)보다 크거나 같을 수 있다.
제1 핀 패턴(FP1) 및 제2 핀 패턴(FP2)은 각각 원소 반도체 물질인 실리콘 또는 게르마늄, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체 중 하나를 포함할 수 있다. 각각의 제1 핀 패턴(FP1)은 제1 하부 패턴(BP1)과 동일한 물질을 포함할 수도 있고, 제1 하부 패턴(BP1)과 다른 물질을 포함할 수도 있다. 각각의 제2 핀 패턴(FP2)은 제2 하부 패턴(BP2)과 동일한 물질을 포함할 수도 있고, 제2 하부 패턴(BP2)과 다른 물질을 포함할 수도 있다. 제1 핀 패턴(FP1) 및 제2 핀 패턴(FP2)은 동일한 물질을 포함할 수도 있고, 다른 물질을 포함할 수도 있다. 몇몇 실시예들에 따른 반도체 장치에서, 제1 핀 패턴(FP1) 및 제2 핀 패턴(FP2)은 각각 실리콘을 포함하는 실리콘 핀 패턴일 수 있다.
도 32에서, 제1 하부 패턴(BP1) 및 제2 하부 패턴(BP2)는 깊은 트렌치(DT)에 의해 정의된 활성 영역에 각각 배치될 수 있다. 깊은 트렌치(DT)는 활성 영역 사이에 배치된 필드 영역을 정의할 수 있다. 필드 절연막(105)은 깊은 트렌치(DT)를 채운다.
깊은 트렌치(DT)에 의해 정의된 활성 영역 내에, 하나의 제1 하부 패턴(BP1) 및 하나의 제2 하부 패턴(BP2)이 배치되는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 활성 영역 내에 배치된 제1 하부 패턴(BP1) 및 제2 하부 패턴(BP2)은 2개 이상일 수도 있다.
도 33에서, 더미 돌출 패턴(DFP)은 활성 영역을 구분하는 필드 영역에 배치될 수 있다. 즉, 제2 방향(D2)으로 인접한 더미 돌출 패턴(DFP) 사이에, 활성 영역이 정의될 수 있다.
필드 절연막(105)은 더미 돌출 패턴(DFP)의 상면을 덮는다. 더미 돌출 패턴(DFP)은 제1 하부 패턴(BP1) 및 제2 하부 패턴(BP2)와 동일한 물질을 포함한다. 도시된 것과 달리, 활성 영역 내에 배치된 제1 하부 패턴(BP1) 및 제2 하부 패턴(BP2)은 2개 이상일 수도 있다.
복수의 게이트 구조체(GS_1, GS_2)는 이너 게이트 구조체를 포함하지 않는다.
제1 소오스/드레인 패턴(150)은 제1 핀 패턴(FP1)과 연결된다. 제1 소오스/드레인 패턴(150)은 제1 핀 패턴(FP1)과 접촉한다. 제2 소오스/드레인 패턴(250)은 제2 핀 패턴(FP2)과 연결된다. 제2 소오스/드레인 패턴(250)은 제2 핀 패턴(FP2)과 접촉한다.
제1 소오스/드레인 리세스(150R)의 측벽은 제1 핀 패턴(FP1) 및 제1 하부 절연 패턴(110)에 의해 정의될 수 있다. 제2 소오스/드레인 리세스(250R)의 측벽은 제2 핀 패턴(FP2) 및 제2 하부 절연 패턴(210)에 의해 정의될 수 있다.
도 34 내지 도 50은 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다. 이하에서, 제1 하부 패턴(BP1) 상의 구성 요소(예를 들어, 제1 하부 절연 패턴, 제1 시트 패턴 등등)가 형성되는 과정이 설명된다. 이를 통해, 제2 하부 패턴(BP2) 상의 구성 요소가 형성되는 과정이 이해될 수 있다. 덧붙여, 도시되지 않았지만, 제2 하부 패턴(도 1의 BP2) 상에 하부 절연 라인 패턴은 제1 하부 패턴(BP1) 상에 하부 절연 라인 패턴(도 40 내지 도 45의 110P)과 동시에 형성된다.
도 35 및 도 36은 도 34의 A - A 및 E - E를 따라 절단한 단면도이다. 도 38 및 도 39는 도 37의 A - A 및 E - E를 따라 절단한 단면도이다. 도 41 및 도 42는 도 39의 A - A 및 E - E를 따라 절단한 단면도이다. 도 44 및 도 45는 도 43의 A - A 및 E - E를 따라 절단한 단면도이다.
도 34 내지 도 36을 참고하면, 기판(100) 상에, 제1 하부 패턴(BP1), 하부 버퍼 패턴(BBF) 및 상부 패턴 구조체(U_AP)가 형성될 수 있다.
제1 하부 패턴(BP1)은 제1 방향(D1)으로 연장된다. 하부 버퍼 패턴(BBF)은 제1 하부 패턴(BP1) 상에 배치된다. 하부 버퍼 패턴(BBF)은 제1 하부 패턴(BP1)과, 상부 패턴 구조체(U_AP) 사이에 배치된다. 하부 버퍼 패턴(BBF)은 제1 하부 패턴(BP1)과 접촉한다. 하부 버퍼 패턴(BBF)는 제1 방향(D1)으로 연장된 장측벽과, 제2 방향(D2)으로 연장된 단측벽을 포함할 수 있다.
상부 패턴 구조체(U_AP)는 하부 버퍼 패턴(BBF) 상에 배치된다. 상부 패턴 구조체(U_AP)는 하부 버퍼 패턴(BBF)과 접촉할 수 있다. 상부 패턴 구조체(U_AP)는 제1 방향(D1)으로 연장된 장측벽과, 제2 방향(D2)으로 연장된 단측벽을 포함할 수 있다.
상부 패턴 구조체(U_AP)는 하부 버퍼 패턴(BBF) 상에 교대로 적층된 복수의 희생 패턴(SC_L)과, 복수의 액티브 패턴(ACT_L, ACT_DL)을 포함할 수 있다. 액티브 패턴(ACT_L, ACT_DL)은 노말 액티브 패턴(ACL_L)과, 더미 액티브 패턴(ACL_DL)을 포함할 수 있다. 더미 액티브 패턴(ACL_DL)은 하부 버퍼 패턴(BBF)과 접촉할 수 있다.
도시된 것과 달리, 상부 패턴 구조체(U_AP)는 더미 액티브 패턴(ACL_DL)을 포함하지 않을 수 있다. 이와 같은 경우, 희생 패턴(SC_L)은 하부 버퍼 패턴(BBF)과 접촉할 수 있다.
예를 들어, 액티브 패턴(ACT_L, ACT_DL)은 실리콘막을 포함할 수 있다. 일 예로, 희생 패턴(SC_L)은 탄소가 도핑된 실리콘-게르마늄막을 포함하고, 하부 버퍼 패턴(BBF)은 실리콘-게르마늄막을 포함할 수 있다. 다른 예로, 희생 패턴(SC_L)은 실리콘-게르마늄막을 포함하고, 하부 버퍼 패턴(BBF)은 탄소가 도핑된 실리콘-게르마늄막을 포함할 수 있다. 탄소 도핑 여부에 따라. 실리콘-게르마늄막의 식각 속도는 달라질 수 있다. 즉, 희생 패턴(SC_L)은 하부 버퍼 패턴(BBF)과 식각 선택비를 가질 수 있다.
도 40 내지 도 50을 이용하여 설명하는 반도체 장치 제조 방법에서, 희생 패턴(SC_L)은 탄소가 도핑된 실리콘-게르마늄막을 포함하고, 하부 버퍼 패턴(BBF)은 실리콘-게르마늄막을 포함할 수 있지만, 이에 제한되는 것은 아니다.
필드 절연막(105)은 하부 버퍼 패턴(BBF)의 측벽을 덮지 않는다. 하부 버퍼 패턴(BBF)는 필드 절연막(105)보다 위로 돌출될 수 있다.
도 37 내지 도 39를 참고하면, 상부 패턴 구조체(U_AP) 상에, 제2 방향(D2)으로 연장된 복수의 더미 게이트 전극(120P)이 형성된다.
더미 게이트 절연막(130P)는 더미 게이트 전극(120P)과, 상부 패턴 구조체(U_AP) 사이에 배치된다. 더미 게이트 절연막(130P)은 하부 버퍼 패턴(BBF)의 장측벽의 일부를 덮는다.
더미 게이트 캡핑막(120_HM)은 더미 게이트 전극(120P) 상에 배치된다. 더미 게이트 캡핑막(120_HM)은 더미 게이트 전극(120P)의 상면을 따라 연장된다.
더미 게이트 절연막(130P)은 예를 들어, 실리콘 산화물을 포함할 수 있지만, 이에 제한되는 것은 아니다. 더미 게이트 전극(120P)은 예를 들어, 폴리 실리콘을 포함할 수 있지만, 이에 제한되는 것은 아니다. 더미 게이트 캡핑막(120_HM)은 예를 들어, 실리콘 질화물을 포함할 수 있지만, 이에 제한되는 것은 아니다.
제1 하부 패턴(BP1)의 종단에 배치된 더미 게이트 전극(120P) 및 더미 게이트 절연막(130P)은 상부 패턴 구조체(U_AP)의 단측벽과, 하부 버퍼 패턴(BBF)의 단측벽을 덮지 않을 수 있다. 즉, 도 38에서, 상부 패턴 구조체(U_AP)의 단측벽과, 하부 버퍼 패턴(BBF)의 단측벽은 노출될 수 있다.
도시된 것과 달리, 더미 게이트 전극(120P) 및/또는 더미 게이트 절연막(130P)은 상부 패턴 구조체(U_AP)의 단측벽과, 하부 버퍼 패턴(BBF)의 단측벽을 덮을 수 있다.
이하의 설명은 더미 게이트 전극(120P) 및 더미 게이트 절연막(130P)이 상부 패턴 구조체(U_AP)의 단측벽과, 하부 버퍼 패턴(BBF)의 단측벽을 덮지 않은 것을 이용하여 설명한다.
도 40 내지 도 45를 참고하면, 하부 버퍼 패턴(BBF)은 하부 절연 라인 패턴(110P)으로 대체될 수 있다.
좀 더 구체적으로, 도 40 내지 도 42에서, 하부 버퍼 패턴(BBF)을 제거하여, 하부 절연 공간(110_V)이 제1 하부 패턴(BP1)과 상부 패턴 구조체(U_AP) 사이에 형성될 수 있다. 희생 패턴(SC_L)과 하부 버퍼 패턴(BBF) 사이에 식각 선택비가 있으므로, 하부 버퍼 패턴(BBF)은 선택적으로 제거될 수 있다.
더미 게이트 전극(120) 사이의 하부 버퍼 패턴(BBF)의 장측벽과, 하부 버퍼 패턴(BBF)의 단측벽은 노출되어 있으므로, 하부 버퍼 패턴(BBF)은 하부 버퍼 패턴(BBF)의 노출된 부분을 통해 제거될 수 있다. 하부 버퍼 패턴(BBF)이 제거되어도, 상부 패턴 구조체(U_AP)는 더미 게이트 전극(120P) 및 더미 게이트 절연막(130P)에 의해 지지될 수 있다. 이를 통해, 제1 하부 패턴(BP1)과 상부 패턴 구조체(U_AP) 사이에 하부 절연 공간(110_V)이 유지될 수 있다.
도 43 내지 도 45에서, 하부 절연 공간(110_V)에 절연 물질이 채워져, 하부 절연 라인 패턴(110P)이 제1 하부 패턴(BP1)과 상부 패턴 구조체(U_AP) 사이에 형성된다. 절연 물질은 더미 게이트 전극(120) 사이의 하부 절연 공간(110_V)을 통해, 하부 절연 공간(110_V)을 채울 수 있다. 또한, 절연 물질은 제1 하부 패턴(BP1)의 단측벽 부분의 하부 절연 공간(110_V)을 통해, 하부 절연 공간(110_V)에 증착될 수 있다.
절연 물질이 하부 절연 공간(110_V)을 채우는 동안, 절연 물질은 노출된 상부 패턴 구조체(U_AP)의 측벽 및 더미 게이트 전극(120P)의 측벽 상에도 형성될 수 있다. 제1 하부 패턴(BP1)과 상부 패턴 구조체(U_AP) 사이에 하부 절연 라인 패턴(110P)이 형성된 후, 절연 물질 제거 공정이 진행될 수 있다. 절연 물질 제거 공정은 상부 패턴 구조체(U_AP)의 측벽 및 더미 게이트 전극(120P)의 측벽 상에 형성된 절연 물질을 제거할 수 있다.
일 예로, 하부 버퍼 패턴(BBF)이 제거되는 동안, 노출된 희생 패턴(SC_L)은 제거되지 않을 수 있다. 하부 절연 라인 패턴(110P)이 형성되는 동안, 인접하는 더미 게이트 전극(120P) 사이에 상부 더미 절연 패턴이 형성되지 않는다.
다른 예로, 하부 버퍼 패턴(BBF)이 제거되는 동안, 노출된 희생 패턴(SC_L)의 일부가 제거될 수 있다. 이와 같은 경우, 희생 패턴(SC_L)의 일부가 제거된 부분에 희생 리세스가 형성될 수 있다. 하부 절연 라인 패턴(110P)이 형성되는 동안, 희생 리세스를 채우는 상부 더미 절연 패턴이 제1 방향(D1)으로 인접한 더미 게이트 전극(120P)에 형성될 수 있다. 상부 더미 절연 패턴은 이후에 도 51 내지 도 55를 이용하여 설명할 연결 더미 절연 패턴(115D_IN)과 유사한 모양으로 형성될 수 있다.
이후에 제조 공정은 도 43의 A - A를 따라 절단한 단면도를 이용하여 설명한다.
도 46을 참고하면, 더미 게이트 전극(120P)의 측벽 상에, 더미 게이트 스페이서(140P)가 형성된다. 더미 게이트 스페이서(140P)는 상부 패턴 구조체(U_AP)의 단측벽을 덮을 수 있다.
상부 패턴 구조체(U_AP) 상에, 더미 게이트 구조체(GS_D)가 형성된다. 더미 게이트 구조체(GS_D)는 더미 게이트 전극(120P)과, 더미 게이트 절연막(130P)과, 더미 게이트 캡핑막(120_HM)과, 더미 게이트 스페이서(140P)를 포함한다.
도 47을 참고하면, 더미 게이트 구조체(GS_D)를 마스크로 이용하여, 상부 패턴 구조체(U_AP) 및 하부 절연 라인 패턴(110P) 내에 제1 소오스/드레인 리세스(150R)이 형성된다.
제1 소오스/드레인 리세스(150R)의 바닥면은 제1 하부 패턴(BP1)에 의해 정의된다. 제1 소오스/드레인 리세스(150R)가 형성되는 동안, 하부 절연 라인 패턴(110P)은 분리될 수 있다. 이를 통해, 제1 하부 패턴(BP1)과 상부 패턴 구조체(U_AP) 사이에 제1 하부 절연 패턴(110)이 형성될 수 있다.
도 48을 참고하면, 제1 하부 패턴(BP1) 상에, 제1 소오스/드레인 패턴(150)이 형성된다.
제1 소오스/드레인 패턴(150)은 제1 소오스/드레인 리세스(150R)을 채운다. 제1 소오스/드레인 패턴(150)은 액티브 패턴(ACT_L, ACT_DL)과 연결된다. 제1 소오스/드레인 패턴(150)은 제1 하부 절연 패턴(110)과 접촉할 수 있다.
제1 소오스/드레인 패턴(150)을 형성하기 전에, 열처리 공정이 진행될 수 있다. 열처리 공정이 진행되는 동안, 게르마늄(Ge)이 희생 패턴(SC_L)에서 확산되어 나올 수 있다. 게르마늄은 제1 소오스/드레인 리세스(150R)에 의해 노출된 희생 패턴(SC_L)에서 빠져나올 수 있다.
희생 패턴(SC_L)에서 나온 게르마늄은 제1 소오스/드레인 리세스(150R)의 바닥면으로 이동할 수 있다. 제1 소오스/드레인 리세스(150R)의 바닥면으로 이동한 게르마늄은 제1 하부 패턴(BP1)과 반응하여, 제1 바닥 반도체 라이너막(도 6의 151)이 형성될 수 있다.
도 49를 참고하면, 제1 소오스/드레인 패턴(150) 상에 제1 층간 절연막(190)이 형성된다.
이어서, 제1 층간 절연막(190)의 일부와, 더미 게이트 캡핑막(120_HM)을 제거하여, 더미 게이트 전극(120P)의 상면이 노출된다. 더미 게이트 전극(120P)의 상면이 노출되는 동안, 게이트 스페이서(140)가 형성될 수 있다.
도 50을 참고하면, 더미 게이트 절연막(130P), 더미 게이트 전극(120P)을 제거하여, 게이트 스페이서(140) 사이의 상부 패턴 구조체(U_AP)가 노출될 수 있다.
이어서, 희생 패턴(SC_L)을 제거하여, 제1 시트 패턴(NS1)이 형성될 수 있다. 이를 통해, 게이트 스페이서(140) 사이에, 게이트 트렌치(120t)가 형성된다. 또한, 제1 소오스/드레인 패턴(150)과 연결된 제1 노말 시트 패턴(NS1_N) 및 제1 더미 시트 패턴(NS1_D)이 형성된다.
이어서, 도 2를 참고하면, 게이트 트렌치(120t) 내에 게이트 절연막(130) 및 게이트 전극(120)이 형성될 수 있다. 또한, 게이트 캡핑 패턴(145)이 형성될 수 있다.
도 51 내지 도 60은 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
참고적으로, 도 51 내지 도 55는 도 39 이후에 진행되는 과정일 수 있다. 도 52 및 도 53은 도 51의 A - A 및 F - F를 따라 절단한 단면도이다. 도 54 및 도 55는 도 52의 G - G를 따라 잘라 위에서 본 평면도이다. 도 57 및 도 58은 도 56의 A - A 및 F - F를 따라 절단한 단면도이다. 도 56의 E - E를 따라 절단한 단면도는 도 45와 동일할 수 있다. 도 60은 도 59의 G - G를 따라 잘라 위에서 본 평면도이다.
도 51 내지 도 60을 이용하여 설명하는 반도체 장치 제조 방법에서, 희생 패턴(SC_L)은 실리콘-게르마늄막을 포함하고, 하부 버퍼 패턴(BBF)은 탄소가 도핑된 실리콘-게르마늄막을 포함할 수 있지만, 이에 제한되는 것은 아니다.
도 51 내지 도 55를 참고하면, 희생 패턴(SC_L)의 일부는 연결 더미 절연 패턴(115D_IN)으로 대체될 수 있다. 또한, 제1 하부 패턴(BP1)의 종단에 배치된 희생 패턴(SC_L)의 일부는 상부 절연 패턴(115_OT)으로 대체될 수 있다.
연결 더미 절연 패턴(115D_IN)은 제1 방향(D1)으로 인접한 더미 게이트 전극(120P) 사이에 배치된다.
식각 선택비를 이용하여, 희생 패턴(SC_L)의 일부가 선택적으로 제거될 수 있다. 희생 패턴(SC_L)의 일부가 제거된 위치에 희생 리세스가 형성될 수 있다. 이어서, 희생 리세스를 채우는 연결 더미 절연 패턴(115D_IN) 및 상부 절연 패턴(115_OT)이 형성될 수 있다.
도 54에서, 연결 더미 절연 패턴(115D_IN)의 일부는 제1 더미 게이트 전극(120P)과 제2 방향(D2)으로 중첩된다.
도 55에서, 연결 더미 절연 패턴(115D_IN)은 제1 더미 게이트 전극(120P)과 제2 방향(D2)으로 중첩되지 않는다.
이하의 설명은 도 54를 이용하여 설명한다.
도 56 내지 도 58을 참고하면, 하부 버퍼 패턴(BBF)은 하부 절연 라인 패턴(110P)으로 대체될 수 있다.
하부 절연 라인 패턴(110P)이 형성되는 방법은 도 40 내지 도 45를 이용하여 설명한 것과 실질적으로 동일할 수 있다.
도 59 및 도 60을 참고하면, 더미 게이트 전극(120P)의 측벽 상에, 더미 게이트 스페이서(140P)가 형성된다.
이어서, 더미 게이트 구조체(GS_D)를 마스크로 이용하여, 상부 패턴 구조체(U_AP) 및 하부 절연 라인 패턴(110P) 내에 제1 소오스/드레인 리세스(150R)이 형성된다.
제1 소오스/드레인 리세스(150R)가 형성되는 동안, 더미 게이트 구조체(GS_D)와 제3 방향(D3)으로 중첩되지 않은 연결 더미 절연 패턴(115D_IN)은 제거될 수 있다. 이를 통해, 제3 방향(D3)으로 인접한 액티브 패턴(ACT_L, ACT_DL) 사이에, 연결 절연 패턴(115_IN)이 형성될 수 있다.
이어서, 제1 소오스/드레인 리세스(도 47의 150R) 및 제1 소오스/드레인 패턴(도 48의 150)이 형성될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 105: 필드 절연막
110, 210: 하부 절연 패턴 150, 250: 소오스/드레인 패턴
BP1, BP2: 하부 패턴 CH1, CH2: 채널 패턴
NS1, NS2: 시트 패턴 FP1, FP2: 핀 패턴

Claims (20)

  1. 제1 방향으로 연장되고, 기판으로부터 제2 방향으로 돌출된 하부 패턴;
    상기 하부 패턴 상에 배치되고, 상기 하부 패턴의 상면과 접촉하는 하부 절연 패턴;
    상기 하부 절연 패턴 상의 채널 패턴;
    상기 하부 패턴 상에 상기 제1 방향으로 이격되어 배치되고, 게이트 전극 및 게이트 절연막을 포함하는 복수의 게이트 구조체; 및
    상기 하부 패턴 상에 배치되고, 상기 채널 패턴과 연결된 소오스/드레인 패턴을 포함하고,
    상기 소오스/드레인 패턴의 최하부는 상기 하부 절연 패턴의 하면보다 낮고,
    상기 게이트 전극은 상기 하부 절연 패턴과 상기 제2 방향으로 중첩된 반도체 장치.
  2. 제1 항에 있어서,
    상기 하부 절연 패턴의 상기 제1 방향으로의 폭은 상기 게이트 전극의 상기 제1 방향으로의 폭보다 큰 반도체 장치.
  3. 제1 항에 있어서,
    상기 소오스/드레인 패턴은 상기 하부 절연 패턴 및 상기 하부 패턴과 접촉하는 반도체 장치.
  4. 제1 항에 있어서,
    상기 하부 절연 패턴의 상기 제1 방향으로의 폭은 상기 채널 패턴의 상기 제1 방향으로의 폭보다 크거나 같은 반도체 장치.
  5. 제1 항에 있어서,
    상기 하부 절연 패턴은 에어갭 또는 심(seam) 패턴을 포함하는 반도체 장치.
  6. 제1 항에 있어서,
    상기 채널 패턴은 상기 제2 방향으로 이격된 복수의 시트 패턴을 포함하는 반도체 장치.
  7. 제6 항에 있어서,
    상기 복수의 시트 패턴은 더미 시트 패턴과, 노말 시트 패턴을 포함하고,
    상기 더미 시트 패턴은 상기 하부 절연 패턴과 접촉하고,
    상기 노말 시트 패턴은 상기 더미 시트 패턴과 상기 제2 방향으로 이격되고,
    상기 노말 시트 패턴의 두께는 상기 더미 시트 패턴의 두께보다 큰 반도체 장치.
  8. 제6 항에 있어서,
    상기 제2 방향으로 인접한 상기 시트 패턴 사이에 배치된 연결 절연 패턴을 더 포함하는 반도체 장치.
  9. 제1 항에 있어서,
    상기 하부 절연 패턴의 상면의 상기 제1 방향으로의 폭은 상기 하부 절연 패턴의 하면의 상기 제1 방향으로의 폭보다 작은 반도체 장치.
  10. 제1 방향으로 연장된 하부 패턴;
    상기 하부 패턴의 측벽을 덮는 필드 절연막;
    상기 하부 패턴 상에 배치되고, 상기 하부 패턴의 상면과 접촉하는 하부 절연 패턴으로, 상기 하부 절연 패턴의 하면은 상기 필드 절연막의 상면보다 높은 하부 절연 패턴;
    상기 하부 절연 패턴 상에 배치되고, 제2 방향으로 배열된 복수의 시트 패턴;
    상기 하부 패턴 상에 상기 제1 방향으로 이격되어 배치되고, 게이트 전극 및 게이트 절연막을 포함하는 복수의 게이트 구조체; 및
    인접하는 상기 게이트 구조체 사이에서 배치된 소오스/드레인 패턴을 포함하고,
    상기 하부 패턴의 상면의 제3 방향으로의 폭은 상기 하부 절연 패턴의 상면의 상기 제3 방향으로의 폭보다 크거나 같고,
    상기 게이트 전극은 상기 하부 절연 패턴과 상기 제2 방향으로 중첩된 반도체 장치.
  11. 제10 항에 있어서,
    상기 소오스/드레인 패턴은 상기 하부 절연 패턴 및 상기 하부 패턴과 접촉하는 반도체 장치.
  12. 제10 항에 있어서,
    상기 게이트 구조체는 인접하는 상기 시트 패턴 사이에 배치되고, 상기 게이트 전극 및 상기 게이트 절연막을 포함하는 이너(inner) 게이트 구조체를 포함하고,
    상기 소오스/드레인 패턴은 상기 이너 게이트 구조체의 상기 게이트 절연막과 접촉하는 반도체 장치.
  13. 제10 항에 있어서,
    상기 게이트 구조체는 인접하는 상기 시트 패턴 사이에 배치된 복수의 내측 스페이서를 포함하는 반도체 장치.
  14. 제10 항에 있어서,
    상기 하부 절연 패턴은 상기 제3 방향으로 반대되는 측벽을 포함하고,
    상기 게이트 절연막은 상기 하부 절연 패턴의 측벽을 덮는 반도체 장치.
  15. 제10 항에 있어서,
    상기 복수의 시트 패턴은 더미 시트 패턴과, 노말 시트 패턴을 포함하고,
    상기 더미 시트 패턴은 상기 하부 절연 패턴과 접촉하고,
    상기 노말 시트 패턴은 상기 더미 시트 패턴과 상기 제2 방향으로 이격되고,
    상기 노말 시트 패턴의 두께는 상기 더미 시트 패턴의 두께보다 큰 반도체 장치.
  16. 제10 항에 있어서,
    상기 하부 절연 패턴의 상기 제1 방향으로의 폭은 상기 시트 패턴의 상기 제1 방향으로의 폭보다 큰 반도체 장치.
  17. 제10 항에 있어서,
    상기 소오스/드레인 패턴은 상기 하부 패턴을 따라 연장된 바닥 반도체 라이너막과, 상기 바닥 반도체 라이너막 상의 필링 반도체막을 포함하고,
    상기 바닥 반도체 라이너막의 최상부는 상기 하부 절연 패턴의 상면보다 낮고,
    상기 바닥 반도체 라이너막은 실리콘 게르마늄막을 포함하는 반도체 장치.
  18. PMOS 형성 영역에 배치되고, 제1 방향으로 연장된 제1 하부 패턴;
    NMOS 형성 영역에 배치되고, 상기 제1 방향으로 연장되고, 상기 제1 하부 패턴과 제2 방향으로 이격된 제2 하부 패턴;
    상기 제1 하부 패턴 상에 배치되고, 상기 제1 하부 패턴의 상면과 접촉하는 제1 하부 절연 패턴;
    상기 제2 하부 패턴 상에 배치되고, 상기 제2 하부 패턴의 상면과 접촉하는 제2 하부 절연 패턴;
    상기 제1 하부 절연 패턴 상에, 제3 방향으로 배열된 복수의 제1 시트 패턴;
    상기 제2 하부 절연 패턴 상에, 상기 제3 방향으로 배열된 복수의 제2 시트 패턴;
    상기 제1 하부 패턴 및 상기 제2 하부 패턴 상에 상기 제1 방향으로 이격되어 배치되고, 게이트 전극 및 게이트 절연막을 포함하는 복수의 게이트 구조체;
    상기 제1 하부 패턴 상에 배치되고, 상기 제1 시트 패턴과 연결된 제1 소오스/드레인 패턴; 및
    상기 제2 하부 패턴 상에 배치되고, 상기 제2 시트 패턴과 연결된 제2 소오스/드레인 패턴을 포함하고,
    상기 제1 하부 절연 패턴의 상기 제1 방향으로의 폭은 상기 제2 하부 절연 패턴의 상기 제1 방향으로의 폭보다 작거나 같은 반도체 장치.
  19. 제18 항에 있어서,
    상기 제1 소오스/드레인 패턴은 상기 제1 하부 패턴을 따라 연장된 제1 바닥 반도체 라이너막과, 상기 제1 바닥 반도체 라이너막 상의 제1 필링 반도체막을 포함하고,
    상기 제2 소오스/드레인 패턴은 상기 제2 하부 패턴을 따라 연장된 제2 바닥 반도체 라이너막과, 상기 제2 바닥 반도체 라이너막 상의 제2 필링 반도체막을 포함하고,
    상기 제1 바닥 반도체 라이너막의 최상부는 상기 제1 하부 절연 패턴의 상면보다 낮고,
    상기 제2 바닥 반도체 라이너막의 최상부는 상기 제2 하부 절연 패턴의 상면보다 낮고,
    상기 제1 바닥 반도체 라이너막 및 상기 제2 바닥 반도체 라이너막은 각각 실리콘 게르마늄막을 포함하고,
    상기 제1 바닥 반도체 라이너막의 두께는 상기 제2 바닥 반도체 라이너막의 두께보다 큰 반도체 장치.
  20. 기판 상에 하부 패턴, 하부 버퍼 패턴 및 상부 패턴 구조체를 형성하고, 상기 상부 패턴 구조체는 교대로 적층된 복수의 희생 패턴 및 복수의 액티브 패턴을 포함하고, 상기 하부 버퍼 패턴은 상기 하부 패턴과 상기 상부 패턴 구조체 사이에 배치되고,
    상기 상부 패턴 구조체 상에, 복수의 더미 게이트 전극을 형성하고,
    상기 더미 게이트 전극을 형성한 후, 상기 하부 버퍼 패턴을 하부 절연 라인 패턴으로 대체하고,
    상기 더미 게이트 전극 상에 게이트 스페이서를 형성하여, 더미 게이트 구조체를 형성하고,
    상기 더미 게이트 구조체를 마스크로 이용하여, 상부 패턴 구조체 및 상기 절연 라인 패턴 내에 소오스/드레인 리세스를 형성하고, 상기 소오스/드레인 리세스의 바닥면은 상기 하부 패턴에 의해 정의되고,
    상기 소오스/드레인 리세스를 채우고, 상기 액티브 패턴과 연결된 소오스/드레인 패턴을 형성하고,
    상기 소오스/드레인 패턴을 형성한 후, 상기 희생 패턴을 제거하여, 상기 소오스/드레인 패턴과 연결된 시트 패턴을 형성하는 것을 포함하는 반도체 장치 제조 방법.
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