KR20240005318A - 반도체 장치 및 이의 제조 방법 - Google Patents

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Abstract

소자 성능 및 신뢰성을 개선할 수 있는 반도체 장치를 제공하는 것이다. 반도체 장치는 기판 상에, 제1 방향으로 돌출된 하부 패턴, 하부 패턴 상에, 하부 패턴과 접촉한 반도체 라이너막을 포함하는 소오스/드레인 패턴, 및 반도체 라이너막의 측벽의 적어도 일부를 따라 연장되고, 반도체 라이너막과 접촉한 에피 절연 라이너를 포함하고, 반도체 라이너막은 제1 부분을 포함하고, 반도체 라이너막의 제1 부분은 하부 패턴으로부터 제1 높이의 제1 지점과, 하부 패턴으로부터 제2 높이의 제2 지점을 포함하고, 제2 높이는 제1 높이보다 크고, 제1 지점에서의 반도체 라이너막의 제2 방향으로의 폭은, 제2 지점에서의 반도체 라이너막의 제2 방향으로의 폭보다 작고, 에피 절연 라이너는 반도체 라이너막의 제1 부분의 측벽의 적어도 일부를 따라 연장된다.

Description

반도체 장치 및 이의 제조 방법{Semiconductor device and method for fabricating thereof}
본 발명은 반도체 장치 및 이의 제조 방법에 관한 것으로, 좀 더 구체적으로, MBCFETTM(Multi-Bridge Channel Field Effect Transistor)를 포함하는 반도체 장치 및 이의 제조 방법에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 또는 나노 와이어(nanowire) 형상의 다채널 액티브 패턴(또는 실리콘 바디)을 형성하고 다채널 액티브 패턴의 표면 위에 게이트를 형성하는 멀티 게이트 트랜지스터(multi gate transistor)가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
본 발명이 해결하려는 과제는, 소자 성능 및 신뢰성을 개선할 수 있는 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 과제는, 소자 성능 및 신뢰성을 개선할 수 있는 반도체 장치 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 태양(aspect)은 기판 상에, 제1 방향으로 돌출된 하부 패턴, 하부 패턴 상에, 하부 패턴과 접촉한 반도체 라이너막을 포함하는 소오스/드레인 패턴, 및 반도체 라이너막의 측벽의 적어도 일부를 따라 연장되고, 반도체 라이너막과 접촉한 에피 절연 라이너를 포함하고, 반도체 라이너막은 제1 부분을 포함하고, 반도체 라이너막의 제1 부분은 하부 패턴으로부터 제1 높이의 제1 지점과, 하부 패턴으로부터 제2 높이의 제2 지점을 포함하고, 제2 높이는 제1 높이보다 크고, 제1 지점에서의 반도체 라이너막의 제2 방향으로의 폭은, 제2 지점에서의 반도체 라이너막의 제2 방향으로의 폭보다 작고, 에피 절연 라이너는 반도체 라이너막의 제1 부분의 측벽의 적어도 일부를 따라 연장된다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 태양은 기판 상에, 제1 방향으로 돌출된 하부 패턴, 기판 상에, 하부 패턴의 측벽을 덮는 필드 절연막, 하부 패턴 상에, 하부 패턴과 접촉한 반도체 라이너막과 반도체 라이너막 상의 반도체 필링막을 포함하는 소오스/드레인 패턴, 소오스/드레인 패턴의 측벽의 일부를 따라 연장되고, 반도체 라이너막과 접촉한 에피 절연 라이너, 및 필드 절연막의 상면 및 소오스/드레인 패턴의 측벽을 따라 연장된 소오스/드레인 식각 정지막을 포함하고, 에피 절연 라이너는 소오스/드레인 식각 정지막 및 소오스/드레인 패턴 사이에 배치되고, 소오스/드레인 패턴의 측벽은 하부 경사 측벽과, 하부 경사 측벽 상의 상부 경사 측벽과, 하부 경사 측벽 및 상부 경사 측벽이 직접 연결된 패싯 교차점을 포함하고, 패싯 교차점에서, 소오스/드레인 패턴의 제2 방향으로의 폭은 최대이고, 소오스/드레인 패턴의 하부 경사 측벽의 적어도 일부는 반도체 라이너막에 의해 정의되고, 에피 절연 라이너는 소오스/드레인 패턴의 상부 경사 측벽을 따라 비연장되고, 에피 절연 라이너는 반도체 라이너막에 의해 정의된 소오스/드레인 패턴의 하부 경사 측벽 전체를 따라 연장된다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은 기판 상에 제1 방향으로 돌출된 하부 패턴과, 제1 방향으로 이격된 시트 패턴을 포함하는 활성 패턴, 하부 패턴 상에 배치되고, 제2 방향으로 연장된 게이트 전극 및 게이트 스페이서를 포함하는 게이트 구조체, 및 하부 패턴 상에 배치되고, 시트 패턴 및 게이트 스페이서와 접촉하는 소오스/드레인 패턴을 포함하고, 소오스/드레인 패턴은 시트 패턴 및 게이트 스페이서와 접촉하는 반도체 라이너막과, 반도체 라이너막 상의 반도체 필링막을 포함하고, 평면도적으로, 반도체 라이너는 제2 방향으로 제1 폭을 갖는 제1 부분과, 제1 폭보다 큰 제2 폭을 갖는 제2 부분을 포함하고, 반도체 라이너막의 제1 부분은 반도체 라이너막의 제2 부분 및 시트 패턴 사이에 배치되고, 시트 패턴과 접촉한다.
상기 다른 과제를 해결하기 위한 본 발명의 반도체 장치 제조 방법의 일 태양은 기판 상에 하부 패턴 및 상부 패턴 구조체를 형성하고, 상부 패턴 구조체는 교대로 적층된 복수의 희생 패턴 및 복수의 액티브 패턴을 포함하고, 상부 패턴 구조체 상에, 더미 게이트 전극을 형성하고, 더미 게이트 전극을 마스크로 이용하여, 상부 패턴 구조체 내에 소오스/드레인 리세스를 형성하고, 하부 패턴 상에, 소오스/드레인 리세스 전체를 채우는 프리 반도체 라이너막을 형성하고, 프리 반도체 라이너막 상에, 에피 절연 라이너를 형성하고, 에피 절연 라이너를 마스크로 이용하여 프리 반도체 라이너막의 일부를 식각하여, 소오스/드레인 리세스의 측벽 및 바닥면을 따라 연장된 반도체 라이너막을 형성하고, 반도체 라이너막 상에, 반도체 필링막을 형성하는 것을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 평면도이다.
도 2 내지 도 5는 도 1의 A - A, B - B, C - C 및 D - D를 따라 절단한 단면도들이다.
도 6 내지 도 9는 도 2의 E - E, F - F, G - G 및 H - H를 따라 잘라 위에서 본 평면도이다.
도 10 내지 도 12는 도 2의 P 영역을 확대하여 도시한 도면들이다.
도 13 및 도 14는 각각 도 4의 Q 부분을 확대하여 도시한 도면들이다.
도 15 내지 도 19는 각각 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 20 및 도 21은 각각 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 22 내지 도 24는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 25 내지 도 27은 각각 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 28 내지 도 30은 각각 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 31 내지 도 34는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 35 내지 도 54는 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
몇몇 실시예에 따른 반도체 장치는 터널링 트랜지스터(tunneling FET), 3차원(3D) 트랜지스터 또는 2차원 물질을 기반으로하는 트랜지스터(2D material based FETs) 및 이의 이종 구조(heterostructure)를 포함할 수 있다. 또한, 몇몇 실시예에 따른 반도체 장치는 양극성 접합(bipolar junction) 트랜지스터, 횡형 이중 확산 트랜지스터(LDMOS) 등을 포함할 수도 있다.
도 1 내지 도 14를 참조하여, 몇몇 실시예들에 따른 반도체 장치에 대해 설명한다.
도 1은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 평면도이다. 도 2 내지 도 5는 도 1의 A - A, B - B, C - C 및 D - D를 따라 절단한 단면도들이다. 도 6 내지 도 9는 도 2의 E - E, F - F, G - G 및 H - H를 따라 잘라 위에서 본 평면도이다. 도 10 내지 도 12는 도 2의 P 영역을 확대하여 도시한 도면들이다. 도 13 및 도 14는 각각 도 4의 Q 부분을 확대하여 도시한 도면들이다.
참고적으로, 도 1은 제1 게이트 절연막(130), 소오스/드레인 식각 정지막(185), 층간 절연막(190), 배선 구조(205) 등을 제외하고 간략하게 도시되었다. 또한, 도 5는 제1 게이트 스페이서(140)와 근접한 부분, 예를 들어, 소오스/드레인 식각 정지막(185)이 배치된 부분을 절단한 단면도일 수 있다.
또한, 도 6, 도 7 및 도 9는 도 4 및 도 5의 패싯 교차점(150FC)보다 아래쪽을 자른 평면도이고, 도 8은 도 4 및 도 5의 패싯 교차점(150FC)보다 위쪽을 자른 평면도일 수 있다.
도시되지 않았지만, 제1 소오스/드레인 컨택(180)이 형성된 부분이 제외될 경우, 제2 이너 게이트 구조체(INT2_GS1)보다 위쪽에 배치된 제1 시트 패턴(NS1) 레벨에서의 평면도는 도 8과 유사할 수 있다. 또한, 제1 이너 게이트 구조체(INT1_GS1) 레벨에서의 평면도도 도 8과 유사할 수 있다. 제3 이너 게이트 구조체(INT3_GS1) 레벨에서의 평면도도 도 5를 이용하여 통상의 기술자가 용이하게 유추할 수 있다.
도 1 내지 도 14를 참고하면, 몇몇 실시예들에 따른 반도체 장치는 제1 활성 패턴(AP1)과, 복수의 제1 게이트 구조체(GS1)와, 제1 소오스/드레인 패턴(150)과, 에피 절연 라이너(150SP)을 포함할 수 있다.
기판(100)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다.
제1 활성 패턴(AP1)은 기판(100) 상에 배치될 수 있다. 제1 활성 패턴(AP1)은 제1 방향(D1)으로 길게 연장될 수 있다. 일 예로, 제1 활성 패턴(AP1)은 PMOS가 형성되는 영역에 배치될 수 있다. 다른 예로, 제1 활성 패턴(AP1)은 NMOS가 형성되는 영역에 배치될 수 있다. 이하의 설명에서, 제1 활성 패턴(AP1)은 PMOS가 형성되는 영역에 배치되는 것으로 설명한다.
제1 활성 패턴(AP1)은 예를 들어, 다채널 활성 패턴일 수 있다. 제1 활성 패턴(AP1)은 제1 하부 패턴(BP1)과, 복수의 제1 시트 패턴(NS1)을 포함할 수 있다.
제1 하부 패턴(BP1)은 기판(100)으로부터 제3 방향(D3)으로 돌출될 수 있다. 제1 하부 패턴(BP1)은 제1 방향(D1)으로 길게 연장될 수 있다. 제1 하부 패턴(BP1)은 제1 방향(D1)으로 연장된 핀 트렌치(FT)에 의해 정의될 수 있다. 핀 트렌치(FT)는 제1 하부 패턴(BP1)의 측벽을 정의할 수 있다.
복수의 제1 시트 패턴(NS1)은 제1 하부 패턴의 상면(BP1_US) 상에 배치될 수 있다. 복수의 제1 시트 패턴(NS1)은 제1 하부 패턴(BP1)과 제3 방향(D3)으로 이격될 수 있다. 각각의 제1 시트 패턴(NS1)은 제3 방향(D3)으로 이격될 수 있다.
각각의 제1 시트 패턴(NS1)은 상면(NS1_US)과, 하면(NS1_BS)을 포함할 수 있다. 제1 시트 패턴의 상면(NS1_US)은 제1 시트 패턴의 하면(NS1_BS)과 제3 방향(D3)으로 반대되는 면이다. 제3 방향(D3)은 제1 방향(D1) 및 제2 방향(D2)과 교차하는 방향일 수 있다. 예를 들어, 제3 방향(D3)은 기판(100)의 두께 방향일 수 있다. 제1 방향(D1)은 제2 방향(D2)과 교차하는 방향일 수 있다.
제1 시트 패턴(NS1)은 제3 방향(D3)으로 4개가 배치되는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
제1 하부 패턴(BP1)은 기판(100)의 일부의 식각하여 형성된 것일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 제1 하부 패턴(BP1)은 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 제1 하부 패턴(BP1)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.
IV-IV족 화합물 반도체는 예를 들어, 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다.
III-V족 화합물 반도체는 예를 들어, III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
제1 시트 패턴(NS1)은 원소 반도체 물질인 실리콘 또는 게르마늄, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체 중 하나를 포함할 수 있다. 각각의 제1 시트 패턴(NS1)은 제1 하부 패턴(BP1)과 동일한 물질을 포함할 수도 있고, 제1 하부 패턴(BP1)과 다른 물질을 포함할 수도 있다.
몇몇 실시예들에 따른 반도체 장치에서, 제1 하부 패턴(BP1)은 실리콘을 포함하는 실리콘 하부 패턴이고, 제1 시트 패턴(NS1)은 실리콘을 포함하는 실리콘 시트 패턴일 수 있다.
제1 시트 패턴(NS1)의 제2 방향(D2)으로의 폭은 제1 하부 패턴(BP1)의 제2 방향(D2)으로의 폭에 비례하여 커지거나 작아질 수 있다. 일 예로, 제3 방향(D3)으로 적층된 제1 시트 패턴(NS1)의 제2 방향(D2)으로의 폭은 동일한 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 도시된 것과 달리, 제1 하부 패턴(BP1)에서 멀어짐에 따라, 제3 방향(D3)으로 적층된 제1 시트 패턴(NS1)의 제2 방향(D2)으로의 폭은 작아질 수 있다.
필드 절연막(105)은 기판(100) 상에 형성될 수 있다. 필드 절연막(105)은 핀 트렌치(FT)를 채울 수 있다. 필드 절연막(105)은 제1 하부 패턴(BP1)의 측벽 상에 배치될 수 있다. 필드 절연막(105)은 제1 하부 패턴의 상면(BP1_US) 상에 배치되지 않는다.
일 예로, 필드 절연막(105)은 제1 하부 패턴(BP1)의 측벽을 전체적으로 덮을 수 있다. 도시된 것과 달리, 필드 절연막(105)은 제1 하부 패턴(BP1)의 측벽의 일부를 덮을 수 있다. 이와 같은 경우, 제1 하부 패턴(BP1)의 일부는 필드 절연막의 상면(105US)보다 제3 방향(D3)으로 돌출될 수 있다. 또는, 절단된 위치에 따라, 필드 절연막(105)이 제1 하부 패턴(BP1)의 측벽을 덮는 정도가 다를 수 있다.
각각의 제1 시트 패턴(NS1)은 필드 절연막의 상면(105US)보다 높게 배치된다. 필드 절연막(105)은 예를 들어, 산화막, 질화막, 산질화막 또는 이들의 조합막을 포함할 수 있다. 필드 절연막(105)은 단일막인 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
복수의 제1 게이트 구조체(GS1)는 기판(100) 상에 배치될 수 있다. 각각의 제1 게이트 구조체(GS1)는 제2 방향(D2)으로 연장될 수 있다. 제1 게이트 구조체(GS1)는 제1 방향(D1)으로 이격되어 배치될 수 있다. 제1 게이트 구조체(GS1)는 서로 간에 제1 방향(D1)으로 인접할 수 있다. 예를 들어, 제1 게이트 구조체(GS1)는 제1 방향(D1)으로 제1 소오스/드레인 패턴(150)의 양측에 배치될 수 있다.
제1 게이트 구조체(GS1)는 제1 활성 패턴(AP1) 상에 배치될 수 있다. 제1 게이트 구조체(GS1)는 제1 활성 패턴(AP1)과 교차할 수 있다.
제1 게이트 구조체(GS1)는 제1 하부 패턴(BP1)과 교차할 수 있다. 제1 게이트 구조체(GS1)는 각각의 제1 시트 패턴(NS1)을 감쌀 수 있다.
제1 게이트 구조체(GS1)는 예를 들어, 제1 게이트 전극(120), 제1 게이트 절연막(130), 제1 게이트 스페이서(140) 및 제1 게이트 캡핑 패턴(145)을 포함할 수 있다.
제1 게이트 구조체(GS1)는 제3 방향(D3)으로 인접한 제1 시트 패턴(NS1) 사이와, 제1 하부 패턴(BP1) 및 제1 시트 패턴(NS1) 사이에 배치된 복수의 이너(inner) 게이트 구조체(INT1_GS1, INT2_GS1, INT3_GS1, INT4_GS1)를 포함할 수 있다. 이너 게이트 구조체(INT1_GS1, INT2_GS1, INT3_GS1, INT4_GS1)는 제1 하부 패턴의 상면(BP1_US) 및 제1 시트 패턴의 하면(NS1_BS) 사이와, 제3 방향(D3)으로 마주보는 제1 시트 패턴의 상면(NS1_US) 및 제1 시트 패턴의 하면(NS1_BS) 사이에 배치될 수 있다.
이너 게이트 구조체(INT1_GS1, INT2_GS1, INT3_GS1, INT4_GS1)의 개수는 제1 활성 패턴(AP1)에 포함된 제1 시트 패턴(NS1)의 개수에 비례할 수 있다. 예를 들어, 이너 게이트 구조체(INT1_GS1, INT2_GS1, INT3_GS1, INT4_GS1)의 개수는 제1 시트 패턴(NS1)의 개수와 동일할 수 있다. 제1 활성 패턴(AP1)은 복수의 제1 시트 패턴(NS1)을 포함하므로, 제1 게이트 구조체(GS1)는 복수의 이너 게이트 구조체를 포함할 수 있다.
이너 게이트 구조체(INT1_GS1, INT2_GS1, INT3_GS1, INT4_GS1)는 제1 하부 패턴의 상면(BP1_US), 제1 시트 패턴의 상면(NS1_US) 및 제1 시트 패턴의 하면(NS1_BS)과 접촉한다.
이너 게이트 구조체(INT1_GS1, INT2_GS1, INT3_GS1, INT4_GS1)는 이 후에 설명될 제1 소오스/드레인 패턴(150)과 접촉할 수 있다. 예를 들어, 이너 게이트 구조체(INT1_GS1, INT2_GS1, INT3_GS1, INT4_GS1)는 제1 소오스/드레인 패턴(150)과 직접 접촉할 수 있다.
이하의 설명은 이너 게이트 구조체(INT1_GS1, INT2_GS1, INT3_GS1, INT4_GS1)의 개수가 4인 경우를 이용하여 설명한다.
제1 게이트 구조체(GS1)는 제1 이너 게이트 구조체(INT1_GS1)와, 제2 이너 게이트 구조체(INT2_GS1)와, 제3 이너 게이트 구조체(INT3_GS1)와, 제4 이너 게이트 구조체(INT4_GS1)를 포함할 수 있다. 제1 이너 게이트 구조체(INT1_GS1)와, 제2 이너 게이트 구조체(INT2_GS1)와, 제3 이너 게이트 구조체(INT3_GS1)와, 제4 이너 게이트 구조체(INT4_GS1)는 제1 하부 패턴(BP1) 상에 순차적으로 배치될 수 있다.
제4 이너 게이트 구조체(INT4_GS1)는 제1 하부 패턴(BP1)과, 제1 시트 패턴(NS1) 사이에 배치될 수 있다. 제4 이너 게이트 구조체(INT4_GS1)는 이너 게이트 구조체(INT1_GS1, INT2_GS1, INT3_GS1, INT4_GS1) 중 최하부에 배치될 수 있다. 제4 이너 게이트 구조체(INT4_GS1)는 최하부 이너 게이트 구조체일 수 있다.
제1 이너 게이트 구조체(INT1_GS1), 제2 이너 게이트 구조체(INT2_GS1) 및 제3 이너 게이트 구조체(INT3_GS1)는 제3 방향(D3)으로 인접하는 제1 시트 패턴(NS1) 사이에 배치될 수 있다. 제1 이너 게이트 구조체(INT1_GS1)는 이너 게이트 구조체(INT1_GS1, INT2_GS1, INT3_GS1, INT4_GS1) 중 최상부에 배치될 수 있다. 제1 이너 게이트 구조체(INT1_GS1)는 최상부 이너 게이트 구조체일 수 있다. 제2 이너 게이트 구조체(INT2_GS1) 및 제3 이너 게이트 구조체(INT3_GS1)는 제1 이너 게이트 구조체(INT1_GS1)와 제4 이너 게이트 구조체(INT4_GS1) 사이에 배치된다.
이너 게이트 구조체(INT1_GS1, INT2_GS1, INT3_GS1, INT4_GS1)는 인접한 제1 시트 패턴(NS1) 사이와, 제1 하부 패턴(BP1) 및 제1 시트 패턴(NS1) 사이에 배치된 제1 게이트 전극(120) 및 제1 게이트 절연막(130)을 포함한다.
이하의 설명은 제1 방향(D1)으로 절단한 단면도인 도 2를 기준으로 설명한다. 일 예로, 제1 이너 게이트 구조체(INT1_GS1)의 폭은 제2 이너 게이트 구조체(INT2_GS1)의 폭 및 제3 이너 게이트 구조체(INT3_GS1)의 폭과 동일할 수 있다. 제4 이너 게이트 구조체(INT4_GS1)의 폭은 제3 이너 게이트 구조체(INT3_GS1)의 폭과 동일할 수 있다.
다른 예로, 제4 이너 게이트 구조체(INT4_GS1)의 폭은 제3 이너 게이트 구조체(INT3_GS1)의 폭보다 클 수 있다. 제1 이너 게이트 구조체(INT1_GS1)의 폭은 제2 이너 게이트 구조체(INT2_GS1)의 폭 및 제3 이너 게이트 구조체(INT3_GS1)의 폭과 동일할 수 있다.
제2 이너 게이트 구조체(INT2_GS1)를 예로 들면, 제2 이너 게이트 구조체(INT2_GS1)의 폭은 제3 방향(D3)으로 마주보는 제1 시트 패턴의 상면(NS1_US) 및 제1 시트 패턴의 하면(NS1_BS) 사이의 중간에서 측정될 수 있다.
제1 게이트 전극(120)은 제1 하부 패턴(BP1) 상에 형성될 수 있다. 제1 게이트 전극(120)은 제1 하부 패턴(BP1)과 교차할 수 있다. 제1 게이트 전극(120)은 제1 시트 패턴(NS1)을 감쌀 수 있다. 제1 게이트 전극(120)의 일부는 인접한 제1 시트 패턴(NS1) 사이와, 제1 하부 패턴(BP1) 및 제1 시트 패턴(NS1) 사이에 배치될 수 있다.
제1 게이트 전극(120)은 금속, 금속합금, 도전성 금속 질화물, 금속 실리사이드, 도핑된 반도체 물질, 도전성 금속 산화물 및 도전성 금속 산질화물 중 적어도 하나를 포함할 수 있다. 제1 게이트 전극(120)은 예를 들어, 티타늄 질화물(TiN), 탄탈륨 탄화물(TaC), 탄탈륨 질화물(TaN), 티타늄 실리콘 질화물(TiSiN), 탄탈륨 실리콘 질화물(TaSiN), 탄탈륨 티타늄 질화물(TaTiN), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 알루미늄 질화물(TaAlN), 텅스텐 질화물(WN), 루테늄(Ru), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 탄질화물(TiAlC-N), 티타늄 알루미늄 탄화물(TiAlC), 티타늄 탄화물(TiC), 탄탈륨 탄질화물(TaCN), 텅스텐(W), 알루미늄(Al), 구리(Cu), 코발트(Co), 티타늄(Ti), 탄탈륨(Ta), 니켈(Ni), 백금(Pt), 니켈 백금(Ni-Pt), 니오븀(Nb), 니오븀 질화물(NbN), 니오븀 탄화물(NbC), 몰리브덴(Mo), 몰리브덴 질화물(MoN), 몰리브덴 탄화물(MoC), 텅스텐 탄화물(WC), 로듐(Rh), 팔라듐(Pd), 이리듐(Ir), 오스뮴(Os), 은(Ag), 금(Au), 아연(Zn), 바나듐(V) 및 이들의 조합 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다. 도전성 금속 산화물 및 도전성 금속 산질화물은 상술한 물질이 산화된 형태를 포함할 수 있지만, 이에 제한되는 것은 아니다.
제1 게이트 전극(120)은 이 후에 설명될 제1 소오스/드레인 패턴(150)의 양측에 배치될 수 있다. 제1 게이트 구조체(GS1)는 제1 소오스/드레인 패턴(150)의 제1 방향(D1)으로 양측에 배치될 수 있다.
일 예로, 제1 소오스/드레인 패턴(150)의 양측에 배치된 제1 게이트 전극(120)은 모두 트랜지스터의 게이트로 사용되는 노말 게이트 전극일 수 있다. 다른 예로, 제1 소오스/드레인 패턴(150)의 일측에 배치된 제1 게이트 전극(120)은 트랜지스터의 게이트로 사용되지만, 제1 소오스/드레인 패턴(150)의 타측에 배치된 제1 게이트 전극(120)은 더미 게이트 전극일 수 있다.
제1 게이트 절연막(130)은 필드 절연막의 상면(105US), 제1 하부 패턴의 상면(BP1_US)을 따라 연장될 수 있다. 제1 게이트 절연막(130)은 복수의 제1 시트 패턴(NS1)을 감쌀 수 있다. 제1 게이트 절연막(130)은 제1 시트 패턴(NS1)의 둘레를 따라 배치될 수 있다. 제1 게이트 전극(120)은 제1 게이트 절연막(130) 상에 배치된다. 제1 게이트 절연막(130)은 제1 게이트 전극(120) 및 제1 시트 패턴(NS1) 사이에 배치된다. 제1 게이트 절연막(130)의 일부는 제3 방향(D3)으로 인접한 제1 시트 패턴(NS1) 사이와, 제1 하부 패턴(BP1) 및 제1 시트 패턴(NS1) 사이에 배치될 수 있다.
제1 게이트 절연막(130)은 실리콘 산화물, 실리콘-게르마늄 산화물, 게르마늄 산화물, 실리콘 산질화물, 실리콘 질화물, 또는 실리콘 산화물보다 유전 상수가 큰 고유전율 물질을 포함할 수 있다. 고유전율 물질은 예를 들어, 보론 질화물(boron nitride), 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 하프늄 알루미늄 산화물(hafnium aluminum oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있다.
제1 게이트 절연막(130)은 단일막인 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 제1 게이트 절연막(130)은 복수의 막을 포함할 수 있다. 제1 게이트 절연막(130)은 제1 시트 패턴(NS1)과 제1 게이트 전극(120) 사이에 배치된 계면막(interfacial layer)과, 고유전율 절연막을 포함할 수도 있다.
몇몇 실시예들에 따른 반도체 장치는 네거티브 커패시터(Negative Capacitor)를 이용한 NC(Negative Capacitance) FET을 포함할 수 있다. 예를 들어, 제1 게이트 절연막(130)은 강유전체 특성을 갖는 강유전체 물질막과, 상유전체 특성을 갖는 상유전체 물질막을 포함할 수 있다.
강유전체 물질막은 음의 커패시턴스를 가질 수 있고, 상유전체 물질막은 양의 커패시턴스를 가질 수 있다. 예를 들어, 두 개 이상의 커패시터가 직렬 연결되고, 각각의 커패시터의 커패시턴스가 양의 값을 가질 경우, 전체 커패시턴스는 각각의 개별 커패시터의 커패시턴스보다 감소하게 된다. 반면, 직렬 연결된 두 개 이상의 커패시터의 커패시턴스 중 적어도 하나가 음의 값을 가질 경우, 전체 커패시턴스는 양의 값을 가지면서 각각의 개별 커패시턴스의 절대값보다 클 수 있다.
음의 커패시턴스를 갖는 강유전체 물질막과, 양의 커패시턴스를 갖는 상유전체 물질막이 직렬로 연결될 경우, 직렬로 연결된 강유전체 물질막 및 상유전체 물질막의 전체적인 커패시턴스 값은 증가할 수 있다. 전체적인 커패시턴스 값이 증가하는 것을 이용하여, 강유전체 물질막을 포함하는 트랜지스터는 상온에서 60 mV/decade 미만의 문턱전압이하 스윙(subthreshold swing(SS))을 가질 수 있다.
강유전체 물질막은 강유전체 특성을 가질 수 있다. 강유전체 물질막은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 지르코늄 산화물(hafnium zirconium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide) 및 납 지르코늄 티타늄 산화물(lead zirconium titanium oxide) 중 적어도 하나를 포함할 수 있다. 여기에서, 일 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄 산화물(hafnium oxide)에 지르코늄(Zr)이 도핑된 물질일 수 있다. 다른 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄(Hf)과 지르코늄(Zr)과 산소(O)의 화합물일 수도 있다.
강유전체 물질막은 도핑된 도펀트를 더 포함할 수 있다. 예를 들어, 도펀트는 알루미늄(Al), 티타늄(Ti), 니오븀(Nb), 란타넘(La), 이트륨(Y), 마그네슘(Mg), 실리콘(Si), 칼슘(Ca), 세륨(Ce), 디스프로슘(Dy), 어븀(Er), 가돌리늄(Gd), 게르마늄(Ge), 스칸듐(Sc), 스트론튬(Sr) 및 주석(Sn) 중 적어도 하나를 포함할 수 있다. 강유전체 물질막이 어떤 강유전체 물질을 포함하냐에 따라, 강유전체 물질막에 포함된 도펀트의 종류는 달라질 수 있다.
강유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 도펀트는 예를 들어, 가돌리늄(Gd), 실리콘(Si), 지르코늄(Zr), 알루미늄(Al) 및 이트륨(Y) 중 적어도 하나를 포함할 수 있다.
도펀트가 알루미늄(Al)일 경우, 강유전체 물질막은 3 내지 8 at%(atomic %)의 알루미늄을 포함할 수 있다. 여기에서, 도펀트의 비율은 하프늄 및 알루미늄의 합에 대한 알루미늄의 비율일 수 있다.
도펀트가 실리콘(Si)일 경우, 강유전체 물질막은 2 내지 10 at%의 실리콘을 포함할 수 있다. 도펀트가 이트륨(Y)일 경우, 강유전체 물질막은 2 내지 10 at%의 이트륨을 포함할 수 있다. 도펀트가 가돌리늄(Gd)일 경우, 강유전체 물질막은 1 내지 7 at%의 가돌리늄을 포함할 수 있다. 도펀트가 지르코늄(Zr)일 경우, 강유전체 물질막은 50 내지 80 at%의 지르코늄을 포함할 수 있다.
상유전체 물질막은 상유전체 특성을 가질 수 있다. 상유전체 물질막은 예를 들어, 실리콘 산화물(silicon oxide) 및 고유전율을 갖는 금속 산화물 중 적어도 하나를 포함할 수 있다. 상유전체 물질막에 포함된 금속 산화물은 예를 들어, 하프늄 산화물(hafnium oxide), 지르코늄 산화물(zirconium oxide) 및 알루미늄 산화물(aluminum oxide) 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
강유전체 물질막 및 상유전체 물질막은 동일한 물질을 포함할 수 있다. 강유전체 물질막은 강유전체 특성을 갖지만, 상유전체 물질막은 강유전체 특성을 갖지 않을 수 있다. 예를 들어, 강유전체 물질막 및 상유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 하프늄 산화물의 결정 구조는 상유전체 물질막에 포함된 하프늄 산화물의 결정 구조와 다르다.
강유전체 물질막은 강유전체 특성을 갖는 두께를 가질 수 있다. 강유전체 물질막의 두께는 예를 들어, 0.5 내지 10nm 일 수 있지만, 이에 제한되는 것은 아니다. 각각의 강유전체 물질마다 강유전체 특성을 나타내는 임계 두께가 달라질 수 있으므로, 강유전체 물질막의 두께는 강유전체 물질에 따라 달라질 수 있다.
일 예로, 제1 게이트 절연막(130)은 하나의 강유전체 물질막을 포함할 수 있다. 다른 예로, 제1 게이트 절연막(130)은 서로 간에 이격된 복수의 강유전체 물질막을 포함할 수 있다. 제1 게이트 절연막(130)은 복수의 강유전체 물질막과, 복수의 상유전체 물질막이 교대로 적층된 적층막 구조를 가질 수 있다.
제1 게이트 스페이서(140)는 제1 게이트 전극(120)의 측벽 상에 배치될 수 있다. 제1 게이트 스페이서(140)는 제1 하부 패턴(BP1) 및 제1 시트 패턴(NS1) 사이와, 제3 방향(D3)으로 인접하는 제1 시트 패턴(NS1) 사이에 배치되지 않을 수 있다.
제1 게이트 스페이서(140)는 내측벽(140_ISW)과, 연결 측벽(140_CSW)과, 외측벽(140_OSW)을 포함할 수 있다. 제1 게이트 스페이서의 내측벽(140_ISW)은 제2 방향(D2)으로 연장된 제1 게이트 전극(120)의 측벽을 바라본다. 제1 게이트 스페이서의 내측벽(140_ISW)은 제2 방향(D2)으로 연장될 수 있다. 제1 게이트 스페이서의 내측벽(140_ISW)은 제1 층간 절연막(190)을 바라보는 제1 게이트 스페이서의 외측벽(140_OSW)과 반대되는 면일 수 있다. 제1 게이트 스페이서의 연결 측벽(140_CSW)은 제1 게이트 스페이서의 내측벽(140_ISW2) 및 제1 게이트 스페이서의 외측벽(140_OSW)을 연결한다. 제1 게이트 스페이서의 연결 측벽(140_CSW)은 제1 방향(D1)으로 연장될 수 있다.
제1 게이트 절연막(130)은 제1 게이트 스페이서의 내측벽(140_ISW)을 따라 연장될 수 있다. 제1 게이트 절연막(130)은 제1 게이트 스페이서의 내측벽(140_ISW)과 접촉할 수 있다.
제1 게이트 스페이서(140)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN), 실리콘 붕소질화물(SiBN), 실리콘 산붕소질화물(SiOBN), 실리콘 산탄화물(SiOC) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 제1 게이트 스페이서(140)는 단일막인 것으로 도시되었지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
제1 게이트 캡핑 패턴(145)은 제1 게이트 전극(120) 및 제1 게이트 스페이서(140) 상에 배치될 수 있다. 제1 게이트 캡핑 패턴(145)의 상면은 제1 층간 절연막(190)의 상면과 동일 평면에 놓일 수 있다. 도시된 것과 달리, 제1 게이트 캡핑 패턴(145)은 제1 게이트 스페이서(140) 사이에 배치될 수 있다.
제1 게이트 캡핑 패턴(145)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 제1 게이트 캡핑 패턴(145)은 제1 층간 절연막(190)에 대한 식각 선택비를 갖는 물질을 포함할 수 있다.
제1 소오스/드레인 패턴(150)은 제1 활성 패턴(AP1) 상에 형성될 수 있다. 제1 소오스/드레인 패턴(150)은 제1 하부 패턴(BP1) 상에 배치될 수 있다. 제1 소오스/드레인 패턴(150)은 제1 시트 패턴(NS1)과 연결된다. 제1 소오스/드레인 패턴(150)은 제1 시트 패턴(NS1)과 접촉한다.
제1 소오스/드레인 패턴(150)은 제1 게이트 구조체(GS1)의 측면에 배치될 수 있다. 제1 소오스/드레인 패턴(150)은 제1 방향(D1)으로 인접하는 제1 게이트 구조체(GS1) 사이에 배치될 수 있다. 예를 들어, 제1 소오스/드레인 패턴(150)은 제1 게이트 구조체(GS1)의 양측에 배치될 수 있다. 도시된 것과 달리, 제1 소오스/드레인 패턴(150)은 제1 게이트 구조체(GS1)의 일측에 배치되고, 제1 게이트 구조체(GS1)의 타측에는 배치되지 않을 수 있다.
제1 소오스/드레인 패턴(150)은 제1 시트 패턴(NS1)을 채널 영역으로 사용하는 트랜지스터의 소오스/드레인에 포함될 수 있다.
제1 소오스/드레인 패턴(150)은 제1 소오스/드레인 리세스(150R) 내에 배치될 수 있다. 제1 소오스/드레인 패턴(150)은 제1 소오스/드레인 리세스(150R)를 채울 수 있다.
제1 소오스/드레인 리세스(150R)는 제3 방향(D3)으로 연장된다. 제1 소오스/드레인 리세스(150R)는 제1 방향(D1)으로 인접한 제1 게이트 구조체(GS1) 사이에 정의될 수 있다.
제1 소오스/드레인 리세스(150R)의 바닥면은 제1 하부 패턴(BP1)에 의해 정의된다. 제1 소오스/드레인 리세스(150R)의 측벽은 제1 시트 패턴(NS1) 및 이너 게이트 구조체(INT1_GS1, INT2_GS1, INT3_GS1, INT4_GS1)에 의해 정의될 수 있다. 이너 게이트 구조체(INT1_GS1, INT2_GS1, INT3_GS1, INT4_GS1)는 제1 소오스/드레인 리세스(150R)의 측벽의 일부를 정의할 수 있다. 도 6 내지 도 9에서, 제1 소오스/드레인 리세스(150R)는 제1 게이트 스페이서의 연결 측벽(140_CSW)을 포함한다.
이너 게이트 구조체(INT1_GS1, INT2_GS1, INT3_GS1, INT4_GS1)는 제1 시트 패턴의 하면(NS1_BS)을 바라보는 상면을 포함할 수 있다. 이너 게이트 구조체(INT1_GS1, INT2_GS1, INT3_GS1, INT4_GS1)는 제1 시트 패턴의 상면(NS1_US) 또는 제1 하부 패턴의 상면(BP1_US)을 바라보는 하면을 포함한다. 이너 게이트 구조체(INT1_GS1, INT2_GS1, INT3_GS1, INT4_GS1)는 이너 게이트 구조체(INT1_GS1, INT2_GS1, INT3_GS1, INT4_GS1)의 상면 및 이너 게이트 구조체(INT1_GS1, INT2_GS1, INT3_GS1, INT4_GS1)의 하면을 연결하는 측벽을 포함한다. 이너 게이트 구조체(INT1_GS1, INT2_GS1, INT3_GS1, INT4_GS1)의 측벽은 제1 소오스/드레인 리세스(150R)의 측벽의 일부를 정의할 수 있다.
최하부에 배치된 제1 시트 패턴(NS1)과, 제1 하부 패턴(BP1) 사이에서, 제1 게이트 절연막(130)과 제1 하부 패턴(BP1) 사이의 경계는 제1 하부 패턴의 상면(BP1_US)일 수 있다. 제1 하부 패턴의 상면(BP1_US)은 제4 이너 게이트 구조체(INT4_GS1)와 제1 하부 패턴(BP1) 사이의 경계일 수 있다. 제1 소오스/드레인 리세스(150R)의 바닥면은 제1 하부 패턴의 상면(BP1_US)보다 낮다.
제1 소오스/드레인 리세스(150R)의 측벽은 웨이비(wavy)한 형태를 가질 수 있다. 제1 소오스/드레인 리세스(150R)는 복수의 제1 폭 확장 영역(150R_ER)을 포함할 수 있다. 각각의 제1 폭 확장 영역(150R_ER)은 제1 하부 패턴의 상면(BP1_US)보다 위에서 정의될 수 있다.
제1 폭 확장 영역(150R_ER)은 제3 방향(D3)으로 인접한 제1 시트 패턴(NS1) 사이에 정의될 수 있다. 제1 폭 확장 영역(150R_ER)은 제1 하부 패턴(BP1)과 제1 시트 패턴(NS1) 사이에 정의될 수 있다. 제1 폭 확장 영역(150R_ER)은 제3 방향(D3)으로 인접한 제1 시트 패턴(NS1) 사이로 연장될 수 있다. 제1 폭 확장 영역(150R_ER)은 제1 방향(D1)으로 인접한 이너 게이트 구조체(INT1_GS1, INT2_GS1, INT3_GS1, INT4_GS1) 사이에 정의될 수 있다.
제1 하부 패턴의 상면(BP1_US)에서 멀어짐에 따라, 각각의 제1 폭 확장 영역(150R_ER)은 제1 방향(D1)으로의 폭이 증가하는 부분과, 제1 방향(D1)으로의 폭이 감소하는 부분을 포함할 수 있다. 예를 들어, 제1 하부 패턴의 상면(BP1_US)에서 멀어짐에 따라, 제1 폭 확장 영역(150R_ER)의 폭은 증가하다가 감소할 수 있다.
각각의 제1 폭 확장 영역(150R_ER)에서, 제1 폭 확장 영역(150R_ER)의 폭이 최대인 지점은 제1 시트 패턴(NS1) 및 제1 하부 패턴(BP1) 사이, 또는 제3 방향(D3)으로 인접한 제1 시트 패턴(NS1) 사이에 위치한다.
제1 소오스/드레인 패턴(150)은 제1 시트 패턴(NS1) 및 제1 하부 패턴(BP1)과 접촉할 수 있다. 이너 게이트 구조체(INT1_GS1, INT2_GS1, INT3_GS1, INT4_GS1)의 제1 게이트 절연막(130)은 제1 소오스/드레인 패턴(150)과 접촉할 수 있다. 제1 소오스/드레인 패턴(150)은 제1 게이트 스페이서(140)와 접촉할 수 있다. 예를 들어, 제1 소오스/드레인 패턴(150)은 제1 게이트 스페이서의 연결 측벽(140_CSW)과 접촉할 수 있다.
제1 소오스/드레인 패턴(150)은 에피택셜 패턴을 포함할 수 있다. 제1 소오스/드레인 패턴(150)은 반도체 물질을 포함한다. 제1 소오스/드레인 패턴(150)은 반도체 라이너막(151)과, 반도체 필링막(152)을 포함할 수 있다. 반도체 필링막(152)은 단일막인 것으로 도시되었지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
반도체 라이너막(151)은 제1 하부 패턴(BP1) 상에 배치된다. 반도체 라이너막(151)은 제1 소오스/드레인 리세스(150R)을 따라 연속적으로 형성될 수 있다. 반도체 라이너막(151)은 제1 소오스/드레인 리세스(150R)의 측벽 및 제1 소오스/드레인 리세스(150R)의 바닥면을 따라 연장될 수 있다. 제1 시트 패턴(NS1)에 의해 정의된 제1 소오스/드레인 리세스(150R)를 따라 형성된 반도체 라이너막(151)은 이너 게이트 구조체(INT1_GS1, INT2_GS1, INT3_GS1, INT4_GS1)에 의해 정의된 제1 소오스/드레인 리세스(150R)를 따라 형성된 반도체 라이너막(151)과 직접 연결된다.
반도체 라이너막(151)은 제1 시트 패턴(NS1), 제1 하부 패턴(BP1) 및 이너 게이트 구조체(INT1_GS1, INT2_GS1, INT3_GS1, INT4_GS1)과 접촉한다. 반도체 라이너막(151)은 이너 게이트 구조체(INT1_GS1, INT2_GS1, INT3_GS1, INT4_GS1)의 제1 게이트 절연막(130)과 접촉한다. 반도체 라이너막(151)은 제1 게이트 스페이서(140)와 접촉할 수 있다. 예를 들어, 반도체 라이너막(151)은 제1 게이트 스페이서의 연결 측벽(140_CSW)과 접촉할 수 있다.
반도체 라이너막(151)은 외측면(151_OSW)과, 내측면(151_ISW)을 포함할 수 있다. 반도체 라이너막의 외측면(151_OSW)은 제1 게이트 절연막(130), 제1 시트 패턴(NS1), 제1 게이트 스페이서(140) 및 제1 하부 패턴(BP1)과 접촉한다. 반도체 라이너막의 외측면(151_OSW)은 이너 게이트 구조체(INT1_GS1, INT2_GS1, INT3_GS1, INT4_GS1)의 측벽과 접촉한다. 반도체 라이너막의 외측면(151_OSW)은 제1 소오스/드레인 리세스(150R)의 프로파일을 나타낼 수 있다.
반도체 라이너막의 내측면(151_ISW)은 반도체 라이너막의 외측면(151_OSW)과 반대되는 면일 수 있다. 반도체 라이너막의 내측면(151_ISW)은 반도체 필링막(152)을 바라보는 면이다. 반도체 라이너막(151)은 라이너 리세스(151R)를 정의할 수 있다. 예를 들어, 라이너 리세스(151R)는 반도체 라이너막의 내측면(151_ISW)에 의해 정의할 수 있다.
예를 들어, 도 2 및 도 10에서, 반도체 라이너막(151)은 제3 이너 게이트 구조체(INT3_GS1)의 측벽 전체와 접촉할 수 있다. 도시되지 않았지만, 반도체 라이너막(151)은 제1 이너 게이트 구조체(INT1_GS1)의 측벽 전체, 제2 이너 게이트 구조체(INT2_GS2) 및 제4 이너 게이트 구조체(INT4_GS1)의 측벽 전체와 접촉할 수 있다.
도 2 및 도 11에서, 제3 이너 게이트 구조체(INT3_GS1)와 반도체 라이너막(151) 사이에, 반도체 잔여(residue) 패턴(SP_R)이 배치될 수 있다. 반도체 잔여 패턴(SP_R)은 제1 시트 패턴(NS1)과 접촉할 수 있다. 반도체 잔여 패턴(SP_R)은 반도체 라이너막의 외측면(151_OSW) 및 제3 이너 게이트 구조체(INT3_GS1)의 측벽과 접촉할 수 있다.
반도체 잔여 패턴(SP_R)은 예를 들어, 실리콘-게르마늄을 포함할 수 있다. 반도체 라이너막(151)이 실리콘-게르마늄을 포함할 경우, 반도체 잔여 패턴(SP_R)의 게르마늄의 분율은 반도체 라이너막(151)의 게르마늄 분율보다 크다. 반도체 잔여 패턴(SP_R)은 희생 패턴(도 53의 SC_L)이 제거되고 남은 나머지일 수 있다.
도시되지 않았지만, 반도체 잔여 패턴(SP_R)은 제1 이너 게이트 구조체(INT1_GS1) 및 반도체 라이너막(151) 사이, 제2 이너 게이트 구조체(INT2_GS1) 및 반도체 라이너막(151) 사이, 또는 제4 이너 게이트 구조체(INT4_GS1) 및 반도체 라이너막(151)에 배치될 수 있다.
도 2 및 도 12에서, 제3 이너 게이트 구조체(INT3_GS1)와 반도체 라이너막(151) 사이에, 이너 게이트 에어갭(INT_AG)이 배치될 수 있다. 이너 게이트 에어갭(INT_AG)은 반도체 라이너막(151)과, 제3 이너 게이트 구조체(INT3_GS1)의 제1 게이트 절연막(130) 사이에 배치될 수 있다. 이너 게이트 에어갭(INT_AG)은 반도체 라이너막(151)와, 제1 시트 패턴(NS1)과, 제3 이너 게이트 구조체(INT3_GS1) 사이에 정의될 수 있다.
도시되지 않았지만, 제1 게이트 절연막(130)이 계면막(interfacial layer)과, 고유전율 절연막을 포함할 경우, 계면막은 이너 게이트 에어갭(INT_AG)과 접촉하는 반도체 라이너막(151) 상에 형성될 수 있다.
또한, 도시되지 않았지만, 이너 게이트 에어갭(INT_AG)은 제1 이너 게이트 구조체(INT1_GS1) 및 반도체 라이너막(151) 사이, 제2 이너 게이트 구조체(INT2_GS1) 및 반도체 라이너막(151) 사이, 또는 제4 이너 게이트 구조체(INT4_GS1) 및 반도체 라이너막(151)에 배치될 수 있다.
반도체 필링막(152)은 반도체 라이너막(152) 상에 배치된다. 반도체 필링막(152)은 라이너 리세스(151R) 내에 배치된다. 반도체 필링막(152)은 라이너 리세스(151R)을 채울 수 있다.
반도체 필링막(152)은 반도체 라이너막(151)과 접촉한다. 반도체 필링막(152)은 반도체 라이너막의 내측면(151_ISW)과 접촉한다.
반도체 라이너막(151) 및 반도체 필링막(152)은 각각 실리콘-게르마늄을 포함할 수 있다. 반도체 라이너막(151) 및 반도체 필링막(152)은 각각 실리콘-게르마늄막을 포함할 수 있다. 반도체 라이너막(151) 및 반도체 필링막(152)은 각각 에피택셜 반도체막일 수 있다.
반도체 라이너막(151) 및 반도체 필링막(152)은 각각 도핑된 p형 불순물을 포함할 수 있다. 예를 들어, p형 불순물은 붕소(B)일 수 있지만, 이에 제한되는 것은 아니다. 반도체 필링막(152)의 게르마늄의 분율은 반도체 라이너막(151)의 게르마늄의 분율보다 크다.
도시되지 않았지만, 제1 소오스/드레인 패턴(150)은 반도체 필링막(152) 상에 배치된 반도체 캡핑막을 더 포함할 수 있다. 일 예로, 반도체 캡핑막은 실리콘막을 포함할 수 있다. 다른 예로, 반도체 캡핑막은 실리콘-게르마늄막을 포함할 수 있다. 반도체 캡핑막이 실리콘-게르마늄막을 포함할 경우, 반도체 캡핑막의 게르마늄의 분율은 반도체 필링막(152)의 게르마늄의 분율보다 작다.
도 2, 도 6 내지 도 9를 이용하여, 평면도적 관점의 제1 소오스/드레인 패턴(150)의 모양이 이하에서 설명된다.
반도체 라이너막(151)은 제1 게이트 스페이서의 연결 측벽(140_CSW) 전체를 덮을 수 있다. 반도체 라이너막(151)은 제1 게이트 스페이서의 외측벽(140_OSW)보다 제1 방향(D1)으로 돌출될 수 있다. 반도체 라이너막의 내측면(151_ISW)은 제1 게이트 스페이서의 외측벽(140_OSW)보다 제1 방향(D1)으로 돌출될 수 있다.
평면도 관점에서, 반도체 라이너막(151)은 제1 수평 부분(151_HP1)과, 제2 수평 부분(151_HP2)을 포함할 수 있다. 반도체 라이너막의 제2 수평 부분(151_HP2)은 반도체 라이너막의 제1 수평 부분(151_HP1)과 반도체 필링막(152) 사이에 배치된다. 예를 들어, 도 6 및 도 7에서, 반도체 라이너막의 제1 수평 부분(151_HP1)은 반도체 라이너막의 제2 수평 부분(151_HP2)과 제1 시트 패턴(NS1) 사이에 배치된다.
반도체 라이너막의 제1 수평 부분(151_HP1)은 제1 시트 패턴(NS1) 및 이너 게이트 구조체(INT1_GS1, INT2_GS1, INT3_GS1, INT4_GS1)와 접촉한다. 반도체 라이너막의 제1 수평 부분(151_HP1)은 제1 게이트 스페이서의 연결 측벽(140_CSW) 전체를 덮을 수 있다. 제1 게이트 스페이서의 연결 측벽(140_CSW) 전체는 반도체 라이너막의 제1 수평 부분(151_HP1)과 접촉할 수 있다.
반도체 라이너막의 제2 수평 부분(151_HP2)은 제1 게이트 스페이서의 외측벽(140_OSW)보다 제1 방향(D1)으로 돌출될 수 있다. 반도체 라이너막의 제2 수평 부분(151_HP2)은 제1 게이트 스페이서의 외측벽(140_OSW)의 일부를 덮을 수 있다. 반도체 라이너막의 제2 수평 부분(151_HP2)의 일부는 제1 게이트 스페이서의 연결 측벽(140_CSW)보다 제2 방향(D2)으로 돌출될 수 있다.
반도체 라이너막의 제1 수평 부분(151_HP1)은 제1 게이트 스페이서의 외측벽(140_OSW)을 덮지 않는다. 제1 게이트 스페이서의 외측벽(140_OSW)을 기준으로, 반도체 라이너막의 제1 수평 부분(151_HP1) 및 반도체 라이너막의 제2 수평 부분(151_HP2)은 구분될 수 있다.
도 6과 같은 평면도적인 관점에서, 반도체 라이너막의 제1 수평 부분(151_HP1)의 제2 방향(D2)으로의 폭(W21)은 반도체 라이너막의 제2 수평 부분(151_HP2)의 제2 방향(D2)으로의 폭(W22)보다 작다.
몇몇 실시예들에 따른 반도체 장치에서, 평면도적 관점에서, 반도체 라이너막의 제2 수평 부분(151_HP2)이 반도체 필링막(152)과 제1 게이트 스페이서(140) 사이에 배치될 수 있다. 예를 들어, 반도체 필링막(152)은 제1 게이트 스페이서의 외측벽(140_OSW)과 접촉하지 않을 수 있다.
도 4 및 도 5를 이용하여, 단면도적 관점의 제1 소오스/드레인 패턴(150)의 모양이 이하에서 설명된다.
제1 소오스/드레인 패턴(150)은 바닥면(150BS)과, 측벽(150SW)을 포함할 수 있다. 제1 소오스/드레인 패턴의 바닥면(150BS)는 제1 하부 패턴(BP1)과 접촉한다. 제1 소오스/드레인 패턴의 측벽(150SW)은 제1 소오스/드레인 패턴의 바닥면(150BS)으로부터 제3 방향(D3)으로 연장될 수 있다. 제1 소오스/드레인 패턴의 측벽(150SW)은 제1 소오스/드레인 패턴의 바닥면(150BS)과 직접 연결된다.
몇몇 실시예들에 따른 반도체 장치에서, 제1 소오스/드레인 패턴의 측벽(150SW)은 하부 경사 측벽(150LSW)과, 상부 경사 측벽(150USW)과, 패싯(facet) 교차점(150FC)를 포함할 수 있다.
예를 들어, 제1 소오스/드레인 패턴의 하부 경사 측벽(150LSW)은 제1 소오스/드레인 패턴의 바닥면(150BS)과 직접 연결될 수 있다. 제1 소오스/드레인 패턴의 상부 경사 측벽(150USW)은 제1 소오스/드레인 패턴의 하부 경사 측벽(150LSW) 상에 배치된다. 제1 소오스/드레인 패턴의 패싯 교차점(150FC)은 제1 소오스/드레인 패턴의 상부 경사 측벽(150USW)과 제1 소오스/드레인 패턴의 하부 경사 측벽(150LSW)이 만나는 지점이다. 제1 소오스/드레인 패턴의 패싯 교차점(150FC)은 제1 소오스/드레인 패턴의 상부 경사 측벽(150USW)과 제1 소오스/드레인 패턴의 하부 경사 측벽(150LSW)이 직접 연결된 지점일 수 있다.
제1 소오스/드레인 패턴의 하부 경사 측벽(150LSW)을 포함하는 제1 소오스/드레인 패턴(150)에서, 제1 소오스/드레인 패턴(150)의 제2 방향(D2)으로의 폭은 제1 하부 패턴(BP1)에서 멀어짐에 따라 증가할 수 있다. 제1 소오스/드레인 패턴의 상부 경사 측벽(150USW)을 포함하는 제1 소오스/드레인 패턴(150)에서, 제1 소오스/드레인 패턴(150)의 제2 방향(D2)으로의 폭은 제1 하부 패턴(BP1)에서 멀어짐에 따라 감소할 수 있다. 제1 소오스/드레인 패턴의 패싯 교차점(150FC)에서, 제1 소오스/드레인 패턴(150)의 제2 방향(D2)으로의 폭은 최대일 수 있다.
반도체 라이너막(151)은 제1 하부 패턴(BP1)과 접촉하는 바닥면(151BS)을 포함한다. 반도체 라이너막의 바닥면(151BS)은 제1 소오스/드레인 패턴의 바닥면(150BS)이다. 도 4 및 도 5에서, 반도체 라이너막의 바닥면(151BS)이 평면인 것으로 도시되었지만, 이에 제한되는 것은 아니다. 도시된 것과 달리, 반도체 라이너막의 바닥면(151BS)은 곡면일 수 있다.
반도체 라이너막(151)은 제1 수직 영역(151_R1)을 포함할 수 있다. 몇몇 실시예들에 따른 반도체 장치에서, 반도체 라이너막(151)은 반도체 라이너막의 제1 수직 영역(151_R1)일 수 있다. 반도체 라이너막의 제1 수직 영역(151_R1)은 반도체 라이너막의 바닥면(151BS)과, 반도체 라이너막의 상면(151US)을 포함할 수 있다.
반도체 라이너막의 제1 수직 영역(151_R1)에서, 반도체 라이너막(151)의 제2 방향(D2)으로의 폭은 제1 하부 패턴(BP1)에서 멀어짐에 따라 증가할 수 있다. 반도체 라이너막의 제1 수직 영역(151_R1)은 제1 지점(P1)과, 제2 지점(P2)을 포함할 수 있다. 반도체 라이너막(151)의 제1 지점(P1)은 제1 하부 패턴(BP1)으로부터 제1 높이(H11)에 위치할 수 있다. 반도체 라이너막(151)의 제2 지점(P2)은 제1 하부 패턴(BP1)으로부터 제2 높이(H12)에 위치할 수 있다.
예를 들어, 제2 높이(H12)는 제1 높이(H11)보다 크다. 반도체 라이너막(151)의 제1 지점(P1)에서의 반도체 라이너막(151)의 제2 방향(D2)으로의 폭(W11)은, 반도체 라이너막(151)의 제2 지점(P2)에서의 반도체 라이너막(151)의 제2 방향(D2)으로의 폭(W12)보다 크다.
반도체 라이너막의 제1 수직 영역(151_R1)은 제1 서브 하부 측벽(151LSW)을 포함한다. 제1 서브 하부 측벽(151LSW)은 반도체 라이너막의 제1 수직 영역(151_R1)에 의해 정의된 하부 경사 측벽일 수 있다. 반도체 라이너막(151)은 제1 서브 하부 측벽(151LSW)을 포함한다. 몇몇 실시예들에 따른 반도체 장치에서, 제1 서브 하부 측벽(151LSW)은 반도체 라이너막의 바닥면(151BS)과 직접 연결될 수 있다.
반도체 필링막(152)은 반도체 라이너막의 상면(151US) 상에 배치된다. 반도체 필링막(152)은 반도체 라이너막의 상면(151US)과 접촉할 수 있다. 도 4에서, 반도체 라이너막(151)과 반도체 필링막(152) 사이의 경계인 반도체 라이너막의 상면(151US)은 예를 들어, 평면일 수 있다.
몇몇 실시예들에 따른 반도체 장치에서, 반도체 필링막(152)은 제1 수직 영역(152_R1)과 제2 수직 영역(152_R2)을 포함할 수 있다. 반도체 필링막의 제1 수직 영역(152_R1)은 반도체 필링막의 제2 수직 영역(152_R2) 상에 배치된다. 예를 들어, 반도체 필링막의 제2 수직 영역(152_R2)은 반도체 필링막의 제1 수직 영역(152_R1)과, 반도체 라이너막의 제1 수직 영역(151_R1) 사이에 배치된다. 반도체 필링막의 제2 수직 영역(152_R2)은 반도체 라이너막의 상면(151US)과 접촉할 수 있다.
반도체 필링막의 제1 수직 영역(152_R1)에서, 반도체 필링막(152)의 제2 방향(D2)으로의 폭은 제1 하부 패턴(BP1)에서 멀어짐에 따라 감소할 수 있다. 반도체 필링막의 제2 수직 영역(152_R2)에서, 반도체 필링막(152)의 제2 방향(D2)으로의 폭은 제1 하부 패턴(BP1)에서 멀어짐에 따라 증가할 수 있다.
반도체 필링막의 제2 수직 영역(152_R2)은 제2 서브 하부 측벽(152LSW)을 포함한다. 제2 서브 하부 측벽(152LSW)은 반도체 필링막의 제2 수직 영역(152_R2)에 의해 정의된 하부 경사 측벽일 수 있다. 반도체 필링막의 제1 수직 영역(152_R1)은 서브 상부 측벽(152USW)을 포함한다. 서브 상부 측벽(152USW)은 반도체 필링막의 제1 수직 영역(152_R1)에 의해 정의된 상부 경사 측벽일 수 있다.
도 4와 같은 단면도에서, 제1 소오스/드레인 패턴(150)은 반도체 라이너막(151) 및 반도체 필링막(152)을 포함할 수 있다. 반면, 도 5와 같은 단면도에서, 제1 소오스/드레인 패턴(150)은 반도체 필링막(152)을 포함하지 않을 수 있다. 도 5는 제조 공정 중 에피 절연 라이너(도 45의 150SP)에 의해 마스킹된 부분을 절단한 단면도일 수 있다.
예를 들어, 제1 소오스/드레인 패턴의 하부 경사 측벽(150LSW)의 적어도 일부는 반도체 라이너막(151)에 의해 정의될 수 있다. 도 4에서, 제1 소오스/드레인 패턴의 하부 경사 측벽(150LSW)은 제1 서브 하부 측벽(151LSW)과, 제2 서브 하부 측벽(152LSW)을 포함할 수 있다. 몇몇 실시예들에 따른 반도체 장치에서, 제1 소오스/드레인 패턴의 하부 경사 측벽(150LSW)의 일부는 반도체 필링막(152)에 의해 정의될 수 있다.
제1 소오스/드레인 패턴의 상부 경사 측벽(150USW)은 서브 상부 측벽(152USW)일 수 있다. 예를 들어, 제1 소오스/드레인 패턴의 상부 경사 측벽(150USW) 전체는 반도체 필링막(152)에 의해 정의될 수 있다. 몇몇 실시예들에 따른 반도체 장치에서, 제1 소오스/드레인 패턴의 패싯 교차점(150FC)은 반도체 필링막(152)에 포함될 수 있다.
도 5에서, 제1 소오스/드레인 패턴의 하부 경사 측벽(150LSW) 및 제1 소오스/드레인 패턴의 상부 경사 측벽(150USW)은 반도체 라이너막(151)에 의해 정의될 수 있다.
도시되지 않았지만, 제1 소오스/드레인 패턴(150)이 반도체 캡핑막을 포함할 경우, 제1 소오스/드레인 패턴의 측벽(150SW)의 일부는 반도체 캡핑막에 의해 정의될 수 있다.
도 4 및 도 5에서, 제2 방향(D2)으로 이격된 제1 소오스/드레인 패턴의 측벽(150SW)은 서로 만나지 않는 것으로 도시되었지만, 이에 제한되는 것은 아니다. 도시된 것과 달리, 제1 소오스/드레인 패턴(150)은 오각형과 유사한 모양을 가질 수 있음은 물론이다.
에피 절연 라이너(150SP)는 제1 소오스/드레인 패턴(150) 및 필드 절연막(150) 상에 배치될 수 있다. 에피 절연 라이너(150SP)는 제1 소오스/드레인 패턴의 측벽(150SW)의 일부를 따라 연장될 수 있다.
몇몇 실시예들에 따른 반도체 장치에서, 에피 절연 라이너(150SP)는 제1 소오스/드레인 패턴(150)과 접촉할 수 있다. 예를 들어, 에피 절연 라이너(150SP)는 반도체 라이너막(151)과 접촉할 수 있다.
에피 절연 라이너(150SP)은 제1 소오스/드레인 패턴의 상부 경사 측벽(150USW)을 따라 연장되지 않는다. 에피 절연 라이너(150SP)는 제1 소오스/드레인 패턴의 하부 경사 측벽(150LSW)의 적어도 일부를 따라 연장될 수 있다. 예를 들어, 에피 절연 라이너(150SP)는 제1 소오스/드레인 패턴의 하부 경사 측벽(150LSW)의 일부를 따라 연장될 수 있다.
에피 절연 라이너(150SP)은 반도체 라이너막(151)의 측벽의 적어도 일부를 따라 연장될 수 있다. 예를 들어, 에피 절연 라이너(150SP)는 반도체 라이너막의 제1 수직 영역(151_R1)의 측벽(151LSW)의 적어도 일부를 따라 연장될 수 있다.
몇몇 실시예들에 따른 반도체 장치에서, 에피 절연 라이너(150SP)는 제1 서브 하부 측벽(151LSW) 전체를 따라 연장될 수 있다. 에피 절연 라이너(150SP)는 반도체 라이너막(151)에 의해 정의된 제1 소오스/드레인 패턴의 하부 경사 측벽(150LSW) 전체를 따라 연장될 수 있다.
에피 절연 라이너(150SP)는 제2 서브 하부 측벽(152LSW)을 따라 연장되지 않을 수 있다.
도 5에서, 에피 절연 라이너(150SP)는 제1 소오스/드레인 패턴의 하부 경사 측벽(150LSW) 전체를 따라 연장될 수 있다. 에피 절연 라이너(150SP)는 제1 소오스/드레인 패턴의 패싯 교차점(150FC)까지 연장될 수 있다.
몇몇 실시예들에 따른 반도체 장치에서, 에피 절연 라이너(150SP)는 필드 절연막의 상면(105US)을 따라 연장될 수 있다. 예를 들어, 필드 절연막의 상면(105US) 상의 에피 절연 라이너(150SP)는 제1 소오스/드레인 패턴(150)과 제3 방향(D3)으로 중첩될 수 있다.
도 13에서, 에피 절연 라이너의 상면(150SP_US)은 평면일 수 있다.
도 14에서, 에피 절연 라이너의 상면(150SP_US)은 볼록한 곡면일 수 있다. 반도체 라이너막(151)을 형성하는 동안, 에피 절연 라이너(150SP)의 일부가 식각되어, 에피 절연 라이너의 상면(150SP_US)이 라운딩될 수 있다.
도 4 및 도 5의 패싯 교차점(150FC)보다 아래쪽을 자른 평면도인 도 6, 도 7 및 도 9에서, 에피 절연 라이너(150SP)는 제1 게이트 스페이서의 외측벽(140_OSW) 상에 배치된다. 에피 절연 라이너(150SP)는 제1 게이트 스페이서의 외측벽(140_OSW)과 제1 소오스/드레인 패턴의 측벽(150SW)에 접촉할 수 있다.
도 6에서, 에피 절연 라이너(150SP)는 반도체 라이너막의 제2 수평 부분(151_HP2)과 접촉한다. 에피 절연 라이너(150SP)는 반도체 라이너막의 제1 수평 부분(151_HP1)과 접촉하지 않을 수 있다. 반도체 라이너막의 제2 수평 부분(151_HP2)의 제1 방향(D1)으로의 두께(t11)는 에피 절연 라이너(150SP)의 제1 방향(D1)으로의 두께(t12)와 동일할 수 있다. 에피 절연 라이너(150SP)는 예를 들어, 사각형의 모양을 가질 수 있다.
도 6과 같이 도 7에서, 제1 게이트 스페이서의 외측벽(140_OSW)보다 돌출된 반도체 라이너막(151)의 제1 방향(D1)으로의 두께는 에피 절연 라이너(150SP)의 제1 방향(D1)으로의 두께와 동일할 수 있다. 에피 절연 라이너(150SP)는 "L"자 모양을 가질 수 있다.
또는, 도 9에서, 에피 절연 라이너(150SP)는 제1 방향(D1)으로 연장된 제1 소오스/드레인 패턴의 측벽(150SW) 전체를 따라 연장된다. 이와 같은 경우, 제1 소오스/드레인 패턴의 측벽(150SW) 전체는 반도체 라이너막(151)에 의해 정의된다. 에피 절연 라이너(150SP)는 "ㄷ"자 모양을 가질 수 있다.
다르게 설명하면, 도 4 및 도 5의 패싯 교차점(150FC)보다 아래쪽을 자른 평면도에서, 에피 절연 라이너(150SP)는 다양한 모양을 가질 수 있다.
도 4 및 도 5의 패싯 교차점(150FC)보다 위쪽을 자른 평면도인 도 8에서, 에피 절연 라이너(150SP)는 제1 게이트 스페이서의 외측벽(140_OSW) 상에 배치되지 않는다.
에피 절연 라이너(150SP)는 절연 물질을 포함할 수 있다. 에피 절연 라이너(150SP)는 예를 들어, 실리콘 산화물(SiO2), 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산탄질화물(SiOCN), 실리콘 붕소질화물(SiBN), 실리콘 산붕소질화물(SiOBN) 및 실리콘 산탄화물(SiOC) 중 적어도 하나를 포함할 수 있다. 에피 절연 라이너(150SP)는 단일막인 것으로 도시되었지만, 이에 제한되는 것은 아니다.
소오스/드레인 식각 정지막(185)은 제1 소오스/드레인 패턴(150) 및 필드 절연막(105) 상에 배치된다. 소오스/드레인 식각 정지막(185)은 제1 게이트 구조체(GS1)의 측벽과, 제1 소오스/드레인 패턴(150)의 상면과, 제1 소오스/드레인 패턴의 측벽(150SW)과, 필드 절연막의 상면(105US)을 따라 연장될 수 있다.
예를 들어, 소오스/드레인 식각 정지막(185)은 반도체 라이너막의 측벽(151LSW)와, 반도체 필링막의 측벽(152LSW, 152USW)을 따라 연장될 수 있다. 에피 절연 라이너(150SP)는 소오스/드레인 식각 정지막(185) 및 제1 소오스/드레인 패턴(150) 사이에 배치된다. 에피 절연 라이너(150SP)는 소오스/드레인 식각 정지막(185) 및 필드 절연막(105) 사이에 배치될 수 있다.
소오스/드레인 식각 정지막(185)은 이 후에 설명될 제1 층간 절연막(190)에 대해 식각 선택비를 갖는 물질을 포함할 수 있다. 소오스/드레인 식각 정지막(185)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산탄질화물(SiOCN), 실리콘 붕소질화물(SiBN), 실리콘 산붕소질화물(SiOBN), 실리콘 산탄화물(SiOC) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 도시된 것과 달리, 소오스/드레인 식각 정지막(185)이 형성되지 않을 수도 있다.
제1 층간 절연막(190)은 소오스/드레인 식각 정지막(185) 상에 배치될 수 있다. 제1 층간 절연막(190)은 제1 소오스/드레인 패턴(150) 상에 배치될 수 있다. 제1 층간 절연막(190)은 제1 게이트 캡핑 패턴(145)의 상면을 덮지 않을 수 있다. 예를 들어, 제1 층간 절연막(190)의 상면은 제1 게이트 캡핑 패턴(145)의 상면과 동일 평면에 놓일 수 있다.
제1 층간 절연막(190)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, Fluorinated TetraEthylOrthoSilicate (FTEOS), Hydrogen SilsesQuioxane (HSQ), Bis-benzoCycloButene (BCB), TetraMethylOrthoSilicate (TMOS), OctaMethyleyCloTetraSiloxane (OMCTS), HexaMethylDiSiloxane (HMDS), TriMethylSilyl Borate (TMSB), DiAcetoxyDitertiaryButoSiloxane (DADBS), TriMethylSilil Phosphate (TMSP), PolyTetraFluoroEthylene (PTFE), TOSZ(Tonen SilaZen), FSG(Fluoride Silicate Glass), polypropylene oxide와 같은 polyimide nanofoams, CDO(Carbon Doped silicon Oxide), OSG(Organo Silicate Glass), SiLK, Amorphous Fluorinated Carbon, silica aerogels, silica xerogels, mesoporous silica 또는 이들의 조합을 포함할 수 있지만, 이에 제한되는 것은 아니다.
제1 소오스/드레인 컨택(180)은 제1 소오스/드레인 패턴(150) 상에 배치된다. 제1 소오스/드레인 컨택(180)은 제1 소오스/드레인 패턴(150)과 연결된다. 제1 소오스/드레인 컨택(180)은 제1 층간 절연막(190) 및 소오스/드레인 식각 정지막(185)을 통과하여 제1 소오스/드레인 패턴(150)과 연결될 수 있다.
제1 소오스/드레인 컨택(180)과 제1 소오스/드레인 패턴(150) 사이에, 제1 컨택 실리사이드막(155)이 더 배치될 수 있다.
제1 소오스/드레인 컨택(180)은 단일막인 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 제1 소오스/드레인 컨택(180)은 예를 들어, 금속, 금속 합금, 도전성 금속 질화물, 도전성 금속 탄화물, 도전성 금속 산화물, 도전성 금속 탄질화물 및 2차원 물질(Two-dimensional(2D) material) 중 적어도 하나를 포함할 수 있다.
제1 컨택 실리사이드막(155)은 금속 실리사이드 물질을 포함할 수 있다.
제2 층간 절연막(191)은 제1 층간 절연막(190) 상에 배치된다. 제2 층간 절연막(191)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다.
배선 구조체(205)는 제2 층간 절연막(191) 내에 배치된다. 배선 구조체(205)는 제1 소오스/드레인 컨택(180)과 연결될 수 있다. 배선 구조체(205)는 배선 라인(207)과, 배선 비아(206)을 포함할 수 있다.
배선 라인(207) 및 배선 비아(206)는 서로 구분되는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한 되는 것은 아니다. 즉, 일 예로, 배선 비아(206)을 형성한 후, 배선 라인(207)이 형성될 수 있다. 다른 예로, 배선 비아(206) 및 배선 라인(207)은 동시에 형성될 수 있다.
배선 라인(207) 및 배선 비아(206)은 각각 단일막인 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 배선 라인(207) 및 배선 비아(206)은 각각 예를 들어, 금속, 금속 합금, 도전성 금속 질화물, 도전성 금속 탄화물, 도전성 금속 산화물, 도전성 금속 탄질화물 및 2차원 물질(Two-dimensional(2D) material) 중 적어도 하나를 포함할 수 있다.
예를 들어, 배선 구조체(205)와 연결되는 부분의 제1 소오스/드레인 컨택(180)의 상면은 배선 구조체(205)와 연결되지 않는 부분의 제1 소오스/드레인 컨택(180)의 상면과 동일 평면에 놓일 수 있다.
도 15 내지 도 19는 각각 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 14를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 15를 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 에피 절연 라이너(150SP)은 반도체 라이너막의 제1 수직 영역(151_R1)의 측벽의 일부를 따라 연장될 수 있다.
에피 절연 라이너(150SP)는 제1 서브 하부 측벽(151LSW)의 일부를 따라 연장될 수 있다. 에피 절연 라이너(150SP)는 반도체 라이너막(151)에 의해 정의된 제1 소오스/드레인 패턴의 하부 경사 측벽(150LSW)의 일부를 따라 연장될 수 있다.
도 16 및 도 17을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 반도체 라이너막(151)과 반도체 필링막(152) 사이의 경계인 반도체 라이너막의 상면(151US)은 곡면일 수 있다.
도 16에서, 반도체 라이너막의 상면(151US)은 오목한 곡면일 수 있다.
도 17에서, 반도체 라이너막의 상면(151US)은 볼록한 곡면일 수 있다.
도 18을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 에피 절연 라이너(150SP)는 반도체 필링막의 측벽(152LSW, 152USW)의 일부를 따라 연장될 수 있다.
에피 절연 라이너(150SP)는 반도체 필링막의 제2 수직 영역(152_R2)의 측벽(152LSW)의 적어도 일부를 덮을 수 있다. 에피 절연 라이너(150SP)는 제2 서브 하부 측벽(152LSW)의 적어도 일부를 따라 연장될 수 있다.
에피 절연 라이너(150SP)는 제1 소오스/드레인 패턴의 하부 경사 측벽(150LSW) 전체를 따라 연장되는 것으로 도시되었지만, 이에 제한되는 것은 아니다.
도 19를 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 반도체 필링막(152)은 제1 수직 영역(152_R1)을 포함하고, 제2 수직 영역(도 4의 152_R2)을 포함하지 않는다.
반도체 필링막의 제1 수직 영역(152_R1)은 반도체 라이너막의 제1 수직 영역(151_R1)의 바로 위에 배치될 수 있다. 반도체 필링막의 제1 수직 영역(152_R1)은 반도체 라이너막의 상면(151US)과 접촉할 수 있다.
제1 소오스/드레인 패턴의 하부 경사 측벽(150LSW)는 반도체 필링막(152)에 의해 정의되는 부분을 포함하지 않는다. 제1 소오스/드레인 패턴의 하부 경사 측벽(150LSW)은 반도체 라이너막의 제1 수직 영역(151_R1)의 측벽(151LSW)일 수 있다.
제1 소오스/드레인 패턴의 패싯 교차점(150FC)은 반도체 라이너막(151) 및 반도체 필링막(152)에 포함될 수 있다.
도 20 및 도 21은 각각 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 14를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 20 및 도 21을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 필드 절연막의 상면(105US)은 적어도 하나 이상의 계단 영역을 포함할 수 있다.
제1 소오스/드레인 패턴의 측벽(150SW) 상의 에피 절연 라이너(150SP)는 종단을 포함할 수 있다. 에피 절연 라이너(150SP)의 종단은 에피 절연 라이너의 상면(도 13 및 도 14의 150SP_US)을 포함할 수 있다.
도 20에서, 필드 절연막의 상면(105US)은 하나의 계단 영역(105US_ST)을 포함할 수 있다.
계단 영역(105US_ST)과 에피 절연 라이너(150SP)의 종단은 제3 방향(D3)으로 정렬될 수 있다. 다르게 설명하면, 에피 절연 라이너(150SP)의 종단에서 제3 방향(D3)으로 이동한 지점에, 계단 영역(105US_ST)이 위치할 수 있다.
도 21에서, 필드 절연막의 상면(105US)은 제1 계단 영역(105US_ST1)과 제2 계단 영역(105US_ST2)을 포함할 수 있다.
에피 절연 라이너(150SP)의 종단에서 제3 방향(D3)으로 이동한 지점에, 제1 계단 영역(105US_ST1)이 위치할 수 있다. 제1 소오스/드레인 패턴의 패싯 교차점(150FC)에서 제3 방향(D3)으로 이동한 지점에, 제2 계단 영역(105US_ST2)이 위치할 수 있다.
도 22 내지 도 24는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다. 설명의 편의상, 도 1 내지 도 14를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
참고적으로, 도 24는 도 22의 F - F를 따라 잘라 위에서 본 평면도이다. 도 24는 도 23의 핀 스페이서(140SP)의 최상부보다 아래쪽을 자른 평면도일 수 있다. 도 23의 핀 스페이서(140SP)의 최상부보다 위쪽을 자른 평면도는 도 6 내지 도 9와 유사할 수 있다.
도 22 내지 도 24를 참고하면, 몇몇 실시예들에 따른 반도체 장치는 제1 소오스/드레인 패턴의 측벽(150SW)의 일부를 따라 연장된 핀 스페이서(140SP)를 더 포함할 수 있다.
제1 소오스/드레인 패턴의 측벽(150SW)은 연결 측벽(150FSW)과, 하부 경사 측벽(150LSW)과, 상부 경사 측벽(150USW)과, 패싯(facet) 교차점(150FC)를 포함할 수 있다.
제1 소오스/드레인 패턴의 연결 측벽(150FSW)는 제1 소오스/드레인 패턴의 하부 경사 측벽(150LSW)보다 아래에 위치할 수 있다. 제1 소오스/드레인 패턴의 연결 측벽(150FSW)은 제1 소오스/드레인 패턴의 바닥면(150BS)과 직접 연결될 수 있다.
예를 들어, 제1 소오스/드레인 패턴의 연결 측벽(150FSW)을 포함하는 제1 소오스/드레인 패턴(150)에서, 제1 소오스/드레인 패턴(150)의 제2 방향(D2)으로의 폭(W13)은 제1 하부 패턴(BP1)에서 멀어짐에 따라 감소할 수 있다.
반도체 라이너막(151)은 반도체 라이너막의 제1 수직 영역(151_R1)과 제1 하부 패턴(BP1) 사이에 배치된 제2 수직 영역(151_R2)을 포함할 수 있다. 반도체 라이너막의 제2 수직 영역(151_R2)은 제1 하부 패턴(BP1)과 접촉한다. 반도체 라이너막의 제2 수직 영역(151_R2)은 반도체 라이너막의 바닥면(151BS)을 포함한다.
반도체 라이너막의 제2 수직 영역(151_R2)은 제1 서브 연결 측벽(151FSW)을 포함한다. 제1 서브 연결 측벽(151FSW)은 반도체 라이너막의 바닥면(151BS)과 직접 연결된다. 반도체 라이너막(151)의 측벽은 제1 서브 연결 측벽(151FSW)과 제1 서브 하부 측벽(151LSW)을 포함한다.
제1 소오스/드레인 패턴의 연결 측벽(150FSW)의 적어도 일부는 반도체 라이너막(151)에 의해 정의될 수 있다. 예를 들어, 제1 소오스/드레인 패턴의 연결 측벽(150FSW)의 적어도 일부는 반도체 라이너막의 제2 수직 영역(151_R2)에 의해 정의된다. 몇몇 실시예들에 따른 반도체 장치에서, 제1 소오스/드레인 패턴의 연결 측벽(150FSW) 전체는 반도체 라이너막(151)에 의해 정의될 수 있다. 제1 소오스/드레인 패턴의 연결 측벽(150FSW)은 제1 서브 연결 측벽(151FSW)일 수 있다.
반도체 라이너막의 제2 수직 영역(151_R2)에서, 반도체 라이너막(151)의 제2 방향(D2)으로의 폭(W13)은 제1 하부 패턴(BP1)에서 멀어짐에 따라 감소할 수 있다.
에피 절연 라이너(150SP)는 반도체 라이너막(151)의 측벽을 따라 연장될 수 있다. 에피 절연 라이너(150SP)는 제1 서브 연결 측벽(151FSW)과 제1 서브 하부 측벽(151LSW)을 따라 연장될 수 있다. 에피 절연 라이너(150SP)는 제1 소오스/드레인 패턴의 연결 측벽(150FSW) 상에 배치될 수 있다.
에피 절연 라이너(150SP)는 반도체 라이너막의 제1 수직 영역(151_R1)과 접촉하지만, 반도체 라이너막의 제2 수직 영역(151_R2)과 접촉하지 않을 수 있다. 에피 절연 라이너(150SP)는 반도체 라이너막의 제2 수직 영역(151_R2)의 측벽(151FSW)과 접촉하지 않을 수 있다.
핀 스페이서(140SP)는 제1 소오스/드레인 패턴의 측벽(150SW) 상에 배치될 수 있다. 핀 스페이서(140SP)는 필드 절연막의 상면(105US) 상에 배치될 수 있다.
핀 스페이서(140SP)는 제1 소오스/드레인 패턴(150)과 에피 절연 라이너(150SP) 사이에 배치될 수 있다. 핀 스페이서(140SP)는 제1 소오스/드레인 패턴의 연결 측벽(150FSW)을 따라 연장될 수 있다. 핀 스페이서(140SP)는 반도체 라이너막의 제2 수직 영역(151_R2)의 측벽(151FSW)을 따라 연장될 수 있다. 핀 스페이서(140SP)가 제1 서브 연결 측벽(151FSW) 전체와 접촉할 수 있다.
핀 스페이서(140SP)는 반도체 라이너막(151)과 에피 절연 라이너(150SP) 사이에 배치될 수 있다. 예를 들어, 핀 스페이서(140SP)는 반도체 라이너막의 제2 수직 영역(151_R2)과 에피 절연 라이너(150SP) 사이에 배치될 수 있다. 핀 스페이서(140SP)로 인해, 에피 절연 라이너(150SP)는 제1 서브 연결 측벽(151FSW)과 접촉하지 않을 수 있다.
평면도적으로, 제1 게이트 스페이서(140)는 핀 스페이서(140SP)와 직접 연결될 수 있다. 제조 공정 상, 제1 게이트 스페이서(140)는 핀 스페이서(140SP)와 동시에 형성될 수 있다. 핀 스페이서(140SP)는 제1 게이트 스페이서(140)과 동일한 물질을 포함한다.
도 25 내지 도 27은 각각 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 14, 도 22 내지 도 24를 통해 설명한 것과 다른 점을 중심으로 설명한다.
도 25를 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 소오스/드레인 패턴의 연결 측벽(150FSW)을 포함하는 제1 소오스/드레인 패턴(150)에서, 제1 소오스/드레인 패턴(150)의 제2 방향(D2)으로의 폭(W13)은 제1 하부 패턴(BP1)에서 멀어짐에 일정할 수 있다.
반도체 라이너막의 제2 수직 영역(151_R2)에서, 반도체 라이너막(151)의 제2 방향(D2)으로의 폭(W13)은 제1 하부 패턴(BP1)에서 멀어짐에 따라 일정할 수 있다.
도 26 및 도 27을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 반도체 라이너막(151)은 반도체 라이너막의 제1 수직 영역(도 23의 151_R1)을 포함하지 않는다.
반도체 라이너막의 제2 수직 영역(151_R2)은 반도체 필링막(152)과 접촉한다. 반도체 라이너막의 제2 수직 영역(151_R2)은 반도체 라이너막의 상면(151US)을 포함한다. 예를 들어, 반도체 라이너막의 상면(151US)은 오목한 곡면을 가질 수 있다.
제1 소오스/드레인 패턴의 하부 경사 측벽(150LSW)은 반도체 필링막(152)에 의해 정의된 제2 서브 하부 측벽(152LSW)을 포함한다. 제1 소오스/드레인 패턴의 하부 경사 측벽(150LSW)은 반도체 라이너막(151)에 의해 정의되는 측벽을 포함하지 않는다.
도 26에서, 핀 스페이서(140SP)는 반도체 필링막(152)의 측벽(152LSW, 152USW)을 따라 연장되지 않는다.
도 27에서, 반도체 필링막(152)은 제3 수직 영역(152_R3)을 더 포함할 수 있다. 반도체 필링막의 제3 수직 영역(152_R3)은 반도체 필링막의 제2 수직 영역(152_R2)과 반도체 라이너막(151) 사이에 배치된다.
반도체 필링막의 제3 수직 영역(152_R3)은 제2 서브 연결 측벽(152FSW)를 포함한다. 제1 소오스/드레인 패턴의 연결 측벽(150FSW)은 제1 서브 연결 측벽(151FSW)과, 제2 서브 연결 측벽(152FSW)을 포함한다. 핀 스페이서(140SP)은 제2 서브 연결 측벽(152FSW)과 접촉한다.
도 28 내지 도 30은 각각 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 14를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 28을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 소오스/드레인 리세스(150R)는 복수의 폭 확장 영역(도 2의 150R_ER)을 포함하지 않는다.
제1 소오스/드레인 리세스(150R)의 측벽은 웨이비(wavy)한 형태를 갖지 않는다. 제1 소오스/드레인 리세스(150R)의 측벽 중 상부는 제1 하부 패턴(BP1)에서 멀어짐에 따라 제1 방향(D1)으로의 폭이 감소할 수 있다.
도 29를 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 배선 구조체(205)와 연결되지 않는 부분의 제1 소오스/드레인 컨택(180)의 상면은 제1 게이트 캡핑 패턴(145)의 상면보다 낮다.
배선 구조체(205)와 연결되지 않는 부분의 제1 소오스/드레인 컨택(180)의 상면은 배선 구조체(205)와 연결되는 부분의 제1 소오스/드레인 컨택(180)의 상면보다 낮다.
도 30을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 소오스/드레인 컨택(180)은 하부 소오스/드레인 컨택(181)과, 상부 소오스/드레인 컨택(182)을 포함한다.
상부 소오스/드레인 컨택(182)은 배선 구조체(205)와 연결되는 부분에 배치될 수 있다. 상부 소오스/드레인 컨택(182)은 배선 구조체(205)와 연결되지 않는 부분에 배치되지 않는다.
배선 라인(207)은 배선 비아(도 2의 206) 없이 제1 소오스/드레인 컨택(180)과 연결될 수 있다. 배선 구조체(205)는 배선 비아(도 2의 206)을 포함하지 않을 수 있다.
하부 소오스/드레인 컨택(181)과, 상부 소오스/드레인 컨택(182)은 각각 각 단일막인 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 하부 소오스/드레인 컨택(181)과, 상부 소오스/드레인 컨택(182)은 각각 예를 들어, 금속, 금속 합금, 도전성 금속 질화물, 도전성 금속 탄화물, 도전성 금속 산화물, 도전성 금속 탄질화물 및 2차원 물질(Two-dimensional(2D) material) 중 적어도 하나를 포함할 수 있다.
도 31 내지 도 34는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다. 참고적으로, 도 31은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 평면도이다. 도 32 및 도 33은 도 31의 J - J를 따라 절단한 단면도들이다. 도 34는 도 31의 K - K를 따라 절단한 단면도이다.
또한, 도 31의 A - A를 따라 절단한 단면도는 도 2, 도 22 및 도 28 중 하나와 동일할 수 있다. 도 31의 C - C를 따라 절단한 단면도는 도 4, 도 15 내지 도 21, 도 23, 도 25 내지 도 27 중 하나와 동일할 수 있다. 덧붙여, 도 31의 제1 영역(I)에 관한 설명은 도 1 내지 도 30을 이용하여 설명한 것과 실질적으로 동일할 수 있다. 따라서, 이하의 설명은 도 31의 제2 영역(II)에 관한 내용을 중심으로 설명한다.
도 31 내지 도 34를 참고하면, 몇몇 실시예들에 따른 반도체 장치는 제1 활성 패턴(AP1)과, 복수의 제1 게이트 구조체(GS1)과, 제1 소오스/드레인 패턴(150)과, 에피 절연 라이너(150SP)와, 제2 활성 패턴(AP2)과, 복수의 제2 게이트 구조체(GS2)와, 제2 소오스/드레인 패턴(250)을 포함할 수 있다.
기판(100)은 제1 영역(I) 및 제2 영역(II)을 포함할 수 있다. 제1 영역(I)은 PMOS가 형성되는 영역이고, 제2 영역(II)은 NMOS가 형성되는 영역일 수 있다.
제1 활성 패턴(AP1)과, 복수의 제1 게이트 구조체(GS1)와, 제1 소오스/드레인 패턴(150)과, 에피 절연 라이너(150SP)은 기판(100)의 제1 영역(I)에 배치된다. 제2 활성 패턴(AP2)과, 복수의 제2 게이트 구조체(GS2)와, 제2 소오스/드레인 패턴(250)은 기판(100)의 제2 영역(II)에 배치된다.
제2 활성 패턴(AP2)은 제2 하부 패턴(BP2)과, 복수의 제2 시트 패턴(NS2)을 포함할 수 있다. 제2 하부 패턴(BP2)은 핀 트렌치(FT)에 의해 정의될 수 있다. 복수의 제2 시트 패턴(NS2)은 제2 하부 패턴의 상면(BP2_US) 상에 배치된다. 제2 시트 패턴(NS2)은 제3 방향(D3)으로 대향되는 상면(NS2_US) 및 하면(NS2_BS)를 포함한다.
제2 하부 패턴(BP2) 및 제2 시트 패턴(NS2)은 각각 원소 반도체 물질인 실리콘 또는 게르마늄, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체 중 하나를 포함할 수 있다. 몇몇 실시예들에 따른 반도체 장치에서, 제2 하부 패턴(BP2)은 실리콘을 포함하는 실리콘 하부 패턴이고, 제2 시트 패턴(NS2)은 실리콘을 포함하는 실리콘 시트 패턴일 수 있다.
복수의 제2 게이트 구조체(GS2)는 기판(100) 상에 배치될 수 있다. 제2 게이트 구조체(GS2)는 제2 활성 패턴(AP2) 상에 배치될 수 있다. 제2 게이트 구조체(GS2)는 제2 활성 패턴(AP2)과 교차할 수 있다. 제2 게이트 구조체(GS2)는 제2 하부 패턴(BP2)과 교차할 수 있다. 제2 게이트 구조체(GS2)는 각각의 제2 시트 패턴(NS2)을 감쌀 수 있다. 제2 게이트 구조체(GS2)는 제3 방향(D3)으로 인접한 제2 시트 패턴(NS2) 사이와, 제2 하부 패턴(BP2)과 제2 시트 패턴(NS2) 사이에 배치된 복수의 이너 게이트 구조체(INT1_GS2, INT2_GS2, INT3_GS2, INT4_GS2)를 포함할 수 있다. 제2 게이트 구조체(GS2)는 예를 들어, 제2 게이트 전극(220), 제2 게이트 절연막(230), 제2 게이트 스페이서(240) 및 제2 게이트 캡핑 패턴(245)을 포함할 수 있다.
도 32에서, 제2 게이트 스페이서(240)는 복수의 이너 게이트 구조체(INT1_GS2, INT2_GS2, INT3_GS2, INT4_GS2)와, 제2 소오스/드레인 패턴(250) 사이에 배치되지 않는다. 이너 게이트 구조체(INT1_GS2, INT2_GS2, INT3_GS2, INT4_GS2)에 포함된 제2 게이트 절연막(230)은 제2 소오스/드레인 패턴(250)과 접촉할 수 있다.
도 33에서, 제2 게이트 구조체(GS2)는 이너 스페이서(240_IP)를 포함할 수 있다. 이너 스페이서(240_IP)는 제3 방향(D3)으로 인접한 제2 시트 패턴(NS2) 사이와, 제2 하부 패턴(BP2)과 제2 시트 패턴(NS2) 사이에 배치될 수 있다. 이너 스페이서(240_IP)는 이너 게이트 구조체(INT1_GS2, INT2_GS2, INT3_GS2, INT4_GS2)에 포함된 제2 게이트 절연막(230)과 접촉할 수 있다. 이너 스페이서(240_IP)는 제2 소오스/드레인 리세스(250R)의 일부를 정의할 수 있다.
제2 소오스/드레인 패턴(250)은 제2 활성 패턴(AP2) 상에 형성될 수 있다. 제2 소오스/드레인 패턴(250)은 제2 하부 패턴(BP2) 상에 형성될 수 있다. 제2 소오스/드레인 패턴(250)은 제2 시트 패턴(NS2)과 연결될 수 있다. 제2 소오스/드레인 패턴(250)은 제2 시트 패턴(NS2)을 채널 영역으로 사용하는 트랜지스터의 소오스/드레인에 포함될 수 있다.
제2 소오스/드레인 패턴(250)은 제2 소오스/드레인 리세스(250R) 내에 배치될 수 있다. 제2 소오스/드레인 리세스(250R)의 바닥면은 제2 하부 패턴(BP2)에 의해 정의될 수 있다. 제2 소오스/드레인 리세스(250R)의 측벽은 제2 나노 시트(NS3) 및 제2 게이트 구조체(GS3)에 의해 정의될 수 있다.
도 32에서, 제2 소오스/드레인 리세스(250R)는 복수의 폭 확장 영역(250R_ER)을 포함할 수 있다. 각각의 제2 소오스/드레인 리세스의 폭 확장 영역(250R_ER)은 제2 하부 패턴의 상면(BP2_US)보다 위에서 정의될 수 있다.
도 33에서, 제2 소오스/드레인 리세스(250R)는 복수의 폭 확장 영역(도 32의 250R_ER)을 포함하지 않는다. 제2 소오스/드레인 리세스(250R)의 측벽은 웨이비(wavy)한 형태를 갖지 않는다. 제2 소오스/드레인 리세스(250R)의 측벽 중 상부는 제2 하부 패턴(BP2)에서 멀어짐에 따라 제1 방향(D1)으로의 폭이 감소할 수 있다.
제2 소오스/드레인 패턴(350)은 에피택셜 패턴을 포함할 수 있다. 제2 소오스/드레인 패턴(250)은 예를 들어, 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 제2 소오스/드레인 패턴(250)은 예를 들어, 탄소(C), 실리콘(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물을 포함할 수 있다. 예를 들어, 제2 소오스/드레인 패턴(250)은 실리콘, 실리콘-게르마늄, 실리콘 카바이드 등을 포함할 수 있지만, 이에 제한되는 것은 아니다. 제2 소오스/드레인 패턴(250)은 단일막인 것으로 도시되었지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
제2 소오스/드레인 패턴(250)은 반도체 물질에 도핑된 불순물을 포함할 수 있다. 예를 들어, 제2 소오스/드레인 패턴(250)은 n형 불순물을 포함할 수 있다. 도핑된 n형 불순물은 인(P), 비소(As), 안티몬(Sb) 및 비스무트(Bi) 중 적어도 하나를 포함할 수 있다.
제2 소오스/드레인 패턴의 바닥면(250BS)은 제2 하부 패턴(BP2)와 접촉한다. 에피 절연 라이너는 제2 소오스/드레인 패턴의 측벽(250SW) 상에 형성되지 않을 수 있다.
도 34에서, 제2 방향(D2)으로 이격된 제2 소오스/드레인 패턴의 측벽(250SW)은 서로 만나지 않는 것으로 도시되었지만, 이에 제한되는 것은 아니다. 도시된 것과 달리, 일 예로, 제2 소오스/드레인 패턴(250)은 오각형과 유사한 모양을 가질 수 있다. 다른 예로, 제2 소오스/드레인 패턴(250)은 사각형과 유사한 모양을 가질 수 있다.
제2 소오스/드레인 컨택(280)은 제2 소오스/드레인 패턴(250) 상에 배치된다. 제2 소오스/드레인 컨택(280)은 제2 소오스/드레인 패턴(250)과 연결된다. 제2 소오스/드레인 컨택(280)과 제2 소오스/드레인 패턴(250) 사이에, 제2 컨택 실리사이드막(255)이 더 배치될 수 있다.
도 35 내지 도 54는 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 35를 참고하면, 기판(100) 상에, 제1 하부 패턴(BP1) 및 상부 패턴 구조체(U_AP)가 형성될 수 있다.
상부 패턴 구조체(U_AP)는 제1 하부 패턴(BP1) 상에 배치될 수 있다. 상부 패턴 구조체(U_AP)는 제1 하부 패턴(BP1) 상에 교대로 적층된 복수의 희생 패턴(SC_L)과, 복수의 액티브 패턴(ACT_L)을 포함할 수 있다.
예를 들어, 희생 패턴(SC_L)은 실리콘-게르마늄막을 포함할 수 있다. 액티브 패턴(ACT_L)은 실리콘막을 포함할 수 있다.
이어서, 상부 패턴 구조체(U_AP) 상에, 더미 게이트 절연막(130P), 더미 게이트 전극(120P) 및 더미 게이트 캡핑막(120_HM)이 형성될 수 있다. 더미 게이트 절연막(130P)은 예를 들어, 실리콘 산화물을 포함할 수 있지만, 이에 제한되는 것은 아니다. 더미 게이트 전극(120P)은 예를 들어, 폴리 실리콘을 포함할 수 있지만, 이에 제한되는 것은 아니다. 더미 게이트 캡핑막(120_HM)은 예를 들어, 실리콘 질화물을 포함할 수 있지만, 이에 제한되는 것은 아니다.
더미 게이트 전극(120P)의 측벽 상에, 프리 게이트 스페이서(140P)가 형성될 수 있다. 프리 게이트 스페이서(140P)는 내측벽(도 47의 140_ISW)과, 연결 측벽(도 47의 140_CSW)과, 외측벽(도 47의 140_OSW)을 포함할 수 있다.
프리 게이트 스페이서의 내측벽(140_ISW)은 제2 방향(D2)으로 연장된 더미 게이트 전극(120p)의 측벽을 바라본다. 프리 게이트 스페이서의 외측벽(140_OSW)는 프리 게이트 스페이서의 내측벽(140_ISW)과 반대되는 면이다. 프리 게이트 스페이서의 연결 측벽(140_CSW)은 프리 게이트 스페이서의 내측벽(140_ISW2) 및 프리 게이트 스페이서의 외측벽(140_OSW)을 연결한다.
도 36을 참고하면, 더미 게이트 전극(120P)과 프리 게이트 스페이서(140P)를 마스크로 이용하여, 상부 패턴 구조체(U_AP) 내에 제1 소오스/드레인 리세스(150R)가 형성될 수 있다.
제1 소오스/드레인 리세스(150R)의 일부는 제1 하부 패턴(BP1) 내에 형성될 수 있다.
도시되지 않았지만, 제1 소오스/드레인 리세스(150R)가 형성되는 동안, 핀 스페이서(도 23의 140SP)가 형성될 수 있다.
도 37을 참고하면, 제1 소오스/드레인 리세스(150R)에 의해 노출된 희생 패턴(SC_L)의 일부가 제거될 수 있다.
이를 통해, 복수의 제1 소오스/드레인 리세스의 폭 확장 영역(150R_ER)이 형성될 수 있다. 제1 소오스/드레인 리세스(150R)는 제1 소오스/드레인 리세스의 폭 확장 영역(150R_ER)을 포함할 수 있다.
도 38 및 도 39를 참고하면, 프리 반도체 라이너막(151P)가 제1 하부 패턴(BP1) 상에 형성될 수 있다.
프리 반도체 라이너막(151P)는 제1 소오스/드레인 리세스(150R) 전체를 채울 수 있다.
도 39에서, 프리 반도체 라이너막(151P)의 외형은 도 4 및 도 5의 제1 소오스/드레인 패턴(150)의 외형과 실질적으로 동일할 수 있다.
도 40 및 도 41을 참고하면, 에피 절연막(150SL)은 프리 반도체 라이너막(151P)의 측벽 및 바닥면을 따라 형성될 수 있다.
에피 절연막(150SL)은 필드 절연막(105)의 상면을 따라 연장될 수 있다. 에피 절연막(150SL)은 프리 게이트 스페이서(140P)의 외측벽과, 더미 게이트 캡핑막(120_HM)의 상면을 따라 연장될 수 있다.
도 42 내지 도 44를 참고하면, 에피 절연막(150SL)을 이방성 식각을 하여, 프리 반도체 라이너막(151P) 상에 에피 절연 라이너(150SP)가 형성될 수 있다.
에피 절연 라이너(150SP)는 프리 게이트 스페이서(140P)의 외측벽을 따라 형성된다. 에피 절연 라이너(150SP)는 프리 반도체 라이너막(151P)의 하부 경사 측벽을 따라 형성될 수 있다. 에피 절연 라이너(150SP)는 프리 반도체 라이너막(151P)의 상부 경사 측벽 및 프리 반도체 라이너막(151P)의 상면을 따라 형성되지 않는다.
에피 절연 라이너(150SP)가 형성되는 동안, 필드 절연막(105)의 상면 상에 형성된 에피 절연막(150SL)의 일부도 제거될 수 있다.
도 44에서, 프리 게이트 스페이서(140P)와 근접한 부분에서 프리 반도체 라이너막(151P) 전체는 에피 절연 라이너(150SP)에 의해 덮여 있을 수 있다.
도 42 내지 도 47을 참고하면, 에피 절연 라이너(150SP)을 마스크로 이용하여, 프리 반도체 라이너막(151P)의 일부가 식각될 수 있다.
프리 반도체 라이너막(151P)의 일부가 식각되어, 반도체 라이너막(151)이 형성될 수 있다. 반도체 라이너막(151)은 라이너 리세스(151R)를 정의할 수 있다.
반도체 라이너막(151)이 형성되는 동안, 프리 반도체 라이너막(151P)의 하부 경사 측벽을 따라 형성된 에피 절연 라이너(150SP)의 일부도 식각될 수 있다.
하지만, 도 44에서 도시된 것과 같이, 프리 반도체 라이너막(151P) 전체가 에피 절연 라이너(150SP)에 의해 덮인 부분은 식각되지 않는다.
도 48 및 도 49를 참고하면, 프리 게이트 스페이서(140P)의 외측벽 상에 에피 절연 라이너(150SP)가 남아 있는 상태에서, 반도체 필링막(152)이 반도체 라이너막(151) 상에 형성될 수 있다.
반도체 필링막(152)은 라이너 리세스(151R)을 채울 수 있다. 제1 하부 패턴(BP1) 상에, 제1 소오스/드레인 패턴(150)이 형성될 수 있다.
도 50 내지 도 52를 참고하면, 에피 절연 라이너(150SP)의 일부가 제거될 수 있다.
프리 게이트 스페이서(140P)의 외측벽 상에 형성된 에피 절연 라이너(150SP)가 이방성(anisotropic) 식각을 이용하여 제거될 수 있다. 프리 게이트 스페이서(140P)의 외측벽 상에 형성된 에피 절연 라이너(150SP)가 제거되는 동안, 제1 소오스/드레인 패턴(150)의 하부 경사 측벽 상에 배치된 에피 절연 라이너(150SP)는 제거되지 않을 수 있다.
프리 게이트 스페이서(140P)의 외측벽 상의 에피 절연 라이너(150SP) 중 제1 소오스/드레인 패턴(150)과 제3 방향(D3)으로 중첩된 부분은 제거되지 않을 수 있다.
도 53을 참고하면, 제1 소오스/드레인 패턴(150) 상에 소오스/드레인 식각 정지막(185) 및 제1 층간 절연막(190)이 순차적으로 형성된다.
이어서, 제1 층간 절연막(190)의 일부와, 소오스/드레인 식각 정지막(185)의 일부와, 더미 게이트 캡핑막(120_HM)을 제거하여, 더미 게이트 전극(120P)의 상면을 노출시킨다. 더미 게이트 전극(120P)의 상면이 노출되는 동안, 제1 게이트 스페이서(140)가 형성될 수 있다.
도 53 및 도 54를 참고하면, 더미 게이트 절연막(130P), 더미 게이트 전극(120P)을 제거하여, 제1 게이트 스페이서(140) 사이의 상부 패턴 구조체(U_AP)가 노출될 수 있다.
이어서, 희생 패턴(SC_L)을 제거하여, 제1 시트 패턴(NS1)이 형성될 수 있다. 제1 시트 패턴(NS1)은 제1 소오스/드레인 패턴(150)과 연결된다. 이를 통해, 제1 하부 패턴(BP1) 및 제1 시트 패턴(NS1)을 포함한 제1 활성 패턴(AP1)이 형성된다.
또한, 희생 패턴(SC_L)을 제거하여, 제1 게이트 스페이서(140) 사이에, 게이트 트렌치(120t)가 형성된다. 희생 패턴(SC_L)이 제거되면, 제1 소오스/드레인 패턴(150)의 일부가 노출될 수 있다.
도시된 것과 달리, 희생 패턴(SC_L)이 제거되는 동안, 실리콘-게르마늄을 포함하는 반도체 라이너막(151)의 일부도 제거될 수 있다.
희생 패턴(SC_L)을 제거하는 동안, 희생 패턴(SC_L)을 제거하는 식각액(etchant)이 제1 게이트 스페이서의 연결 측벽(도 4의 140_CSW) 부근을 통해 침투될 수 있다. 침투된 식각액은 반도체 필링막(152)을 식각하여, 반도체 장치의 신뢰성 및 성능이 저하될 수 있다.
하지만, 에피 절연 라이너(150SP)를 이용하여 반도체 라이너막(151)이 형성됨으로써, 반도체 라이너막(151)가 제1 게이트 스페이서의 연결 측벽(140_CSW) 전체를 덮을 수 있다.
반도체 라이너막(151) 및 제1 게이트 스페이서(140)의 접촉 두께가 증가함에 따라, 희생 패턴(SC_L)을 제거하는 식각액이 제1 게이트 스페이서의 연결 측벽(140_CSW)을 통해 반도체 필링막(152)까지 침투하는 것을 막아줄 수 있다. 이를 통해, 식각액에 의해 반도체 필링막(152)이 식각되는 것이 방지될 수 있다.
이어서, 도 2를 참고하면, 게이트 트렌치(120t) 내에 제1 게이트 절연막(130) 및 제1 게이트 전극(120)이 형성될 수 있다. 또한, 제1 게이트 캡핑 패턴(145)이 형성될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 105: 필드 절연막
140SP: 핀 스페이서 150SP: 에피 절연 라이너
150, 250: 소오스/드레인 패턴 151: 반도체 라이너
152: 반도체 필링막 AP1, AP2: 활성 패턴
BP1, BP2: 하부 패턴 NS1, NS2: 시트 패턴

Claims (20)

  1. 기판 상에, 제1 방향으로 돌출된 하부 패턴;
    상기 하부 패턴 상에, 상기 하부 패턴과 접촉한 반도체 라이너막을 포함하는 소오스/드레인 패턴; 및
    상기 반도체 라이너막의 측벽의 적어도 일부를 따라 연장되고, 상기 반도체 라이너막과 접촉한 에피 절연 라이너를 포함하고,
    상기 반도체 라이너막은 제1 부분을 포함하고,
    상기 반도체 라이너막의 제1 부분은 상기 하부 패턴으로부터 제1 높이의 제1 지점과, 상기 하부 패턴으로부터 제2 높이의 제2 지점을 포함하고,
    상기 제2 높이는 상기 제1 높이보다 크고,
    상기 제1 지점에서의 상기 반도체 라이너막의 제2 방향으로의 폭은, 상기 제2 지점에서의 상기 반도체 라이너막의 상기 제2 방향으로의 폭보다 작고,
    상기 에피 절연 라이너는 상기 반도체 라이너막의 제1 부분의 측벽의 적어도 일부를 따라 연장된 반도체 장치.
  2. 제1 항에 있어서,
    상기 에피 절연 라이너는 상기 반도체 라이너막의 제1 부분의 측벽 전체를 따라 연장된 반도체 장치.
  3. 제1 항에 있어서,
    상기 반도체 라이너막의 제1 부분의 측벽은 상기 반도체 라이너막의 바닥면과 직접 연결된 반도체 장치.
  4. 제1 항에 있어서,
    상기 반도체 라이너막은 상기 반도체 라이너막의 제1 부분과 상기 하부 패턴 사이에 배치된 제2 부분을 포함하고,
    상기 에피 절연 라이너는 상기 반도체 라이너막의 제2 부분의 측벽과 비접촉하는 반도체 장치.
  5. 제4 항에 있어서,
    상기 에피 절연 라이너와 상기 반도체 라이너막의 제2 부분 사이에 배치된 핀 스페이서를 더 포함하고,
    상기 핀 스페이서는 상기 반도체 라이너막의 제2 부분의 측벽을 따라 연장된 반도체 장치.
  6. 제1 항에 있어서,
    상기 소오스/드레인 패턴은 상기 반도체 라이너막 상에 배치되고, 상기 반도체 라이너막과 접촉한 반도체 필링막을 포함하고,
    상기 반도체 필링막은 제1 부분을 포함하고,
    상기 반도체 필링막의 제1 부분에서, 상기 반도체 필링막의 상기 제2 방향으로의 폭은 상기 하부 패턴에서 멀어짐에 따라 감소하고,
    상기 에피 절연 라이너는 상기 반도체 필링막의 제1 부분의 측벽을 따라 비연장된 반도체 장치.
  7. 제6 항에 있어서,
    상기 반도체 필링막의 제1 부분은 상기 반도체 라이너막의 상면과 접촉하는 반도체 장치.
  8. 제6 항에 있어서,
    상기 반도체 필링막은 상기 반도체 라이너막과 상기 반도체 필링막의 제1 부분 사이에 배치된 제2 부분을 더 포함하고,
    상기 반도체 필링막의 제2 부분에서, 상기 반도체 필링막의 상기 제2 방향으로의 폭은 상기 하부 패턴에서 멀어짐에 따라 증가하는 반도체 장치.
  9. 제1 항에 있어서,
    상기 기판 상에서, 상기 하부 패턴의 측벽을 덮는 필드 절연막과,
    상기 필드 절연막과 상기 소오스/드레인 패턴 상에 배치된 소오스/드레인 식각 정지막을 더 포함하고,
    상기 소오스/드레인 식각 정지막은 상기 필드 절연막의 상면과, 반도체 라이너막의 측벽을 따라 연장되고,
    상기 에피 절연 라이너는 상기 소오스/드레인 식각 정지막과 상기 반도체 라이너막 사이에 배치되는 반도체 장치.
  10. 기판 상에, 제1 방향으로 돌출된 하부 패턴;
    상기 기판 상에, 상기 하부 패턴의 측벽을 덮는 필드 절연막;
    상기 하부 패턴 상에, 상기 하부 패턴과 접촉한 반도체 라이너막과 상기 반도체 라이너막 상의 반도체 필링막을 포함하는 소오스/드레인 패턴;
    상기 소오스/드레인 패턴의 측벽의 일부를 따라 연장되고, 상기 반도체 라이너막과 접촉한 에피 절연 라이너; 및
    상기 필드 절연막의 상면 및 상기 소오스/드레인 패턴의 측벽을 따라 연장된 소오스/드레인 식각 정지막을 포함하고,
    상기 에피 절연 라이너는 상기 소오스/드레인 식각 정지막 및 상기 소오스/드레인 패턴 사이에 배치되고,
    상기 소오스/드레인 패턴의 측벽은 하부 경사 측벽과, 상기 하부 경사 측벽 상의 상부 경사 측벽과, 상기 하부 경사 측벽 및 상부 경사 측벽이 직접 연결된 패싯 교차점을 포함하고,
    상기 패싯 교차점에서, 상기 소오스/드레인 패턴의 제2 방향으로의 폭은 최대이고,
    상기 소오스/드레인 패턴의 하부 경사 측벽의 적어도 일부는 상기 반도체 라이너막에 의해 정의되고,
    상기 에피 절연 라이너는 상기 소오스/드레인 패턴의 상부 경사 측벽을 따라 비연장되고,
    상기 에피 절연 라이너는 상기 반도체 라이너막에 의해 정의된 상기 소오스/드레인 패턴의 하부 경사 측벽 전체를 따라 연장된 반도체 장치.
  11. 제10 항에 있어서,
    상기 소오스/드레인 패턴의 상부 경사 측벽 전체는 상기 반도체 필링막에 의해 정의된 반도체 장치.
  12. 제10 항에 있어서,
    상기 소오스/드레인 패턴의 하부 경사 측벽의 일부는 상기 반도체 필링막에 의해 정의되는 반도체 장치.
  13. 제10 항에 있어서,
    상기 소오스/드레인 패턴의 측벽은 상기 반도체 라이너막의 의해 정의된 연결 측벽을 포함하고,
    상기 소오스/드레인 패턴은 상기 하부 패턴과 접촉한 바닥면을 포함하고,
    상기 소오스/드레인 패턴의 연결 측벽은 상기 소오스/드레인 패턴의 바닥면과 상기 소오스/드레인 패턴의 하부 경사 측벽을 연결하고,
    상기 에피 절연 라이너는 상기 소오스/드레인 패턴의 연결 측벽 상에 배치된 반도체 장치.
  14. 제13 항에 있어서,
    상기 필드 절연막 상에 배치되고, 상기 소오스/드레인 패턴의 연결 측벽을 따라 연장된 핀 스페이서를 더 포함하고,
    상기 핀 스페이서는 상기 에피 절연 라이너와 상기 반도체 라이너막 사이에 배치된 반도체 장치.
  15. 기판 상에 제1 방향으로 돌출된 하부 패턴과, 상기 제1 방향으로 이격된 시트 패턴을 포함하는 활성 패턴;
    상기 하부 패턴 상에 배치되고, 제2 방향으로 연장된 게이트 전극 및 게이트 스페이서를 포함하는 게이트 구조체; 및
    상기 하부 패턴 상에 배치되고, 상기 시트 패턴 및 상기 게이트 스페이서와 접촉하는 소오스/드레인 패턴을 포함하고,
    상기 소오스/드레인 패턴은 상기 시트 패턴 및 상기 게이트 스페이서와 접촉하는 반도체 라이너막과, 상기 반도체 라이너막 상의 반도체 필링막을 포함하고,
    평면도적으로, 상기 반도체 라이너는 상기 제2 방향으로 제1 폭을 갖는 제1 부분과, 상기 제1 폭보다 큰 제2 폭을 갖는 제2 부분을 포함하고,
    상기 반도체 라이너막의 제1 부분은 상기 반도체 라이너막의 제2 부분 및 상기 시트 패턴 사이에 배치되고, 상기 시트 패턴과 접촉하는 반도체 장치.
  16. 제15 항에 있어서,
    상기 게이트 스페이서는 상기 게이트 전극을 바라보는 내측벽과, 상기 게이트 스페이서의 내측벽과 반대되는 외측벽과, 상기 게이트 스페이서의 내측벽 및 상기 게이트 스페이서의 외측벽을 연결하는 연결 측벽을 포함하고,
    상기 반도체 라이너막의 제2 부분은 상기 게이트 스페이서의 외측벽의 일부를 덮는 반도체 장치.
  17. 제16 항에 있어서,
    상기 게이트 스페이서의 외측벽을 기준으로, 상기 반도체 라이너막의 제1 부분 및 상기 반도체 라이너막의 제2 부분은 구분되는 반도체 장치.
  18. 제15 항에 있어서,
    상기 반도체 필링막은 상기 게이트 스페이서의 외측벽과 비접촉하는 반도체 장치.
  19. 제15 항에 있어서,
    상기 반도체 라이너막의 제2 부분 및 상기 게이트 스페이서와 접촉하는 에피 절연 라이너를 더 포함하고,
    평면도적으로, 상기 에피 절연 라이너의 제3 방향으로의 두께는 상기 반도체 라이너막의 제2 부분의 상기 제3 방향으로의 두께와 동일한 반도체 장치.
  20. 기판 상에 하부 패턴 및 상부 패턴 구조체를 형성하고, 상기 상부 패턴 구조체는 교대로 적층된 복수의 희생 패턴 및 복수의 액티브 패턴을 포함하고,
    상기 상부 패턴 구조체 상에, 더미 게이트 전극을 형성하고,
    상기 더미 게이트 전극을 마스크로 이용하여, 상부 패턴 구조체 내에 소오스/드레인 리세스를 형성하고,
    상기 하부 패턴 상에, 상기 소오스/드레인 리세스 전체를 채우는 프리 반도체 라이너막을 형성하고,
    상기 프리 반도체 라이너막 상에, 에피 절연 라이너를 형성하고,
    상기 에피 절연 라이너를 마스크로 이용하여 상기 프리 반도체 라이너막의 일부를 식각하여, 상기 소오스/드레인 리세스의 측벽 및 바닥면을 따라 연장된 반도체 라이너막을 형성하고,
    상기 반도체 라이너막 상에, 반도체 필링막을 형성하는 것을 포함하는 반도체 장치 제조 방법.
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