DE102013104481A1 - FinFETs mit verspannten Bereichen und Verfahren zu deren Herstellung - Google Patents

FinFETs mit verspannten Bereichen und Verfahren zu deren Herstellung

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    • H01L29/7849Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being provided under the channel
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    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/785Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
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    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/432Heterojunction gate for field effect devices

Abstract

Ein Bauteil umfasst ein Substrat und Nichtleiterbereiche über einem Anteil des Substrates. Ein erster Halbleiterbereich ist zwischen den Nichtleiterbereichen angeordnet und weist ein erstes Leitungsband auf. Ein zweiter Halbleiterbereich ist über und angrenzend an den ersten Halbleiterbereich angeordnet, wobei der zweite Halbleiterbereich einen oberen Anteil umfasst, der höher als Deckflächen der Nichtleiterbereiche angeordnet ist, um eine Halbleiterrippe auszubilden. Der zweite Halbleiterbereich umfasst ebenfalls einen breiten Anteil sowie einen schmalen Anteil über dem breiten Anteil, wobei der schmale Anteil schmaler als der breite Anteil ist. Die Halbleiterrippe weist eine Zugspannung sowie ein zweites Leitungsband auf, das niedriger als das erste Leitungsband angeordnet ist. Ein dritter Halbleiterbereich ist über und angrenzend an eine Deckfläche sowie Seitenwände der Halbleiterrippe angeordnet, wobei der dritte Halbleiterbereich ein drittes Leitungsband aufweist, das höher als das zweite Leitungsband angeordnet ist.

Description

  • QUERVERWEIS AUF VERWANDTE ANMELDUNGEN
  • Die vorliegende Anmeldung bezieht sich auf die nachstehend bezeichnete US-Patentanmeldung: Anmeldenummer 13/779,015, eingereicht am 27. Februar 2013, mit dem Titel „FinFETs with Strained Well Regions”; anwaltliches Aktenzeichen TSM12-1269, wobei diese Anmeldung hiermit durch Bezugnahme aufgenommen wird.
  • HINTERGRUND
  • Die Geschwindigkeit von Metalloxidhalbleitertransistoren (MOS) ist eng verknüpft mit den Steuerströmen der MOS-Transistoren, welche wiederum eng verknüpft mit der Ladungsträgermobilität in den Kanälen der MOS-Transistoren sind. Beispielsweise weisen NMOS-Transistoren hohe Steuerströme auf, wenn in ihrem Kanalbereich die Elektronenmobilität hoch ist, während PMOS-Transistoren hohe Steuerströme aufweisen, wenn die Löchermobilität in deren Kanalbereichen hoch ist. Germanium, Silizium-Germanium und andere Verbindungshalbleitermaterialien (nachfolgend als III–V-Verbindungshalbleiter bezeichnet) weisen Elemente der Gruppen III und V auf und sind somit geeignete Kandidaten für die Erzielung sowohl hoher Elektronen- als auch Löchermobilitäten.
  • Germanium, Silizium-Germanium sowie III–V-Verbindungshalbleiter sind ebenso vielversprechende Materialien für die Ausbildung der Kanalbereiche von Fin-Feldeffekttransistoren (FinFETs). Verfahren und Strukturen für die weitere Verbesserung der Steuerströme in Fin-FETs werden derzeit untersucht.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Für ein umfassenderes Verständnis der Ausführungsformen sowie deren Vorteile wird nunmehr auf die nachstehende Beschreibung in Verbindung mit den begleitenden Zeichnungen Bezug genommen, bei welchen:
  • die 1 bis 10C Querschnittsansichten von Zwischenschritten bei der Herstellung einer Halbleiterrippe sowie eines Fin-Feldeffekttransistors (FinFET) gemäß manchen beispielhaften Ausführungsformen sind; und
  • die 11 ein Banddiagramm einer Vielzahl Halbleiterbereiche in dem FinFET veranschaulicht.
  • GENAUE BESCHREIBUNG DER VERANSCHAULICHENDEN AUSFÜHRUNGSFORMEN
  • Die Herstellung und die Verwendung der Ausführungsformen der Offenbarung werden nachstehend im Detail diskutiert. Es sollte jedoch anerkannt werden, dass die Ausführungsformen viele anwendbare Konzepte bereitstellen, die auf einem weiten Gebiet spezifischer Zusammenhänge umgesetzt werden können. Die diskutierten, spezifischen Ausführungsformen sind veranschaulichend und sollen nicht den Umfang der Offenbarung beschränken.
  • Es werden gemäß verschiedenen beispielhaften Ausführungsformen Fin-Feldeffekttransistoren (FinFETs) sowie Verfahren für die Ausbildung derselben bereitgestellt. Es werden weiterhin die Zwischenschritte bei der Ausbildung der FinFETs gemäß manchen Ausführungsformen veranschaulicht. Es werden weiterhin die Unterschiede der Ausführungsformen diskutiert. Über die verschiedenen Ansichten und veranschaulichenden Ausführungsformen hinweg werden dieselben Bezugszeichen für die Bezeichnung derselben Elemente verwendet.
  • Mit Bezug auf 1 wird ein Substrat 20 bereitgestellt. Das Substrat 20 kann ein Halbleitersubstrat sein, etwa ein kristallines Siliziumsubstrat. Das Substrat 20 kann ebenso Silizium, Germanium, Kohlenstoff oder dergleichen aufweisen. Nichtleiterbereiche wie Shallow-Trench-Isolation(STI)-Bereiche 22 werden in dem Substrat 20 ausgebildet. Die STI-Bereiche 22 können durch Aussparen des Halbleitersubstrates 20 zur Ausbildung von Gräben und daraufhin durch Auffüllen der Gräben mit dielektrischen Materialien wie Siliziumoxid ausgebildet werden. Daraufhin wird ein chemisch-mechanischer Polierprozess (CMP) angewendet, um überschüssige Anteile des dielektrischen Materials zu entfernen, wobei die verbleibenden Anteile die STI-Bereiche 22 sind. Die Deckseiten der STI-Bereiche 22 fluchten somit mit der Deckseite des Substrates 20.
  • Die STI-Bereiche 22 umfassen benachbarte Bereiche, welche mit ihren Seitenwänden einander zugewandt sind. Die Anteile 20' des Substrates 20 erstrecken sich zwischen den benachbarten STI-Bereichen. Die Breite W1 der Substratanteile 20' kann zwischen ungefähr 10 nm und ungefähr 200 nm betragen. Es sollte anerkannt werden, dass die durch die Beschreibung hinweg genannten Abmessungen lediglich Beispiele sind und dass sie durch andere Werte ersetzt werden können. Die benachbarten STI-Bereiche können getrennte Bereiche oder Anteile eines zusammenhängenden Bereichs sein, welcher bei manchen Ausführungsformen einen STI-Ring bildet.
  • Mit Bezug auf 2 werden die Substratanteile 20' ausgespart, wodurch Furchen 24 zwischen benachbarten STI-Bereichen 22 ausgebildet werden. Bei manchen Ausführungsformen sind die Unterseiten der Furchen 24 höher als die Unterseiten der STI-Bereiche 22. Bei alternativen Ausführungsformen fluchten die Unterseiten der Furchen 24 im Wesentlichen mit den Unterseiten der STI-Bereiche 22 oder sie sind unterhalb dieser angeordnet.
  • Mit Bezug auf 3 werden Halbleiterbereiche 26 in den Furchen 24 mittels Epitaxie aufgewachsen. Die Deckflächen der Halbleiterbereiche sind niedriger als die Deckflächen der STI-Bereiche 22 angeordnet. Die Halbleiterbereiche 26 können eine erste Gitterkonstante aufweisen, die größer als die Gitterkonstante des Substrates 20 ist. Bei manchen Ausführungsformen weist der Halbleiterbereich 26 Silizium-Germanium auf, welches als Si1-xGex bezeichnet wird, wobei der Wert X der atomare Prozentanteil des Germaniums in dem Halbleiterbereich 26 ist, wobei dieser atomare Prozentsatz zwischen ungefähr 0,2 (20%) und 1 (100%) bei beispielhaften Ausführungsformen liegen kann. Die Halbleiterbereiche 26 sind relaxierte Halbleiterbereiche, was bedeutet, dass zumindest die oberen Anteile der Halbleiterbereiche im Wesentlichen spannungslos relaxiert sind. Dies kann beispielsweise dadurch erreicht werden, dass die Dicke T1 groß genug ausgebildet wird, da die Spannungen in den oberen Anteilen der Halbleiterbereiche 26 bedeutend kleiner als in den niedriger gelegenen Anteilen sind. Bei manchen beispielhaften Ausführungsformen ist die Dicke T1 größer als ungefähr 30 nm, wobei sie zwischen ungefähr 30 nm und ungefähr 150 nm liegen kann. Bei manchen beispielhaften Ausführungsformen liegt das Leitungsband des Halbleiterbereiches 26 zwischen ungefähr 0,036 eV und ungefähr 0,144 eV unterhalb des Leitungsbandes von massivem Silizium, wobei das Leitungsband von Silizium bei ungefähr 1,1 eV liegt. Die 11 veranschaulicht schematisch die Bandlücke BG1, das Leitungsband Ec1 sowie das Valenzband Ev1 der Halbleiterbereiche 26.
  • Als nächstes werden mit Bezug auf 4 Halbleiterbereiche 28 in den Furchen 24 mittels Epitaxie aufgewachsen, wobei die Halbleiterbereiche 28 über und in Kontakt mit den Halbleiterbereichen 26 aufgewachsen werden. Die Halbleiterbereiche 28 weisen eine Zugspannung auf und sie können undotiert mit n-Typ- und p-Typ-Verunreinigungen sein. Bei manchen Ausführungsformen wird die Zugspannung dadurch erzeugt, dass die Gitterkonstante der Halbleiterbereiche 28 kleiner als die Gitterkonstante der Halbleiterbereiche 26 ist. Bei manchen Ausführungsformen ist die Zugspannung größer als ungefähr 1,36 MPa und sie kann sogar höher als ungefähr 6,8 GPa sein. Die Halbleiterbereiche 28 umfassen Anteile in den Furchen 24 (3), wobei diese Anteile eine Dicke T2 aufweisen. Die Dicke T2 ist klein genug, so dass nach dem nachfolgenden chemisch-mechanischen Polieren (CMP) gemäß 5 die Halbleiterbereiche 28 nicht relaxiert sind und die Zugspannung aufweisen. Bei manchen beispielhaften Ausführungsformen ist die Dicke T2 kleiner als ungefähr 150 nm, wobei sie jedoch auch zwischen 30 nm und 150 nm liegen kann.
  • Die 11 veranschaulicht schematisch die Bandlücke BG2, das Leitungsband Ec2 sowie das Valenzband Ev2 des Halbleiterbereiches 28. Das Leitungsband Ec2 ist niedriger als das Leitungsband Ec1 des Halbleiterbereiches 26, wobei der Unterschied (Ec1–Ec2) beispielsweise größer als ungefähr 0,036 eV ist. Bei manchen Ausführungsformen weisen die Halbleiterbereiche 28 Si1-yGey auf, wobei der Wert Y der atomare Prozentanteil des Germaniums in dem Halbleiterbereich 28 ist. Der Wert Y kann kleiner als ungefähr 0,3 (30%) sein, er kann jedoch auch zwischen 0 und ungefähr 0,3 liegen. Der Wert Y kann ebenso gleich 0 sein, was bedeutet, dass die Halbleiterbereiche 28 Siliziumbereiche sind, welche kein Germanium enthalten. Darüber hinaus kann der Wert Y kleiner als der Wert X des Halbleiterbereiches 26 sein, wobei die Differenz (X – Y) beispielsweise größer als ungefähr 0,1, größer als ungefähr 0,3 oder größer als ungefähr 0,5 ist. Eine größere Differenz (X – Y) kann in vorteilhafter Weise dazu führen, dass sich eine größere Zugspannung in den Halbleiterbereichen 28 sowie eine größere Leitungsbandabweichung (Ec1–Ec2) ausbildet.
  • Die Halbleiterbereiche 28 können bis auf ein Niveau aufgewachsen werden, welches höher als die Deckseiten der STI-Bereiche 22 liegt. Daraufhin wird ein CMP-Prozess durchgeführt, um die Deckseite der STI-Bereiche 22 und die Halbleiterbereiche 28 einzuebnen. Die sich daraus ergebende Struktur ist in 5 gezeigt. Bei alternativen Ausführungsformen endet das Aufwachsen der Halbleiterbereiche 28 zu einem Zeitpunkt, wenn die Deckfläche der Halbleiterbereiche 28 mit den Deckflächen der STI-Bereiche 22 fluchtet oder unterhalb dieser angeordnet ist. Bei diesen Ausführungsformen kann der CMP-Prozess entweder durchgeführt oder auch ausgelassen werden.
  • Mit Bezug auf 6 werden die STI-Bereiche 22 beispielsweise durch einen Ätzschritt ausgespart. Die Deckflächen 22A der verbleibenden STI-Bereiche 22 sind höher als die Grenzflächen 27 zwischen den Halbleiterbereichen 26 und den Halbleiterbereichen 28 angeordnet. Die Anteile der Halbleiterbereiche 28, die höher als die Deckflächen 22A angeordnet sind, werden im Folgenden als Halbleiterrippen 30 bezeichnet.
  • Die 7 veranschaulicht das Verdünnen der Halbleiterbereiche 28. Bei manchen Ausführungsformen wird das Verdünnen durch Auftragen und Strukturieren eines Fotolacks 31 durchgeführt, woraufhin der Fotolack 31 als eine Maske verwendet wird, um die Halbleiterrippen 30 zu ätzen. Als Ergebnis des Verdünnens weisen die Halbleiterbereiche 28 untere und obere Anteile auf, wobei die oberen Anteile schmaler als die unteren Anteile sind. Die unteren Anteile weisen eine Breite W2 und die oberen Anteile eine Breite W3 auf, wobei beide Breiten W2 und W3 nahe dem Übergangsbereich von den schmalen Anteilen zu den breiten Anteilen gemessen werden. Bei manchen Ausführungsformen beträgt die Breite W2 zwischen ungefähr 8 nm und ungefähr 200 nm, wobei die Breite W3 zwischen ungefähr 6 nm und ungefähr 200 nm beträgt. Die Differenz (W2 – W3) kann beispielsweise größer als ungefähr 2 nm oder größer als ungefähr 5 nm sein. Bei manchen beispielhaften Ausführungsformen werden die Halbleiterrippen 30 in ihrer Gesamtheit verdünnt. Bei alternativen Ausführungsformen wird ein oberer Anteil jeder der Halbleiterrippen 30 verdünnt, wobei auf den unteren Anteil jeder der Halbleiterrippen 30 keine Verdünnung angewendet wird.
  • Aufgrund des Verdünnens weisen die schmalen Anteile der Halbleiterbereiche 28 Seitenwände 28A und die breiten Anteile der Halbleiterbereiche 28 Seitenwände 28B auf, welche in vertikaler Richtung in Bezug auf entsprechende darüber liegende Seitenwände 28 fehlausgerichtet sind. Darüber hinaus gehen die Seitenwände 28B nicht durchgängig in die entsprechenden darüber liegenden Seitenwände 28A über. Vielmehr sind die Deckflächen 28C der breiten Abschnitte mit Seitenwänden 28B der entsprechenden darüber liegenden Seitenwände 28B verbunden. Die Deckfläche 28C kann bei manchen Ausführungsformen im Wesentlichen flach ausgebildet sein. Die Seitenwände 28B und die entsprechenden darüber liegenden Seitenwände 28A können um eine Verstellung r1 fehlausgerichtet sein, wobei r1 größer als ungefähr 1 nm oder größer als ungefähr 5 nm sein kann. Die Deckflächen 28C können mit den Deckflächen 22A der STI-Bereiche 22 fluchten. Alternativ, jedoch nicht dargestellt, können die Deckflächen 28C höher als die Deckflächen 22A der STI-Bereiche 22 sein.
  • Die 8 veranschaulicht die Ausbildung der Halbleiterbereiche 34, welche auf den freigelegten Deckflächen und Seitenwänden der Halbleiterrippen 30 epitaktisch aufgewachsen werden. Die Halbleiterbereiche 34 sind im Wesentlichen konforme Schichten, wobei die Anteile auf den Deckflächen der Halbleiterrippen 30 im Wesentlichen dieselbe Dicke T3 wie die Anteile auf den Seitenwänden der Halbleiterrippen 30 aufweisen. Bei manchen Ausführungsformen beträgt die Dicke T3 zwischen ungefähr 5 nm und ungefähr 150 nm. Die Halbleiterbereiche 34 stehen mit den Deckflächen und den Seitenwänden der schmalen Abschnitte der Halbleiterbereiche 28 in Kontakt und sie stehen weiterhin mit den Deckflächen 28C der breiten Anteile der Halbleiterbereiche 28 in Kontakt. Bei den Ausführungsformen, bei denen die Deckflächen 28C höher als die Deckflächen 22A der STI-Bereiche 22 angeordnet sind, werden die Halbleiterbereiche 34 ebenso auf den Seitenwänden der breiten Anteile der Halbleiterbereiche 28 aufgewachsen.
  • Die Bandlücke BG3, das Leitungsband Ec3 sowie das Valenzband Ev3 der Halbleiterbereiche 34 sind in 11 schematisch veranschaulicht. Das Leitungsband Ec3 liegt höher als das Leitungsband Ec2 des Halbleiterbereiches 28, mit einer Differenz (Ec3 – Ec2), welche beispielsweise größer als ungefähr 0,036 eV ist. Bei manchen Ausführungsformen weisen die Halbleiterbereiche 28 Si1-zGez auf, wobei der Wert Z der atomare Prozentanteil des Siliziums in den Halbleiterbereichen 34 ist. Der Wert Z kann größer als ungefähr 0,3 sein und ebenso zwischen ungefähr 0,3 und 1 liegen. Der Wert Z kann ebenso gleich 1 sein, was bedeutet, dass die Halbleiterbereiche 34 reine Germaniumbereiche frei von Silizium sind. Darüber hinaus kann der Wert Z größer als der Wert Y des Halbleiterbereiches 28 sein, wobei die Differenz (Z – Y) beispielsweise größer als ungefähr 0,1 oder größer als ungefähr 0,3 sein kann. Eine größere Differenz (Z – Y) kann in vorteilhafter Weise zu einer größeren Leitungsbanddifferenz (Ec3 – Ec2) führen.
  • Bei manchen Ausführungsformen umfassen die Halbleiterbereiche 34 Schichten 34A und Schichten 34B, wobei letztere über den Schichten 34A ausgebildet sind. Die Schichten 34A und die Schichten 34B können im Wesentlichen denselben atomaren Prozentanteil von Silizium und im Wesentlichen denselben atomaren Prozentanteil von Germanium aufweisen, obwohl sich ihre Zusammensetzungen ebenso voneinander unterscheiden können. Bei manchen beispielhaften Ausführungsformen sind die Schichten 34A nicht mit n-Typ-Verunreinigungen dotiert und sie können des Weiteren frei von p-Typ-Verunreinigungen sein. Bei alternativen Ausführungsformen sind die Schichten 34A n-Typ-dotierte Schichten, wobei die n-Typ-Verunreinigungskonzentration weniger als ungefähr 1016/cm3 beträgt. Die Dicke T4 der Schichten 34A kann zwischen 0 und 50 nm liegen. Die Schichten 34B sind n-Typ-Schichten, wobei die n-Typ-Verunreinigungskonzentration in den Schichten 34B größer als ungefähr 1018/cm3 sein kann. Bei diesen Ausführungsformen ist die n-Typ-Verunreinigungskonzentration in den Schichten 34A niedriger als die n-Typ-Verunreinigungskonzentration in den Schichten 34B. Die Schichten 34B dienen als Elektronenzuführschichten für die Zuführung von Elektronen an die darunter liegenden Ladungsträgerkanäle 46 (10A bis 10C).
  • Die dotierte n-Typ-Verunreinigung kann Phosphor, Arsen, Antimon oder Kombinationen dieser umfassen. Die Schichten 34A und die Schichten 34B können in-situ in derselben Vakuumkammer ausgebildet werden und sie können unter Verwendung im Wesentlichen derselben Prozessbedingungen ausgebildet werden, mit der Ausnahme, dass bei der Ausbildung der Schichten 34A kein n-Typ-Dotand zugefügt wird, während der n-Typ-Dotand bei der Ausbildung der Schichten 34B hinzugefügt wird. Alternativ können bei der Ausbildung sowohl der Schichten 34A als auch 34B n-Typ-Dotanden hinzugefügt werden, wobei die n-Typ-Dotandenmenge zur Ausbildung der Schichten 34A kleiner als diejenige für die Ausbildung der Schichten 34B ist. Bei manchen Ausführungsformen beträgt die Dicke T5 der dotierten Schichten 34B zwischen ungefähr 1 nm und ungefähr 20 nm.
  • Bei manchen Ausführungsformen umfassen die Halbleiterbereiche 34 weiterhin Schichten 34C über den Schichten 34B. Die Schichten 34C können einen atomaren Prozentsatz von sowohl Silizium als auch Germanium aufweisen, welche dieselben wie diejenigen von entweder den Schichten 34A und 34B oder beider Schichten sind. Bei alternativen Ausführungsformen beträgt der atomare Silizium- und Germaniumprozentanteil in den Schichten 34A, 34B und 34C jeweils einen sich voneinander unterscheidenden Wert. Die Schichten 34C können ebenso mit n-Typ-Verunreinigungen undotiert sein oder mit n-Typ-Verunreinigungen dotiert sein, welche eine niedrigere Verunreinigungskonzentration im Vergleich zu den entsprechenden darunter liegenden Schichten 34B. Bei alternativen Ausführungsformen werden die Schichten 34C nicht ausgebildet, wobei die entsprechende Struktur in 10B wiedergegeben ist.
  • Die 9 veranschaulicht die Ausbildung der Lithiumabdeckungen 36, welche im Wesentlichen reine Siliziumbereiche sein können, ohne hinzugegebenes Germanium. Die Siliziumabdeckungen 36 können mittels Epitaxie ausgebildet werden und sie sind daher oberhalb der oberen Anteile und Seitenwandanteile der Halbleiterbereiche 34 angeordnet. Bei manchen Ausführungsformen werden keine n-Typ- und p-Typ-Verunreinigungen in die Siliziumabdeckungen 36 hinzugegeben, obwohl auch n-Typ- und p-Typ-Verunreinigungen mit niedrigeren Konzentrationen, beispielsweise mit weniger als ungefähr 1016/cm3, hinzugefügt werden können. Bei manchen Ausführungsformen kann die Dicke T6 der Siliziumabdeckungen 36 zwischen ungefähr 1 nm und ungefähr 20 nm liegen. Bei alternativen Ausführungsformen werden die Siliziumabdeckungen 36 nicht ausgebildet.
  • Die in 9 gezeigte Struktur kann dazu verwendet werden, um den FinFET 38, wie er in den 10A, 10B und 10C gezeigt ist, auszubilden. Mit Bezug auf die 10A werden ein Gate-Dielektrikum 40 sowie eine Gate-Elektrode 42 ausgebildet. Das Gate-Dielektrikum 40 kann aus einem dielektrischen Material wie Siliziumoxid, Siliziumnitrid, einem Oxinitrid, mehreren Schichten dieser und/oder Kombinationen dieser ausgebildet werden. Das Gate-Dielektrikum 40 kann ebenso aus einem dielektrischen Material mit hohem k-Wert ausgebildet werden. Die beispielhaften Materialien mit hohem k-Wert weisen k-Werte auf, die größer als ungefähr 4,0 oder größer als ungefähr 7,0 sind. Die Gate-Elektrode 42 kann aus dotiertem Polysilizium, aus Metallen, Metallnitriden, Metallsiliziden und dergleichen ausgebildet sein. Die unteren Enden des Gate-Dielektrikums 42 können die Deckflächen der STI-Bereiche 22 kontaktieren. Nach der Ausbildung des Gate-Dielektrikums 40 sowie der Gate-Elektrode 42 werden Source- und Drain-Bereiche 50 (10C) ausgebildet.
  • Wie in 10A gezeigt ist, bilden die Halbleiterbereiche 28 Grenzflächen 44 zu den angrenzenden Halbleiterbereichen 34. Ladungsträgerkanäle 46, welche manchmal auch als Zweidimensionales-Elektronengas-(2DEG)-Kanäle bezeichnet werden, werden in Halbleiterbereichen 28 ausgebildet und sie sind in diesen angeordnet. 2DEG-Kanäle 46 können ebenso nahe den Grenzflächen 44 angeordnet sein. Obwohl die Halbleiterbereiche 28 nicht mit n-Typ-Verunreinigungen dotiert sein können, weisen die Ladungsträgerkanäle 46 immer noch eine hohe Elektronendichte auf, welche von den entsprechenden darüber liegenden Elektronen-zuführenden Schichten 34B zugeführt werden.
  • Die 10B veranschaulicht eine Querschnittsansicht des FinFETs 38 gemäß alternativen Ausführungsformen. Diese Ausführungsformen sind im Wesentlichen dieselben wie die Ausführungsformen gemäß 10A, mit der Ausnahme, dass die Schicht 34C in 10A nicht ausgebildet wird. Dementsprechend stehen die Siliziumabdeckungen 36 in körperlichem Kontakt mit den entsprechenden darunter liegenden Schichten 34B.
  • Die 10C veranschaulicht eine Querschnittsansicht eines FinFETs 38, wobei die Querschnittsansicht aus der Ebene entlang der Linie 10C10C gemäß 10A erhalten wird. Auf gegenüberliegenden Seiten des Gate-Dielektrikums 14 sowie der Gate-Elektrode 42 sind Source- und Drain-Bereiche 50 ausgebildet. Die Source- und Drain-Bereiche 50 sind mit einer n-Typ-Verunreinigung wie Phosphor, Arsen, Antimon oder dergleichen dotiert, und somit ist der entsprechende FinFET 38 ein n-Typ-FinFET. Der 2DEG-Kanal 46 verbindet die Source- und Drain-Bereiche 50 untereinander.
  • Die 11 veranschaulicht schematisch ein Banddiagramm von Halbleiterbereichen 26, 28 und 34. Wie in 11 gezeigt ist, ist das Leitungsband Ec2 des Halbleiterbereiches 28 niedriger als das Leitungsband Ec1 des Halbleiterbereiches 26 und als das Leitungsband Ec3 des Halbleiterbereiches 34 angeordnet. Dementsprechend bilden die Leitungsbänder Ec1, Ec2 und Ec3 einen Schacht, wobei das Leitungsband Ec3 den Boden des Schachtes ausbildet. Elektronen 48, welche über die Elektronen-zuführenden Schichten 34B (10A und 10B) zugeführt werden, werden auf den Schacht begrenzt, um die 2DEG-Kanäle auszubilden. Die Ausbildung des Schachtes wird der Tatsache zugerechnet, dass der Halbleiterbereich 28 unter Zugspannung steht und somit das Leitungsband Ec2 auf ein Niveau heruntergedrückt wird, welches unterhalb der Leitungsbänder Ec1 und Ec3 liegt. Zum Vergleich wird in dem Fall, dass der Halbleiterbereich 28 nicht unter Zugspannung steht, das Leitungsband des Halbleiterbereiches 28 höher als die Leitungsbänder der Halbleiterbereiche 26 und 34 liegen und damit der Schachtbereich und der 2DEG-Kanal nicht ausgebildet. Darüber hinaus können sich aufgrund der Tatsache, dass der Halbleiterbereich 28 nicht mit Verunreinigungen dotiert werden kann, Elektronen frei bewegen, ohne oder mit wesentlich verminderter Anzahl von Kollisionen mit Verunreinigungen.
  • Bei den Ausführungsformen der vorliegenden Offenbarung kann aufgrund der Ausbildung des relaxierten Halbleiterbereiches 26, welcher eine größere Gitterkonstante als die Gitterkonstante des Halbleiterbereiches 28 aufweist, der darüber liegende Halbleiterbereich 28 eine Zugspannung aufweisen. Die Zugspannung führt zu der Ausbildung eines Leitungsband-Schachts in dem Halbleiterbereich 28. Darüber hinaus wird eine Elektronen-zuführende Schicht 34B den Halbleiterbereich 28 überdeckend ausgebildet, um Elektronen, welche auf den in dem Halbleiterbereich 28 ausgebildeten Schacht begrenzt sind, zur Ausbildung des 2DEG-Kanals zuzuführen. Demgemäß weist der sich ergebende FinFET einen hohen Sättigungsstrom auf.
  • Darüber hinaus wird bei den Ausführungsformen der vorliegenden Offenbarung durch das Verdünnen der Halbleiterrippen mehr Freiraum für die Ausbildung von Halbleiterschichten auf den Seitenwänden der Halbleiterrippen gegeben. Der benötigte Chipbereich, welcher von dem entsprechenden FinFET belegt wird, wird somit herabgesetzt. Im Gegenzug wird jedoch nicht die Kanalbreite des entsprechenden FinFETs herabgesetzt, da die Gesamtbreite des 2DEG-Kanals im Vergleich zu dem Szenario, wenn kein Verdünnen durchgeführt wird, nicht herabgesetzt wird.
  • Gemäß manchen Ausführungsformen umfasst ein Bauteil ein Substrat und Nichtleiterbereiche über einem Anteil des Substrates. Ein erster Halbleiterbereich ist zwischen den Nichtleiterbereichen angeordnet und weist ein erstes Leitungsband auf. Ein zweiter Halbleiterbereich ist über und angrenzend an den ersten Halbleiterbereich angeordnet, wobei der zweite Halbleiterbereich einen oberen Anteil aufweist, der höher als die Deckfläche der Nichtleiterbereiche angeordnet ist, um eine Halbleiterrippe auszubilden. Der zweite Halbleiterbereich umfasst ebenso einen breiten Anteil und einen schmalen Anteil über dem breiten Anteil, wobei der schmale Anteil schmaler als der breite Anteil ist. Die Halbleiterrippe weist eine Zugspannung sowie ein zweites Leitungsband auf, das niedriger als das erste Leitungsband angeordnet ist. Ein dritter Halbleiterbereich ist oberhalb und angrenzend an eine Deckfläche sowie Seitenwände der Halbleiterrippe angeordnet, wobei der dritte Halbleiterbereich ein drittes Leitungsband aufweist, das höher als das zweite Leitungsband angeordnet ist.
  • Gemäß anderen Ausführungsformen umfasst ein Bauteil ein Siliziumsubstrat sowie STI-Bereiche über einem Anteil des Siliziumsubstrates. Ein erster SiGe-Bereich ist zwischen und in Kontakt mit den STI-Bereichen angeordnet, wobei der erste SiGe-Bereich einen ersten atomaren Anteil Germanium aufweist. Ein Silizium-enthaltender Bereich ist über dem ersten SiGe-Bereich angeordnet. Der Silizium-enthaltende Bereich weist eine Zugspannung auf. Ein zweiter SiGe-Bereich kontaktiert eine Deckfläche sowie Seitenwände des Silizium-enthaltenden Bereiches. Der Silizium-enthaltende Bereich weist einen breiten Anteil auf, welcher eine erste Seitenwand und eine Deckfläche aufweist, sowie einen schmalen Anteil über dem breiten Anteil, welcher eine zweite Seitenwand aufweist. Die erste Seitenwand und die zweite Seitenwand liegen an derselben Seite des Silizium-enthaltenden Bereiches. Die Kanten des breiten Anteils sind in Bezug auf die Kanten des ersten SiGe-Bereiches vertikal ausgerichtet. Die Deckfläche des breiten Anteils verbindet die erste Seitenwand mit der zweiten Seitenwand. Der zweite SiGe-Bereich weist einen zweiten atomaren Prozentsatz Germanium auf. Der erste und der zweite atomare Prozentsatz Germanium sind höher als ein dritter atomarer Prozentsatz Germanium des Silizium-enthaltenden Bereiches. Das Bauteil umfasst weiterhin ein Gate-Dielektrikum über dem zweiten SiGe-Bereich, eine Gate-Elektrode über dem Gate-Dielektrikum sowie einen Source-Bereich und einen Drain-Bereich auf gegenüberliegenden Seiten des Gate-Dielektrikums sowie der Gate-Elektrode.
  • Gemäß noch einer anderen Ausführungsform umfasst ein Verfahren das Aussparen eines Anteils eines Substrates zwischen zwei Nichtleiterbereichen, um eine Furche auszubilden, das Durchführen eines ersten Epitaxieschrittes, um einen ersten Halbleiterbereich in der Furche aufzuwachsen, sowie das Durchführen eines zweiten Epitaxieschrittes, um einen zweiten Halbleiterbereich in der Furche aufzuwachsen. Der erste Halbleiterbereich ist relaxiert. Der zweite Halbleiterbereich ist über und in Kontakt mit dem ersten Halbleiterbereich ausgebildet. Der zweite Halbleiterbereich weist eine Zugspannung auf. Es wird eine Planarisierung durchgeführt, um die Deckflächen des zweiten Halbleiterbereiches und der Nichtleiterbereiche einzuebnen. Die Nichtleiterbereiche sind ausgespart, wobei ein oberer Anteil des zweiten Halbleiterbereiches über den Nichtleiterbereichen eine Halbleiterrippe ausbildet. Die Halbleiterrippe wird verdünnt, um eine kleinere Breite aufzuweisen. Ein dritter Epitaxieschritt wird durchgeführt, um einen dritten Halbleiterbereich auf einer Deckfläche sowie auf Seitenwänden der Halbleiterrippe aufzuwachsen. Der zweite Halbleiterbereich weist ein Leitungsband auf, das niedriger als die Leitungsbänder sowohl des ersten als auch des zweiten Halbleiterbereiches angeordnet sind.
  • Obwohl die Ausführungsformen sowie deren Vorteile im Detail beschrieben worden sind, sollte verstanden werden, dass verschiedene Änderungen, Ersetzungen und Abwandlungen gemacht werden können, ohne dadurch aus dem Umfang der Ausführungsformen, wie er in den anhängenden Ansprüchen festgelegt ist, herauszutreten. Darüber hinaus ist der Umfang der vorliegenden Anmeldung nicht dazu vorgesehen, auf bestimmte Ausführungsformen des Prozesses, der Maschine, der Herstellungsverfahren sowie der Zusammensetzung der Materie, der Mittel und Verfahren sowie auf die in der Beschreibung beschriebenen Schritte beschränkt zu werden. Wie der Fachmann ohne weiteres anhand der Offenbarung erkennen wird, sollen solche Prozesse, Maschinen, Herstellungsverfahren, Zusammensetzungen der Materie, Mittel, Verfahren oder Schritte, die bereits existieren oder erst später entwickelt werden, und welche im Wesentlichen dieselbe Funktion aufweisen oder im Wesentlichen dasselbe Ergebnis wie die entsprechenden hierin beschriebenen Ausführungsformen erreichen, ebenso gemäß der vorliegenden Offenbarung verwendet werden können. Demgemäß sind die anhängenden Ansprüche dazu vorgesehen, in ihrem Umfang derartige Prozesse, Maschinen, Herstellungsverfahren, Zusammensetzungen der Materie, Mittel, Verfahren oder Schritte mit zu umfassen. Zusätzlich stellt jeder Anspruch eine unabhängige Ausführungsform dar, wobei die Kombination verschiedener Ansprüche und Ausführungsformen innerhalb des Umfangs der Offenbarung liegt.

Claims (20)

  1. Bauteil, das aufweist: ein Substrat; Nichtleiterbereiche über einem Anteil des Substrates; einen ersten Halbleiterbereich zwischen den Nichtleiterbereichen, welcher ein erstes Leitungsband aufweist; einen zweiten Halbleiterbereich über und angrenzend an den ersten Halbleiterbereich, wobei der zweite Halbleiterbereich einen oberen Anteil aufweist, der höher als Deckflächen der Nichtleiterbereiche angeordnet ist, um eine erste Halbleiterrippe auszubilden, wobei die Halbleiterrippe eine Zugspannung sowie ein zweites Leitungsband aufweist, das niedriger als das erste Leitungsband angeordnet ist, und wobei der zweite Halbleiterbereich aufweist: einen breiten Anteil; und einen schmalen Anteil über dem breiten Anteil, wobei der schmale Anteil schmaler als der breite Anteil ist; und einen dritten Halbleiterbereich über und angrenzend an eine Deckfläche sowie Seitenwände der Halbleiterrippe, wobei der dritte Halbleiterbereich ein drittes Leitungsband aufweist, das höher als das zweite Leitungsband angeordnet ist.
  2. Bauteil nach Anspruch 1, bei dem der breite Anteil einen Erweiterungsanteil aufweist, welcher sich seitlich über eine entsprechende Seitenwand des schmalen Anteils hinwegerstreckt, wobei der Erweiterungsanteil eine im Wesentlichen flache Deckfläche aufweist.
  3. Bauteil nach Anspruch 2, bei dem die flache Deckfläche im Wesentlichen mit den Deckflächen der Nichtleiterbereiche fluchtet oder höher als diese angeordnet ist.
  4. Bauteil nach einem der vorangegangenen Ansprüche, bei dem der zweite Halbleiterbereich eine Gitterkonstante aufweist, die kleiner als die Gitterkonstanten sowohl des ersten Halbleiterbereiches als auch des dritten Halbleiterbereiches ist.
  5. Bauteil nach einem der vorangegangenen Ansprüche, bei dem eine Breite des schmalen Anteils um eine Differenz von mehr als ungefähr 2 nm kleiner als eine Breite des breiten Anteils ist.
  6. Bauteil nach einem der vorangegangenen Ansprüche, bei dem der dritte Halbleiterbereich aufweist: eine erste undotierte Schicht auf den Seitenwänden sowie auf der Deckfläche der Halbleiterrippe, wobei die erste undotierte Schicht im Wesentlichen frei von n-Typ-Verunreinigungen ist; und eine dotierte Schicht über der ersten undotierten Schicht, wobei die dotierte Schicht mit einer n-Typ-Verunreinigung dotiert ist.
  7. Bauteil nach Anspruch 6, bei dem der dritte Halbleiterbereich weiterhin eine zweite undotierte Schicht aufweist, die über der dotierten Schicht liegt, wobei die zweite undotierte Schicht im Wesentlichen frei von n-Typ-Verunreinigungen ist.
  8. Bauteil nach einem der vorangegangenen Ansprüche, bei dem eine Grenzfläche zwischen dem ersten und dem zweiten Halbleiterbereich niedriger als Deckflächen der Nichtleiterbereiche angeordnet ist.
  9. Bauteil, das aufweist: ein Siliziumsubstrat; Shallow-Trench-Isolation(STI)-Bereiche, die sich in einen Anteil des Siliziumsubstrats hinein erstrecken; einen ersten Silizium-Germanium(SiGe)-Bereich, der zwischen und in Kontakt mit den STI-Bereichen angeordnet ist, wobei der erste SiGe-Bereich einen ersten atomaren Prozentsatz Germanium aufweist; einen Silizium-enthaltenden Bereich über dem ersten SiGe-Bereich, wobei der Silizium-enthaltende Bereich aufweist: einen breiten Anteil, welcher eine erste Seitenwand und eine Deckfläche aufweist, wobei Kanten des breiten Anteils in Bezug auf entsprechende Kanten des ersten SiGe-Bereiches vertikal ausgerichtet sind; und einen schmalen Anteil über dem breiten Anteil, wobei der schmale Anteil eine zweite Seitenwand aufweist, wobei die erste Seitenwand und die zweite Seitenwand auf einer selben Seite des Silizium-enthaltenden Bereiches angeordnet sind, und wobei die Deckfläche des breiten Anteils die erste Seitenwand mit der zweiten Seitenwand verbindet; einen zweiten SiGe-Bereich, welcher eine Deckfläche sowie Seitenwände des schnmalen Anteils des Silizium-enthaltenden Bereiches sowie eine Deckfläche des breiten Anteils kontaktiert, wobei der zweite SiGe-Bereich einen zweiten atomaren Prozentsatz Germanium aufweist, und wobei der erste und der zweite atomare Prozentsatz Germanium höher als ein dritter atomarer Prozentsatz Germanium des Silizium-enthaltenden Bereiches sind; ein Gate-Dielektrikum über dem zweiten SiGe-Bereich; eine Gate-Elektrode über dem Gate-Dielektrikum; und einen Source-Bereich sowie einen Drain-Bereich auf gegenüberliegenden Seiten des Gate-Dielektrikums sowie der Gate-Elektrode.
  10. Bauteil nach Anspruch 9, bei dem der Silizium-enthaltende Bereich im Wesentlichen mit n-Typ-Verunreinigungen undotiert ist, und wobei der zweite SiGe-Bereich aufweist: einen ersten Anteil, der mit der Deckfläche und den Seitenwänden des zweiten SiGe-Bereiches in Kontakt steht; und einen zweiten Anteil über dem ersten Anteil, wobei der zweite Anteil eine n-Typ-Verunreinigungskonzentration aufweist, die höher als eine n-Typ-Verunreinigungskonzentration in dem ersten Anteil des zweiten SiGe-Bereiches ist.
  11. Bauteil nach Anspruch 9 oder 10, bei dem der erste SiGe-Bereich relaxiert ist, und bei dem der Silizium-enthaltende Bereich eine Zugspannung aufweist.
  12. Bauteil nach einem der Ansprüche 9 bis 11, bei dem die Deckfläche des breiten Anteils im Wesentlichen flach ist.
  13. Bauteil nach einem der Ansprüche 9 bis 12, bei dem eine Breite des schmalen Anteils um eine Differenz von mehr als 2 nm geringer als eine Breite des breiten Anteils ist.
  14. Bauteil nach einem der Ansprüche 9 bis 13, das weiterhin eine Siliziumabdeckung über dem zweiten SiGe-Bereich aufweist, wobei die Siliziumabdeckung im Wesentlichen frei von Germanium ist.
  15. Verfahren, das aufweist: Aussparen eines Anteils eines Substrates zwischen zwei Nichtleiterbereichen, um eine Furche auszubilden; Durchführen eines ersten Epitaxieschrittes, um einen ersten Halbleiterbereich in der Furche aufzuwachsen, wobei der erste Halbleiterbereich relaxiert ist; Durchführen eines zweiten Epitaxieschrittes, um einen zweiten Halbleiterbereich in der Furche aufzuwachsen, wobei der zweite Halbleiterbereich über und in Kontakt mit dem ersten Halbleiterbereich angeordnet ist, und wobei der zweite Halbleiterbereich eine Zugspannung aufweist; Durchführen eines Planarisierungsschrittes, um die Deckflächen des zweiten Bereiches mit den Nichtleiterbereichen einzuebnen; Aussparen der Nichtleiterbereiche, wobei ein oberer Anteil des zweiten Halbleiterbereiches über den Nichtleiterbereichen eine Halbleiterrippe ausbildet; Verdünnen der Halbleiterrippe; und Durchführen eines dritten Epitaxieschrittes, um einen dritten Halbleiterbereich auf einer Deckfläche sowie auf Seitenwänden der Halbleiterrippe aufzuwachsen, wobei der zweite Halbleiterbereich ein Leitungsband aufweist, das niedriger als die Leitungsbänder sowohl des ersten als auch des dritten Halbleiterbereiches angeordnet ist.
  16. Verfahren nach Anspruch 15, das weiterhin aufweist: Ausbilden eines Gate-Dielektrikums über der Halbleiterrippe; Ausbilden einer Gate-Elektrode über dem Gate-Dielektrikum; und Ausbilden eines Source-Bereiches sowie eines Drain-Bereiches auf gegenüberliegenden Seiten der Halbleiterrippe.
  17. Verfahren nach Anspruch 15 oder 16, bei dem der erste und der dritte Halbleiterbereich Silizium-Germanium aufweisen, wobei der zweite Halbleiterbereich Silizium mit einem atomaren Prozentsatz Germanium in dem zweiten Halbleiterbereich aufweist, der niedriger als ein atomarer Prozentsatz Germanium in dem ersten und dem dritten Halbleiterbereich ist.
  18. Verfahren nach einem der Ansprüche 15 bis 17, bei dem der dritte Expitaxieschritt aufweist: Aufwachsen einer ersten Schicht des dritten Halbleiterbereiches, wobei im Wesentlichen keine n-Typ-Verunreinigungen in die erste Schicht des dritten Halbleiterbereiches hinzugegeben werden; und Aufwachsen einer zweiten Schicht des dritten Halbleiterbereiches über der ersten Schicht des dritten Halbleiterbereiches, wobei eine n-Typ-Verunreinigung in die zweite Schicht des dritten Halbleiterbereiches hinzugegeben wird.
  19. Verfahren nach Anspruch 18, bei dem der dritte Epitaxieschritt weiterhin aufweist: Aufwachsen einer dritten Schicht des dritten Halbleiterbereiches über der zweiten Schicht des dritten Halbleiterbereiches, wobei im Wesentlichen keine n-Typ-Verunreinigung in die dritte Schicht des dritten Halbleiterbereiches hinzugegeben wird.
  20. Verfahren nach einem der Ansprüche 15 bis 19, das weiterhin das Aufwachsen einer Siliziumabdeckung über dem dritten Halbleiterbereich aufweist, wobei die Siliziumabdeckung im Wesentlichen frei von Germanium ist.
DE102013104481.6A 2013-02-27 2013-05-02 FinFETs mit verspannten Bereichen und Verfahren zu deren Herstellung Active DE102013104481B4 (de)

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