JP4378293B2 - 歪みＳｉＭＯＳＦＥＴを形成するための構造および方法 - Google Patents
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Description
本発明は、歪みシリコン（Ｓｉ）の垂直ゲートを有するＭＯＳＦＥＴを形成することに関し、より詳細には、歪みＳｉの垂直ゲートを有する単一ゲートおよび二重ゲートＭＯＳＦＥＴおよびフィン型（fin）ＦＥＴを作ることに関する。
半導体デバイスが小さくなるにつれて、従来のデバイス製造技術はサイズ・スケーリングの実際的な限界に近づいている。例えば、チャネル長が約５０ｎｍよりも小さくなるとき、デバイスは、チャネル長の短縮に対する閾値電圧の減少を含んだ短チャネル効果（short channel effect）を示し始める。望ましくない短チャネル効果は、ドーピング濃度を高くすることで軽減することができるが、ドーピング濃度を高くすると、キャリア移動度の低下、寄生接合キャパシタンスの増加、およびドーピング濃度が高くなりすぎた場合にはサブスレッショルド変動の増加につながる。
短チャネル効果および逆（reverse）短チャネル効果を最小限にする１つの方法に、良好に制御されたイオン注入（implantation）およびアニール（annealing）によって最適ドーピング・プロファイルを作り出すことがある。しかし、注意深くイオン注入およびアニールを制御することは、製造プロセスのコストを増し、また、チャネル長がさらに短くなるとき効果が極端に制限される。ゲート酸化物の厚さおよびソース／ドレイン接合の深さの制限によって課せられるスケーリングの限界が生じることで、より小さなデバイスの機能を害する可能性もある。
さらなる寸法の縮小を達成する他の方法には、チャネルのプロファイル（profile）を形成する難しさがある。そのようなプロファイルには、二重ゲート、三重ゲート、四重ゲート、オメガ・ゲート、パイ・ゲート、およびｆｉｎＦＥＴのＭＯＳＦＥＴ設計が含まれる。これらの設計のいくつかは、寄生キャパシタンスの増加につながるゲート位置合わせエラーのような設計問題で苦しめられる。
いくつかのスケーリング問題を回避する他の可能な方法は、材料性能を改善することでデバイス性能を改善することである。例えば、歪み（strained）Ｓｉはより高いキャリア移動度を生成し、それにより、より高速なデバイスまたはより低電力消費のデバイスあるいはその両方をもたらす。歪みＳｉ結晶構造の変化（すなわち、歪み状態によって対称性および格子定数が異なる）によって、歪みＳｉ膜はバルクＳｉに優る電子特性を有する。具体的には、歪みＳｉはより大きな電子移動度および正孔移動度を有する可能性があり、このことは、それぞれｎ型トランジスタおよびｐ型トランジスタのより大きな電流駆動能力につながる。したがって、歪みＳｉを組み込んだデバイスは、必ずしもデバイス・サイズを減少しないでも、改善された性能を有することができる。しかし、歪みＳｉでさらなるスケーリングが可能であるならば、性能改善はさらに向上する。
しかし、留意すべきことであるが、歪みＳｉを利用して高性能デバイスを可能にすることでの重要な要件は、低欠陥密度の歪みＳｉ膜を形成することである。特に、歪みＳｉ膜中の転位（dislocation）の数を減らすことが、漏れ（リーク）電流を減らしかつキャリア移動度を高めるために特に重要である。
Ｓｉと違った格子（lattice）パラメータを有する基板上にＳｉ層を成長することで、歪みＳｉ膜を形成する。したがって、歪みＳｉ膜中の欠陥の数は、膜が成長する下の基板の欠陥数に比例する可能性がある。Ｓｉチャネル中の転位数が増加すると、「オフ」段階中にデバイスの漏れ電流が増加することがある。適切に形成されないとき、歪みＳｉ膜は多数の欠陥を含むことがあり、そのとき、その後の歪みＳｉ膜は不満足な性能特性を示し、歪みＳｉ膜を使用する利益は実質的に帳消しになる。
したがって、転位のような欠陥を最小限に抑えた歪みＳｉ膜を製造することが、半導体デバイスのサイズおよび電力要求のさらなる低減のために望ましい。ほとんど欠陥のない薄い歪みＳｉ膜は、半導体デバイス性能の改善をもたらすことができる。
本発明の一態様による方法は、緩和（relaxed）ＳｉＧｅブロックを基板上に形成すること、および緩和ＳｉＧｅブロックの少なくとも１つの側面に近接した基板上に歪みＳｉ膜を形成することを含む。この方法は、さらに、歪みＳｉ膜の側面にゲート酸化物を形成して歪みチャネル領域を形成することを含む。
他の態様では、本発明は、酸化物基板上に緩和ＳｉＧｅブロックを形成すること、および緩和ＳｉＧｅブロックの上面に第１の窒化物スペーサを形成することを備える方法を含む。第２の窒化物スペーサが、緩和ＳｉＧｅブロックの第１の側面および第１の窒化物スペーサの側面に近接した酸化物基板上に形成され、歪みＳｉ膜が緩和ＳｉＧｅブロックの第２の側面にエピタキシャルで形成される。
さらに他の態様では、本発明は、非導電性基板上に垂直方向に配設される歪みＳｉのフィンを備える半導体デバイスのチャネルを含む。
本発明は、歪みＳｉのチャネルを有するＭＯＳＦＥＴを形成することに関する。本発明では、歪みＳｉの薄膜を形成することで、トランジスタ性能が高められる。歪みＳｉの寸法が小さいために、例えばエピタキシャル成長技術などで歪みＳｉが形成されるとき、その欠陥密度（すなわち、転位）は一般に非常に低い。そのような低欠陥の膜は、緩和ＳｉＧｅオン・オキサイド・ウェハ（SiGe-on-oxide：酸化膜上のＳｉＧｅ）上に垂直ＳｉＧｅバー（bar）またはブロック（block）を形成することで生成することができる。ＳｉＧｅバーまたはブロックの一方の側面は、窒化物で覆うことができる。垂直ＳｉＧｅバーまたはブロックの他方の側面は、選択的エピタキシャル成長プロセスを使用して小さな寸法のＳｉ膜で覆うことができる。このＳｉ膜は、ＳｉＧｅ基板との格子定数不整合のために歪んでいる。Ｓｉ膜の小さな寸法およびＳｉＧｅ基板の緩和構造によって、転位形成の傾向は減少する。完成後、歪みＳｉをさらに他の処理にかけて、単一ゲート、二重ゲート、またはより多くのゲートを有するｆｉｎＦＥＴのような様々な型のＭＯＳＦＥＴを形成することができる。
図１は、酸化物ウェハ１０上の緩和ＳｉＧｅ層１２を示す。この例では酸化物ウェハが使用されるが、半導体デバイス製造に適した任意の非導電性基板を使用することができる。ウェハ結合または酸素注入アニールのような当技術分野で知られている適切な方法のいずれかによって、緩和ＳｉＧｅ層１２を酸化物ウェハ１０の上に形成することができる。一実施例では、ＳｉＧｅ層１２は、厚さを３０ｎｍから８０ｎｍまでの範囲とできるが、本発明では他の厚さも意図されている。
図２は、緩和ＳｉＧｅ層１２の上に堆積された薄い酸化物層１４を示す。酸化物層１４上に第１のポリシリコン層１６を形成する。次に、第１のポリシリコン層１６上にフォトレジスト１８を堆積し、それから、第１のポリシリコン層１６の一部がフォトレジスト１８で覆われかつ第１のポリシリコン層１６の一部が露出されるように、フォトレジスト１８をパターン形成する。薄い酸化物層１４の一般的な厚さは、約５ｎｍから２０ｎｍまでの範囲にあり、第１のポリシリコン層１６の厚さは４０ｎｍから１００ｎｍの範囲にある。各層は、当技術分野でよく知られている方法で形成される。
図３は、第１のポリシリコン層１６および下にある薄い酸化物層１４の露出部分をエッチング除去して第１のポリシリコン１６の一部を残すエッチング・プロセスの結果を示す。エッチング・プロセスでは、ポリシリコンおよび酸化物を選択的エッチングする知られている方法が使用される。また、第１のポリシリコン１６および酸化物層１４をエッチングした後で、フォトレジスト層１８も除去されている。したがって、ＳｉＧｅ層１２の第１の部分は露出し、ＳｉＧｅ層１２の第２の部分は、薄い酸化物層１４および第１のポリシリコン層１６で覆われている。次に、当技術分野でよく知られている窒化物形成プロセスのいずれかを使用して、薄い酸化物層１４および第１のポリシリコン層１６の縁に境を接してＳｉＧｅ層１２の上面に、第１の窒化物スペーサ２０を形成する。
図４は、図３を参照して説明したものと同様なエッチング・プロセスを使用して、露出ＳｉＧｅ層１２を選択的にエッチングするさらなるエッチング・ステップを示す。図４において、第１の窒化物スペーサ２０と、薄い酸化物層１４および第１のポリシリコン層１６で覆われていない緩和ＳｉＧｅ層１２の部分は、エッチング除去されて、下の酸化物ウェハ１０の一部が露出される。次に、エッチングされた緩和ＳｉＧｅ層１２の縁に境を接して酸化物ウェハ１０の露出部分上に、第２の窒化物スペーサ２２を形成する。第１の窒化物スペーサ２０は、第２のより大きな窒化物スペーサ２２に隣接している。
図５は、第１のポリシリコン層１６および薄い酸化物層１４の残存部分を選択的にエッチングした結果を示す。薄い酸化物層１４および第１のポリシリコン層１６の下にある緩和ＳｉＧｅ層１２の部分が、このプロセスでエッチング除去される。結果として、ＳｉＧｅブロック２４として形成された緩和ＳｉＧｅが、元の緩和ＳｉＧｅ層１２から酸化物ウェハ１０の上面に残る。ＳｉＧｅブロック２４は、１つの側面を第２の窒化物層２２で囲われ、また上面を第１の窒化物スペーサ２０で囲われ、ＳｉＧｅブロック２４の１つの側面が露出された状態になっている。
図６は、ＳｉＧｅブロック２４の露出された側面にエピタキシャル成長された「歪み」Ｓｉ膜２６を示す。Ｓｉ膜２６がＳｉＧｅブロック２４の露出部分だけに形成されるように、選択成長プロセスが使用される。このプロセスでは、Ｓｉ膜２６は、それの厚みよりも大きな高さを有し、かつ酸化物ウェハ１０の表面で垂直方向に配設されている。Ｓｉ膜２６は、１より大きいものを含んで実質的に任意のアスペクト比（高さを厚さで割ったもの）で形成することができるので、Ｓｉ膜２６は酸化物ウェハ１０上で垂直方向に配設された「フィン（fin）」として特徴づけることができる。
さらに、Ｓｉ膜２６は、ＳｉＧｅブロック２４とほぼ同じ高さであり得る。したがって、Ｓｉ膜２６の高さは、緩和ＳｉＧｅ層１２の層の高さを調整することで制御することができる。ＳｉＧｅ層１２の高さは、当技術分野でよく知られている方法で、形成中に制御することができる。さらに、Ｓｉ膜２６の厚さは、デバイス製造の技術分野でよく知られている適切な方法で、成長プロセス中に制御することができる。Ｓｉ膜２６は、厚さが約５０Å（オングストローム）から２００Åの範囲であり得るが、必要な場合に他の厚さを使用することができる。
Ｓｉ膜２６は、減少した欠陥数または小さな寸法あるいはその両方を有するチャネルから利益を受けるほとんど任意の型のデバイスにおいて、半導体デバイスのチャネルとして使用することができる。したがって、少なくとも１つのゲート酸化物をソース／ドレイン領域がゲート酸化物の両側のＳｉ膜２６に形成されるＳｉチャネルの一部に形成することができる。結果として得られる構造では、その構造が垂直方向に配設されているので、基板の上からチャネルの両側面および上面にアクセスすることが可能になる。この形状によって、ゲート酸化物はチャネルを取り囲むことができ、そして、オフ状態でほとんど完全な空乏のチャネルが可能になる。また、この形状によって、より適切なドーピングおよびより適切なリード接続性のために、ソース／ドレイン領域の両側にアクセスすることができるようになる。
緩和ＳｉＧｅブロック２４の表面にＳｉ膜２６を成長させることによって、結果として得られるＳｉ膜２６中の転位のような欠陥の数は減少する。小さなサイズの薄い膜だけが成長されるので、Ｓｉ膜２６の転位もまた最小限になる。その上、歪みＳｉ膜の結晶格子がＳｉＧｅ結晶格子上に形成されることによって、歪みＳｉ膜は内部歪みを受ける。すなわち、Ｓｉ材料の格子定数はＳｉＧｅの格子定数に一致しないので、ＳｉＧｅブロック２４はＳｉ膜の結晶格子定数とは違った結晶格子定数（異なった原子間寸法）を有する。すなわち孤立している（standing alone）Ｓｉは、通常、ＳｉＧｅよりも小さな格子定数を有する。しかし、本発明の構造では、Ｓｉ層の格子構造はＳｉＧｅの格子構造に一致する傾向にある。ＳｉＧｅマスクに対するＳｉ（通常、より小さい）の格子整合のために、Ｓｉ層は引っ張り応力を受けた状態に置かれている。すなわち、ＳｉＧｅマスクは平衡状態を得ようとし、結果として、ＳｉＧｅ上に形成されたＳｉ側壁層に応力を生じさせる。応力のかかったＳｉのこの体積（volume）は、歪みチャネルとして作用することができる。したがって、Ｓｉ膜２６は、低欠陥歪みＳｉフィンまたはチャネルとして説明することができる。
図７は、Ｓｉ膜２６の露出された側面へのイオン注入（ion implantation）を使用したゲート酸化物２８の形成を示す。例えば、Ｖｔ（閾値電圧）イオン注入技術を使用することができ、注入角は、側面のゲート酸化物２８に対して傾けることができる。ゲート酸化物２８の厚さの例は、約９Åから約２０Åの範囲にあるが、必要に応じて他の厚さを形成することができる。また、ゲート誘電体として酸化物の代わりに、ＨｆＯ２のような高「ｋ」材料を使用することもできる。
図８は、第１および第２の窒化物スペーサ２０および２２、ＳｉＧｅブロック２４、Ｓｉ膜２６およびゲート酸化物２８の上に堆積された第２のポリシリコン層３０を示す。第２のポリシリコン層３０は、共形層（conformal layer）として示されているが、デバイス形成のその後のステップの必要に応じて、非共形層または、共形と非共形の間のある形状を有する層を形成することができる。例として、ポリシリコン層３０は、約７００Åから約１５００Åまでの範囲であり得る。
図８に示す構成から、例えば単一歪みゲートを有するｆｉｎＦＥＴまたは歪み二重ゲートを有するｆｉｎＦＥＴのような歪みＳｉＭＯＳＦＥＴを例えば含み、様々なデバイスを製造することができる。図９〜１４は、単一ゲート・デバイスの製造例を示し、図１５〜１９は、二重ゲートｆｉｎＦＥＴ型デバイスの製造例を示す。さらに、ゲート誘電体が歪みＳｉ膜の上面および２側面のまわりに巻き付いている三重ゲート・デバイスを、図８に示す構造から形成することもできる。単一ゲート・デバイスおよび二重ゲートｆｉｎＦＥＴ型デバイスの例を示すが、転位が減少した垂直歪みＳｉ膜から利益を受ける可能性のある任意の型のデバイスを、図８に示す例示の構造から形成することができる。
図９を参照して、形成されるデバイスの上面図を示し、第２のポリシリコン層３０の上にフォトレジスト１０２が堆積されかつパターン形成されている。図９に示すように、フォトレジスト１０２は、結果として得られるデバイスのゲートを形成することになるＳｉ膜２６の領域内にある第２のポリシリコン層３０の上に堆積される。図１０は、図９の構造の側面図を示し、フォトレジスト１０２が第２のポリシリコン層３０の上にある。
図１１は、ウェット・エッチングのような当技術分野で知られているエッチング・プロセスを使用して、図９のフォトレジスト１０２をエッチングした後で、結果として得られる構造の上面図を示す。特に、エッチング・ステップで、２つのソース／ドレイン領域１０４になるものが、ゲート領域１０６の両方の側に１つ残っている。ソース／ドレイン領域１０４では、酸化物ウェハ１０、下にあるＳｉ膜２６の側面と上面のゲート酸化物２８、および第２の窒化物スペーサ２２が露出している。Ｓｉ膜２６は図１１では見えない。
図１２は、図１１に示すデバイスの断面を示す。図１２に示すように、ソース／ドレイン領域１０４にイオン注入が行われて、ゲート領域１０６の両側にエクステンション（extention：延長部分）が形成される。形成されるデバイスのソース／ドレイン注入として適切なイオン注入プロセスはどんなものでも、当技術分野でよく知られているように使用することができる。例えばホウ素（boron）注入の場合に約０．２〜１ｋｅＶ、またはヒ素（arsenic）注入の場合に１〜２ｋｅＶのエネルギー・レベルで、大きな傾斜角のイオン注入をさらに使用することができる。
図１３は、第２のポリシリコン層３０に隣接して酸化物ウェハ１０の上に窒化物を堆積し、さらにその後エッチングして、窒化物スペーサ１０８が形成された後に形成されるデバイスの上面図を示す。図１４は、ゲート酸化物２８および第２の窒化物スペーサ２２の上にある窒化物スペーサ１０８を示す。窒化物スペーサ１０８を形成した後で、ソース／ドレイン注入およびアニールを含んださらに他の処理ステップを、形成されるデバイスに適切なように行うことができる。
図８に示す構造から始まって、図１５は歪みＳｉ二重ゲートｆｉｎＦＥＴ形成のその後のステップを示す。この歪みＳｉ二重ゲートｆｉｎＦＥＴは、本発明に含まれる歪みＳｉ膜が実現される可能性のある他の型のデバイスの例である。図１５に示すように、酸化膜２０２が堆積され、そして例えばＣＭＰ（化学機械的平坦化）を使用して平坦化される。次に、残存する酸化膜２０２をエッチングして、第２のポリシリコン層３０の一部が酸化膜２０２の上に露出された状態にする。酸化膜２０２は例えば指向性（directional）ＨＤＰ（high density plasma：高密度プラズマ）を使用して堆積して、好ましくは、酸化物の大部分を平らな表面に堆積させ、かつ窒化物スペーサ２０および２２の上の領域のポリシリコン３０の上部にあまり酸化物を堆積させないようにすることができる。
図１６は、第１および第２の窒化物層２０および２２を露出された状態にするように、第２のポリシリコン層３０の一部をエッチングすることを示す。適切なエッチング・プロセスには、ポリシリコンを選択的にエッチングする任意のプロセス、および酸化物を選択的にエッチングするウェット・エッチングのような任意のエッチング・プロセスがあり得る。エッチング後、第１および第２の窒化物スペーサ２０および２２が露出され、ポリシリコン層３０の上に突き出ている。第２のポリシリコン層３０は、第１および第２の窒化物スペーサ２０および２２およびゲート酸化物２８の基部（base）の近くに一段高い領域を形成する。
図１７は、２つの窒化物スペーサ２０および２２のウェット選択エッチングおよびＳｉＧｅブロック２４のウェット・エッチングの結果を示す。形成プロセス全体を通して、窒化物をエッチングするために使用することができる一般的なエッチング液は、例えば、フッ素および塩素を含む。ＳｉＯ２に対するＳｉ３Ｎ４の選択エッチングは、沸騰Ｈ３ＰＯ４溶液（例えば、１８０℃の８５％Ｈ３ＰＯ４）で行うことができる。というのは、この溶液によるＳｉＯ２の侵食は非常に遅いからである。エッチング速度は、Ｓｉ３Ｎ４に対しては〜１０ｎｍ／ｍｉｎであるが、ＳｉＯ２に対しては１ｎｍ／ｍｉｎよりも遅い。Ｓｉ３Ｎ４は、濃（concentrated）ＨＦまたは緩衝（buffered）ＨＦを使って室温でエッチングすることができる。しかし、ＨＦはＳｉＯ２もエッチングする。反応性イオン・プラズマ・エッチング・プロセスを使用して、次のエッチング化学作用をＳｉ３Ｎ４に使用することができる。すなわち、ＣＨＦ３／Ｏ２、ＣＨ２Ｆ２、ＣＨ２ＣＨＦ２の化学作用である。ＳｉＧｅブロック２４および第１および第２の窒化物スペーサ２０および２２を除去することで、歪みＳｉ膜２６は、例えば他のゲート酸化物を付け加えるようなさらに他の処理にさらされる側面を有する。
図１８は、ゲート酸化プロセスによる第２のゲート酸化物２０８の形成を示し、このゲート酸化プロセスで、デバイスおよびＳｉ膜２６の露出部分の上にそれぞれ薄い酸化物層２０４および２０５が形成される。特に、Ｓｉ膜２６の上に形成された薄い酸化物層２０５の部分は、ゲート酸化物２０５の第２のゲート酸化物２０８部分を構成する。ゲート酸化物２０５は、また、以前のステップで形成された第１のゲート酸化物２０７も含む。第２のゲート酸化物２０８は、高品質の酸化物を生成するように、例えば熱酸化物成長プロセスによって形成することができる。
また、図１８に、デバイスの表面の上に堆積された薄いポリシリコン層を示す。次に、この構造は、薄い酸化物層２０４の側面に薄いポリシリコン・スペーサ２０６を形成するための直接エッチング（direct etch）にかけられる。特に、薄いポリシリコン・スペーサ２０６は、第２のゲート酸化物２０８に隣接して形成される。ポリシリコン・スペーサ２０６は、ゲート酸化物２０８をさらなるエッチング・プロセスから保護することができる。薄いポリシリコン・スペーサ２０６は、厚さが例えば約１００Åであり得る。その上、第２のポリシリコン層３０の上面部分で薄い酸化物層２０４の部分が露出された状態になるように、薄いポリシリコン・スペーサ２０６が形成される。
図１９は、薄い酸化物層２０４の露出部分のエッチングを示す。酸化物層を選択的にエッチングする任意のプロセスを使用して、薄い酸化物層２０４の露出部分を除去することができる。酸化物のエッチングが完了した後で、ポリシリコンを堆積して基板の上に第３のポリシリコン層２１０を形成する。結果として得られる構造は、その側面および上面をゲート酸化物２０５で囲まれ酸化物ウェハ１０に対して垂直に立っている歪みＳｉ膜２６のフィンを含む。歪みＳｉ膜２６の垂直フィンの両側面は、酸化物ウェハ１０の表面の上からアクセスすることができる。さらに、歪みＳｉ膜２６の垂直フィンは、また、ソース／ドレイン領域を含み、そのソース／ドレイン領域の両側面および上面は酸化物ウェハ１０の上からアクセスすることができる。
当技術分野でよく知られている製造ステップを用いて、歪みＳｉ膜を有する完成された二重ゲートｆｉｎＦＥＴデバイスを形成するように、図１９に示すデバイスの処理を続けることができる。
本発明は実施例に関して説明したが、本発明は添付の特許請求の範囲の精神および範囲内で修正して実施できることを当業者は認めるであろう。例えば、本発明はバルク基板に容易に応用することができる。
１０ 酸化物ウェハ
１２ 緩和ＳｉＧｅ層
１４ 薄い酸化物層
１６ 第１のポリシリコン層
１８ フォトレジスト
２０ 第１の窒化物スペーサ
２２ 第２の窒化物スペーサ
２４ ＳｉＧｅブロック
２６ 歪みＳｉ膜
２８ ゲート酸化物
３０ 第２のポリシリコン層
１０２ フォトレジスト
１０４ ソース／ドレイン領域
１０６ ゲート領域
１０８ 窒化物スペーサ
２０４ 薄い酸化物層
２０５ ゲート酸化物
２０６ 薄いポリシリコン・スペーサ
２０７ 第１のゲート酸化物
２０８ 第２のゲート酸化物
２１０ 第３のポリシリコン層
１２ 緩和ＳｉＧｅ層
１４ 薄い酸化物層
１６ 第１のポリシリコン層
１８ フォトレジスト
２０ 第１の窒化物スペーサ
２２ 第２の窒化物スペーサ
２４ ＳｉＧｅブロック
２６ 歪みＳｉ膜
２８ ゲート酸化物
３０ 第２のポリシリコン層
１０２ フォトレジスト
１０４ ソース／ドレイン領域
１０６ ゲート領域
１０８ 窒化物スペーサ
２０４ 薄い酸化物層
２０５ ゲート酸化物
２０６ 薄いポリシリコン・スペーサ
２０７ 第１のゲート酸化物
２０８ 第２のゲート酸化物
２１０ 第３のポリシリコン層
Claims (10)
- （１）埋め込み酸化物層を有する基板上に緩和ＳｉＧｅ層を形成するステップと、
（２）前記緩和ＳｉＧｅ層の上側に第１のポリシリコン層を形成するステップと、
（３）前記第１のポリシリコン層をパターニングして、前記第１のポリシリコン層の一部を残すステップと、
（４）前記第１のポリシリコン層の前記一部の側面であって前記緩和ＳｉＧｅ層の上面に、第１の窒化物スペーサを形成するステップと、
（５）前記第１のポリシリコン層の前記一部及び前記第１の窒化物スペーサのいずれによっても覆われていない前記緩和ＳｉＧｅ層を除去するステップと、
（６）前記第１の窒化物スペーサで覆われた前記緩和ＳｉＧｅ層の側面であって前記緩和ＳｉＧｅ層の前記除去により露出された前記埋め込み酸化物層の上に、第２の窒化物スペーサを形成するステップと、
（７）前記第１のポリシリコン層の前記一部及びその下側の前記緩和ＳｉＧｅ層を除去して、一の側面が前記第２の窒化物スペーサで、上面が前記第１の窒化物スペーサで夫々覆われ、且つ、前記第２の窒化物スペーサと反対側の一の側面が露出された緩和ＳｉＧｅブロックを形成するステップと、
（８）前記緩和ＳｉＧｅブロックの露出された側面に歪みＳｉ膜をエピタキシャル成長させるステップと、
を備える方法。 - （９）酸化物および高誘電率（ｋ）材料のうちの少なくとも１つを備えるゲート絶縁膜を、前記歪みＳｉ膜の少なくとも１つの側面に形成するステップをさらに備える、請求項１に記載の方法。
- （１０）前記第２の窒化物スペーサ、前記第１の窒化物スペーサ及び前記緩和ＳｉＧｅブロックを除去して前記歪みＳｉ膜の側面を露出させ、該露出されたＳｉ膜の側面に酸化物および高誘電率（ｋ）材料のうちの少なくとも１つを備えるゲート絶縁膜を形成するステップをさらに備える、請求項２に記載の方法。
- 前記歪みＳｉ膜は、厚さが５０Å〜２００Åであり、さらに前記ゲート絶縁膜は、厚さが９Å〜２０Åである、請求項２または３に記載の方法。
- 前記歪みＳｉ膜が、基板に対して垂直方向に配設されたフィンを構成する、請求項１〜４のいずれか１項に記載の方法。
- ステップ（１）と（２）の間に前記緩和ＳｉＧｅ層の上に酸化物層を形成するステップをさらに含み、ステップ（２）において、前記第１のポリシリコン層が該酸化物層上に形成される請求項１〜５のいずれか１項に記載の方法。
- ステップ（３）のパターニングが、
（ｉ）前記第１のポリシリコン層の上にフォトレジストを付してパターン形成するステップと、
（ｉｉ）前記フォトレジストで覆われていない前記第１のポリシリコン層及びその下の前記酸化物層をエッチング除去するステップと、
を含む、請求項６記載の方法。 - 前記歪みＳｉ膜の高さが、前記ＳｉＧｅブロックの高さに実質的に等しい、請求項１〜７のいずれか１項に記載の方法。
- ステップ（２）において形成される第１のポリシリコン層の厚みが、４０ｎｍ〜１００ｎｍである、請求項１〜８のいずれか１項記載の方法。
- ソース及びドレインを備える歪Ｓｉフィン、該歪Ｓｉフィンの少なくとも一の面上に設けられたゲート酸化膜、及び該ゲート酸化膜上に備えられたポリシリコンを備えるフィン型ＦＥＴにおいて、
前記歪Ｓｉフィンが、埋め込み酸化物を備える基板上に形成された緩和ＳｉＧｅブロックの一の側面上に備えられ、該緩和ＳｉＧｅブロックは、その上面が第１の窒化物スペーサで、一の側面が第２の窒化物スペーサで夫々覆われていることを特徴とするフィン型ＦＥＴ。
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