TWI463526B - 改良具應力矽之ｃｍｏｓ元件的方法及以該方法製備而成的元件 - Google Patents

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Description

改良具應力矽之CMOS元件的方法及以該方法製備而成的元件
本發明係有關於具有較高之電子及電洞遷移力的半導體元件，且更特定地係有關於一種具有較高之電子及電洞遷移力之含矽層的半導體元件，以及形成此類元件的方法。
最近三十年來，矽金氧半導體場效電晶體(MOSFETs)的微型化已成為推動全球半導體產業非常大的力量。持續的技術創新也維持了當初摩耳定律的預測。但是，有愈來愈多跡象顯示金氧半導體電晶體已達到其尺寸上的極限。有關持續縮小互補式金氧半導體(CMOS)尺寸的近期與長期挑戰的綜論可參見2002年更新版之「半導體國際技術圖譜(International technology Roadmap for Semiconductors,ITRS)」中在「偉大的挑戰(Grand challenges)」章節中的文字敘述。關於元件、材料、電路及系統的詳盡綜論則可參見IEEE期刊中專為半導體技術出版的一季特刊(IEEE,Vol.89,No.3,March 2001)。
由於非常難藉由連續縮小尺寸來改良MOSFETs，及進一步的CMOS效能，因此如何能在不縮減尺寸下改善效能的方法變得愈來愈重要。方式之一是利用提高載子(電子或電洞)的遷移力來達成。例如，可藉由在矽晶格中引入適當的應力來達成此目的。
施加應力會改變含矽基材的晶格尺寸。藉由改變晶格吋，也會同時改變材料的電子帶結構(electronic band structure)。這種改變對本質即為半導體材料所製成的半導體來說，可能極為輕微，只會造成電阻些許的改變；但對有摻質的半導體來說，例如，n－型且部分游離者，能量帶上的些許變化即可能造成雜質能量帶與電子帶邊緣之間能量上的極大差異。此結果可能造成載子傳輸性質的變化，在某些情況下，此種變化可能非常大。可進一步利用施加物理應力來提高被製造在含矽基材上之元件的效能。
沿著元件通道存在的壓縮應力可提高p－型場效電晶體(pFETs)的驅動電流及降低n－型場效電晶體(nFETs)的驅動電流。而沿著元件通道存在的拉伸應力則會提高n－型場效電晶體(nFETs)的驅動電流及降低p－型場效電晶體(pFETs)的驅動電流。
已知在放鬆的SiGe緩衝層或放鬆的絕緣層上覆SiGe層(SGOI)上之具有應力的矽層，不論是對nFET(K.Rim,p.98,VLSI(2002)；B.Lee,IEDM(2002))及pFET(K.Rim et al.,p.98,VLSI(2002))元件來說，均可提高其驅動電流。即使在具有應力矽層之SGOI基材上或是直接在絕緣層上具有應力矽層(SSDOI)，均可降低短通道效應及某些製程相關問題(例如，在SiGe中出現較高的砷擴散現象(S.Takagi et al.,p.03－57,IEDM(2003)；K.Rim etal.,p.3－49,IEDM(2003))，所提高的驅動電流將隨著元件尺寸縮減至極短通道尺寸(very short channel dimensions)，而開始下降(Q.Xiang,et al.,VLSI(2003)；J.R.Hwang,et al.,VLSI(2003))。「極短通道(very short channel)」一詞係指元件通道長度小於約50奈米者。
一般相信極短通道元件之驅動電流的下降係因為源極/汲極序列電阻，且遷移力劣化係肇因於因摻雜較多鹵素所致的較高的通道摻質、速度飽合及自我加熱。
此外，在有雙軸拉伸應力情況下，例如，在放鬆的SiGe上磊晶生長一具有應力的矽層，只有當元件通道處於高度(>1%)應力下(這點對具有晶格缺陷來說相當不利)，pFET元件才會出現電洞遷移力顯著提升的效果。此外，肇因於磊晶生長在放鬆的SiGe頂部的矽層與其底層間晶格不相符所致的應力，會因淺隔離溝渠區域所誘發的應力而降低，其中該淺隔離溝渠區域的效應在具有從閘極邊緣至源極/汲極區域末端共約500奈米或更低尺寸的元件的情況下最為明顯。
進一步降低半導體元件尺寸需要能控制在基材中所創造出來的應力大小，及研發可提高該等應力的新方法。為了維持矽應力，必須維持或提高在含矽層中的應力量。因此亟需能進一步提高pFET元件中載子遷移力的方法。
本發明提高一種具有應力的nFET元件，其中改良的載子遷移力係被提供在一元件通道中，該通道上有一與該元件通道平行之拉伸的單軸應力。本發明也提供一具有應力的pFET元件，其中改良的載子遷移力係被提供在一元件通道中，該通道上被導入一與該元件通道平行之壓縮的單軸應力。本發明更包含一CMOS結構，其在同一基材上包括了pFET元件及nFET元件，其中該pFET元件的元件通道係處於一單軸壓縮應力下且該nFET元件的元件通道係處於一單軸拉伸應力下，且兩應力方向均與該元件通道平行。
本發明上述特點可藉由在一具有雙軸拉伸應力或一雙軸壓縮應力的半導體表面上形成一電晶體來達成，其中在雙軸拉伸應力情況下，該半導體表面係磊晶生長覆蓋在一SiGe層上，而在雙軸壓縮應力情況下，該半導體表面係磊晶生長覆蓋在一摻雜碳的Si層上；之後在該元件通道上引入一單軸拉伸應力或一單軸壓縮應力。該單軸拉伸/壓縮應力係藉由位在該電晶體頂部之一可誘發應力的介電襯墊層和/或緊靠著(abutting)該元件通道之一可誘發應力的井(well)所產生的。廣泛的說，本發明半導體結構包含：一基材，其包含一具有應力的半導體層(a strained semiconductor layer)覆蓋在一可誘發應力的層(a strain inducing layer)上，其中該可誘發應力的層可在該具有應力的半導體層上產生一雙軸應力；至少一閘極區域，其包括一位在該具有應力的半導體層之一元件通道部分頂部的閘極導體，該元件通道部分可分隔緊連在(adjacent)該至少一閘極導體旁的源極與汲極區域；及一可誘發應力的層，其係位在該至少一閘極區域上，其中該可誘發應力的層可產生一單軸應力至位於該至少一閘極區域下該具有應力的半導體層的該元件通道部分。
該可誘發應力的層可包含SiGe，其中在該具有應力的半導體表面的雙軸應力係為拉伸應力，或是該可誘發應力的層可包含摻雜了碳的Si，其中在該具有應力的半導體表面的雙軸應力係為壓縮應力。
位於具有一處於雙軸拉伸應力之元件通道的電晶體頂部之一可誘發拉伸應力的襯墊層，可在該元件通道產生一單軸拉伸應力，其中該單軸應力的方向與元件通道平行，並可在nFET元件中提供較高的載子遷移力。位於具有一處於雙軸拉伸應力之元件通道的電晶體頂部之一可誘發壓縮應力的襯墊層，可在該元件通道產生一單軸壓縮應力，其中該單軸應力的方向與元件通道平行，並可在pFET元件中提供較高的載子遷移力。位於具有一處於雙軸壓縮應力之元件通道的電晶體頂部之一可誘發壓縮應力的襯墊層，可在該元件通道產生一單軸應力，其中該單軸壓縮應力的方向與元件通道平行，並可在pFET元件中提供較高的載子遷移力。
本發明另一態樣是一半導體結構，其中緊連在(adjacent)該具有雙軸應力之元件通道的多個可誘發應力的井可誘發一與元件通道平行的單軸壓縮應力或單軸拉伸應力。廣泛的說，本發明半導體結構包含：一基材，其包含一具有應力的半導體層(a strained semiconductor layer)覆蓋在一可誘發應力的層(a strain inducing layer)上，其中該可誘發應力的層可在該具有應力的半導體層上產生一雙軸應力；至少一閘極區域，其包括一位在該基材之該具有應力的半導體層之一元件通道部分頂部的閘極導體，該元件通道可分隔該源極與汲極區域；及多個可誘發應力的井，其緊連在(adjacent)該至少一閘極區域，其中該緊連在(adjacent)該至少一閘及區域的多個可誘發應力的井可誘發一單軸應力至該具有應力的半導體層的該元件通道部分。
該多個可誘發應力的井包含摻雜了碳的矽，位在一具有雙軸拉伸應力的半導體層中並緊連在一元件通道，以在該元件通道內產生一單軸拉伸應力，其中該單軸拉伸應力的方向係與該元件通道平行。該單軸拉伸應力可在nFET元件中提供較高的載子遷移力。
該可誘發應力的層可包含SiGe，其位在一具有雙軸壓縮應力的半導體層中並緊連在一元件通道旁，以在該元件通道中產生一單軸壓縮應力，其中該單軸壓縮應力的方向與該元件通道平行。該單軸壓縮應力可在pFET元件中提供較高的載子遷移力。
本發明另一態樣是一包括nFET及pFET元件的互補金氧半導體(CMOS)結構。廣泛的說，本發明結構包含：一基材，其包含一具有壓縮應力的半導體表面(a compressively strained semiconductor surface)及一具有拉伸應力的半導體表面(a tensile strained semiconductor surface)，其中該具有壓縮應力的半導體表面及該具有拉伸應力的半導體表面係具有雙軸應力；至少一閘極區域，其位在該具有壓縮應力的半導體表面頂部包括一位在該基材之該具有壓縮應力的半導體層之一元件通道部分頂部的閘極導體；至少一閘極區域，其位在該具有拉伸應力的半導體表面頂部包括一位在該基材之該具有拉伸應力的半導體層之一元件通道部分頂部的閘極導體；一可誘發壓縮應力的襯墊層，其位於具有壓縮應力之半導體表面頂部之該至少一閘極區域上，其中該可誘發壓縮應力的襯墊層可在該具有一壓縮應力之半導體層的該元件通道部分中產生一單軸壓縮應力，其中該單軸壓縮應力的方向係與該具有壓縮應力之半導體表面上的該元件通道部分平行。
一可誘發拉伸應力的襯墊層，其位於具有拉伸應力之半導體表面頂部之該至少一閘極區域上，其中該可誘發拉伸應力的襯墊層可在該具有一拉伸應力之半導體層的該元件通道部分中產生一單軸拉伸應力，其中該單軸拉伸應力的方向係與該具有拉伸應力之半導體表面上的該元件通道部分平行。
本發明另一態樣是一包括nFET及pFET元件的互補金氧半導體(CMOS)結構。廣泛的說，本發明結構包含：一基材，其包含一具有拉伸應力的半導體層(a tensile strained semiconductor layer)，其具有一pFET元件區域及一nFET元件區域；至少一閘極區域，其位在該pFET元件區域中，包括一閘極導體其位在該具有拉伸應力的半導體層之pFET元件通道部分頂部；至少一閘極區域，其位在該nFET元件區域中，包括一閘極導體其位在該具有拉伸應力的半導體層之nFET元件通道部分頂部；一可誘發壓縮應力的襯墊層，其位於該pFET元件區域之至少一閘極區域頂部，其中該可誘發壓縮應力的襯墊層可在該pFET元件通道中產生一單軸壓縮應力；及一可誘發拉伸應力的襯墊層，其位於該nFET元件區域之至少一閘極區域頂部，其中該可誘發拉伸應力的襯墊層可在該nFET元件通道中產生一單軸拉伸應力。
上述結構可更包含位於該nFET元件區域及該pFET元件區域中緊鄰在至少一閘極區域之多個可誘發應力的井，其中位於該pFET元件區域中該可誘發應力的井可提高單軸壓縮應力，且位於該nFET元件區域中該可誘發應力的井可提高單軸拉伸應力。
本發明另一態樣是一種用以生成上述半導體結構的方法，其包括一可於該基材元件通道部分提供一單軸應力之可誘發應力的襯墊層和/或可誘發應力的井。廣泛地說，本發明方法包括以下步驟：提供一基材其具有至少一具有應力的半導體表面，該至少一具有應力的半導體表面在一第一方向上具有一內部應力且在一第二方向上具有相同大小的內部應力，其中該第一方向係在一相同的結晶面且與該第二方向垂直；製造至少一半導體元件在該至少一具有應力的半導體表面頂部，該至少一半導體元件包含一閘極導體其位於該半導體表面一元件通道部分頂部，該元件通道可將源極與汲極區域分開；及形成一可誘發應力的襯墊層在該至少一閘極區域頂部，其中該可誘發應力的襯墊層可製造一單軸應力於該元件通道中，其中在該至少一具有應力的半導體表面上該元件通道部分中該第一方向上的應力大小與該第二方向上的應力大小並不相同，本發明另一態樣是一種用以提高該半導體層中雙軸應力的方法。該半導體層中的雙軸應力可藉由生成一絕緣區域圍繞著具有一內生性壓縮或拉伸介電充填材料之主動元件區域，而來提高壓縮或拉伸應力。依據本發明方法，該單軸應力可藉由在緊鄰該至少一閘極區域處生成一組可誘發應力的井，而非生成該可誘發應力的襯墊層，或同時生成兩者，而來誘發。
本發明也可提供較佳的載子遷移力於形成在一放鬆基材上的半導體元件中，其係藉由組合一位在一電晶體頂部之可誘發應力的襯墊層與一緊鄰在該元件通道之可誘發應力的井，來提供一與該電晶體之元件通道平行的單軸應力。廣泛地說，本發明半導體結構包括：一放鬆的基材；至少一閘極區域其包括一閘極導體位在該放鬆基材上一元件通道部分的頂部，該元件通道部分可分隔緊鄰在該至少一導體的源極與汲極區域；多個可誘發應力的井，緊鄰在該至少一閘極區域；及一可誘發應力的襯墊層位在該至少一閘極區域上，其中該可誘發應力的襯墊層及該多個可誘發應力的井會產生一單軸應力至位於該至少一閘極區域下方之該基材放鬆部分中的該元件通道部分。
本發明另一態樣係關於包括nFET及pFET元件之一互補金氧半導體(CMOS)結構，其中該元件可形成在一具有雙軸應力之半導體表面和/或放鬆的半導體表面之基材上。廣泛地說，一種可提供形成在一具有放鬆的與雙軸應力半導體表面兩者之基材上的CMOS結構的方法，包含提供一基材其具有一第一元件區域與一第二元件區域；在該第一元件區域與該第二元件區域中之該基材的一元件通道部分頂部製造至少一半導體元件；及在該第一元件區域與該第二元件區域中製造一單軸應力；其中該單軸應力的方向與該第一元件區域與該第二元件區域之該元件通道方向平行。該第一元件區域可包含一雙軸應力半導體表面且該第二元件區域可包含一放鬆的半導體表面。
依據本發明，在該第一元件區域與該第二元件區域中製造一單軸應力的步驟可更包含處理該第一元件區域與該第二元件區域，以提供可誘發應力之結構的組合。該第一元件區域可包含一雙軸應力半導體表面及位在至少一半導體元件頂部之一可誘發應力的襯墊層、一雙軸應力半導體表面及緊鄰在至少一半導體元件之多個可誘發應力的井或其之組合。該第二元件區域可包含一放鬆的基材位在至少一半導體元件頂部之一可誘發應力的襯墊層、及緊鄰在至少一半導體元件之多個可誘發應力的井。
本發明提供一包括pFET元件及nFET元件之CMOS結構，其中在每一類型元件中該元件通道內之該單位晶格的對稱性可被分解成三個方向，其中每一方向之晶格尺寸(常數)的差異至少0.05%。在該元件通道內之該晶格方向包括：平行於該通道平面者(x－方向)、垂直於該通道平面者(y－方向)及離開該該通道平面者(z－方向)。
本發明更提供一種具有應力矽的nFET，其中平行於該nFET元件通道之晶格常數大於垂直於該nFET元件通道之晶格常數，其中該晶格常數的差異係由一與該元件通道平行的單軸拉伸應力所誘發的。本發明也提供一種具有應力矽的pFET，其中垂直於該pFET元件通道之晶格常數大於平行於該pFET元件通道之晶格常數，其中該晶格常數的差異係由一與該元件通道平行的單軸壓縮應力所誘發的。本發明更提供位於一放鬆基材表面上之一pFET和/或nFET元件，其中一可誘發應力的襯墊層與一可誘發應力的井之組合，可生成與該pFET和/或nFET元件之元件通道部分平行的單軸應力。
以下將參照附圖詳細說明本發明，在附隨圖示中，相同或類似的元件係以相同的元件符號表示。在圖示中，僅示出及描述一單一個的閘極區域。僅管所繪出的圖示中顯示一單一個的閘極區域，但本發明範疇並不侷限於一單一個閘極區域的範圍，相反的，也及於複數個這類的閘極區域。
參照第1圖，在本發明一實施例中，提供一n－型場效電晶體(nFET)20，其具有一單軸拉伸應力在該堆疊層10之元件通道12中，其中該單軸拉伸應力的方向與該元件通道12的長度方向平行。該元件通道12的長度可分隔該元件源極與汲極13、14的延伸部位7。該nFET 20之元件通道12中的單軸拉伸應力係藉由組合具有雙軸拉伸應力之半導體層15與一可誘發拉伸應力的襯墊層25兩者而產生的。該閘極區域5包含一閘極導體3位於一閘極介電層2頂部。
該具有雙軸拉伸應力之半導體層15係藉由磊晶生長矽覆蓋於一可誘發應力的SiGe層17頂部上而生成的。在生長於一表面之磊晶矽中誘發一雙軸拉伸應力，該表面係由其晶格常數大於矽的一種材料所構成。鍺的晶格常數約比矽的晶格常數大約4.2%，且一SiGe合金的晶格常數是與其中的鍺濃度成線性關係。因此，一內含50%(原子%)鍺的SiGe合金的晶格常數比矽的晶格常數大2.1倍。磊晶生長矽在這類可誘發應力的SiGe層17上會產生一受到雙軸拉伸應力影響的矽層，其底下的可誘發應力的SiGe層17主要為不具有應力的，或全部或部分放鬆的層。
「雙軸拉伸(biaxial tensile)」一辭在此係指在與該nFET元件12平行的一第一方向上及在與該nFET元件12垂直的一第二方向上產生一拉伸應力，其中該第一方向上的應力大小等於該第二方向上的應力大小。
該可誘發拉伸應力的襯墊層25，較佳包含Si3 N4 ，並位於該閘極區域5與緊鄰在該閘極區域5之該雙軸拉伸應力半導體層15的暴露表面的頂部。該可誘發拉伸應力的襯墊層25與該雙軸拉伸應力半導體層15，一起在該元件通道12上產生一介於約100 MPa至約300 MPa間的單軸拉伸應力，其中在該元件通道12上之單軸拉伸應力的方向係平行於該元件通道12的長度方向。
在生成該可誘發拉伸應力的襯墊層25之前，該元件通道12係處於一雙軸拉伸應力下，其中在與該元件通道12垂直之方向上的應力大小等於與該元件通道12平行之方向上的應力大小。藉由施加該可誘發拉伸應力的襯墊層25，可在與該元件通道12平行之方向上(x－方向)誘發一單軸應力，其中與該元件通道12平行之拉伸應力大小係大於與該元件通道12垂直之拉伸應力大小。此外，在該nFET元件中沿著該元件通道12的晶格常數係大於橫越該元件通道12的晶格常數。
再次參照第1圖，在本發明另一實施例中，多個可誘發拉伸應力的井30係相對於源極與汲極區域13、14而位於緊鄰該元件通道12處。該多個可誘發拉伸應力的井30包含摻雜碳的矽(Si：C)或摻雜碳的矽鍺(SiGe：C)。包含內生型拉伸Si：C層之該多個可誘發拉伸應力的井30可被磊晶生長在該雙軸拉伸應力半導體層15的凹陷部位頂端。「內生型拉伸Si：C層(intrinsically tensile Si：C layer)」一辭代表一Si：C層係處於一內部拉伸應力下，其中該拉伸應力係因為該Si：C層較小的晶格尺寸與磊晶生長該Si：C層於其上之該層本身較大的晶格尺寸，兩者間晶格不相符所致。該可誘發拉伸應力的井30可在該元件通道12中與該nFET通道12平行之方向上誘發一單軸拉伸應力。
在一實施例中，當已提供該可誘發拉伸應力的襯墊層25時，即可省略該可誘發拉伸應力的井30。在本發明另一實施例中，當已提供該可誘發拉伸應力的井30時，即可省略該可誘發拉伸應力的襯墊層25。在另一實施例中，則係同時使用該可誘發拉伸應力的襯墊層25及該可誘發拉伸應力的井30兩者。以下將詳細說明用以生成本發明nFET 20的方法。
在一第一處理步驟中，提供一堆疊層10，其包含一雙軸拉伸應力半導體層15。該堆疊層10可包含：位於SiGe層上之拉伸應力Si層、位於絕緣層上覆SiGe層(SSGOI)上方之拉伸應力Si層或直接位在絕緣層上方的拉伸應力Si層。在一較佳實施例中，該堆疊層10包含拉伸的SSGOI層，其具有一含矽雙軸拉伸應力半導體層15，位於一可誘發應力的SiGe層17頂部。
在一第一處理步驟中，一可誘發應力的SiGe層17係被生成在一含矽基材9頂部。「含矽層(Si－containing layer)」一辭在此代表一含矽的材料。含矽的材料的例子包括(但不限於)：Si、SiGe、SiGeC、SiC、聚矽(即，多矽)、磊晶矽(即，epi－Si)、非晶矽(即，a：Si)、SOI及其之多層結構。另一種選擇性的絕緣層可被加在該可誘發應力的SiGe層17與該含矽基材9之間。
該可誘發應力的SiGe層17係以一磊晶生長製程或一沉積製程(例如，化學氣相沉積法)而生成在整個含矽基材頂部。該可誘發應力的SiGe層17中的鍺含量典型介於5%至50%(原子%)間，更典型係介於10%至20%(原子%)間。典型情況是，該可誘發應力的SiGe層17的厚度為約10奈米至約100奈米間。
之後，在該可誘發應力的SiGe層17頂部生成該雙軸拉伸應力半導體層15。該雙軸拉伸應力半導體層15包含一含有磊晶生長矽之材料，其晶格大小比其下方SiGe層17的晶格大小來得低。該雙軸拉伸應力半導體層15可被生長至低於其關鍵厚度的厚度，一搬來說，該雙軸拉伸應力半導體層15可被生長至一介於約10奈米至約100奈米間的厚度。
或者，可在一絕緣層頂部直接生成該雙軸拉伸應力半導體層15，以提供一具有直接位在絕緣層上之應力矽層(SSDOI,a strained silicon directly on insulator)的基材。在此實施例中，一包含磊晶矽的雙軸拉伸應力半導體層15是生長在具有一SiGe表面之晶圓頂部。之後，以諸如熱年合之類的黏合方法將該雙軸拉伸應力半導體層15直接黏到一支撐基材的一介電層上。黏合後，以一包括小切割及蝕刻在內的製程，將具有一SiGe表面的晶圓與位於該應力矽層頂部之SiGe層加以移除，以提供直接黏合在一介電層上之一雙軸拉伸應力半導體層26。關於直接在一絕緣層基材105上(其具有至少一雙軸拉伸應力半導體層15)生成一應力Si層的方法，揭示於共同受讓於本申請人之美國專利第6,603,156號中，其標題為「Strained Si On Insulator Structures」，其揭示內容併入本文作為參考。
在生成具有一雙軸拉伸應力半導體層15的堆疊層10之後，即可以習知MOSFET處理步驟來生成nFET元件20，該習知MOSFET處理步驟包括，但不限於：習知的閘極氧化預清潔及生成閘極介電層2，生成閘極電極3及圖案化，閘極再氧化，生成源極與汲極突出物7(或延伸物)，以沉積與蝕刻生成側壁充填物4，及生成源極與汲極13、14。
在下一處理步驟中，一可誘發拉伸應力的襯墊層25被沉積在至少該閘極區域5頂部及緊鄰在該閘極區域5之該雙軸拉伸應力半導體層15的暴露表面頂部。該可誘發拉伸應力的襯墊層25與該雙軸拉伸應力半導體層15共同在該nFET元件的元件通道12中產生一與該元件通道12之方向平行的單軸拉伸應力。該可誘發拉伸應力的襯墊層25可包含一氮化物、一氧化物、一含有摻質的氧化物如硼磷矽酸鹽玻離、Al2 O3 、HfO2 、ZrO2 、HfSiO、其他半導體製程習知的介電材料或其之任一組合。該可誘發拉伸應力的襯墊層25厚度可介於約10奈米至約500奈米間，較佳是約50奈米。可以電漿強化化學氣相沉積(PECVD)或快速熱式化學氣相沉積(RTCVD)來沉積該可誘發拉伸應力的襯墊層25。
較佳是，該可誘發拉伸應力的襯墊層25包含一諸如Si3 N4 之類的氮化物，可選擇該沉積製程的處理條件來提供一內生型拉伸應力於該沉積層中。舉例來說，PECVD可提供具有一內生型拉伸應力之可誘發應力的氮化物襯墊層。可藉由改變沉積條件來改變沉積室中的反應速率以控制該由PECVD所沉積之氮化物襯墊層的應力狀態。詳言之，所沉積之該可誘發應力的氮化物襯墊層的應力狀態可由改變諸如下列的沉積條件來達成：SiH4 /N2 /He氣體流速、壓力、RF電力及電極間隙。
在另一實施例中，快速熱式化學氣相沉積(RTCVD)製程可提供具有一內部拉伸應力之可誘發拉伸應力的氮化物襯墊層25。可藉由改變沉積條件而來控制該以RTCVD沉積而成之可誘發拉伸應力的氮化物襯墊層中的內部拉伸應力大小。詳言之，在該可誘發拉伸應力的氮化物襯墊層中的拉伸應力大小可由改變諸如下列的沉積條件來達成：前驅物氣體組成、前驅物氣體流速及溫度。
在本發明另一實施例中，可在生成該nFET元件20之後且在沉積該可誘發拉伸應力的氮化物襯墊層25之前，生成多個可誘發拉伸應力的井30。在一第一處理步驟中，在該雙軸拉伸應力半導體層15的該部分中生成一凹陷處，並置放源極與汲極13、14於其中。該凹陷可藉由光微影圖案及蝕刻來生成。詳言之，除了緊鄰在該閘極區域之該雙軸拉伸應力半導體層15的部分以外，一蝕刻光罩，較佳是包含一圖案化光阻，係被生成在整個結構表面頂部。之後，一方向性蝕刻(非等向性蝕刻)會在覆蓋該源極與汲極13、14的該雙軸拉伸應力半導體層15表面蝕刻以造成凹陷，蝕刻深度自表面開始約達10奈米至約300奈米處，即閘極區域5所在處。
在一較佳實施例中，該多個可誘發拉伸應力的井30侵入在緊靠著位於該閘極區域5中該閘極電極3之側壁充填物4之下。藉由將該多個可誘發拉伸應力的井30置放在靠近該元件通道12之處，可提高沿著該元件通道12所產生的應力。可藉由蝕刻製程而將該多個可誘發拉伸應力的井30置放在非常靠近該元件通道12之處，該蝕刻製程包括一第一方向性(非等向性)蝕刻，接續以一非方向性(等向性)蝕刻，其中該非方向性蝕刻可下切該側壁充填物4以提供一可侵入該元件通道12之凹陷區。
在一下一處理步驟中，摻雜了碳的矽層(Si：C)被磊晶生長在該雙軸拉伸應力半導體層15之凹陷表面的頂部，覆蓋住源極與汲極13、14而生成該多個可誘發拉伸應力的井30。該磊晶生長的Si：C係處在一內部拉伸應力下(又稱為一內生型拉伸應力)，其中該拉伸應力是因為晶格大小不相符所致，因為該磊晶生長的Si：C的晶格尺寸較小，而磊晶生長了Si：C於其上之該雙軸拉伸應力半導體層15之凹陷表面的晶格尺寸較大，而造成晶格大小不相符。該多個可誘發拉伸應力的井30可在該nFET元件20的元件通道12中產生一與該元件通道12之方向平行的單軸拉伸應力。雖然較佳是選用Si：C，但可使用任一種內生型拉伸材料，例如矽，內生型拉伸氮化物及氧化物，只要可在該元件通道12中產生一拉伸應力即可。
在本發明另一實施例中，接下來生成一可誘發拉伸應力的隔絕區50，其包含一內生型拉伸介電充填層，其中該內生型拉伸介電充填層可提高該雙軸拉伸應力半導體層15中的應力大小約0.05%至約1%。該隔絕區50係先以一方向性蝕刻製程(例如，反應性離子蝕刻)，蝕刻一溝渠來生成。在生成溝渠之後，以一具有一內生型拉伸應力的介電材料(例如，氮化物或氧化物)，經由化學氣相沉積來充填該溝渠。用來產生該內生型拉伸介電充填層的沉積條件與上述揭示之用以生成該可誘發拉伸應力的氮化物襯墊層25的條件類似。可選擇性地以一習知的平坦化製程(例如，一化學機械研磨(CMP))，來提供一平坦化表面。
參照第2圖及本發明另一實施例中，提供一p－型場效電晶體(pFET)45，其具有一單軸壓縮應力在該基材10之元件通道12中，其中該單軸壓縮應力的方向與該元件通道12的長度方向平行。在此實施例中，該單軸壓縮應力係藉由組合該雙軸拉伸應力半導體層15與一可誘發壓縮應力的襯墊層55而來。
該雙軸拉伸應力半導體層15係磊晶生長在一可誘發應力的SiGe層17頂部的矽層，類似第1圖所述之雙軸拉伸應力半導體層15。該雙軸拉伸應力半導體層15可包含磊晶生長在一可誘發應力的SiGe層17頂部的一矽層，其中該可誘發應力的SiGe層中的鍺濃度大於5%。
再次參照第2圖，該可誘發壓縮應力的襯墊層55，較佳包含包含Si3 N4 ，並位於該閘極區域5頂部與緊鄰在該閘極區域5之該雙軸拉伸應力半導體層15的暴露表面的頂部。該可誘發壓縮應力的襯墊層55與該雙軸拉伸應力半導體層15，一起在該元件通道12上產生一介於約100 MPa至約2000 MPa間的單軸壓縮應力，其中在該元件通道12上之單軸壓縮應力的方向係平行於該元件通道12的長度方向。
在生成該可誘發壓縮應力的襯墊層55之前，該元件通道12係處於一雙軸拉伸應力下，其中在與該元件通道12垂直之方向上的拉伸應力大小等於與該元件通道12平行之方向上的拉伸應力大小。藉由施加該可誘發壓縮應力的襯墊層55，可在與該元件通道12平行之方向上(x－方向)誘發一單軸應力。因此，在該pFET元件45中橫越該元件通道12的晶格常數係大於沿著該元件通道12的晶格常數。
再次參照第2圖，在本發明另一實施例中，多個可誘發壓縮應力的井60係相對於源極與汲極區域13、14而位於緊鄰該元件通道12處。該多個可誘發壓縮應力的井60包含可被磊晶生長在該雙軸拉伸應力半導體層15之一凹陷部位頂端的內生型壓縮SiGe層。「內生型壓縮SiGe層(intrinsically tensile SiGe layer)」一辭代表一處於一內部壓縮應力下之SiGe層，其中該壓縮應力係因為該SiGe層層較大的晶格尺寸與磊晶生長該SiGe層層於其上之該層本身較小的晶格尺寸，兩者間晶格不相符所致。該可誘發壓縮應力的井60可在該元件通道12中誘發一單軸壓縮應力。可藉由將該可誘發壓縮應力的井60置放在緊靠該元件通道的位置處，來提高該元件通道12中的單軸壓縮應力。在一較佳實施例中，該可誘發壓縮應力的井60會侵入側壁充填物底下，其係緊靠在該閘極區域5中該閘極電極3。
以下揭示用以形成本發明pFET 45的方法。在一第一處理步驟中，提供一層狀結構10，其包含一雙軸拉伸應力半導體層15。在一實施例中，該層狀結構10可包含：覆蓋一可誘發應力之SiGe層上的一雙軸拉伸應力笨導體層15，其中該可誘發應力之SiGe層17係形成在一含矽基材9的頂部。該含矽基材9與該SiGe層17係與第1圖所揭示的含矽基材9與該SiGe層17類似。
在生成該層狀結構10之後，即可以習知方法來生成pFET 45。該pFET元件45係以類似用來生成nFET元件20的MOSFET製程來形成，如第1圖所示，除了該源極與汲極區域13、14係p型摻雜外。
再次參照第2圖，在下一處理步驟中，一可誘發壓縮應力的襯墊層55被沉積在至少該閘極區域5頂部及緊鄰在該閘極區域5之該雙軸拉伸應力半導體層15的暴露表面頂部。該可誘發壓縮應力的襯墊層55可包含一氮化物、一氧化物、一含有摻質的氧化物如硼磷矽酸鹽玻離、Al2 O3 、HfO2 、ZrO2 、HfSiO、其他半導體製程習知的介電材料或其之任一組合。該可誘發壓縮應力的襯墊層55厚度可介於約10奈米至約100奈米間，較佳是約50奈米。可以電漿強化化學氣相沉積(PECVD)或快速熱式化學氣相沉積(RTCVD)來沉積該可誘發壓縮應力的襯墊層55。
較佳是，該可誘發壓縮應力的襯墊層55包含一諸如Si3 N4 之類的氮化物，可選擇該沉積製程的處理條件來提供一內生型拉伸應力於該沉積層中。舉例來說，PECVD可提供具有一內部壓縮應力之可誘發應力的氮化物襯墊層。可藉由改變沉積條件來改變沉積室中的反應速率以控制該由PECVD所沉積之氮化物襯墊層的應力狀態。詳言之，所沉積之該可誘發應力的氮化物襯墊層的應力狀態可由改變諸如下列的沉積條件來達成：SiH4 /N2 /He氣體流速、壓力、RF電力及電極間隙。
在另一實施例中，可在生成該pFET元件45之後且在沉積該可誘發壓縮應力的氮化物襯墊層55之前，生成多個可誘發壓縮應力的井60。在一第一處理步驟中，在緊鄰該閘極區域5之該雙軸拉伸應力半導體層15的該部分中生成一凹陷處，並置放源極與汲極13、14於其中。該凹陷可藉由光微影圖案及蝕刻來生成。詳言之，除了緊鄰在該閘極區域之該雙軸拉伸應力半導體層15的部分以外，一蝕刻光罩，較佳是包含一圖案化光阻，係被生成在整個結構表面頂部。之後，一方向性蝕刻(非等向性蝕刻)會在覆蓋該源極與汲極13、14的該雙軸拉伸應力半導體層15表面蝕刻以造成凹陷，蝕刻深度自表面開始約達10奈米至約300奈米處，即閘極區域5所在處。在一較佳實施例中，可藉由一蝕刻製程將該多個可誘發壓縮應力的井60被設置在緊靠著該元件通道處，該蝕刻製程包括一第一方向性(非等向性)蝕刻，接續以一非方向性(等向性)蝕刻，其中該非方向性蝕刻可下切該側壁充填物4以提供一可侵入該元件通道12之凹陷區。藉由將該多個可誘發壓縮應力的井60設置在緊靠著該元件通道12處，可提高沿著該元件通道12所生成的應力。
在一下一處理步驟中，矽鍺層(SiGe)被磊晶生長在該雙軸拉伸應力半導體層15之凹陷表面的頂部，覆蓋住源極與汲極13、14而生成該多個可誘發壓縮應力的井60。該磊晶生長的SiGe係處在一內部壓縮應力下(又稱為一內生型壓縮應力)，其中該壓縮應力是因為晶格大小不相符所致，因為該磊晶生長的SiGe的晶格尺寸較大，而磊晶生長了SiGe於其上之該雙軸拉伸應力半導體層15之凹陷表面的晶格尺寸較小，而造成晶格大小不相符。該多個可誘發壓縮應力的井60可在該pFET元件45的元件通道12中產生一與該元件通道12之方向平行的單軸壓縮應力。
在一實施例中，當已提供該可誘發壓縮應力的襯墊層55時，即可省略去該多個可誘發壓縮應力的井60。在另一實施例中，當已提供該多個可誘發壓縮應力的井60時，即可省略去該可誘發壓縮應力的襯墊層55。
在本發明另一實施例中，接下來生成一可誘發壓縮應力的隔絕區65，其包含一內生型壓縮介電充填層，其中該內生型壓縮介電充填層可提高該雙軸拉伸應力半導體層15中的應力大小約0.05%至約1%。該可誘發壓縮應力的隔絕區65係先以一方向性蝕刻製程(例如，反應性離子蝕刻)，蝕刻一溝渠來生成。在生成溝渠之後，以一具有一內生型壓縮應力的介電材料(例如，氮化物或氧化物)，經由化學氣相沉積來充填該溝渠。用來產生該內生型壓縮介電充填層的沉積條件與上述揭示之用以生成該可誘發壓縮應力的氮化物襯墊層55的條件類似。
參照第3圖，在本發明另一實施例中，提供一p－型場效電晶體(pFET)75，其具有一單軸壓縮應力在該基材10(a)之元件通道12中，其中該單軸壓縮應力的方向與該元件通道12的長度方向平行。在此實施例中，該單軸壓縮應力係藉由組合該雙軸壓縮應力半導體層26與一可誘發壓縮應力的襯墊層55而來。
該雙軸壓縮應力半導體層26係一矽層，其係磊晶生長在一可誘發應力的摻雜有碳的矽層(Si：C)18頂部。在磊晶生長於一由晶格常數小於矽之材料所構成之表面上的矽層中誘發生成一雙軸壓縮應力。碳的晶格常數小於矽。磊晶生長在這類可誘發應力之Si：C層18之上的矽層，係處於一雙軸壓縮應之下，其下層之可誘發應力之Si：C層18幾乎是沒有應力的，亦即放鬆的層。該「雙軸壓縮」一辭係指在與該元件通道12平行之第一方向及與該元件通道12垂直的第二方向上產生一壓縮應力，其中該第一方向上之應力的大小等於該第二方向上的應力大小。
該可誘發壓縮應力的襯墊層55與第2圖中所揭示的該可誘發壓縮應力的襯墊層類似，且較佳包含Si3 N4 。再次參照第3圖，該可誘發壓縮應力的襯墊層55係位於該閘極區域5頂部與緊鄰在該閘極區域5之該雙軸壓縮應力半導體層26的暴露表面的頂部。
該可誘發壓縮應力的襯墊層55可在該元件通道12上產生一介於約100 MPa至約2000 MPa間的單軸壓縮應力，其中在該元件通道12上之單軸壓縮應力的方向係平行於該元件通道12的長度方向。
在生成該可誘發壓縮應力的襯墊層55之前，該元件通道12係處於一雙軸壓縮應力下，其中在與該元件通道12垂直之方向上的壓縮應力大小等於與該元件通道12平行之方向上的壓縮應力大小。藉由施加該可誘發壓縮應力的襯墊層55，可在與該元件通道12平行之方向上(x－方向)誘發一單軸應力，其中與該元件通道垂直方向上的應力大小係低於與該元件通道平行方向上的應力大小。此外，在該pFET元件75中垂直該元件通道12的晶格常數係大於沿著該元件通道12方向上的晶格常數。
再次參照第3圖，在本發明另一實施例中，多個可誘發SiGe層壓縮應力的井60係位於緊鄰該元件通道12處。該多個可誘發壓縮應力的井60包含可被磊晶生長在雙軸壓縮應力半導體層26之一凹陷部位頂端的內生型壓縮SiGe層。該多個可誘發壓縮應力的井60會侵入側壁充填物4底下，其係緊靠在該閘極區域5中該閘極電極3。
以下揭示用以形成本發明pFET 75的方法。在一第一處理步驟中，提供一堆疊結構10(a)，其包含一雙軸壓縮應力半導體層26，覆蓋在一可誘發應力的Si：C層18上，其中該可誘發應力的Si：C層18係生成在一含矽基材9頂部。第3圖中所述的含矽基材9與上述第1圖所述的含矽基材9類似。
以一磊晶生長製程將該可誘發應力的Si：C層18生長在整個含矽基材頂部，其中該可誘發應力的Si：C層18中的碳含量係少於約6%(原子%)，較佳是介於約0.5%至4%之間。典型情況是，該可誘發應力的Si：C層18可被生長至約10奈米至100奈米間的厚度。
之後在該可誘發應力的Si：C層18的頂部上生成該雙軸壓縮應力半導體層26。該雙軸壓縮應力半導體層26包含一磊晶生長的含矽材料，其晶格尺寸大於其下層Si：C層18的晶格尺寸。該雙軸壓縮應力半導體層26可被生長至低於其關鍵厚度。典型來說，該雙軸壓縮應力半導體層26可被生長至約10奈米至100奈米間的厚度。
或者’可在一絕緣層頂部直接生成一雙軸壓縮應力半導體層26，以提供一具有直接位在絕緣層上之應力矽層(SSDOI,a strained silicon directly on insulator)的基材。在此實施例中，一包含磊晶矽的雙軸壓縮應力半導體層26是生長在具有一Si：C表面之處理晶圓頂部。之後，以諸如熱黏合之類的黏合方法將該雙軸壓縮應力半導體層26直接黏到一支撐基材的一介電層上。黏合後，以一包括小切割及蝕刻在內的製程，將具有一Si：C表面的晶圓移除以提供一直接黏合在一介電層上之一雙軸壓縮應力半導體層26。
在生成具有一雙軸壓縮應力半導體層26的堆疊層10(a)之後，即可參照第2圖來生成pFET元件75。
回到第3圖，在下一處理步驟中，一可誘發壓縮應力的襯墊層55被沉積在至少該閘極區域5頂部及緊鄰在該閘極區域5之該雙軸拉伸應力半導體層26的暴露表面頂部。該可誘發壓縮應力的襯墊層55與上述第2圖所述之可誘發壓縮應力的襯墊層類似。
較佳是，該可誘發壓縮應力的襯墊層55包含一諸如Si3 N4 之類的氮化物，可選擇該沉積製程的處理條件來提供一內生型壓縮應力於該沉積層中。舉例來說，PECVD可提供具有一內生型壓縮應力之可誘發應力的氮化物襯墊層。可藉由改變沉積條件來改變沉積室中的反應速率以控制該由PECVD所沉積之氮化物襯墊層的應力狀態。詳言之，所沉積之該可誘發應力的氮化物襯墊層的應力狀態可由改變諸如下列的沉積條件來達成：SiH4 /N2 /He氣體流速、壓力、RF電力及電極間隙。
在與第2圖實施例類似的情況下，多個可誘發壓縮應力的井60較佳是包含內生型壓縮SiGe層；且可誘發壓縮應的的隔絕區域65較佳是包含內生型壓縮介電充填物，其可以第3圖所述方式生成。較佳是，該多個可誘發壓縮應力的井60可侵入該側壁充填物4之下，其緊靠在該閘極區域5中的閘及電極3。
參照第4圖，在本發明另一實施例中，提供一CMOS結構，其在同一基材上併入有本發明第1圖所述的nFET元件20及本發明第2圖所述的pFET元件45。每一nFET元件20具有一元件通道12，其與該nFET元件通道12平行方向上的晶格常數大於與該nFET元件通道12垂直方向上的晶格常數，其中該晶格常數的差異可誘發一拉伸的單軸應力。每一pFET元件45具有一元件通道12，其與該pFET元件通道12垂直方向上的晶格常數大於與該pFET元件通道12平行方向上的晶格常數，其中該晶格常數的差異可誘發一壓縮的單軸應力。第4圖所述之CMOS結構係以上述用來生成該nFET元件20與該pFET元件45的方法來製備。
詳言之，首先提供一層狀結構100，其包括一雙軸拉伸應力半導體層15，形成覆蓋在一可誘發應力的SiGe層17上方，如第1圖所述。之後，在該基材100的一nFET元件區域120生成nFET元件20，並在該基材100的一pFET元件區域140生成pFET元件45，其中該nFET元件區域120係以一隔絕區域70而與該pFET元件區域140分開。於前述實施例類似，可藉由以一內生型壓縮或內生型拉伸介電材料來充填該隔絕區域70，而提高在該pFET元件區域140與該nFET元件區域120中的雙軸應力大小。
之後，以習知的區塊型光罩來選擇性的處理該pFET元件區域140與該nFET元件區域120。舉例來說，在該pFET元件區域140頂部形成一第一阻擋光罩，留下該nFET元件區域120暴露在外。之後，如上述第1圖所述，處理該nFET元件區域120以生成nFET元件20、一可誘發拉伸應力的襯墊層25及多個可誘發拉伸應力的井30。該nFET元件區域120與該pFET元件區域140係以一隔絕區域70加以分開，其中一內生型拉伸性介電充填材料或內生型壓縮性介電充填材料可提高該nFET元件區域或該pFET元件區域120、140中的雙軸應力。
之後，移除該第一阻擋光罩並在該nFET元件區域120頂部形成一第二阻擋光罩，留下該pFET元件區域140暴露在外。之後，如上述第2圖所述，處理該pFET元件區域140以生成pFET元件45、一可誘發壓縮應力的襯墊層55及多個可誘發壓縮應力的井60。之後，移除該第二阻擋光罩。
參照第5圖，在本發明另一實施例中，提供一併入了第1圖之nFET元件20、第3圖之pFET元件75於基材上的CMOS結構。第5圖所示的CMOS結構可進一步提高nFET驅動電流以及改善同一基材105上的pFET驅動電流。
第5圖之CMOS結構係以上述用來製造第1圖之nFET元件20、第3圖之pFET元件75的方法來生成，其中以阻擋光罩來選擇性的處理該CMOS結構中生成該nFET元件20及pFET元件75的部份。
首先，提供一具有應力的矽基材105，其具有至少一雙軸壓縮應力半導體層20覆蓋在該pFET元件區域140中一可誘發應力的Si：C層18上方，及一雙軸拉伸應力壓縮層15覆蓋在該nFET元件區域120中一可誘發應力的SiGe層17上方。該具有應力的矽基材105可以沉積、磊晶生長、光微影圖案化及蝕刻來生成。生成一包含有一壓縮應力半導體層26及一拉伸應力半導體層15之具有雙軸應力矽基材105的更詳細說明揭示於2004年6月3日提申之專利申請案第10/859,736號，標題「STRAINED Si ON MULTIPLE MATERIALS FOR BULK OR SOI SUBSTRATE」中，其全部內容在此併入作為參考。
在下一處理步驟中，在該pFET元件區域140頂部形成一第一阻擋光罩，留下該nFET元件區域120中的該雙軸拉伸應力半導體層15暴露在外。處理該雙軸拉伸應力半導體層15以生成nFET元件20，其係包含一可誘發拉伸應力的襯墊層25及多個可誘發拉伸應力的井30，其中一單軸拉伸應力被生成在該nFET元件通道12中。依據第1圖所述方法處理該nFET元件20。
在生成該nFET元件20之後，剝除該第一阻擋光罩以暴露出該壓縮應力半導體層26並在該nFET元件20頂部形成一第二阻擋光罩，該nFET元件20係位在該雙軸拉伸應力半導體層15中。處理該壓縮應力半導體層26以提供pFET元件75，該pFET元件75包含一可誘發壓縮應力的襯墊層55及多個可誘發壓縮應力的井60，其中一單軸壓縮應力係被產生在該pFET元件75之元件通道12中。依據第3圖所述方法處理該pFET元件75。
參照第6圖，在本發明另一實施例中，提供一n－型場效電晶體(nFET)20，其具有一單軸拉伸應力在一放鬆基材85的元件通道12部分，其中該單軸拉伸應力的方向係與元件通道12的長度方向平行。沿著該nFET元件20之元件通道12的單軸拉伸應力係藉由組合一可誘發拉伸應力的襯墊層25與一可誘發拉伸應力的井30而來的。
「放鬆的基材(relaxed substrate)」一詞代表一不具有內部應力的基材，其中與該通道平面平行方向(x－方向)上的晶格尺寸、與該通道平面垂直方向(y－方向)上的晶格尺寸、及與離開該通道平面方向(z－方向)上的晶格尺寸均相同。該放鬆的基材85可包含任一種半導體材料，包括但不限於：Si、具有應力的矽、Siy Cy 、Si1 － y Cy 、Si1 － x － y Gex Cy 、Si1 － x Gex 、矽合金、Ge、鍺合金、GaAs、InAs、InP以及其他III－V族與II－VI族半導體。該放鬆的基材85可包含絕緣層上覆矽基材(SOI)或緣層上覆矽鍺基材(SGOI)。該放鬆的基材85的厚度多寡對本發明並不重要。較佳是，該放鬆的基材85包含一含矽材料。
該可誘發拉伸應力的襯墊層25，較佳是包含Si3 N4 ，且位於該閘極區域5與鄰近該閘極區域5之該放鬆的基材85的暴露表面之頂部。該可誘發拉伸應力的襯墊層25可包含一氮化物、一氧化物、一含有摻質的氧化物如硼磷矽酸鹽玻離、Al2 O3 、HfO2 、ZrO2 、HfSiO、其他半導體製程習知的介電材料或其之任一組合。該可誘發壓縮應力的襯墊層55厚度可介於約10奈米至約100奈米間，較佳是約50奈米。可以電漿強化化學氣相沉積(PECVD)或快速熱式化學氣相沉積(RTCVD)來沉積該可誘發拉伸應力的襯墊層25。
較佳是，該可誘發拉伸應力的襯墊層25包含一諸如Si3 N4 之類的氮化物，可選擇該沉積製程的處理條件來提供一內生型拉伸應力於該沉積層中。舉例來說，PECVD可提供具有一內部拉伸應力之可誘發應力的氮化物襯墊層。可藉由改變沉積條件來改變沉積室中的反應速率以控制該由PECVD所沉積之氮化物襯墊層的應力狀態。詳言之，所沉積之該可誘發應力的氮化物襯墊層的應力狀態可由改變諸如下列的沉積條件來達成：SiH4 /N2 /He氣體流速、壓力、RF電力及電極間隙。在另一實施例中，RTCVD可提供具有一內部拉伸應力之可誘發應力的氮化物襯墊層25。可藉由改變沉積條件來改變控制該由PTCVD所沉積之氮化物襯墊層25的應力狀態。詳言之，所沉積之該可誘發應力的氮化物襯墊層25的應力狀態可由改變諸如下列的沉積條件來達成：前驅物組合物、前驅物流速及溫度。
多個可誘發拉伸應力的井30被配置在個別源極與汲極區域13、14中鄰近該元件通道12處。該多個可誘發拉伸應力的井30可包含摻雜有碳的矽(Si：C)或摻雜有碳的矽鍺(SiGe：C)。該多個可誘發拉伸應力的井30包含內生型拉伸的Si：C，其係可被磊晶生長在該放鬆的基材85一凹陷部分頂部。
該多個可誘發拉伸應力的井30與該可誘發壓縮應力的襯墊層25一起可在該該元件通道12中與該nFET元件通道12平行的方向上產生一單軸拉伸應力。組合使用該可誘發拉伸應力的襯墊層25與該可誘發應力的井30一起，在該元件通道12上產生一介於約100 MPa至約2000 MPa間的單軸壓縮應力，其中在該元件通道12上之單軸壓縮應力的方向係平行於該元件通道12的長度方向。用來生成第1圖所繪示元件結構的方法，也可用來生成第6圖所示結構，除了第6圖中係使用一放鬆的基材85，而第1圖則係使用一具有應力的基材。
參照第7圖，在本發明另一實施例中，提供一p－型場效電晶體(pFET)45，其具有一單軸壓縮應力在一放鬆基材85的元件通道12部分，其中該單軸壓縮應力的方向係與元件通道12的長度方向平行。沿著放鬆基材85的元件通道12部分的單軸壓縮應力係藉由組合一可誘發壓縮應力的襯墊層55與多個可誘發壓縮應力的井60而生成的，其中與該元件通道平行的單軸壓縮應力可提高pFET元件45中的載子遷移力。
該放鬆的基材85係與第6圖所繪示的放鬆的基材類似。合併應用可誘發應力的襯墊層55與多個可誘發壓縮應力的井60可在與該元件通道12平行的方向上創造出一單軸壓縮應力，因此，橫越該元件通道12之pFET元件45中的晶格常數係大於沿著該元件通道12之晶格常數。
該可誘發壓縮應力的襯墊層55可包含一氮化物、一氧化物、一含有摻質的氧化物如硼磷矽酸鹽玻離、Al2 O3 、HfO2 、ZrO2 、HfSiO、其他半導體製程習知的介電材料或其之任一組合。該可誘發壓縮應力的襯墊層55厚度可介於約10奈米至約100奈米間，較佳是約50奈米。可以電漿強化化學氣相沉積(PECVD)來沉積該可誘發拉伸應力的襯墊層25。
較佳是，該可誘發壓縮應力的襯墊層55包含一諸如Si3 N4 之類的氮化物，可選擇該沉積製程的處理條件來提供一內生型拉伸應力於該沉積層中。舉例來說，PECVD可提供具有一內部壓縮應力之可誘發應力的氮化物襯墊層。可藉由改變沉積條件來改變沉積室中的反應速率以控制該由PECVD所沉積之氮化物襯墊層的應力狀態。詳言之，所沉積之該可誘發應力的氮化物襯墊層的應力狀態可由改變諸如下列的沉積條件來達成：SiH4 /N2 /He氣體流速、壓力、RF電力及電極間隙。
多個可誘發壓縮應力的井60被配置在個別源極與汲極區域13、14中緊連在該元件通道12處。該多個可誘發壓縮應力的井60包含內生型壓縮的SiGe，其係可被磊晶生長在該放鬆的基材85一凹陷部分頂部。
組合使用該可誘發壓縮應力的襯墊層55與該可誘發壓縮應力的井60一起，在該元件通道12上產生一介於約100 MPa至約2000 MPa間的單軸壓縮應力，其中在該元件通道12上之單軸壓縮應力的方向係平行於該元件通道12的長度方向。用來生成第2圖所繪示元件結構的方法’也可用來生成第7圖所示結構，除了第7圖中係使用一放鬆的基材85，而第2圖則係使用一具有應力的基材。
參照第8圖，在本發明另一實施例中，提供一CMOS結構其中併入有至少一場效電晶體(FET)151，其具有沿著一放鬆基材區域150之元件通道12的單軸應力；及至少一一FET 149，其具有沿著一具有雙軸應力的基材區域160之元件通道12的單軸應力。
在該放鬆基材區域150的單軸應力係藉由組合位在該FET 151頂部之一可誘發應力的襯墊層152與緊連在該FET 151之多個可誘發應力的井153來提供的。該可誘發應力的襯墊層152及該多個可誘發應力的井153可被進一步處理，以如第6圖所述，在該放鬆的半導體表面85的元件通道12誘發產生一拉伸應力，或如第7圖所述’在該放鬆的半導體表面85的元件通道12誘發產生一壓縮應力。
在該具有雙軸應力的基材區域160之單軸應力係藉由組合一覆蓋在該元件通道12上之可誘發應力的層155與一可誘發應力的襯墊層161和/或可誘發應力的井154來提供的。位在該具有雙軸應力的基材區域160中之可誘發應力的層155可包含摻雜有碳的矽(Si：C)或摻雜有碳的矽鍺(SiGe：C)，並提供一具有雙軸壓縮應力的半導體表面，如第3圖所述；或矽鍺，並提供一具有雙軸拉伸應力的半導體表面，如第1及2圖所述。隔絕區域170包含可提高該具有雙軸應力的基材區域160之雙軸應力的內生型拉伸應力介電充填物或內生型壓縮應力介電充填物。
位在該具有雙軸應力的基材區域160中之多個可誘發應力的井154可包含矽鍺，藉以提供一單軸壓縮應力至該該具有雙軸應力的基材區域160之元件通道12，如第2及3圖所述。該多個可誘發應力的井154也可包含摻雜有碳的矽(Si：C)或摻雜有碳的矽鍺(SiGe：C)，藉以提供一單軸拉伸應力至該該具有雙軸應力的基材區域160之元件通道12，如第1圖所述。該可誘發應力的襯墊層160可被生成在該具有雙軸應力的基材區域160之FET 149頂部，以提供該具有雙軸應力的基材區域160之元件通道12一拉伸的或壓縮的單軸應力，如上述第2及3圖所述。
除了在該放鬆的基材區域150中並不存在有一可誘發應力的層之外，可以類似用來生成第7圖CMOS結構的方法來生成第8圖所繪示的CMOS結構。或者，只要覆蓋在該可誘發應力的層上方的半導體表面係被生長到一大於關鍵厚度的厚度下，則也可在該放鬆的基材區域150中存在有一可誘發應力的層。
以下將藉由實施例來闡述本發明的各項優點，但須知所揭示的實施例僅係用來闡述之用，本發明範疇並不僅限於該等實施例中。
實施例1
在具有雙軸應力的SGOI基材頂部生成壓縮的或拉伸的介電帽蓋層 在此實施例中，以一介電帽蓋層(可誘發壓縮應力或拉伸應力的層)沿著該FET通道誘發產生一單軸應力，藉以提高驅動電流。當此一介電帽蓋層備沉積到一SGOI FET上方時，其晶格結構會扭曲以回應一雙軸拉伸應力與一較小的拉伸(或壓縮)應力之組合。第9(a)圖揭示一具有雙軸拉伸應力的矽，其中長度方向(x－方向，與通道平行)的晶格尺寸等於橫向的晶格尺寸(y－方向，同一平面並與通道垂直)及正交方向的晶格尺寸(z－方向，離開元件通道平面的方向)。第9(b)圖繪示出第9(a)圖具有雙軸拉伸應力的矽的晶格對稱性，其中沿著該通道上重疊有一單軸拉伸應力，導致長度方向的晶格尺寸大於該橫向及正交方向的晶格尺寸。第9(c)圖繪示出第9(a)圖具有雙軸拉伸應力的矽的晶格對稱性，其中沿著該通道上重疊有一單軸壓縮應力，導致橫向方向的晶格尺寸大於該長度方向及正交方向的晶格尺寸。
以具有可誘發應力的帽蓋層(可誘發應力的襯墊層)在直徑300毫米的熱混合超薄SGOI基材上製造出元件。該基材在鍺莫耳部份[Ge]上及整個晶圓的厚度上表現出絕佳的均勻性(在該直徑300毫米的晶圓上之[Ge]的標準偏差為0.18%，且在該直徑300毫米的晶圓上基材厚度的標準偏差為0.85奈米)。在基材上提供FETs(n－型與p－型)，其具有一55奈米長的通道。之後在該FETs頂部生成拉伸的或壓縮的介電帽蓋層(可誘發應力的襯墊層)。
第10圖揭示nFET元件200及nFET元件250之Io n vs Io f f 的測量結果；其中該nFET元件200在長度方向(與元件通道平行)具有拉伸應力且其上重疊有一可誘發拉伸應力的介電帽蓋層，且該nFET元件250在長度方向(與元件通道平行)具有壓縮應力且其上重疊有一可誘發壓縮應力的介電帽蓋層。在該nFET元件上施加1.0伏特的電位以提供第10圖所繪示的Io n vs Io f f 的測量結果。單軸應力可進一步提高拉緊的矽nFET元件中的驅動電流。第10圖顯示從一可誘發壓縮應力的介電帽蓋層改變成為一可誘發拉伸應力的介電帽蓋層，可使一SGOI nFET的驅動電流增加約10%。
參照第11圖，其繪示出pFET元件300及pFET元件350之Io n vs Io f f 的測量結果；其中該pFET元件300在長度方向(與元件通道平行)具有拉伸應力且其上重疊有一可誘發拉伸應力的介電帽蓋層，且該pFET元件350在長度方向(與元件通道平行)具有壓縮應力且其上重疊有一可誘發壓縮應力的介電帽蓋層。在該pFET元件上施加0.9伏特的電位以提供第11圖所繪示的Io n vs Io f f 的測量結果。單軸壓縮應力可進一步提高拉緊的矽pFET元件中的驅動電流。第11圖顯示從一可誘發拉伸應力的介電帽蓋層改變成為一可誘發壓縮應力的介電帽蓋層，可使一SGOI nFET的驅動電流增加約5%。
雖然上述已藉由較佳實施例來闡述本發明，但須知，習知技術人士可在不悖離本發明精神及範疇下，對本發明劑型若干變化及改良，該等變化及改良仍應視為本發明覆隨申請專利範圍所涵蓋的範疇。
2．．．閘極介電層
3．．．閘極導體
4．．．側壁充填物
5．．．閘極區域
7．．．延伸或突出部位
9．．．含矽基材
10、10(a)．．．堆疊層
12．．．元件通道
13．．．源極
14．．．汲極
15、26．．．具有雙軸拉伸應力之半導體層
17．．．可誘發應力的SiGe層
18．．．摻雜有碳的矽層(Si：C)
20．．．n－FET
25．．．可誘發拉伸應力的襯墊層
30．．．多個可誘發拉伸應力的井
45、75．．．p－FET
50、65、70、170．．．隔絕區域
55．．．可誘發壓縮應力的襯墊層
60．．．多個可誘發壓縮應力的井
85．．．放鬆的基材
100、105．．．基材
120．．．nFET元件區域
140．．．pFET元件區域
150．．．放鬆的基材區域
149、151．．．場效電晶體
152、155、161．．．可誘發應力的襯墊層
153、154．．．可誘發應力的井
160．．．具有雙軸應力的基材區域
第1圖為本發明半導體元件一實施例的截面示意圖，該半導體元件包括一具有一單軸拉伸應力之nFET元件通道，其中該單軸拉伸應力的方向與元件通道方向平行；第2圖為本發明半導體元件另一實施例的截面示意圖，該半導體元件包括一具有一單軸壓縮應力之pFET元件通道，其中該單軸壓縮應力的方向與元件通道方向平行；第3圖為本發明半導體元件另一實施例的截面示意圖，該半導體元件包括一具有一單軸壓縮應力於一Si：C層頂部之pFET元件通道，其中該單軸壓縮應力的方向與元件通道方向平行；第4圖繪示出本發明一CMOS結構之一實施例的截面示意圖，該CMOS結構包括第1圖之nFET元件與第2圖之pFET元件；第5圖繪示出本發明一CMOS結構之一實施例的截面示意圖，該CMOS結構包括第1圖之nFET元件與第3圖之pFET元件；第6圖為本發明半導體元件另一實施例的截面示意圖，該半導體元件包括一nFET元件其具有一單軸壓縮應力生成於一放鬆的半導體基材頂部；第7圖為本發明半導體元件另一實施例的截面示意圖，該半導體元件包括一pFET元件其具有一單軸拉伸應力生成於一放鬆的半導體基材頂部；第8圖為本發明CMOS結構之一實施例的截面示意圖，該CMOS結構包括一放鬆的半導體基材區域及一雙軸應力半導體區域；第9(a)－9(c)圖為晶格尺寸與平行於元件通道(該元件係處於壓縮或拉伸應力下)的單軸應力間的關係圖示；第10圖為具有可誘發拉伸應力及可誘發壓縮應力之介電層的pFET元件的Io n vs Io f f 的圖示。
2．．．閘極介電層
3．．．閘極導體
4．．．側壁充填物
5．．．閘極區域
7．．．延伸或突出部位
9．．．含矽基材
10、10(a)．．．堆疊層
12．．．元件通道
13．．．源極
14．．．汲極
15、26．．．具有雙軸拉伸應力之半導體層
17．．．可誘發應力的SiGe層
18．．．摻雜有碳的矽層(Si：C)
20．．．n－FET
25．．．可誘發拉伸應力的襯墊層
30．．．多個可誘發拉伸應力的井
45、75．．．p－FET
50、65、70、170．．．隔絕區域多個可誘發壓縮應力的井
55．．．可誘發壓縮應力的襯墊層
85．．．放鬆的基材
100、105．．．基材
120．．．nFET元件區域
140．．．pFET元件區域
150．．．放鬆的基材區域
149、151．．．場效電晶體
152、155、161．．．可誘發應力的襯墊層
153、154．．．可誘發應力的井
160．．．具有雙軸應力的基材區域

Claims (17)

  1. 一種半導體元件，其包含：一基材，其包含一具有應力的半導體層位於一可誘發應力的層頂部，其中該可誘發應力的層可在該具有應力的半導體層中產生一拉伸雙軸應力；至少一閘極區域，其包括一閘極導體且位在該具有應力的半導體層之一元件通道部分頂部，該元件通道部分可分隔緊連在至少一閘極導體之源極與汲極區域；及一可誘發應力的襯墊層，其鄰近且位在該至少一閘極區域上，其中該可誘發應力的襯墊層可產生一壓縮單軸應力至位在該至少一閘極區域下之該具有應力的半導體層的該元件通道部分；其中該具有應力的半導體層之該元件通道部分在與該元件通道部分之長度平行的方向上具有一單軸壓縮應力，該單軸壓縮應力係由該可誘發壓縮應力的襯墊層與該具有雙軸拉伸應力的半導體層共同產生，且該單軸壓縮應力之範圍為約100MPa至約2000MPa。
  2. 如申請專利範圍第1項所述之半導體元件，其中該可誘發應力的襯墊層包含一氧化物、一有摻質的氧化物、一氮化物、Al2 O3 、HfO2 、ZrO2 、HfSiO、或其之組合。
  3. 如申請專利範圍第2項所述之半導體元件，其中該可誘發應力的層包含具有鍺濃度在約5%至約50%(原子重 量%)間的矽鍺。
  4. 如申請專利範圍第1項所述之半導體元件，更包含鄰近於該元件通道部分之多個可誘發壓縮應力的井，其中該等可誘發壓縮應力的井包含內生型壓縮矽鍺。
  5. 如申請專利範圍第1項所述之半導體元件，更包含隔絕區域，其包含內生型壓縮應力介電材料。
  6. 一種半導體元件，其包含：一半導體基材，其中該半導體基材包含一雙軸拉伸應力，其係由一下方之可誘發應力的層所誘發產生的，該可誘發應力的層包含具有鍺濃度在約5%至約50%(原子重量%)間的矽鍺；一源極區域以及一汲極區域，其位於該半導體基材內；至少一閘極區域，其包括一閘極導體位於該半導體基材一元件通道部分的頂部，該元件通道部分可分隔源極與汲極區域；一側壁充填物，其緊鄰每個閘極區域；多個可誘發應力的井，緊鄰該至少一閘極區域，該等可誘發應力的井包含摻雜有碳的矽或摻雜有碳的矽鍺，其中每個該等可誘發應力的井皆埋嵌於該源極區域或該汲極區域並被該源極區域或該汲極區域包圍，且包含與該源極 區域以及該汲極區域不同之一材料，而該等可誘發應力的井之頂表面接觸該側壁充填物之底表面，其中該等可誘發應力的井之至少某些部分位於該側壁充填物正下方之一下切區域；以及一可誘發應力的襯墊層，直接位於該等可誘發應力的井上以及該源極區域與該汲極區域之頂表面上，其中該可誘發應力的襯墊層包含一氧化物、一有摻質的氧化物、一氮化物、Al2 O3 、HfO2 、ZrO2 、或HfSiO，其中該半導體基材上之該可誘發應力的襯墊層與該等可誘發應力的井在張力下於該元件通道部分誘發產生一單軸應力，該單軸應力係與該元件通道部分之長度方向平行。
  7. 一種用以提供一半導體結構的方法，包含：提供一具有至少一具有應力的半導體層之基材，該至少一具有應力的半導體層具有一內部應力在一第一方向及一第二方向，且該兩方向上的應力大小相等，其中該第一方向與該第二方向係在一相同平面上且該第一方向垂直於該第二方向；在該至少一半導體層頂部產生至少一半導體元件，該至少一半導體元件包括一閘極導體，其位於該至少一具有應力的半導體層之一元件通道部分頂部，該元件通道部分可分隔源極與汲極；以及在該閘極導體附近生成多個可誘發應力的井，此係藉由以下方法達成：利用一蝕刻製程來蝕刻該至少一具有應 力的生長半導體層之一表面以提供一凹口，其中該蝕刻製程包含具方向性及不具方向性之蝕刻，以及在該凹口中磊晶生長一可誘發應力之含矽材料，其中該可誘發應力之含矽材料包含一矽鍺合金，其中在該凹口中鍺濃度在約5%至約50%(原子重量%)間，且該等可誘發應力的井為可誘發壓縮應力的井，其中提供該凹口之該蝕刻製程下切鄰近於該閘極導體之充填物，其中該等可誘發應力的井在該至少一具有應力的半導體層中於與該元件通道部分平行的方向上產生一單軸應力，其中該第一方向上的單軸應力大小與該第二方向上的單軸應力大小不同。
  8. 如申請專利範圍第7項所述之方法，其中該至少一具有應力的半導體層為Si：C，且該基材為一含矽基材。
  9. 如申請專利範圍第8項所述之方法，其中該至少一具有應力的半導體層的碳含量係少於6%。
  10. 如申請專利範圍第9項所述之方法，其中該至少一具有應力的半導體層的碳含量範圍為0.5%至4%。
  11. 如申請專利範圍第8項所述之方法，其中該含矽基材為矽。
  12. 如申請專利範圍第8項所述之方法，其中該至少一具有應力的半導體層之厚度範圍為10nm至100nm。
  13. 如申請專利範圍第7項所述之方法，其中該半導體元件為一p-型半導體元件。
  14. 如申請專利範圍第13項所述之方法，其中該源極區域以及該汲極區域中摻有一p-型摻質。
  15. 如申請專利範圍第7項所述之方法，其中該等可誘發應力的井係由一內生型壓縮SiGe層所構成。
  16. 如申請專利範圍第7項所述之方法，其中該閘極導體為一閘極結構之一部件，該閘極結構包括位於該閘極導體下方之一閘極介電質，其中該閘極介電質係作為該基材之該元件通道部分。
  17. 如申請專利範圍第7項所述之方法，其中蝕刻該至少一具有應力的半導體層之該表面以提供該凹口之步驟包含自該基材之一表面蝕刻至10nm至300nm範圍之一深度，其中該閘極結構位於該基材上。
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