KR100956575B1 - 개선된 스트레인드 실리콘 ｃｍｏｓ 장치 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 장치의 장치 채널 내에 단일축 스트레인이 생성되는 반도체 장치 및 그 제조 방법을 제공한다. 단일축 스트레인은 인장 상태 또는 압축 상태에 있고 장치 채널에 평행한 방향에 있다. 단일축 스트레인은 스트레인 유도 라이너, 스트레인 유도 웰 또는 이들의 조합에 의해 2축 스트레인드 기판 표면에 생성될 수 있다. 단일축 스트레인은 스트레인 유도 웰과 스트레인 유도 라이너의 조합에 의해 감소된 기판에서 생성될 수 있다. 본 발명은 또한 스트레인 유도 격리 영역에서 2축 스트레인을 증가시키기 위한 수단을 제공한다. 본 발명은, 더 나아가, CMOS 기판의 장치 영역이 독립적으로 처리되어 압축 상태 또는 인장 상태의 2축 스트레인드 반도체 표면을 제공하는 CMOS 장치를 제공한다.
Description
본 발명은 전자(electron) 및 정공(hole) 이동도가 향상된 반도체 장치에 관한 것으로, 특히 전자 및 정공 이동도가 향상된 실리콘(Si) 함유 층을 포함한 반도체 장치에 관한 것이다. 본 발명은 이러한 반도체 장치 제조 방법을 또한 제공한다.
지난 30년 이상동안, 전세계의 반도체 산업에서 실리콘 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)의 소형화가 계속적으로 진행되고 있다. 계속된 스케일링에 대하여 각종 쇼스토퍼(showstopper)가 수 십년간 주장되어 왔지만 기술 혁신의 역사는 많은 도전에도 불구하고 무어 법칙을 유지하고 있다. 그러나, 최근에는 금속 산화물 반도체 트랜지스터가 그들의 전통적인 스케일링 한계에 도달하기 시작한다는 신호들이 나타나고 있다. 계속된 상보형 금속 산화물 반도체(CMOS) 스케일링에 대한 단기 및 장기 도전의 간결한 요약은 반도체에 관한 국제 기술 로드맵(International Technology Roadmap for Semiconductors; ITRS)의 2002 업데이트의 "그랜드 챌린지"(Grand Challenges) 섹션에서 찾아볼 수 있다. 장치, 물질, 회로 및 시스템에 대한 구체적인 내용은 반도체 기술의 한계에 관한 특별 발행본인 Proc. IEEE, 제89권 제3호, 2001년 3월호에서 찾아볼 수 있다.
계속된 스케일링을 통한 MOSFET 및 그에 따른 CMOS 성능의 개선이 점차 어려워지고 있기 때문에, 스케일링없이 성능을 개선하는 방법이 중요하게 되었다. 이것을 행하기 위한 한가지 방법은 캐리어(전자 및/또는 정공) 이동도를 증가시키는 것이다. 증가된 캐리어 이동도는 예를 들면 Si 격자에 적당한 스트레인(strain)을 도입함으로써 얻어질 수 있다.
스트레인을 적용하면 실리콘(Si) 함유 기판의 격자 치수(lattice dimension)를 변경시킨다. 격자 치수를 변경함으로써, 물질의 전자띠 구조가 또한 변화된다. 변화는 진성 반도체에서 약간만 발생하여 작은 저항 변화를 일으키지만, 반도체 물질이 n형으로 도핑되어 부분적으로 이온화될 때, 에너지띠의 매우 작은 변화가 불순물 농도와 대역 엣지 간의 에너지 차에 있어서 매우 큰 변화를 야기할 수 있다. 이것은 캐리어 운반 특성의 변화를 야기하는데 어떤 경우에는 그 변화가 매우 크게 될 수 있다. 물리적 응력[인장(tensile) 또는 압축(compressive)]의 적용은 Si 함유 기판 상에서 제조된 장치의 성능을 향상시키기 위해 추가로 사용될 수 있다.
장치 채널에 따른 압축 스트레인은 p형 전계 효과 트랜지스터(pFET)의 구동 전류를 증가시키고 n형 전계 효과 트랜지스터(nFET)의 구동 전류를 감소시킨다. 장치 채널을 따른 인장 스트레인은 nFET의 구동 전류를 증가시키고 pFET의 구동 전류를 감소시킨다.
완화된(relaxed) SiGe 버퍼층 또는 완화된 절연체상 SiGe(SiGe-on-insulator; SGOI) 위에서의 스트레인드 실리콘은 nFET[K.Rim, p.98, VLSI 2002, B.Lee, IEDM 2002] 및 pFET[K.Rim 등, p.98, VLSI 2002] 장치 모두에서 더 높은 구동 전류를 나타낸다. SGOI 기판 상의 스트레인드 실리콘 또는 절연체 직상 스트레인드 실리콘(strained silicon directly on insulator; SSDOI)을 갖는 것이 단채널 효과 및 SiGe에서의 향상된 As 확산과 같은 일부 처리 관련 문제점들을 감소시킬 수 있다 하더라도[S. Takagi 등, p.03-57, IEDM 2003; K. Rim 등, p.3-49, IEDM 2003], 구동 전류의 증가는 장치들이 극단 채널(very short channel) 치수로 다운 스케일되기 때문에 감소하기 시작한다[Q. Xiang 등, VLSI 2003; J. R. Hwang 등, VLSI 2003]. 용어 "극단 채널"은 길이가 약 50 nm 이하인 장치 채널을 의미한다.
극단 채널 장치에서 구동 전류의 감소는 소스/드레인 직렬 저항 때문에 야기되고 이동도 감퇴는 강한 후광 도핑(halo doping), 속도 포화 및 자기 가열(self-heating)에 의한 더 높은 채널 도핑에 기인하는 것으로 보여진다.
또한, 완화 SiGe 상에서 에피택셜 성장된 스트레인드 실리콘과 같은 2축 인장 스트레인의 경우, pFET 장치의 중대한 정공 이동도 증가는 장치 채널이 높은(>1%) 스트레인하에 있을 때에만 발생하고, 이것은 바람직하지 않게 결정 결함을 갖게 하는 경향이 있다. 또한 완화 SiGe 상의 에피택셜 성장된 Si 간의 격자 미스매치(mismatch)에 의해 생성된 스트레인은 얕은 트렌치 격리 영역에 의해 유도된 응력에 의해 감소되고, 여기에서 얕은 트렌치 격리 영역의 효과는 게이트 엣지로부터 소스/드레인 영역의 끝까지 약 500 nm 또는 그 미만의 치수를 가진 장치의 경우에 특히 중요하다[T. Sanuki 등, IEDM 2003].
반도체 장치의 추가적인 스케일링은 기판 내에서 생성되는 스트레인 레벨을 제어하는 것 및 생성될 수 있는 스트레인을 증가시키기 위한 새로운 방법을 개발하는 것을 필요로 한다. 스케일링이 계속되는 스트레인드 실리콘의 향상을 유지하기 위해, 스트레인의 양이 실리콘 함유층 내에서 유지되거나 증가되어야 한다. pFET 장치에서 캐리어 이동도를 증가시키기 위해 추가의 기술 혁신이 필요하다.
본 발명은 장치 채널에 평행한 방향으로 인장 단일축 스트레인(tensile uniaxial strain)을 받기 쉬운 장치 채널에 개선된 캐리어 이동도가 제공되는 스트레인드 nFET 장치를 제공한다. 본 발명은 장치 채널에 평행한 방향으로 장치에 도입된 압축 단일축 스트레인에 의해 개선된 캐리어 이동도가 제공되는 스트레인드 pFET 장치를 또한 제공한다. 본 발명은 동일 기판 상에 pFET 및 nFET 장치를 포함하는 CMOS 구조를 더 포함하고, 여기에서 pFET 장치의 장치 채널은 단일축 압축 스트레인 하에 있고 nFET 장치의 장치 채널은 단일축 인장 스트레인 하에 있으며, 상기 압축 스트레인과 인장 스트레인은 모두 장치 채널에 평행한 방향이다.
전술한 본 발명은 반도체 표면이 SiGe 층상에 에피택셜적으로 성장된 경우 2축 인장 스트레인 또는 반도체 표면이 탄소가 도핑된 실리콘 층상에 에피택셜적으로 성장된 경우 2축 압축 스트레인을 갖는 반도체 표면상에서 트랜지스터를 형성하고, 그 다음에 장치 채널 상에서 단일축 인장 스트레인 또는 압축 스트레인을 유도함으로써 달성된다. 단일축 인장 스트레인 또는 압축 스트레인은 트랜지스터 상에 위치된 스트레인 유도 유전체 라이너(liner) 및/또는 장치 채널에 인접한 스트레인 유도 웰에 의해 생성된다. 넓게 보아서, 본 발명의 반도체 구조물은:
스트레인 유도층(strain inducing layer) 상에 스트레인드 반도체 층을 포함하는 기판-상기 스트레인 유도층은 상기 스트레인드 반도체 층에서 2축 스트레인을 생성하는 것임-과;
상기 스트레인드 반도체 층의 장치 채널 부분 위에 게이트 전도체를 포함하는 적어도 하나의 게이트 영역-상기 장치 채널 부분은 상기 적어도 하나의 게이트 전도체 부근에서 소스 및 드레인 영역을 분리하는 것임-과;
상기 적어도 하나의 게이트 영역에 위치된 스트레인 유도 라이너-상기 스트레인 유도 라이너는 상기 적어도 하나의 게이트 영역 아래에 있는 상기 스트레인드 반도체 층의 상기 장치 채널 부분에 단일축 스트레인을 생성하는 것임-를 포함한다.
스트레인 유도층은 스트레인드 반도체 표면에서의 2축 스트레인이 인장 상태에 있는 경우 SiGe로 구성되고, 또는 스트레인 유도층은 스트레인드 반도체 표면의 2축 스트레인이 압축 상태에 있는 경우 탄소가 도핑된 실리콘으로 구성될 수 있다.
2축 인장 스트레인 내에 장치 채널을 가진 트랜지스터 위에 위치된 인장 스트레인 유도 라이너는 장치 채널 내에 단일축 인장 스트레인을 생성하고, 이 때 단일축 스트레인은 장치 채널과 평행한 방향에 있고 nFET 장치에서 캐리어 이동도 증가를 제공한다. 2축 인장 스트레인 내에 장치 채널을 가진 트랜지스터 위에 위치된 압축 스트레인 유도 라이너는 장치 채널에서 단일축 압축 스트레인을 생성하고, 이 때 단일축 스트레인은 장치 채널에 평행한 방향에 있고 pFET 장치에서 캐리어 이동도 증가를 제공한다. 2축 압축 스트레인 내에 장치 채널을 가진 트랜지스터 위에 위치된 압축 스트레인 유도 라이너는 장치 채널에서 단일축 스트레인을 생성하고, 이 때 단일축 압축 스트레인은 장치 채널에 평행한 방향에 있고 pFET 장치에서 캐리어 이동도 증가를 제공한다.
본 발명의 다른 하나의 태양은 2축으로 스트레인된 장치 채널 부근의 스트레인 유도 웰이 장치 채널에 평행한 단일축 압축 스트레인 또는 단일축 인장 스트레인을 유도하는 반도체 구조이다. 넓게 보아서, 본 발명의 반도체 구조물은:
스트레인 유도층 상의 스트레인드 반도체 층을 포함하는 기판-상기 스트레인 유도층은 상기 스트레인드 반도체 층에서 2축 스트레인을 생성하는 것임-과;
상기 기판의 상기 스트레인드 반도체 층의 장치 채널 부분 위에 게이트 전도체를 포함하는 적어도 하나의 게이트 영역-상기 장치 채널은 소스 및 드레인 영역을 분리하는 것임-과;
상기 적어도 하나의 게이트 영역 부근의 스트레인 유도 웰-상기 적어도 하나의 게이트 영역 부근의 상기 스트레인 유도 웰은 상기 스트레인드 반도체 층의 상기 장치 채널 부분에 단일축 스트레인을 생성하는 것임-을 포함한다.
2축 인장 스트레인드 반도체 층 내에서 장치 채널 부근에 위치하고 있는, 탄소가 도핑된 실리콘을 포함한 스트레인 유도 웰은 장치 채널 내에서 인장 단일축 스트레인을 생성하고, 상기 단일축 스트레인은 장치 채널에 평행한 방향에 있다. 인장 단일축 스트레인은 nFET 장치에서 캐리어 이동도 증가를 제공할 수 있다.
2축 압축 스트레인드 반도체 층 내에서 장치 채널 부근에 위치하고 있는, SiGe를 포함한 스트레인 유도 웰은 장치 채널 내에서 압축 단일축 스트레인을 생성하고, 상기 단일축 스트레인은 장치 채널에 평행한 방향에 있다. 압축 단일축 스트레인은 pFET 장치에서 캐리어 이동도 증가를 제공할 수 있다.
본 발명의 다른 태양은 nFET 및 pFET 장치를 포함한 상보형 금속 산화물 반도체(CMOS) 구조이다. 넓게 보아서, 본 발명의 구조물은:
압축 스트레인드 반도체 표면 및 인장 스트레인드 반도체 표면을 포함하는 기판-상기 압축 스트레인드 반도체 표면 및 인장 스트레인드 반도체 표면은 2축으로 스트레인된 것임-과;
상기 기판의 상기 압축 스트레인드 반도체 층의 장치 채널 부분 위에 게이트 전도체를 포함하는 상기 압축 스트레인드 반도체 층 위의 적어도 하나의 게이트 영역과;
상기 기판의 상기 인장 스트레인드 반도체 층의 장치 채널 부분 위에 게이트 전도체를 포함하는 상기 인장 스트레인드 반도체 층 위의 적어도 하나의 게이트 영역과;
상기 압축 스트레인드 반도체 표면 상의 상기 적어도 하나의 게이트 영역 위의 압축 스트레인 유도 라이너-상기 압축 스트레인 유도 라이너는 상기 압축 스트레인 반도체 층의 상기 장치 채널 부분에서 압축 단일축 스트레인을 생성하고, 상기 압축 단일축 스트레인은 상기 압축 스트레인드 반도체 표면의 상기 장치 채널 부분에 평행한 방향에 있는 것임-와;
상기 인장 스트레인드 반도체 층 상의 상기 적어도 하나의 게이트 영역 위의 인장 스트레인 유도 라이너-상기 인장 스트레인 유도 라이너는 상기 인장 스트레인드 반도체 층의 상기 장치 채널 부분에서 단일축 스트레인을 생성하고, 상기 인장 단일축 스트레인은 상기 인장 스트레인드 반도체 층의 상기 장치 채널 부분에 평행한 방향에 있는 것임-를 포함한다.
본 발명의 또다른 태양은 nFET 및 pFET 장치를 포함한 상보형 금속 산화물 반도체(CMOS) 구조이다. 넓게 보아서, 본 발명의 구조물은:
pFET 장치 영역 및 nFET 장치 영역을 가진 인장 스트레인드 반도체 층을 포함하는 기판과;
상기 인장 스트레인드 반도체 층의 pFET 장치 채널 부분 위에 게이트 전도체를 포함하는 상기 pFET 장치 영역 내의 적어도 하나의 게이트 영역과;
상기 기판의 상기 인장 스트레인드 반도체 표면의 nFET 장치 채널 부분 위에 게이트 전도체를 포함하는 상기 nFET 장치 영역 내의 적어도 하나의 게이트 영역과;
상기 pFET 장치 영역 내의 상기 적어도 하나의 게이트 영역 위의 압축 스트레인 유도 라이너-상기 압축 스트레인 유도 라이너는 상기 pFET 장치 채널에서 압축 단일축 스트레인을 생성하는 것임-와;
상기 nFET 장치 영역 내의 상기 적어도 하나의 게이트 영역 위의 인장 스트레인 유도 라이너-상기 인장 스트레인 유도 라이너는 상기 nFET 장치 채널에서 단일축 인장 스트레인을 생성하는 것임-를 포함한다.
전술한 구조물은 nFET 장치 영역 및 pFET 장치 영역에서 적어도 하나의 게이트 영역 부근에 스트레인 유도 웰을 더 포함할 수 있고, 여기에서 pFET 장치 영역의 스트레인 유도 웰은 압축 단일 축 스트레인을 증가시키고 nFET 장치 영역의 스트레인 유도 웰은 인장 단일축 스트레인을 증가시킨다.
본 발명의 또다른 태양은 기판의 장치 채널 부분 내에서 단일축 스트레인을 제공하는 응력 유도 라이너 및/또는 스트레인 유도 웰을 포함한 전술한 반도체 구조물을 형성하는 방법이다. 넓게 보아서, 본 발명의 방법은:
적어도 하나의 스트레인드 반도체 표면-이 적어도 하나의 스트레인드 반도체 표면은 제1 방향 및 제2 방향으로 동일 크기를 가진 내부 스트레인을 가지며, 상기 제1 방향은 동일한 결정 평면 내에 있고 상기 제2 방향에 수직한 것임-을 가진 기판을 제공하는 단계와;
상기 적어도 하나의 스트레인드 반도체 표면 상에 적어도 하나의 반도체 장치-이 적어도 하나의 반도체 장치는 상기 반도체 표면의 장치 채널 부분 위에 게이트 전도체를 포함하고, 상기 장치 채널은 소스와 드레인 영역을 분리하는 것임-를 생성하는 단계와;
상기 적어도 하나의 게이트 영역 위에 스트레인 유도 라이너-이 스트레인 유도 라이너는 상기 장치 채널에서 단일축 스트레인을 생성하고, 상기 제1 방향의 스트레인의 크기는 상기 적어도 하나의 스트레인드 반도체 표면의 상기 장치 채널 부분 내에서 상기 제2 방향과 다른 것임-를 형성하는 단계를 포함한다.
본 발명의 또다른 태양은 반도체 층 내에서 2축 스트레인을 증가시키는 방법이다. 반도체 층 내에서의 2축 스트레인은 진성 압축 또는 인장 유전체 충전재를 가진 능동 장치 영역 주변에 격리 영역을 형성함으로써 압축 또는 인장이 증가될 수 있다. 본 발명의 방법에 따르면, 단일축 스트레인은 스트레인 유도 라이너 대신에 또는 스트레인 유도 라이너와 함께 적어도 하나의 게이트 영역 부근에 일련의 스트레인 유도 웰을 형성함으로써 유도될 수 있다.
본 발명은 완화 기판 상에 형성된 반도체 장치의 개선된 캐리어 이동도를 또한 제공하는데, 트랜지스터의 장치 채널에 평행한 단일축 스트레인은 트랜지스터 위에 위치된 스트레인 유도 라이너와 장치 채널 부근에 위치된 스트레인 유도 웰의 조합에 의해 제공된다. 넓게 보아서, 본 발명의 반도체 구조물은:
완화 기판과;
상기 완화 기판의 장치 채널 부분 위에 게이트 전도체를 포함한 적어도 하나의 게이트 영역-상기 장치 채널 부분은 상기 적어도 하나의 전도체 부근에서 소스와 드레인 영역을 분리하는 것임-과;
상기 적어도 하나의 게이트 영역 부근의 스트레인 유도 웰과;
상기 적어도 하나의 게이트 영역 위에 위치된 스트레인 유도 라이너-상기 스트레인 유도 라이너 및 상기 스트레인 유도 웰은 상기 적어도 하나의 게이트 영역 아래에 있는 상기 기판의 상기 완화 부분의 상기 장치 채널 부분에 단일축 스트레인을 생성하는 것임-를 포함한다.
본 발명의 또다른 태양은 2축 스트레인드 반도체 표면 및/또는 완화 반도체 표면을 가진 기판 상에 형성될 수 있는 nFET 및 pFET 장치를 포함한 상보형 금속 산화물 반도체(CMOS) 구조이다. 넓게 보아서, 완화된 및 2축으로 스트레인된 반도체 표면을 둘 다 가진 기판 상에서 형성되는 CMOS 구조를 제공하는 하나의 방법은 제1 장치 영역 및 제2 장치 영역을 가진 기판을 제공하는 단계와, 상기 제1 장치 영역 및 상기 제2 장치 영역에서 상기 기판의 장치 채널 부분 위에 적어도 하나의 반도체 장치를 생성하는 단계와; 상기 제1 장치 영역 및 상기 제2 장치 영역에서 단일축 스트레인을 생성하는 단계-상기 단일축 스트레인은 상기 제1 장치 영역 및 상기 제2 장치 영역의 상기 장치 채널에 평행한 방향에 있는 것임-를 포함한다. 제1 장치 영역은 2축 스트레인드 반도체 표면을 포함할 수 있고 제2 장치 영역은 완화 반도체 표면을 포함할 수 있다.
본 발명에 따르면, 제1 장치 영역 및 제2 장치 영역에서 단일축 스트레인을 생성하는 단계는 제1 장치 영역 및 제2 장치 영역을 처리하여 스트레인 유도 구조물의 조합을 제공하는 단계를 더 포함한다. 제1 장치 영역은 적어도 하나의 반도체 장치 위의 2축 스트레인드 반도체 표면과 스트레인 유도 라이너, 적어도 하나의 반도체 장치 부근의 2축 스트레인드 반도체 표면과 스트레인 유도 웰, 또는 이들의 조합을 포함할 수 있다. 제2 장치 영역은 완화 기판, 적어도 하나의 반도체 장치 위의 스트레인 유도 라이너 및 적어도 하나의 반도체 장치 부근의 스트레인 유도 웰을 포함할 수 있다.
도 1은 장치 채널에 평행한 방향으로 있는 단일축 인장 스트레인을 가진 nFET 장치 채널을 포함한 본 발명의 반도체 장치의 일 실시예를 단면도로 나타낸 도이다.
도 2는 장치 채널에 평행한 방향으로 있는 단일축 압축 스트레인을 SiGe 층 위에 가진 pFET 장치 채널을 포함한 본 발명의 반도체 장치의 다른 실시예를 단면도로 나타낸 도이다.
도 3은 장치 채널에 평행한 방향으로 있는 단일축 압축 스트레인을 Si:C 층 위에 가진 pFET 장치 채널을 포함한 본 발명의 반도체 장치의 다른 실시예를 단면도로 나타낸 도이다.
도 4는 도 1의 nFET 장치 및 도 2의 pFET 장치를 포함한 본 발명의 CMOS 구조의 일 실시예를 단면도로 나타낸 도이다.
도 5는 도 1의 nFET 장치 및 도 3의 pFET 장치를 포함한 본 발명의 CMOS 구조의 일 실시예를 단면도로 나타낸 도이다.
도 6은 완화 반도체 기판 위에 형성된 단일축 압축 스트레인을 가진 nFET 장치 채널을 포함한 본 발명의 반도체 장치의 다른 실시예를 단면도로 나타낸 도이다.
도 7은 완화 반도체 기판 위에 형성된 단일축 인장 스트레인을 가진 pFET 장치 채널을 포함한 본 발명의 반도체 장치의 다른 실시예를 단면도로 나타낸 도이다.
도 8은 완화 기판 영역 및 2축 스트레인드 반도체 영역을 포함한 본 발명의 CMOS 구조의 일 실시예를 단면도로 나타낸 도이다.
도 9a 내지 도 9c는 압축 및 인장 상태로 장치 채널에 평행한 단일축 스트레인과 격자 치수 간의 관계를 보인 도이다.
도 10은 인장 스트레인 유도 및 압축 스트레인 유도 유전체 층(인장 스트레 인 유도 및 압축 스트레인 유도 라이너)을 가진 nFET 장치의 Ioff 대 Ion의 관계를 보인 도이다.
도 11은 인장 스트레인 유도 및 압축 스트레인 유도 유전체 층(인장 스트레인 유도 및 압축 스트레인 유도 라이너)을 가진 pFET 장치의 Ioff 대 Ion의 관계를 보인 도이다.
본 발명은 각 장치 유형의 장치 채널에서 유닛 격자의 대칭이 3개의 방향으로 분리될 수 있는 pFET 및 nFET 장치를 포함한 CMOS 구조를 제공하고, 여기에서 각 방향의 격자 치수(상수)는 적어도 0.05% 만큼 다르다. 장치 채널의 격자 방향은 채널 평면에 평행한 방향(x 방향), 채널 평면에 수직한 방향(y 방향) 및 채널 평면 외측 방향(z 방향)을 포함한다.
본 발명은 nFET 장치 채널에 평행한 격자 상수가 nFET 장치 채널에 수직한 격자 상수보다 더 크고 격자 상수 차이가 장치 채널에 평행한 인장 단일축 스트레인에 의해 유도되는 스트레인드 실리콘 nFET를 또한 제공한다. 본 발명은 pFET 장치 채널에 수직한 격자 상수가 pFET 장치 채널에 평행한 격자 상수보다 더 크고 격자 상수 차이가 장치 채널에 평행한 압축 단일축 스트레인에 의해 유도되는 스트레인드 실리콘 pFET를 또한 제공한다. 본 발명은 스트레인 유도 라이너 및 스트레인 유도 웰의 조합이 pFET 및/또는 nFET 장치의 장치 채널 부분에 평행한 단일축 스트레인을 생성하는 완화 기판(relaxed substrate) 표면 상의 pFET 및/또는 nFET 장치 를 또한 제공한다.
이제, 본 발명을 이 명세서에 부수되는 첨부 도면을 참조하여 상세히 설명한다. 첨부 도면에 있어서, 동일하거나 대응하는 요소들은 동일한 참조 부호로 표시된다. 도면에는 단일 게이트 영역이 도시되어 있고 이에 대해서 설명하겠다. 이 설명에도 불구하고, 본 발명은 단일 게이트 영역을 가진 구조로 제한되는 것이 아니다. 그 보다도 이러한 게이트 영역이 복수 개 있는 구조가 예상된다.
도 1을 참조하면, 본 발명의 일 실시예에서, 적층 구조물(10)의 장치 채널(12)에 단일축 인장 스트레인을 가지며 이 단일축 인장 스트레인이 장치 채널(12)의 길이에 평행한 방향에 있는 n형 전계 효과 트랜지스터(nFET)(20)가 제공된다. 장치 채널(12)의 길이는 장치의 소스 및 드레인 영역(13, 14)의 확장부(17)를 분리한다. nFET(20)의 장치 채널(12) 내의 단일축 인장 스트레인은 2축 인장 스트레인드 반도체 층(15)과 인장 스트레인 유도 라이너(25)의 조합에 의해 생성된다. 게이트 영역(5)은 게이트 유전체(2) 위에 게이트 전도체(3)를 포함한다.
2축 인장 스트레인드 반도체 층(15)은 SiGe 스트레인 유도층(17) 위에서 실리콘을 에피택셜적으로 성장시킴으로써 형성된다. 2축 인장 스트레인은 격자 상수가 실리콘의 격자 상수보다 더 큰 물질로 형성된 표면 위에 성장된 에피택셜 실리콘에서 유도된다. 게르마늄의 격자 상수는 실리콘의 격자 상수보다 약 4.2% 더 크고, SiGe 합금의 격자 상수는 그 게르마늄 농도와 관련하여 선형이다. 그 결과, 50 원자%의 게르마늄을 함유한 SiGe 합금의 격자 상수는 실리콘의 격자 상수보다 약 2.1배 더 크다. 이러한 SiGe 스트레인 유도층(17) 상에서 Si를 에피택셜 성장시키 면 2축 인장 스트레인 하의 Si 층을 생성하고, 하부의 SiGe 스트레인 유도층(17)은 본질적으로 완전히 또는 부분적으로 언스트레인(unstrain) 즉 완화(relax)된다.
용어 "2축 인장"은 인장 스트레인이 nFET 장치 채널(12)에 평행한 제1 방향 및 nFET 장치 채널(12)에 수직한 제2 방향으로 생성되는 것을 의미하며, 여기에서 제1 방향의 스트레인의 크기는 제2 방향의 스트레인의 크기와 동일하다.
인장 스트레인 유도 라이너(25)는 바람직하게 Si3N4를 포함하고 게이트 영역(5) 위 및 이 게이트 영역(5) 부근의 2축 인장 스트레인드 반도체 층(15)의 노출 표면 위에 위치된다. 인장 스트레인 유도 라이너(25)는 2축 인장 스트레인드 반도체 층(15)과 함께 장치 채널(12) 상에서 약 100 MPa 내지 약 3000 MPa의 범위를 갖는 단일축 인장 스트레인을 생성하고, 여기에서 장치 채널(12) 상의 단일축 스트레인의 방향은 장치 채널(12)의 길이에 평행하다.
인장 스트레인 유도 라이너(25)가 형성되기 전에 장치 채널(12)은 2축 인장 스트레인 상태에 있고, 장치 채널(12)에 수직한 방향으로 생성된 스트레인의 크기는 장치 채널(12)에 평행한 방향으로 생성된 스트레인의 크기와 같다. 인장 스트레인 유도 라이너(25)의 적용은 장치 채널(12)에 평행한 방향(x 방향)으로 단일축 스트레인을 생성하고, 이 때 장치 채널(12)에 평행한 인장 스트레인의 크기는 장치 채널(12)에 수직한 인장 스트레인의 크기보다 더 크다. 또한, 장치 채널(12)을 따르는 nFET 장치(20) 내의 격자 상수는 장치 채널(12)을 가로지르는 격자 상수보다 더 크다.
다시 도 1을 참조하면, 본 발명의 다른 실시예에서, 인장 스트레인 유도 웰(30)은 각각의 소스 및 드레인 영역(13, 14)에서 장치 채널(12)에 인접하게 위치된다. 인장 스트레인 유도 웰(30)은 탄소가 도핑된 실리콘(Si:C) 또는 탄소가 도핑된 실리콘 게르마늄(SiGe:C)을 포함한다. 진성 인장 Si:C를 포함한 인장 스트레인 유도 웰(30)은 2축 인장 스트레인드 반도체 층(15)의 오목부 위에서 에피택셜적으로 성장될 수 있다. 용어 "진성 인장 Si:C 층"은 Si:C 층이 내부 인장 스트레인 하에 있는 것을 의미하며, 여기에서 인장 스트레인은 Si:C의 작은 격자 치수와 Si:C가 에피택셜적으로 성장되는 층의 큰 격자 치수 간의 격자 미스매치(mismatch)에 의해 발생한다. 인장 스트레인 유도 웰(30)은 장치 채널(12) 내에서 nFET 장치 채널(12)에 평행한 방향으로 단일축 인장 스트레인을 생성한다.
일 실시예에서, 인장 스트레인 유도 웰(30)은 인장 스트레인 유도 라이너(25)가 제공될 경우 생략할 수 있다. 본 발명의 다른 실시예에서, 인장 스트레인 유도 라이너(25)는 인장 스트레인 유도 웰(30)이 제공될 경우 생략할 수 있다. 또다른 실시예에서, 인장 스트레인 유도 웰(30)과 인장 스트레인 유도 라이너(25)를 둘 다 사용할 수 있다. 본 발명의 nFET(20)를 형성하는 방법에 대하여 이하 상세히 설명한다.
제1 처리 단계에서, 2축 인장 스트레인드 반도체 층(15)을 포함한 적층 구조물(10)이 제공된다. 적층 구조물(10)은 SiGe 상의 인장 스트레인드 Si, 절연체 상 SiGe(SiGe-on-insulator) 위의 스트레인드 Si(SSGOI) 또는 절연체 직상의 인장 스트레인드 Si(SSDOI)를 포함할 수 있다. 양호한 실시예에서, 적층 구조물(10)은 SiGe 스트레인 유도층(17) 위에 실리콘 함유 2축 인장 스트레인드 반도체 층(15)을 가진 인장 SSGOI를 포함한다.
제1 처리 단계에서, SiGe 스트레인 유도층(17)은 Si 함유 기판(9) 위에 형성된다. 용어 "Si 함유 층"은 여기에서 실리콘을 포함한 물질을 나타내기 위해 사용된다. Si 함유 물질의 예로는, 비제한적인 예로서, Si, SiGe, SiGeC, SiC, 폴리실리콘(polySi), 에피택셜 실리콘(epi-Si), 비정질 실리콘(a:Si), SOI 및 이들의 다중층 등이 있다. 선택사양인 절연층은 SiGe 스트레인 유도층(17)과 Si 함유 기판(9) 사이에 위치될 수 있다.
SiGe 스트레인 유도층(17)은 에피택셜 성장 처리를 이용해서 또는 화학 기상 증착(CVD)과 같은 증착 처리에 의해 Si 함유 기판(10) 전체 위에 형성된다. SiGe 스트레인 유도층(17)의 Ge 성분은 전형적으로 원자 중량%로 5% 내지 50%의 범위에 있고, 더욱 전형적으로는 10% 내지 20%의 범위에 있다. 전형적으로, SiGe 스트레인 유도층(17)은 약 10 nm 내지 약 100 nm 범위의 두께로 성장될 수 있다.
2축 인장 스트레인드 반도체 층(15)이 그 다음에 SiGe 층(17) 위에 형성된다. 2축 인장 스트레인드 반도체 층(15)은 격자 치수가 하부 SiGe 층(17)의 격자 치수보다 더 작은 에피택셜 성장된 Si 함유 물질을 포함한다. 2축 인장 스트레인드 반도체 층(15)은 그 임계 두께 미만의 두께로 성장될 수 있다. 전형적으로, 2축 인장 스트레인드 반도체 층(15)은 약 10 nm 내지 약 100 nm 범위의 두께로 성장될 수 있다.
대안적으로, 2축 인장 스트레인드 반도체 층(15)은 절연층 직상에 형성되어 절연체 직상 스트레인드 실리콘(SSDOI) 기판을 제공할 수 있다. 이 실시예에서, 에피택셜 Si를 포함한 2축 인장 스트레인드 반도체 층(15)은 SiGe 표면을 가진 웨이퍼 상에서 성장된다. 그 다음에, 2축 인장 스트레인드 반도체 층(15)은 열 접합과 같은 접합 방법을 이용하여 지지 기판의 유전체 층에 접합된다. 접합 후에, 스트레인드 Si 층 위에서 SiGe 표면 및 SiGe 층을 가진 웨이퍼는 스마트 컷 및 에칭을 포함한 처리를 이용하여 제거되어 유전체 층에 직접 접합된 2축 인장 스트레인드 반도체 층(26)을 제공한다. 적어도 2축 인장 스트레인드 반도체 층(15)을 가진 절연체 기판(105) 직상에 스트레인드 Si를 형성하는 것에 관한 더 상세한 설명은 '절연체 구조물 상의 스트레인드 Si'(Strained Si on Insulator Structures)라는 명칭의 미국 특허 제6,603,156호에 개시되어 있다.
2축 인장 스트레인드 반도체 층(15)을 가진 적층 구조물(10)의 형성 후에, 비제한적인 예로서 종래의 게이트 산화 프리클린(pre-clean) 및 게이트 유전체(2) 형성; 게이트 전극(3) 형성 및 패터닝; 게이트 재산화; 소스 및 드레인 확장부(7) 형성; 증착 및 에칭에 의한 측벽 스페이서(4) 형성; 및 소스와 드레인(13, 14) 형성을 포함하는 종래의 MOSFET 처리 단계를 이용하여 형성된다.
다음 처리 단계에서, 인장 스트레인 유도 라이너(25)가 적어도 게이트 영역(5) 위 및 이 게이트 영역(5) 부근의 2축 인장 스트레인드 반도체 층(15)의 노출 표면 위에 증착된다. 인장 스트레인 유도 라이너(25)는 2축 인장 스트레인드 반도체 층(15)과 함께 장치 채널(12)과 평행한 방향을 가진 nFET 장치의 장치 채널(12) 내에서 단일축 인장 스트레인을 생성한다. 인장 스트레인 유도 라이너(25)는 질화 물, 산화물, 붕소 인산염 실리케이트 유리와 같은 도핑된 산화물, Al2O3, HfO2, ZrO2, HfSiO, 반도체 처리에서 일반적인 기타의 유전체 물질 또는 이들의 임의의 조합을 포함할 수 있다. 인장 스트레인 유도 라이너(25)는 약 10 nm 내지 약 500 nm의 범위, 바람직하게는 약 50 nm의 두께를 가질 수 있다. 인장 스트레인 유도 라이너(25)는 플라즈마 엔헌스드 화학 기상 증착(PECVD) 또는 급속 열화학 기상 증착(RTCVD)에 의해 증착될 수 있다.
바람직하게, 인장 스트레인 유도 라이너(25)는 Si3N4와 같은 질화물을 포함하고, 증착 처리의 처리 조건은 증착된 층 내에서 진성 인장 스트레인을 제공하도록 선택된다. 예를 들어서, 플라즈마 엔헌스드 화학 기상 증착(PECVD)은 진성 인장 스트레인을 가진 질화물 응력 유도 라이너를 제공할 수 있다. PECVD에 의해 증착된 질화물 응력 유도 라이너의 응력 상태는 증착실에서 반응 속도를 변경하도록 증착 조건을 변경함으로써 조절될 수 있다. 더 구체적으로, 증착된 질화물 스트레인 유도 라이너의 응력 상태는 SiH4/N2/He 가스 유량, 압력, RF 전력 및 전극 간극과 같은 증착 조건을 변경함으로써 설정될 수 있다.
다른 예에서, 급속 열화학 기상 증착(RTCVD)은 내부 인장 스트레인을 가진 질화물 인장 스트레인 유도 라이너(25)를 제공할 수 있다. RTCVD에 의해 증착된 질화물 인장 스트레인 유도 라이너(25) 내에서 생성된 내부 인장 스트레인의 크기는 증착 조건을 변경함으로써 조절될 수 있다. 더 구체적으로, 질화물 스트레인 유도 라이너(25) 내에서 인장 스트레인의 크기는 전구체(precursor) 조성물, 전구체 유 량 및 온도와 같은 증착 조건을 변경함으로써 설정될 수 있다.
본 발명의 다른 실시예에서, 인장 스트레인 유도 웰(30)은 nFET 장치(20)를 형성한 후 인장 스트레인 유도 라이너(25)의 증착 전에 형성될 수 있다. 제1 처리 단계에서, 소스와 드레인 영역(13, 14)이 위치되는 2축 인장 스트레인드 반도체 층(15)의 부분 내에 오목부(recess)가 형성된다. 오목부는 사진석판술 및 에칭 기술로 형성될 수 있다. 구체적으로 말하면, 패터닝된 포토레지스트를 포함하는 것이 바람직한 에칭 마스크가 게이트 영역 부근의 2축 인장 스트레인드 반도체 층(15) 부분을 제외하고 전체 구조물의 표면 위에 형성된다. 그 다음에 방향성(이방성) 에칭에 의해 소스 및 드레인 영역(13, 14) 위에 있는 2축 인장 스트레인드 반도체 층(15)의 표면을 게이트 영역(15)이 위치되는 표면으로부터 약 10 nm 내지 약 300 nm의 깊이로 오목하게 만든다.
양호한 실시예에서, 인장 스트레인 유도 웰(30)은 게이트 영역(5) 내의 게이트 전극(3)에 인접한 측벽 스페이서(4)의 하부로 침식한다. 인장 스트레인 유도 웰(30)을 장치 채널(12)에 더 가깝게 위치시킴으로써, 장치 채널(12)을 따라 생성된 스트레인이 증가한다. 인장 스트레인 유도 웰(30)은 제1 방향성(이방성) 에칭 다음에 무지향성(등방성) 에칭을 행하는 에칭 처리에 의해 장치 채널(12)에 더 가깝게 위치될 수 있으며, 무지향성 에칭은 측벽 스페이서(4)를 언더커트하여 장치 채널(12)을 침식하는 오목부를 제공한다.
다음 처리 단계에서, 탄소가 도핑된 실리콘(Si:C)이 소스 및 드레인 영역(13, 14) 위에 있는 2축 인장 스트레인드 반도체 층(15)의 오목한 표면 상에서 에피택셜적으로 성장되어 인장 스트레인 유도 웰(30)을 형성한다. 에피택셜적으로 성장된 Si:C는 내부 인장 스트레인(진성 인장 스트레인이라고도 함) 하에 있고, 여기에서 인장 스트레인은 에피택셜적으로 성장된 Si:C의 작은 격자 치수와 Si:C가 에피택셜적으로 성장되는 2축 인장 스트레인드 반도체 층(15)의 오목한 표면의 큰 격자 치수 간의 격자 미스매치에 의해 생성된다. 인장 스트레인 유도 웰(30)은 장치 채널(12)과 평행한 방향을 가진 nFET 장치(20)의 장치 채널(12) 내에서 단일축 인장 스트레인을 생성한다. 비록 Si:C가 양호하기는 하지만, 장치 채널(12) 내에서 단일축 인장 스트레인을 생성하는 한, 예컨대 Si, 진성 인장 질화물 및 산화물과 같은 임의의 다른 진성 인장 물질을 사용하여도 좋다.
본 발명의 다른 실시예에서, 진성 인장 유전체 충전재를 포함한 인장 스트레인 유도 격리 영역(50)이 형성되며, 진성 인장 유전체 충전재는 2축 인장 스트레인드 반도체 층(15) 내에서 스트레인의 크기를 약 0.05 내지 약 1% 증가시킨다. 격리 영역(50)은 반응성 이온 에칭과 같은 방향성 에칭 처리에 의해 트렌치를 최초 에칭함으로써 형성된다. 트렌치를 형성한 후에, 트렌치는 화학적 기상 증착에 의해 증착된 질화물 또는 산화물과 같은 진성 인장 스트레인을 가진 유전체로 채워진다. 진성 인장 유전체 충전재를 생성하기 위한 증착 조건은 인장 스트레인드 유전체 라이너(25)를 형성하기 위한 전술한 증착 조건과 유사하다. 선택 사양으로서 평면 구조를 제공하기 위해 화학 기계 연마(CMP)와 같은 종래의 평탄화 처리가 사용될 수 있다.
도 2를 참조하면, 본 발명의 다른 실시예에서, 기판(10)의 장치 채널(12)에 단일축 압축 스트레인을 가진 p형 전계 효과 트랜지스터(pFET)가 제공되는데, 단일축 압축 스트레인은 장치 채널(12)의 길이에 평행한 방향을 갖는다. 이 실시예에서, 단일축 압축 스트레인은 2축 인장 스트레인드 반도체 층(15) 및 압축 스트레인 유도 라이너(55)의 조합에 의해 생성된다.
2축 인장 스트레인드 반도체 층(15)은 도 1을 참조하여 위에서 설명한 2축 인장 스트레인드 반도체 층(15)과 유사하게 SiGe 스트레인 유도층(17) 위에 에피택셜적으로 성장된 Si이다. 2축 인장 스트레인드 반도체 층(15)은 SiGe 스트레인 유도층(17) 위에 성장된 에피택셜 실리콘을 포함할 수 있고, 여기에서, SiGe 스트레인드 유도층(17)의 Ge 농도는 5% 이상이다.
도 2를 다시 참조하면, 압축 스트레인 유도 라이너(55)는 바람직하게 Si3N4를 포함하고, 게이트 영역(5) 위 및 이 게이트 영역(5)에 인접한 2축 인장 스트레인드 반도체 층(15)의 노출 표면 위에 위치된다. 압축 스트레인 유도 라이너(55)는 2축 인장 스트레인드 반도체 층(15)과 함께 장치 채널(12) 상에서 약 100 MPa 내지 약 2000 MPa의 범위의 단일축 압축 스트레인을 생성하고, 이 때 단일축 스트레인의 방향은 장치 채널(12)의 길이에 평행하다.
압축 스트레인 유도 라이너(55)가 형성되기 전에, 장치 채널(12)은 2축 인장 스트레인 상태에 있고, 여기에서, 장치 채널(12)에 수직한 방향으로 생성된 인장 스트레인의 크기는 장치 채널(12)에 평행한 방향으로 생성된 인장 스트레인의 크기와 같다. 압축 스트레인 유도 라이너(55)의 적용에 의해 단일축 압축 스트레인이 장치 채널(12)에 평행한 방향으로 생성된다. 그러므로, 장치 채널(12)을 가로지르는 pFET 장치(45) 내에서의 격자 상수는 장치 채널(12)을 따르는 격자 상수보다 더 크다.
다시 도 2를 참조하면, 본 발명의 다른 실시예에서, 압축 스트레인 유도 웰(60)은 각각의 소스 및 드레인 영역(13, 14)에서 장치 채널(12)에 인접하여 위치된다. 진성 압축 SiGe를 포함한 압축 스트레인 유도 웰(60)은 2축 인장 스트레인드 반도체 층(15)의 오목부 위에 에피택셜적으로 성장될 수 있다. 용어 "진성 압축 SiGe 층"은 SiGe 층이 진성 압축 스트레인(진성 압축 스트레인이라고도 함) 하에 있는 것을 의미하고, 여기에서, 압축 스트레인은 SiGe의 큰 격자 치수와 SiGe가 에피택셜 성장되는 층의 작은 격자 치수 간의 격자 미스매치에 의해 생성된다. 압축 스트레인 유도 웰(60)은 장치 채널(12) 내에서 단일축 압축 스트레인을 생성한다. 장치 채널(12) 내의 단일축 압축 스트레인은 압축 스트레인 유도 웰(60)을 장치 채널 부근에 위치시킴으로써 증가할 수 있다. 양호한 일 실시예에서, 압축 스트레인 유도 웰(60)은 게이트 영역(5)의 게이트 전극(3)에 인접한 측벽 스페이스(4) 아래로 침식한다.
이제, 본 발명의 pFET(45)를 형성하는 방법에 대하여 설명한다. 제1 처리 단계에서, 2축 인장 스트레인드 반도체 층(15)을 가진 적층 구조물(10)이 제공된다. 일 실시예에서, 적층 구조물(10)은 SiGe 스트레인 유도층(17) 위에 2축 인장 스트레인드 반도체 층(15)을 포함하고, SiGe 스트레인 유도층(17)은 Si 함유 기판(9) 상에 형성된다. Si 함유 기판(9)과 SiGe 층(17)은 도 1을 참조하여 위에서 설명한 Si 함유 기판(9) 및 SiGe 층(17)과 유사하다.
적층 구조물(10)을 형성한 후에, pFET 장치(45)는 종래의 처리 방법을 이용하여 형성된다. pFET 장치(45)는 소스 및 드레인 영역(13, 14)이 p형으로 도핑된 것을 제외하고, 도 1을 참조하여 설명한 바와 같이 nFET 장치(20) 생성 방법과 유사한 MOSFET 처리를 이용하여 형성된다.
다시 도 2를 참조하면, 다음 처리 단계에서, 압축 스트레인 유도 라이너(55)가 적어도 게이트 영역(5) 위 및 이 게이트 영역(5)에 인접한 2축 인장 스트레인드 반도체 층(15)의 노출 표면 상에 증착된다. 압축 스트레인 유도 라이너(55)는 질화물, 산화물, 붕소 인산염 실리케이트 유리와 같은 도핑된 산화물, Al2O3, HfO2, ZrO2, HfSiO, 반도체 처리에서 일반적인 기타의 유전체 물질 또는 이들의 임의의 조합을 포함할 수 있다. 압축 스트레인 유도 라이너(55)는 약 10 nm 내지 약 100 nm의 범위, 바람직하게는 약 50 nm의 두께를 갖는다. 압축 스트레인 유도 라이너(55)는 플라즈마 엔헌스드 화학 기상 증착(PECVD)에 의해 증착될 수 있다.
바람직하게, 압축 스트레인 유도 라이너(55)는 Si3N4와 같은 질화물을 포함하고, 증착 처리의 처리 조건은 증착된 층 내에서 진상 압축 스트레인을 제공하도록 선택된다. 예를 들어서, 플라즈마 엔헌스드 화학 기상 증착(PECVD)은 압축 내부 스트레인을 가진 질화물 스트레인 유도 라이너를 제공할 수 있다. 증착된 질화물 스트레인 유도 라이너의 응력 상태는 증착실에서 반응 속도를 변경하도록 증착 조건을 변경함으로써 설정될 수 있고, 여기에서, 증착 조건은 SiH4/N2/He 가스 유량, 압력, RF 전력 및 전극 간극을 포함한다.
본 발명의 다른 실시예에서, SiGe 압축 스트레인 유도 웰(60)은 pFET 장치(45)를 형성한 후 압축 스트레인 유도 라이너(55)의 증착 전에 형성될 수 있다. 제1 처리 단계에서, 게이트 영역(5) 부근에서 소스 및 드레인 영역(13, 14)이 위치되는 2축 인장 스트레인드 반도체 층(15)의 부분 내에 오목부가 형성된다. 오목부는 사진석판술 및 에칭 기술로 형성될 수 있다. 구체적으로 말하면, 바람직하게 패터닝된 포토레지스트를 포함한 에칭 마스크가 게이트 영역 부근의 2축 인장 스트레인드 반도체 층(15)의 부분을 제외하고 구조물 전체의 표면 위에 형성된다. 그 다음에 방향성 에칭 처리에 의해 소스 및 드레인 영역(13, 14) 위에 있는 2축 인장 스트레인드 반도체 층(15)의 표면을 게이트 영역(15)이 위치되는 표면으로부터 약 10 nm 내지 약 300 nm의 깊이로 오목하게 만든다. 양호한 실시예에서, 압축 스트레인 유도 웰(60)은 제1 방향성(이방성) 에칭 다음에 무지향성(등방성) 에칭을 하는 에칭 처리에 의해 장치 채널에 더 가깝게 위치시킬 수 있으며, 무지향성 에칭은 측벽 스페이서(4)를 언더커트하여 장치 채널(12)을 침식하는 오목부를 제공한다. 압축 스트레인 유도 웰(60)을 장치 채널(12)에 더 가까이 위치시킴으로써 장치 채널(12)을 따라 생성되는 스트레인이 증가된다.
다음 처리 단계에서, SiGe가 소스 및 드레인 영역(13, 14) 위에 있는 2축 인장 스트레인드 반도체 층(15)의 오목한 표면 상에서 에피택셜적으로 성장되어 압축 스트레인 유도 웰(60)을 형성한다. 에피택셜 성장된 SiGe는 내부 압축 스트레인(진성 압축 스트레인이라고도 함) 하에 있고, 여기에서 압축 스트레인은 에피택셜적으 로 성장된 SiGe의 큰 격자 치수와 SiGe가 에피택셜적으로 성장되는 2축 인장 스트레인드 반도체 층(15)의 오목한 표면의 작은 격자 치수 간의 격자 미스매치에 의해 생성된다. 압축 스트레인 유도 웰(60)은 장치 채널(12)에 평행한 방향을 가진 pFET 장치(45)의 장치 채널(12) 내에서 단일축 압축 스트레인을 생성한다.
일 실시예에서, 압축 스트레인 유도 웰(60)은 압축 스트레인 유도 라이너(55)가 제공되어 있는 경우 생략될 수 있다. 본 발명의 다른 실시예에서, 압축 스트레인 유도 라이너(55)는 압축 스트레인 유도 웰(60)이 제공되어 있는 경우 생략될 수 있다.
본 발명의 다른 실시예에서, 진성 압축 유전체 충전재를 포함한 압축 스트레인 유도 격리 영역(65)이 형성되는데, 여기서, 진성 압축 유전체 충전재는 2축 인장 스트레인드 반도체 층(15)의 스트레인의 크기를 약 0.05 내지 약 1% 증가시킨다. 압축 스트레인 유도 격리 영역(65)은 반응성 이온 에칭과 같은 방향성 에칭 처리에 의해 트렌치를 최초 에칭함으로써 형성된다. 트렌치를 형성한 후에, 트렌치는 화학적 기상 증착에 의해 증착된 질화물 또는 산화물과 같은 진성 압축 스트레인을 가진 유전체로 채워진다. 압축 스트레인 유도 유전체 충전재를 생성하기 위한 증착 조건은 압축 스트레인드 유전체 라이너(55)를 형성하기 위한 전술한 증착 조건과 유사하다.
도 3을 참조하면, 본 발명의 다른 실시예에서, 기판(10a)의 장치 채널(12)에 단일축 압축 스트레인을 가진 pFET(75)가 제공되는데, 여기에서, 압축 단일축 스트레인은 장치 채널(12)의 길이에 평행한 방향을 갖는다. 이 실시예에서, 단일축 압 축 스트레인은 2축 압축 스트레인드 반도체 층(26) 및 압축 스트레인 유도 라이너(55)의 조합에 의해 생성된다.
2축 압축 스트레인드 반도체 층(26)은 탄소 도핑 실리콘(Si:C) 스트레인 유도층(18) 위에 성장된 에피택셜 실리콘이다. 2축 압축 스트레인은 격자 상수가 실리콘의 격자 상수보다 더 작은 물질로 구성된 표면 상에 성장된 에피택셜 실리콘에서 유도된다. 탄소의 격자 상수는 실리콘의 격자 상수보다 더 작다. 이러한 Si:C 스트레인 유도층(18) 상에서 Si의 에피택셜 성장은 2축 압축 스트레인 하에 Si 층을 생성하고, 하부의 Si:C 스트레인 유도층(18)은 본질적으로 언스트레인, 즉 완화된다. 용어 "2축 압축"은 압축 스트레인이 장치 채널(12)에 평행한 제1 방향 및 장치 채널(12)에 수직한 제2 방향으로 생성되는 것을 의미하고, 이 때, 제1 방향의 스트레인의 크기는 제2 방향의 스트레인의 크기와 동일하다.
압축 스트레인 유도 라이너(55)는 도 2를 참조하여 위에서 설명한 압축 스트레인 유도 라이너와 유사하고, 바람직하게는 Si3N4를 포함한다. 다시 도 3을 참조하면, 압축 스트레인 유도 라이너(55)는 게이트 영역(5) 위 및 이 게이트 영역(5) 부근의 2축 압축 스트레인드 반도체 층(26)의 노출 표면 위에 위치된다.
압축 스트레인 유도 라이너(55)는 장치 채널(12) 상에서 약 100 MPa 내지 약 2000 MPa의 범위로 단일축 압축 스트레인을 생성하고, 이 때, 단일축 스트레인의 방향은 장치 채널(12)의 길이에 평행하다.
압축 스트레인 유도 라이너(55)가 형성되기 전에, 장치 채널(12)은 2축 압축 스트레인 상태에 있는데, 그 이유는 장치 채널(12)에 수직한 방향으로 생성된 스트레인의 크기가 장치 채널(12)에 평행한 방향으로 생성된 스트레인의 크기와 같기 때문이다. 압축 스트레인 유도 라이너(55)의 적용에 의해 단일축 스트레인은 장치 채널(12)에 평행한 방향으로 생성되고, 여기에서, 장치 채널(12)에 수직한 압축 스트레인의 크기는 장치 채널(12)에 평행한 압축 스트레인의 크기보다 더 작다. 더 나아가, 장치 채널(12)에 수직한 pFET 장치(45) 내에서의 격자 상수는 장치 채널(12)을 따르는 격자 상수보다 더 크다.
다시 도 3을 참조하면, 본 발명의 다른 실시예에서, SiGe 압축 스트레인 유도 웰(60)은 장치 채널(12)에 인접하여 위치된다. 진성 압축 SiGe를 포함한 압축 스트레인 유도 웰(60)은 2축 압축 스트레인드 반도체 층(26)의 오목부 위에 에피택셜적으로 성장될 수 있고, 도 2를 참조하여 설명한 SiGe 압축 스트레인 유도 웰(60)과 유사하다. 바람직하게, SiGe 압축 스트레인 유도 웰(60)은 게이트 영역(5)의 게이트 전극(3)에 인접한 측벽 스페이스(4) 아래로 침식한다.
이제, 본 발명의 pFET(45)를 형성하는 방법에 대하여 더 구체적으로 설명한다. 제1 처리 단계에서, Si:C 스트레인 유도층(18) 위에 2축 압축 스트레인드 반도체 층(26)을 가진 적층 구조물(10a)이 제공되며, 여기서, Si:C 스트레인 유도층(18)은 Si 함유 기판(9) 상에 형성된다. 도 3에 도시된 Si 함유 기판(9)은 도 1을 참조하여 위에서 설명한 Si 함유 기판(9)과 유사하다.
Si:C 스트레인 유도층(18)은 에피택셜 성장 처리를 이용하여 전체 Si 함유 기판(9) 상에 형성되고, 이 때, Si:C 스트레인 유도층(18)의 C 성분은 원자%로 약 6% 미만, 바람직하게는 0.5% 내지 4%의 범위에 있다. 전형적으로, Si:C 스트레인 유도층(18)은 약 10 nm 내지 약 100 nm 범위의 두께로 성장될 수 있다.
그 다음에, 2축 압축 스트레인드 반도체 층(26)이 Si:C 스트레인 유도층(18) 위에 형성된다. 2축 압축 스트레인드 반도체 층(26)은 하부의 Si:C 스트레인 유도층(18)의 격자 치수보다 더 큰 격자 치수를 가진 에피택셜 성장된 Si 함유 물질을 포함한다. 2축 압축 스트레인드 반도체 층(26)은 그 임계 두께 미만의 두께로 성장될 수 있다. 전형적으로, 2축 압축 스트레인드 반도체 층(26)은 약 10 nm 내지 약 100 nm 범위의 두께로 성장될 수 있다.
대안적으로, 2축 압축 스트레인드 반도체 층(26)은 절연층 직상에 형성되어 절연체 직상 스트레인드 실리콘(SSDOI) 기판을 제공할 수 있다. 이 실시예에서, 에피택셜 Si를 포함한 압축 스트레인드 반도체 층(26)은 Si:C 표면을 가진 핸들링 웨이퍼 위에서 성장된다. 그 다음에, 압축 스트레인드 반도체 층(26)이 열접합과 같은 접합 방법을 이용하여 지지 기판의 유전체 층에 접합된다. 접합 후에, Si:C 표면을 가진 핸들링 웨이퍼는 스마트 컷 및 에칭 기술을 이용하여 제거되고, 이로써 유전체 층에 직접 접합된 2축 압축 스트레인드 반도체 층(26)을 제공한다.
적층 구조물(10a)이 형성된 후에, pFET 장치(75)가 도 2를 참조하여 설명한 바와 같이 2축 압축 스트레인드 반도체 층(26) 위에 형성된다.
다시 도 3을 참조하면, 다음 처리 단계에서, 압축 스트레인 유도 라이너(55)가 적어도 게이트 영역(5)의 위 및 이 게이트 영역(5) 부근의 2축 압축 스트레인드 반도체 층(26)의 노출 표면 위에 증착된다. 압축 스트레인 유도 라이너(55)는 도 2 를 참조하여 위에서 설명한 압축 스트레인 유도 라이너와 유사하다.
바람직하게, 압축 스트레인 유도 라이너(55)는 Si3N4와 같은 질화물을 포함하고, 증착 처리의 처리 조건은 증착된 층 내에서 진상 압축 스트레인을 제공하도록 선택된다. 예를 들어서, 플라즈마 엔헌스드 화학 기상 증착(PECVD)은 압축 내부 응력을 가진 질화물 응력 유도 라이너를 제공할 수 있다. 증착된 질화물 응력 유도 라이너의 응력 상태는 증착실에서 반응 속도를 변경하도록 증착 조건을 변경함으로써 설정될 수 있고, 여기에서, 증착 조건은 SiH4/N2/He 가스 유량, 압력, RF 전력 및 전극 간극을 포함한다.
도 2에 도시된 실시예와 유사하게, 바람직하게 진성 압축 SiGe를 포함한 압축 스트레인 유도 웰(60) 및 바람직하게 진성 압축 유전체 충전재를 포함한 압축 스트레인 유도 격리 영역(65)이 도 3에 도시된 바와 같이 형성될 수 있다. 바람직하게, 압축 스트레인 유도 웰(60)은 게이트 영역(5)에서 게이트 전극(3)에 인접한 측벽 스페이서(4) 아래로 침식한다.
도 4를 참조하면, 본 발명의 다른 실시예에서, 동일 기판(100) 상에 도 1에 도시된 본 발명의 nFET 장치(20) 및 도 2에 도시된 본 발명의 pFET 장치(45)를 포함한 CMOS 구조물이 제공된다. 각 nFET 장치(20)는 nFET 장치 채널(12)에 평행한 방향의 격자 상수가 nFET 장치 채널(12)에 수직한 방향의 격자 상수보다 더 큰 장치 채널(12)을 가지며, 여기에서 격자 상수 차이는 인장 단일축 스트레인에 의해 유도된다. 각 pFET 장치(45)는 pFET 장치 채널(12)에 수직한 방향의 격자 상수가 pFET 장치 채널(12)에 평행한 방향의 격자 상수보다 더 큰 장치 채널(12)을 가지며, 여기에서 격자 상수 차이는 압축 단일축 스트레인에 의해 유도된다. 도 4에 도시된 CMOS 구조물은 nFET 장치(20) 및 pFET 장치(45)를 생성하기 위한 전술한 방법을 이용하여 형성된다.
더 구체적으로 말하면, 도 1을 참조하여 위에서 설명한 바와 같이, SiGe 스트레인 유도층(17) 위에 형성된 2축 인장 스트레인드 반도체 층(15)을 포함한 적층 구조물(100)이 먼저 제공된다. 그 다음에, nFET 장치(20)가 기판(100)의 nFET 장치 영역(120) 내에 형성되고 pFET 장치(45)가 기판(100)의 pFET 장치 영역(140) 내에 형성되며, 이 때, nFET 장치 영역(120)과 pFET 장치 영역(140)은 격리 영역(70)에 의해 분리된다. 앞의 실시예와 유사하게, pFET 장치 영역(140)과 nFET 장치 영역(120) 내에서 생성된 2축 스트레인은 격리 영역(70)을 진성 압축 또는 진성 인장 유전체 충전재로 채움으로써 증가될 수 있다.
그 다음에, pFET 장치 영역(140)과 nFET 장치 영역(120)이 종래의 블록 마스크를 이용하여 선택적으로 처리된다. 예를 들면, 제1 블록 마스크는 pFET 장치 영역(140) 위에 형성되고 nFET 장치 영역(120)은 노출된 채로 남겨둔다. 그 다음에, 도 1을 참조하여 위에서 설명한 바와 같이 nFET 장치(20), 인장 스트레인 유도 라이너(25) 및 인장 스트레인 유도 웰(30)을 생성하도록 nFET 장치 영역(120)이 처리된다. nFET 장치 영역(120)과 pFET 장치 영역(140)은 격리 영역(70)에 의해 분리되고, 여기에서, 진성 인장 또는 진성 압축 유전체 충전재는 nFET 또는 pFET 장치 영역(120, 140) 내의 2축 스트레인을 증가시킬 수 있다.
그 다음에, 제1 블록 마스크가 제거되고 제2 블록 마스크가 nFET 장치 영역(120) 위에 형성되며 pFET 장치 영역(140)은 노출된 채로 남겨둔다. 그 다음에, 도 2를 참조하여 위에서 설명한 바와 같이 pFET 장치(45), 압축 스트레인 유도 라이너(55) 및 인장 스트레인 유도 웰(60)을 생성하도록 pFET 장치 영역(140)이 처리된다. 그 다음에, 제2 블록 마스크가 제거된다.
도 5를 참조하면, 본 발명의 다른 실시예에서, 동일 기판 상에 도 1에 도시된 nFET 장치(20) 및 도 3에 도시된 pFET 장치(75)를 포함한 CMOS 구조물이 제공된다. 도 5에 도시된 CMOS 구조물은 동일 기판(105)에서 nFET 구동 전류의 추가적인 증가뿐만 아니라 pFET 구동 전류의 개선을 제공한다.
도 5에 도시된 CMOS 구조물은 도 1에 도시된 것과 같은 nFET 장치(20) 및 도 3에 도시된 것과 같은 pFET 장치(75)를 생성하기 위한 전술한 방법을 이용하여 형성되고, 여기에서, nFET 장치(20) 및 pFET 장치(75)가 형성되는 CMOS 구조물의 부분을 선택적으로 처리하기 위해 블록 마스크가 사용된다.
먼저, pFET 장치 영역(140)에서 Si:C 스트레인 유도층(18) 위에 적어도 2축 압축 스트레인드 반도체 층(26)을 갖고 nFET 장치 영역(120)에서 SiGe 스트레인 유도층(17) 위에 2축 인장 스트레인드 반도체 층(15)을 갖는 스트레인드 Si 기판(105)이 제공된다. 스트레인드 Si 기판(105)은 증착, 에피택셜 성장, 사진석판술 및 에칭에 의해 형성될 수 있다. 압축 스트레인드 반도체 층(26) 및 인장 스트레인드 반도체 층(15)을 포함한 2축 스트레인드 Si 기판(105)의 형성과 관련한 더 구체적인 설명은 '벌크 또는 SOI 기판용 다중 물질 상의 스트레인드 Si'(Strained Si on Multiple Materials for Bulk or SOI Substrate)라는 명칭으로 2004년 6월 3일에 출원한 미국 특허 출원 제10/859,736호에 개시되어 있다.
다음 처리 단계에서, 제1 블록 마스크가 pFET 장치 영역(140) 위에 형성되고 nFET 장치 영역(120)의 2축 인장 스트레인드 반도체 층(15)은 노출된 채로 남겨둔다. 그 다음에, 인장 스트레인 유도 라이너(25) 및 인장 스트레인 유도 웰(30)을 포함한 nFET 장치(20)를 제공하도록 2축 인장 스트레인드 반도체 층(15)이 처리되는데, 여기에서, 인장 단일축 스트레인은 nFET 장치 채널(12) 내에서 생성된다. nFET 장치(20)는 도 1을 참조하여 위에서 설명한 방법에 따라 처리된다.
nFET 장치(20)가 형성된 다음에, 제1 블록 마스크를 벗겨내어 2축 압축 스트레인드 반도체 층(26)을 노출시키고 제2 블록 마스크가 2축 인장 스트레인드 반도체 층(15)에 위치된 nFET 장치(20) 위에 형성된다. 그 다음에, 압축 스트레인 유도 라이너(55) 및 압축 스트레인 유도 웰(60)을 포함한 pFET 장치(75)를 제공하도록 2축 압축 스트레인드 반도체 층(26)이 처리되는데, 여기에서, 단일축 압축 스트레인은 pFET 장치(75)의 장치 채널(12) 내에서 생성된다. pFET 장치(75)는 도 3을 참조하여 위에서 설명한 방법에 따라 처리된다.
도 6을 참조하면, 본 발명의 다른 실시예에서, 완화 기판(85)의 장치 채널(12) 부분에 단일축 인장 스트레인을 가진 n형 전계 효과 트랜지스터(nFET)(20)가 제공되는데, 여기에서, 단일축 인장 스트레인은 장치 채널(12)의 길이 방향에 평행한 방향에 있다. nFET 장치(20)의 장치 채널(12)에 따르는 단일축 인장 스트레인은 인장 스트레인 유도 라이너(25) 및 인장 스트레인 유도 웰(30)의 조합에 의해 생성된다.
용어 "완화 기판"은 내부 스트레인을 갖지 않는 기판을 의미하여, 여기에서 채널 평면에 평행한 방향(x 방향), 채널 평면에 수직한 방향(y 방향) 및 채널 평면 외측 방향(z 방향)의 격자 치수는 동일하다. 완화 기판(85)은 비제한적인 예로서 Si, 스트레인드 Si, Si1 - yCy, Si1 -x- yGexCy, Si1 - xGex, Si 합금, Ge, Ge 합금, GaAs, InAs, InP 뿐만 아니라 다른 III-V족 및 II-VI 족 반도체를 비롯한 임의의 반도체 물질을 포함할 수 있다. 완화 기판(85)은 또한 절연체상 실리콘(SOI) 기판 또는 절연체상 SiGe(SGOI) 기판일 수도 있다. 완화 기판(85)의 두께는 본 발명에서 중요하지 않다. 바람직하게, 완화 기판(85)은 Si 함유 물질을 포함한다.
인장 스트레인 유도 라이너(25)는 바람직하게 Si3N4를 포함하고, 게이트 영역(5)의 위 및 이 게이트 영역(5) 부근의 완화 기판(85)의 노출 표면 위에 위치된다. 인장 스트레인 유도 라이너(25)는 질화물, 산화물, 붕소 인산염 실리케이트 유리와 같은 도핑된 산화물, Al2O3, HfO2, ZrO2, HfSiO, 반도체 처리에서 일반적인 기타의 유전체 물질 또는 이들의 임의의 조합을 포함할 수 있다. 인장 스트레인 유도 라이너(25)는 약 10 nm 내지 약 500 nm의 범위, 바람직하게는 약 50 nm의 두께를 가질 수 있다. 인장 스트레인 유도 라이너(25)는 플라즈마 엔헌스드 화학 기상 증착(PECVD) 또는 급속 열화학 기상 증착(RTCVD)에 의해 증착될 수 있다.
바람직하게, 인장 스트레인 유도 라이너(25)는 Si3N4와 같은 질화물을 포함하고, 증착 처리의 처리 조건은 증착된 층 내에서 진상 인장 스트레인을 제공하도 록 선택된다. 예를 들어서, 플라즈마 엔헌스드 화학 기상 증착(PECVD)은 진성 인장 스트레인을 가진 질화물 응력 유도 라이너를 제공할 수 있다. PECVD에 의해 증착된 질화물 응력 유도 라이너의 응력 상태는 증착실에서 반응 속도를 변경하도록 증착 조건을 변경함으로써 조절될 수 있다. 더 구체적으로, 증착 질화물 스트레인 유도 라이너의 응력 상태는 SiH4/N2/He 가스 유량, 압력, RF 전력 및 전극 간극과 같은 증착 조건을 변경함으로써 설정될 수 있다. 다른 예에서, 급속 열화학 기상 증착(RTCVD)은 내부 인장 스트레인을 가진 질화물 인장 스트레인 유도 라이너(25)를 제공할 수 있다. RTCVD에 의해 증착된 질화물 인장 스트레인 유도 라이너(25) 내에서 생성된 내부 인장 스트레인의 크기는 증착 조건을 변경함으로써 조절될 수 있다. 더 구체적으로, 질화물 인장 스트레인 유도 라이너(25) 내에서 인장 스트레인의 크기는 전구체 조성, 전구체 유량 및 온도와 같은 증착 조건을 변경함으로써 설정될 수 있다.
인장 스트레인 유도 웰(30)은 각각의 소스 및 드레인 영역(13, 14)의 장치 채널(12) 부근에 위치된다. 인장 스트레인 유도 웰(30)은 탄소가 도핑된 실리콘(Si:C) 또는 탄소가 도핑된 실리콘 게르마늄(SiGe:C)을 포함할 수 있다. 진성 인장 Si:C를 포함한 인장 스트레인 유도 웰(30)은 완화 기판(85)의 오목부 위에 에피택셜적으로 성장될 수 있다.
인장 스트레인 유도 웰(30)은 인장 스트레인 유도 라이너(25)와 함께 장치 채널(12) 내에서 nFET 장치 채널(12)에 평행한 방향으로 단일축 인장 스트레인을 생성한다. 인장 스트레인 유도 라이너(25)와 스트레인 유도 웰(30)의 조합은 장치 채널(12)에서 약 100 MPa 내지 약 2000 MPa 범위의 단일축 압축 스트레인을 생성하고, 여기에서, 단일축 스트레인의 방향은 장치 채널(12)의 길이에 평행하다. 도 1에 도시된 구조물 형성 방법은, 도 6에 도시된 구조물 형성 방법이 앞의 실시예의 스트레인드 기판이 아닌 완화 기판(85)을 포함한다는 점을 제외하고, 도 6에 도시된 구조를 제공하기 위해 적용될 수 있다.
도 7을 참조하면, 본 발명의 다른 실시예에서, 완화 기판(85)의 장치 채널(12) 부분에 단일축 압축 스트레인을 가진 p형 전계 효과 트랜지스터(pFET)(45)가 제공되는데, 여기에서, 단일축 압축 스트레인은 장치 채널(12)의 길이에 평행한 방향에 있다. 압축 스트레인 유도 라이너(55)는 압축 스트레인 유도 웰(60)과 함께 완화 기판(85)의 장치 채널(12) 부분을 따르는 압축 단일축 스트레인을 생성하고, 여기에서 장치 채널에 평행한 단일축 압축 스트레인은 pFET 장치(45)에서 캐리어 이동도 증가를 제공한다.
완화 기판(85)은 도 6에 도시된 완화 기판과 유사하다. 압축 스트레인 유도 웰(60)과 함께 압축 스트레인 유도 라이너(55)를 적용하면 장치 채널(12)에 평행한 방향으로 단일축 압축 스트레인을 생성한다. 그러므로, 장치 채널(12)을 가로지르는 pFET 장치(45) 내에서의 격자 상수는 장치 채널(12)을 따르는 격자 상수보다 더 크다.
압축 스트레인 유도 라이너(55)는 질화물, 산화물, 붕소 인산염 실리케이트 유리와 같은 도핑된 산화물, Al2O3, HfO2, ZrO2, HfSiO, 반도체 처리에서 일반적인 기타의 유전체 물질 또는 이들의 임의의 조합을 포함할 수 있다. 압축 스트레인 유도 라이너(55)는 약 10 nm 내지 약 100 nm의 범위, 바람직하게는 약 50 nm의 두께를 가질 수 있다. 압축 스트레인 유도 라이너(55)는 플라즈마 엔헌스드 화학 기상 증착(PECVD)에 의해 증착될 수 있다.
바람직하게, 압축 스트레인 유도 라이너(55)는 Si3N4와 같은 질화물을 포함하고, 증착 처리의 처리 조건은 증착된 층 내에서 진성 인장 스트레인을 제공하도록 선택된다. 예를 들어서, 플라즈마 엔헌스드 화학 기상 증착(PECVD)은 압축 내부 응력을 가진 질화물 응력 유도 라이너를 제공할 수 있다. 증착된 질화물 응력 유도 라이너의 응력 상태는 증착실에서 반응 속도를 변경하도록 증착 조건을 변경함으로써 설정될 수 있고, 여기에서,증착 조건은 SiH4/N2/He 가스 유량, 압력, RF 전력 및 전극 간극을 포함한다.
압축 스트레인 유도 웰(60)은 각각의 소스 및 드레인 영역(13, 14)에서 장치 채널(12)에 인접하게 위치된다. 압축 스트레인 유도 웰(60)은 SiGe를 포함할 수 있다. 진성 압축 SiGe를 포함한 압축 스트레인 유도 웰(60)은 완화 기판(85)의 오목부 위에 에피택셜적으로 성장될 수 있다.
압축 스트레인 유도 라이너(55)와 압축 스트레인 유도 웰(60)의 조합은 장치 채널(12) 상에서 약 100 MPa 내지 약 2000 MPa 범위의 단일축 압축 스트레인을 생성하고, 여기에서, 단일축 압축 스트레인의 방향은 장치 채널(12)의 길이에 평행하 다. 도 2에 도시된 구조물 형성 방법은, 도 7에 도시된 구조물 형성 방법이 완화 기판(85)을 포함한다는 점을 제외하고, 도 7에 도시된 구조물을 제공하기 위해 적용될 수 있다.
도 8을 참조하면, 본 발명의 다른 실시예에서, 완화 기판 영역(150)의 장치 채널(12)을 따라 단일축 스트레인을 가진 적어도 하나의 전계 효과 트랜지스터(FET)(151)와 2축 스트레인드 기판 영역(160)의 장치 채널(12)을 따라 단일축 스트레인을 가진 적어도 하나의 FET(149)를 포함한 CMOS 구조물이 제공된다.
완화 기판 영역(150)에서의 단일축 스트레인은 FET(151) 위의 스트레인 유도 라이너(152)와 FET(151) 부근의 스트레인 유도 웰(153)의 조합에 의해 제공된다. 스트레인 유도 라이너(152)와 스트레인 유도 웰(153)은 도 6을 참조하여 위에서 설명한 바와 같이 완화 반도체 표면(85)의 장치 채널(12) 상에 인장 스트레인을 유도하도록, 또는 도 7을 참조하여 위에서 설명한 바와 같이 완화 반도체 표면(85)의 장치 채널(12) 상에 압축 스트레인을 유도하도록 처리될 수 있다.
2축 스트레인드 기판 영역(160)의 단일축 스트레인은 스트레인 유도 라이너(161) 및/또는 스트레인 유도 웰(154)과 장치 채널(12) 하부의 스트레인 유도층(155)의 조합에 의해 제공된다. 2축 스트레인드 기판 영역(160) 내의 스트레인 유도층(155)은 탄소 도핑 실리콘(Si:C) 또는 탄소 도핑 실리콘 게르마늄(SiGe:C)을 포함하여 도 3을 참조하여 위에서 설명한 바와 같이 2축 압축 스트레인드 반도체 표면을 제공할 수 있고, 또는 실리콘 게르마늄(SiGe)을 포함하여 도 1 및 도 2를 참조하여 위에서 설명한 바와 같이 2축 인장 스트레인드 반도체 표면을 제공할 수 있다. 진성 인장 스트레인드 또는 진성 압축 스트레인드 유전체 충전재를 포함한 격리 영역(170)은 2축 스트레인드 기판 영역(160) 내에서 생성되는 2축 스트레인을 증가시킬 수 있다.
2축 스트레인드 기판 영역(160) 내의 스트레인 유도 웰(154)은 실리콘 게르마늄(SiGe)을 포함하여, 도 2 및 도 3을 참조하여 위에서 설명한 바와 같이, 2축 스트레인드 기판 영역(160)의 장치 채널(12)에 압축 단일축 스트레인을 제공할 수 있다. 스트레인 유도 웰(154)은 또한 탄소 도핑 실리콘(Si:C) 또는 탄소 도핑 실리콘 게르마늄(SiGe:C)을 포함하여, 도 1을 참조하여 위에서 설명한 바와 같이, 2축 스트레인드 기판 영역(160)의 장치 채널(12)에 인장 단일축 스트레인을 제공할 수 있다. 스트레인 유도 라이너(161)는 도 1 내지 도 3을 참조하여 위에서 설명한 바와 같이 2축 스트레인드 기판 영역(160)의 장치 채널(12)에 인장 또는 압축 단일축 스트레인을 제공하도록 2축 스트레인드 기판 영역(160)의 FET(149) 위에 형성될 수 있다.
도 8에 도시된 CMOS 구조는 스트레인 유도층이 완화 기판 영역(150)에 존재하지 않는다는 점을 제외하고 도 7에 도시된 CMOS 구조를 제공하기 위해 사용된 방법과 유사한 방법을 이용하여 형성될 수 있다. 대안적으로, 스트레인 유도층은 스트레인 유도층 위의 반도체 표면이 그 임계 두께 이상의 두께로 성장되는 한 완화 기판 영역(150)에 존재할 수 있다.
하기의 예들은 본 발명을 추가로 설명하고 그로부터 발생할 수 있는 장점들을 설명하기 위한 것이다. 이 예들은 단지 설명을 위한 것이며, 따라서 본 발명은 이하에서 설명하는 예들에 제한되지 않는다.
예 1
2축 스트레인드 SGOI 기판상에서 압축 또는 인장 유전체 캐핑층의 형성
이 예에서, 유전체 캐핑층(capping layer)(압축 또는 인장 스트레인 유도층)은 FET 채널을 따라 단일축 스트레인을 도입함으로써 구동 전류를 향상시키기 위해 사용되었다. 상기 유전체 캐핑층이 SGOI FET 상에 증착될 때, 격자 구조는 2축 인장 스트레인과 더 작은 단일축 인장 또는 압축 응력의 조합에 응답하여 왜곡되었다. 도 9a는 2축 인장 스트레인드 실리콘을 개략적으로 도시한 것이고, 여기에서, 세로 방향의 격자 치수(x 방향, 채널에 평행함)는 가로 방향 격자 치수(y 방향, 동일 평면 내이고 장치 채널에 수직함) 및 직각 격자 치수(z 방향, 채널 평면 외측)와 동일하였다. 도 9b는 도 9a에 도시된 2축 인장 스트레인드 실리콘 기판의 격자 대칭을 도시한 것이고, 채널을 따르는 중첩 단일축 인장 스트레인은 가로 방향 격자 치수 및 직각 격자 치수보다 더 큰 세로 방향 격자 치수를 발생한다. 도 9c는 도 9a에 도시된 2축 인장 스트레인드 실리콘 기판의 격자 대칭을 도시한 것이고, 채널을 따르는 중첩 단일축 압축 스트레인은 세로 방향 격자 치수 및 직각 격자 치수보다 더 큰 가로 방향 격자 치수를 발생한다.
장치들은 300 mm 직경의 열적으로 혼합된 초박형 SGOI 기판 상에서 응력 유도 유전체 캐핑층(스트레인 유도 라이너)으로 제조되었다. 기판들은 Ge 몰분율 [Ge] 및 웨이퍼의 횡단 두께에 있어서 훌륭한 균일성을 나타내었다([Ge]의 Std. Dev는 300 mm 직경의 기판을 가로질러서 0.18%이었고, 기판 두께의 Std. Dev는 300 mm 직경의 기판을 가로질러서 0.85 nm이었다). FET(n형 및 p형)는 55 nm 채널 길이를 가진 기판 상에 제공되었다. 그 다음에 인장 또는 압축 유전체 캐핑층(스트레인 유도 라이너)가 FET 위에 형성되었다.
도 10은 인장 스트레인 유도 유전체 캐핑층이 중첩된 인장 세로 방향 스트레인(장치 채널에 평행함)을 가진 nFET 장치(200) 및 압축 스트레인 유도 유전체 캐핑층이 중첩된 압축 세로 방향 스트레인(장치 채널에 평행함)을 가진 nFET 장치(250)에 대한 Ion 대 Ioff 측정 결과를 도시한 것이다. 1.0 V의 전원 전압이 nFET 장치에 인가되었고, 그 결과 도 10에 도시된 Ion 대 Ioff 데이터를 얻었다. 단일축 인장은 스트레인드 Si nFET 장치의 구동 전류를 더욱 향상시켰다. 도 10은 유전체 캐핑층을 압축 스트레인 유도 유전체 캐핑층으로부터 인장 스트레인 유도 유전체 캐핑층까지 변화시킴으로써 SGOI nFET가 약 10%의 구동 전류 향상을 얻을 수 있음을 보여준다.
도 11을 참조하면, 인장 스트레인 유도 유전체 캐핑층이 중첩된 인장 세로 방향 스트레인(장치 채널에 평행함)을 가진 pFET 장치(300) 및 압축 스트레인 유도 유전체 캐핑층이 중첩된 압축 세로 방향 스트레인(장치 채널에 평행함)을 가진 pFET 장치(350)에 대한 Ion 대 Ioff를 측정하였다. 0.9 V의 전원 전압이 pFET 장치에 인가되었고, 그 결과 도 11에 도시된 Ion 대 Ioff 데이터를 얻었다. 단일축 압축은 스트레인드 Si pFET 장치의 구동 전류를 더욱 향상시켰다. 도 11은 유전체 캐핑층을 인장 스트레인 유도 유전체 캐핑층으로부터 압축 스트레인 유도 유전체 캐핑층 까지 변화시킴으로써 SGOI pFET가 약 5%의 구동 전류 향상을 얻을 수 있음을 보여준다.
지금까지 본 발명을 양호한 실시예에 대하여 특별히 도시하고 설명하였지만, 당업자라면 본 발명의 정신 및 범위에서 벗어나지 않고 본 발명의 형태 및 세부 사항을 여러 가지로 변화시킬 수 있다는 것을 이해할 것이다. 그러므로, 본 발명은 여기에서 도시하고 설명한 형태 및 세부 사항으로 한정되는 것이 아니고 첨부된 특허 청구 범위에 의해서만 한정된다.
Claims (40)
- 반도체 장치에 있어서,스트레인 유도층(strain inducing layer) 위에 스트레인드 반도체 층(strained semiconductor layer)을 포함하는 기판-상기 스트레인 유도층은 상기 스트레인드 반도체 층 내에 2축 인장 스트레인(biaxial tensile strain)을 생성함-과;상기 스트레인드 반도체 층의 장치 채널 부분 위에 게이트 전도체를 포함하는 적어도 하나의 게이트 영역-상기 장치 채널 부분은 상기 적어도 하나의 게이트 전도체에 인접한 소스 및 드레인 영역을 분리함-과;상기 적어도 하나의 게이트 영역 상에 위치한 스트레인 유도 라이너(strain inducing liner)-상기 스트레인 유도 라이너는 상기 적어도 하나의 게이트 영역 아래에 있는 상기 스트레인드 반도체 층의 장치 채널 부분에 단일축의 압축 스트레인(uniaxial compressive strain)을 생성함-를 포함하고,상기 스트레인 반도체 층의 상기 장치 채널 부분은 상기 장치 채널 부분의 길이와 평행한 방향으로 단일축의 압축 스트레인을 갖고, 이 단일축의 압축 스트레인은 2축의 인장 스트레인드 반도체 층과 함께 상기 압축 스트레인 유도 라이너에 의해 생성되며 100 MPa 내지 2000 MPa의 범위를 갖는 것인, 반도체 장치.
- 제1항에 있어서, 상기 스트레인 유도층은 원자 중량%로 5% 내지 50% 범위의 농도로 존재하는 Ge를 가진 SiGe를 포함하는 것인, 반도체 장치.
- 제1항에 있어서, 상기 장치 채널 부분에 인접한 압축 스트레인 유도 웰들을 더 포함하며, 상기 압축 스트레인 유도 웰들은 진성 압축 SiGe를 포함하는 것인, 반도체 장치.
- 반도체 장치에 있어서,압축 스트레인드 반도체 표면 및 인장 스트레인드 반도체 표면을 포함하는 기판-상기 압축 스트레인드 반도체 표면 및 인장 스트레인드 반도체 표면은 2축으로 스트레인된 것임-과;상기 기판의 상기 압축 스트레인드 반도체 층의 장치 채널 부분 위에 게이트 전도체를 포함하는 상기 2축 압축 스트레인드 반도체 층 위의 적어도 하나의 게이트 영역과;상기 기판의 상기 인장 스트레인드 반도체 층의 장치 채널 부분 위에 게이트 전도체를 포함하는 상기 인장 스트레인드 반도체 층 위의 적어도 하나의 게이트 영역과;상기 압축 스트레인드 반도체 표면 상의 상기 적어도 하나의 게이트 영역 위의 압축 스트레인 유도 라이너-상기 압축 스트레인 유도 라이너는 상기 압축 스트레인 반도체 표면의 상기 장치 채널 부분에 평행한 방향으로 상기 압축 스트레인드 반도체 층에서 압축 단일축 스트레인을 생성하는 것임-와;상기 인장 스트레인드 반도체 층 상의 상기 적어도 하나의 게이트 영역 위의 인장 스트레인 유도 라이너-상기 인장 스트레인 유도 라이너는 상기 인장 스트레인드 반도체 층의 상기 장치 채널 부분에 평행한 방향으로 상기 인장 스트레인드 반도체 층에서 인장 단일축 스트레인을 생성하는 것임-를 포함하는 반도체 장치.
- 제4항에 있어서, 진성 압축 스트레인드 유전체 물질을 포함한 상기 압축 스트레인드 반도체 표면 부근의 격리 영역(isolation region)-상기 압축 스트레인드 반도체 표면 부근의 격리 영역은 상기 압축 스트레인드 반도체 표면의 압축 스트레인을 2축으로 증가시키는 것임-과;진성 압축 스트레인드 유전체 물질을 포함한 상기 2축 인장 스트레인드 반도체 표면 부근의 격리 영역-상기 2축 인장 스트레인드 반도체 표면 부근의 상기 격리 영역은 압축 상태의 2축 스트레인을 증가시키는 것임-을 더 포함하는 반도체 장치.
- 반도체 장치에 있어서,압축 스트레인드 반도체 표면 및 인장 스트레인드 반도체 표면을 포함하는 기판-상기 압축 스트레인드 반도체 표면 및 인장 스트레인드 반도체 표면은 2축으로 스트레인된 것임-과;상기 기판의 상기 압축 스트레인드 반도체 층의 상기 장치 채널 부분 위에 게이트 전도체를 포함하는 상기 압축 스트레인드 반도체 층 위의 적어도 하나의 게이트 영역과;상기 기판의 상기 2축 인장 스트레인드 반도체 층의 장치 채널 부분 위에 게이트 전도체를 포함하는 상기 2축 인장 스트레인드 반도체 층 위의 적어도 하나의 게이트 영역과;상기 2축 압축 스트레인드 반도체 표면 상의 상기 적어도 하나의 게이트 영역 부근의 압축 스트레인 유도 웰-상기 압축 스트레인 유도 웰은 상기 압축 스트레인 반도체 층에서 압축 단일축 스트레인을 생성하고, 상기 압축 단일축 스트레인은 상기 압축 스트레인드 반도체 표면의 상기 장치 채널 부분에 평행한 방향에 있는 것임-과;상기 인장 스트레인드 반도체 층 상의 상기 적어도 하나의 게이트 영역 부근의 인장 스트레인 유도 웰-상기 인장 스트레인 유도 웰은 상기 인장 스트레인드 반도체 층의 인장 단일축 스트레인을 생성하고, 상기 인장 단일축 스트레인은 상기 인장 스트레인드 반도체 층의 상기 장치 채널 부분에 평행한 방향에 있는 것임-을 포함하는 반도체 장치.
- 반도체 장치에 있어서,반도체 기판과;상기 반도체 기판의 장치 채널 부분 위의 게이트 전도체를 포함한 적어도 하나의 게이트 영역-상기 장치 채널 부분은 소스와 드레인 영역을 분리하는 것임-과;상기 적어도 하나의 게이트 영역 부근의 스트레인 유도 웰과;상기 적어도 하나의 게이트 영역에 위치된 스트레인 유도 라이너-상기 스트레인 유도 라이너 및 상기 스트레인 유도 웰은 상기 장치 채널에 평행한 방향으로 상기 반도체 기판 내에 있는 것임-를 포함하는 반도체 장치.
- 반도체 장치에 있어서,2축 스트레인드 반도체 표면을 가진 제1 장치 영역 및 완화 반도체 표면을 가진 제2 장치 영역을 포함하는 기판과;상기 2축 스트레인드 반도체 표면의 장치 채널 부분 위에 게이트 전도체를 포함한 상기 2축 스트레인드 반도체 표면 상의 적어도 하나의 게이트 영역과;상기 완화 반도체 표면의 장치 채널 부분 위에 게이트 전도체를 포함한 상기 완화 반도체 표면 상의 적어도 하나의 게이트 영역과;상기 완화 반도체 표면 위의 상기 적어도 하나의 게이트 영역 위 및 상기 2축 스트레인드 반도체 표면 위의 상기 적어도 하나의 게이트 영역 위의 스트레인 유도 라이너와;상기 완화 반도체 표면 위의 상기 적어도 하나의 게이트 영역 부근의 스트레인 유도 웰-상기 스트레인 유도 웰은 상기 스트레인 유도 라이너와 함께 상기 제2 장치 영역에서 상기 완화 반도체 표면의 상기 장치 채널 부분에 평행한 방향으로 단일축 스트레인을 생성하고, 상기 2축 스트레인드 반도체 표면은 상기 스트레인 유도 라이너와 함께 상기 제1 장치 영역에서 상기 2축 반도체 표면의 상기 장치 채널 부분에 평행한 방향으로 단일축 스트레인을 생성하는 것임-을 포함하는 반도체 장치.
- 반도체 장치에 있어서,2축 스트레인드 반도체 표면을 가진 제1 장치 영역 및 완화 반도체 표면을 가진 제2 장치 영역을 포함하는 기판과;상기 2축 스트레인드 반도체 표면의 장치 채널 부분 위에 게이트 전도체를 포함한 상기 2축 스트레인드 반도체 표면 상의 적어도 하나의 게이트 영역과;상기 완화 반도체 표면의 장치 채널 부분 위에 게이트 전도체를 포함한 상기 완화 반도체 표면 상의 적어도 하나의 게이트 영역과;상기 완화 반도체 표면 위의 상기 적어도 하나의 게이트 영역 부근 및 상기 2축 스트레인드 반도체 표면 위의 상기 적어도 하나의 게이트 영역 부근의 스트레인 유도 웰과;상기 완화 반도체 표면 위의 상기 적어도 하나의 게이트 영역 위의 스트레인 유도 라이너-상기 스트레인 유도 라이너는 상기 스트레인 유도 웰과 함께 상기 제2 장치 영역에서 상기 완화 반도체 표면의 상기 장치 채널 부분에 평행한 방향으로 단일축 스트레인을 생성하고, 상기 2축 스트레인드 반도체 표면은 상기 스트레인 유도 웰과 함께 상기 제1 장치 영역에서 상기 2축 반도체 표면의 상기 장치 채널 부분에 평행한 방향으로 단일축 스트레인을 생성하는 것임-를 포함하는 반도체 장치.
- 반도체 구조물 제조 방법에 있어서,적어도 하나의 스트레인드 반도체 표면을 가진 기판을 제공하는 단계-상기 적어도 하나의 스트레인드 반도체 표면은 제1 방향 및 제2 방향으로 동일 크기를 가진 내부 스트레인을 가지며, 상기 제1 방향은 동일 평면 내에서 상기 제2 방향에 수직한 것임-와;상기 적어도 하나의 스트레인드 반도체 표면 상에 적어도 하나의 반도체 장치를 형성하는 단계-상기 적어도 하나의 반도체 장치는 상기 반도체 표면의 장치 채널 부분 위에 게이트 전도체를 포함하고, 상기 장치 채널은 소스와 드레인 영역을 분리하는 것임-와;상기 적어도 하나의 게이트 영역 위에 스트레인 유도 라이너를 형성하는 단계-상기 스트레인 유도 라이너는 상기 적어도 하나의 반도체 표면 내에서 상기 장치 채널에 평행한 방향으로 단일축 스트레인을 생성하고, 상기 제1 방향의 스트레인의 크기는 상기 제2 방향과 다른 것임-를 포함하는 반도체 구조물 제조 방법.
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