JP4678877B2 - Ｓｉ：Ｃ−ＯＩおよびＳＧＯＩ上のシリコン・デバイスならびに製造方法 - Google Patents

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Description

本発明は、一般に半導体デバイスおよび製造方法に関し、さらに詳細には、半導体デバイス、ならびにデバイス製造中に当該デバイスに引張り応力および圧縮応力を与える製造方法に関する。
半導体デバイス基板内の機械的応力は、デバイスの性能を調整することができる。すなわち、半導体デバイス内の応力は、半導体デバイスの特性を向上させることが分かっている。したがって、半導体デバイスの特性を改善するために、ｎ型デバイス（例えばｎＦＥＴ）またはｐ型デバイス（例えばｐＦＥＴ）あるいはその両方のチャネル内で引張り応力または圧縮応力あるいはその両方を発生させる。しかし、引張り応力または圧縮応力のいずれであっても、同じ応力成分がｎ型デバイスとｐ型デバイスの特性に及ぼす影響は異なる。
集積回路（ＩＣ）チップ内のｎＦＥＴおよびｐＦＥＴの性能を最大限に高めるためには、ｎＦＥＴおよびｐＦＥＴに対して異なる応力成分を設計し、印加しなければならない。すなわち、ｎＦＥＴの性能にとって有利なタイプの応力は、一般にｐＦＥＴの性能にとっては不利である。さらに詳細には、デバイスが（例えばプレーナ・デバイスの電流の方向に）引っ張られているとき、ｎＦＥＴの性能特性は向上するが、ｐＦＥＴの性能特性は低下する。ｎＦＥＴ内では引張り応力を、ｐＦＥＴ内では圧縮応力を選択的に発生させるために、異なるプロセスおよび異なる材料の組合せを使用する。
例えば、ｎＦＥＴおよびｐＦＥＴでそれぞれ適当な応力を形成するトレンチ分離構造が提案されている。この方法を使用するときには、ｎＦＥＴデバイスの分離領域は、第１のタイプの機械的応力を長手方向（例えば電流の方向と平行な方向）および横方向（例えば電流の方向と垂直な方向）にｎＦＥＴデバイスに印加する第１の分離材料を含有する。さらに、ｐＦＥＴに対しては第１の分離領域および第２の分離領域を設け、ｐＦＥＴデバイスのこれらの分離領域はそれぞれ、特有の機械的応力を横方向および長手方向にｐＦＥＴデバイスに印加する。
あるいは、これらのＦＥＴデバイスのチャネル内で適当な応力を選択的に誘導するライナをゲート側壁に設けることも提案されている（例えばＯｏｔｓｕｋａ ｅｔ ａｌ．、ＩＥＤＭ ２０００、ｐ．５７５参照）。ライナを設けることにより、トレンチ分離充填技術の場合よりもデバイスの近くに適当な応力が印加される。
また、引張り応力および圧縮応力を用いてｎＦＥＴおよびｐＦＥＴのデバイス性能をそれぞれ改善するための提案が数多くなされている。これらの提案は、スペーサ固有の応力およびＳＴＩ（浅いトレンチ分離）材料の変化を、２つのＭＯＳＦＥＴのそれぞれに対してマスクを用いて調整することを含む。この応力を印加する手段として、緩和ＳｉＧｅ上に引張り歪みＳｉを設けることも提案されている。残念ながら、緩和ＳｉＧｅ上の引張り歪みＳｉは、積層形態（ｓｔａｃｋ ｆｏｒｍ）で使用されるＳｉキャップに２軸引張り応力しか印加することができない。これにより、ｐＦＥＴの応力に対する感度の性質上、有用なＧｅ％の方法（ｒｅｇｉｍｅ）が制約される。ｎＦＥＴの性能は、２軸引張りによって単調に改善されるが、ｐＦＥＴは、改善が始まる約３ＧＰａになるまで２軸引張りによって性能が低下する。
ｐＦＥＴおよびｎＦＥＴの両方を同時に改善するためには、Ｇｅ％が約２５〜３０％超と高くなければならない（応力に換算すると約３〜４Ｇｐａ超）。このレベルのＧｅ％をプロセス中で実現することは困難であり、また大きな問題があって、製造性もそれほど高くない。いくつか例を挙げると、表面の粗さ、プロセスの複雑さ、欠陥および歩留まりの制御などの問題がある。高いＧｅ％をｐＦＥＴに使用することが困難である（張力レベルが比較的低いため好ましくないから）ということを考えると、デバイスの性能を高めるためには、その他の方法を考案しなければならない。
さらに、Ｓｉ：Ｃは、本質的に伸張性（ｔｅｎｓｉｌｅ）である場合には、Ｓｉ上でエピタキシャルに成長することが分かっている。Ｓｉ：Ｃ／Ｓｉ材料の積層においてＣの含有量を１％にすれば、Ｓｉ：Ｃ中で５００ＭＰａ程度の引張り応力レベルを生じさせることができる。これに対して、ＳｉＧｅ／Ｓｉ系では、５００ＭＰａの圧縮を生じさせるために約６％必要である。この１％レベルのＣは、Ｅｒｎｓｔ ｅｔ ａｌ．、ＶＬＳＩ ｓｙｍｐ．、２００２、ｐ．９２に示されるように、エピタキシャル成長中にＳｉ中に組み込むことができる。Ｅｒｎｓｔの文献では、ｎＦＥＴの層状チャネル中にＳｉ／Ｓｉ：Ｃ／Ｓｉを置く。しかし、この構造体のＳｉ：Ｃ部分は緩和していない。その代わりにＥｒｎｓｔの文献では、緩和していないＳｉ：Ｃを、それ自体非常に薄いＳｉキャップを備えたチャネルの一部分として使用する。この手法の問題は、移動度が向上せず、Ｃ含有量によっては散乱によって抑制されることである。
Ｏｏｔｓｕｋａ ｅｔ ａｌ．、ＩＥＤＭ ２０００、ｐ．５７５ Ｅｒｎｓｔ ｅｔ ａｌ．、ＶＬＳＩ ｓｙｍｐ．、２００２、ｐ．９２
これらの方法は、ｎＦＥＴデバイスには引張り応力が印加され、ｐＦＥＴデバイスにはその長手方向に圧縮応力が印加される構造体を提供するが、付加的な材料またはより複雑な処理あるいはその両方が必要となることもあり、したがってコストが高くなる。さらに、これらの状況で印加することができる応力のレベルは、通常は中程度（すなわち数百ＭＰａ程度）である。したがって、より費用効果が高くより簡略な、大きな引張り応力および圧縮応力をそれぞれｎＦＥＴおよびｐＦＥＴのチャネル中で生成する方法を提供することが望ましい。
本発明の第１の態様では、構造体を製造する方法は、基板中に浅いトレンチ分離（ＳＴＩ）を形成するステップと、基板上に第１の材料および第２の材料を設けるステップとを含む。第１の材料および第２の材料は、熱アニール・プロセスによって基板中に混合され、それぞれｎＦＥＴ領域に第１のアイランドを、ｐＦＥＴ領域に第２のアイランドを形成する。第１のアイランドおよび第２のアイランドの上に、異なった材料層を形成する。ＳＴＩは、緩和して、第１のアイランドおよび第２のアイランドの緩和を促進する。一実施形態では、第１の材料は、堆積または成長させたＧｅ材料であり、第２の材料は、堆積または成長させたＳｉ：ＣまたはＣである。
別の態様では、構造体を製造する方法は、基板を形成し、この基板中に第１の材料で浅いトレンチ分離を形成するステップを含む。ｐＦＥＴ領域およびｎＦＥＴ領域の上に第２の材料を形成し、次いで、この第２の材料を基板中に熱アニールして、混合材料の第１のアイランドおよび第２のアイランドを形成する。第１の領域内の第１のアイランド上にＳｉ層を成長させる。このＳｉ層を歪ませる。
さらに別の態様では、構造体を製造する方法は、基板を形成し、この基板中に高温安定アモルファス材料、好ましくは酸化物の浅いトレンチ分離を形成するステップを含む。この方法はさらに、少なくとも１つの材料を基板中に熱アニールして、混合材料の第１のアイランドおよび第２のアイランドを形成するステップと、少なくとも第１のアイランド上にＳｉ層を成長させるステップとを含む。このＳｉ層を歪ませる。実施形態によって、以下のいずれかを実施することができる。
（ｉ）少なくとも１つの材料がＧｅであり、第１のアイランドおよび第２のアイランドが、実質的に緩和ＳｉＧｅの混合材料で構成される。
（ｉｉ）少なくとも１つの材料がＣまたはＳｉ：Ｃであり、第１のアイランドおよび第２のアイランドが、実質的に緩和Ｓｉ：Ｃの混合材料で構成される。
（ｉｉｉ）少なくとも１つの材料がＧｅおよびＳｉ：ＣまたはＣであり、第１のアイランドが実質的にＳｉＧｅで構成され、第２のアイランドが実質的にＳｉ：Ｃで構成される。
本発明の別の態様では、半導体構造は、基板と、この基板中に形成された高温安定アモルファス材料、好ましくは酸化物で構成された緩和した浅いトレンチ分離とを含む。この基板中のｐＦＥＴ領域には、熱アニール混合材料の第１のアイランドが形成され、この基板中のｎＦＥＴ領域には、熱アニール混合材料の第２のアイランドが形成される。第１のアイランドおよび第２のアイランドの少なくとも一方の上に、歪みＳｉ層が形成される。
本発明は、半導体デバイス、ならびにデバイス性能を改善するためにＣＭＯＳデバイスのｎＦＥＴチャネル内およびｐＦＥＴチャネル内に所望の応力を形成する製造方法に関する。１つの手法では、堆積させたＧｅ材料をＳＯＩ薄膜中に熱混合することによって、ＳｉＧｅアイランドを得る。同様に、堆積させたＳｉ：ＣまたはＣをＳｉまたはＳＯＩの薄膜中に熱混合することによって、Ｓｉ：Ｃアイランドを得る。本発明の方法を用いることにより、所要のＧｅ％が大きくならないので、欠陥の問題を生じない。また、本発明では、ｐＦＥＴおよびｎＦＥＴのチャネル内のＳｉＧｅアイランドまたはＳｉ：Ｃアイランドあるいはその両方の緩和を達成することができるので、ブランケット（ＳｉＧｅまたはＳｉ：Ｃ）基板に比べて性能が改善される。これは、本発明の実施態様では、例えば高温の熱混合ステップを設けて、浅いトレンチ分離（ＳＴＩ）が緩和して、ＳｉＧｅアイランドおよびＳｉ：Ｃアイランドの緩和を促進することができるようにしているからである。
従来は、アイランドのサイズが比較的大きな場合に、ウェハ接合技術によって異なる緩和結晶格子（原子間の寸法が異なる）を有する少なくとも２つの結晶アイランドを配置することしかできなかった。しかし、本発明の方法では、緩和した異なる結晶構造を有する複数の小さな結晶アイランドを有する特有の基板が得られる。一実施態様では、このような基板の重要な要素は、アイランド間で例えばＳｉＯ２などの高温安定アモルファス材料を使用すること、およびクリスタル・オン・インシュレータ構造を使用することである。この様々な（結晶）アイランドを備えた特有の構造体により、任意選択で異なる結晶の様々な歪みを有する層を配置することができる。第１の態様では、様々な歪みを有する層は、引張りＳｉ層および圧縮Ｓｉ層である。本発明の別の態様では、これらの様々な層は、引張りＳｉ層およびＳｉＧｅ層、または圧縮Ｓｉ層およびＳｉ：Ｃ層である。
本発明は、複数の結晶格子定数を有する複数のアイランドを絶縁体上に備えた基板を作製する技術に対して、将来性のある重要な寄与をするものである。本発明では、例えば、第１のアイランド（結晶１）は、格子定数ａ≧ａＳｉを有し、第２のアイランド（結晶２）は、格子定数ａ≦ａＳｉを有する。本発明の一態様では、以下でさらに詳細に述べるように、本発明のＳｉエピタキシャル層を選択的に成長させることができ、このＳｉエピタキシャル層は、ＳｉＧｅ上では引張り歪みが生じ、Ｓｉ：Ｃ上では圧縮歪みが生じる。この特定の適用例は、例えば歪みプレーナｎＦＥＴおよびｐＦＥＴに適している。
さらに、ＳｉＧｅにおいてはホールが高い移動度を有することが分かっているが、信頼性の高い熱ベース酸化物をこの材料上で形成することは困難であることを理解されたい。しかし、本発明の一実施態様では、例えば高Ｋ誘電体材料を堆積させて、緩和ＳｉＧｅ（結晶１）のみをｐＦＥＴに使用し、同時に引張り歪みＳｉを有する結晶１（やはり緩和ＳｉＧｅ）をｎＦＥＴに使用することができるようにする。本発明では、圧縮歪みＳｉを有するＳｉ：ＣをｐＦＥＴに使用することも考えられる。したがって、本発明は、複数の結晶格子を有するアイランドを備えた基板の概念を一般化することができる。
図１を参照すると、シリコン・ウェハが示してある。このようなウェハは、様々なディスクリート半導体デバイスおよび集積回路（ＩＣ）半導体デバイスの分野のための市販の開始基板である。一実施態様では、ＳＩＭＯＸ（ｓｅｐａｒａｔｉｏｎ ｂｙ ＩＭｐｌａｎｔｅｄ ＯＸｙｇｅｎ；酸素注入分離）プロセスによってシリコン・オン・インシュレータ（ＳＯＩ）ウェハを作製することができる。ＳＩＭＯＸプロセスは、酸素の高ドーズ・イオン注入および高温アニールを利用して、バルク・ウェハ中にＢＯＸ層を形成するプロセスである。別の例では、デバイス品質シリコン・ウェハを、その表面に酸化物層を有する別のシリコン・ウェハ（基板層）に接合することによって、ウェハを作製することができる。次いで、このウェハ対を、（開始ウェハの厚さに比べて）薄い単結晶シリコンのデバイス品質層を基板層上の酸化物層（この時点でＢＯＸとなっている）の上に残すプロセスを用いて分離する。ＳＯＩウェハは、その他のプロセスを用いて形成することもできる。
さらに図１を参照すると、Ｓｉ層２０を形成し、このＳｉ層２０を、パッド酸化、パッド窒化物堆積、リソグラフィによるパターン形成、窒化物、酸化物およびシリコンからなる積層の埋込み酸化物までの反応性イオン・エッチング（ＲＩＥ）、エッジ酸化、ライナ堆積、充填堆積、および化学機械的研磨といった標準的な技術を用いてパターン形成して、浅いトレンチ分離（ＳＴＩ）２５を形成する。このＳＴＩ形成プロセスは、当技術分野では周知である。一実施態様では、例えばＳｉＯ２などの高温安定アモルファス材料をＳＴＩに使用する。
図２を参照して、化学蒸着法（化学的気相堆積法）など従来の技術を使用して、この構造体の表面の上にエピタキシャルＧｅ材料（層）３０を堆積させる。例えば、超高真空化学蒸着（ＵＨＶＣＶＤ）を従来の方法で使用して、Ｇｅ層３０を堆積させることができる。その他の従来の技術としては、急熱化学蒸着（ＲＴＣＶＤ）、制限反応処理ＣＶＤ（ＬＲＰＣＶＤ）、および分子線エピタキシ（ＭＢＥ）などがある。一実施形態では、Ｇｅ材料の厚さは、５から５０ナノメートルの範囲にすることができる。あるいは、例えば３０から１００ナノメートルの範囲とすることができるその下のＳｉ層の厚さに応じて、その他の寸法にすることもできる。
ｎＦＥＴハード・マスク３５を、Ｇｅ層３０の一部分（例えばこれからｎＦＥＴが形成される位置）の上に設ける。ｎＦＥＴハード・マスク３５は、スピン・オン・コーティング、ＣＶＤ、プラズマＣＶＤ、超高真空化学蒸着（ＵＨＶＣＶＤ）、急熱化学蒸着（ＲＴＣＶＤ）、制限反応処理ＣＶＤ（ＬＲＰＣＶＤ）、およびその他の同様の堆積プロセスなど、従来の堆積プロセスを用いて形成した窒化物ハード・マスクにすることができる。
図３では、当技術分野で既知の技術を用いて、露出したＧｅ層３０をエッチングし、ｎＦＥＴマスク３５を剥離する。例えば、Ｇｅ層３０は、ＲＩＥ、ウェット・エッチングまたはドライ・エッチングを用いて選択的にエッチングすることができる。
図４に示すように、エピタキシャル成長させたＧｅ材料３０の上も含めて、この構造体の上に、Ｓｉ：Ｃ材料４０（または必要に応じてＣ）が堆積させる。例えば、超高真空化学蒸着（ＵＨＶＣＶＤ）を従来の方法で使用して、Ｓｉ：Ｃ（または必要に応じてＣ）材料４０を堆積させることができる。その他の従来の技術としては、急熱化学蒸着（ＲＴＣＶＤ）、制限反応処理ＣＶＤ（ＬＲＰＣＶＤ）などのプロセスがある。一実施形態では、Ｓｉ：ＣまたはＣ材料の厚さは、５から５０ナノメートルの範囲とすることができる。あるいは、３０から１００ナノメートルの範囲とすることができるその下のＳｉ層の厚さに応じて、その他の寸法にすることもできる。別の態様では、Ｃを用いるときには、その厚さを１から３０ナノメートルの範囲とすることができる。
ｐＦＥＴハード・マスク４５を、Ｓｉ：Ｃ材料４０の一部分の上であって、これからｐＦＥＴを形成する位置に設ける。ｐＦＥＴハード・マスク４５は、スピン・オン・コーティング、ＣＶＤ、プラズマＣＶＤ、超高真空化学蒸着（ＵＨＶＣＶＤ）、急熱化学蒸着（ＲＴＣＶＤ）、制限反応処理ＣＶＤ（ＬＲＰＣＶＤ）、およびその他の同様の堆積プロセスなど、従来の堆積プロセスを用いて形成した窒化物ハード・マスクにすることができる。
図５に示すように、次いで、当技術分野で既知の技術を用いて、露出したＳｉ：Ｃ層４０をエッチングし、ｐＦＥＴマスク４５を剥離する。例えば、Ｓｉ：ＣおよびｐＦＥＴは、ＲＩＥ、ウェット・エッチングまたはドライ・エッチングなどの標準的なエッチング技術を用いてエッチングすることができる。
図６では、次いで、この構造体に熱アニール・プロセスを施す。このプロセスの間に、ｎＦＥＴデバイスでは、堆積させたＧｅ材料３０がその下のＳＯＩ膜中に混合して、実質的にＳｉＧｅ材料のアイランド５０を形成する。同様に、このプロセスの間に、ｐＦＥＴでは、堆積させたＳｉ：Ｃ材料、または場合によってはＣ材料が、その下のＳＯＩ膜中に混合して、実質的にＳｉ：Ｃ材料のアイランド５５を形成する。この熱アニール・プロセスは、例えば約１２００℃から１３５０℃で１時間から１０時間行われる。一実施態様では、１２００℃で約５時間行われる。
本発明の方法を用いることにより、ｎＦＥＴの所要のＧｅ％が大きくならず（例えば２５％未満、一実施態様では１０から２０％）、したがって、欠陥の問題を生じない。また、高温熱混合ステップにより、例えば、ＳＴＩ２５が緩和し、ＳｉＧｅアイランド５０およびＳｉ：Ｃアイランド５５の緩和を促進することができる。これは、１つには、ＳＴＩが、高温で粘性材料である、例えば高温で低粘性材料となる酸化物材料を含むという理由による。
また、ＳｉＧｅアイランド５０およびＳｉ：Ｃアイランド５５が、小さな結晶アイランドを備えた特有の基板を生じる、異なる緩和結晶格子（原子間の寸法が異なる）を有することも理解されたい。ＳｉＧｅアイランド５０およびＳｉ：Ｃアイランド５５の緩和により、ブランケット（ＳｉＧｅまたはＳｉ：Ｃ）基板に比べて性能が改善される。一実施態様では、本発明によれば、ＳｉＧｅアイランド５０とＳｉ：Ｃアイランド５５の間でＳｉＯ２などの高温安定アモルファス材料を使用し、またクリスタル・オン・インシュレータ構造を使用する。
さらに図６に示すように、既知のプロセスにより、ＳｉＧｅアイランド５０およびＳｉ：Ｃアイランド５５の上に、Ｓｉエピタキシャル層６０を選択的に成長させる。本発明の一態様では、選択的に成長させたＳｉエピタキシャル層６０は、ＳｉＧｅアイランド上で引張り歪みが生じ、Ｓｉ：Ｃアイランド上で圧縮歪みが生じる。Ｓｉ層６０の厚さは、例えば５から２０ナノメートルの範囲とすることができる。全ての寸法などと同様に、本発明では、例えばその下の基板の厚さに応じて、その他の寸法や温度などを使用することができるものとする。
次に、実施に際しては、ＳｉＧｅアイランド５０は、格子定数ａ≧ａＳｉを有し、Ｓｉ：Ｃアイランド５５は、格子定数ａ≦ａＳｉを有する。すなわち、単独では、Ｓｉは、通常はＳｉＧｅ層より低い格子定数を有する。すなわち、Ｓｉ材料の格子定数は、ＳｉＧｅ層の格子定数と整合しない。しかし、本発明の構造体では、Ｓｉ層の格子構造は、ＳｉＧｅアイランドの格子構造と整合する傾向にある。したがって、このようにＳｉの格子（通常はＳｉＧｅより小さい）がＳｉＧｅ層の格子と整合することにより、引張り応力のある状態でＳｉ層が配置される。この領域は、ｎＦＥＴの歪みチャネルとして機能することになる。一実施形態では、ＳｉＧｅ層のＧｅ含有量は、Ｓｉ含有量に対する比率で２５％未満とすることができる。
また、単独では、Ｓｉは、通常はＳｉ：Ｃアイランドより大きな格子定数を有する。すなわち、Ｓｉ材料の格子定数は、Ｓｉ：Ｃの格子定数と整合しない。しかし、本発明の構造体では、Ｓｉ層の格子構造は、Ｓｉ：Ｃの格子構造と整合する傾向にある。このようにＳｉの格子（通常はＳｉ：Ｃより大きい）がＳｉ：Ｃアイランドの格子と整合することにより、圧縮応力のある状態でＳｉ層が配置される。すなわち、ＳｉＧｅの場合の現象と同様に、Ｓｉ：Ｃアイランドの周囲の領域が平衡状態になろうとするので、Ｓｉ：Ｃアイランド上に形成されたエピタキシャルＳｉ層に圧縮応力が生じることになる。この領域は、ｐＦＥＴの歪みチャネルとして機能することになる。一実施形態では、堆積時に、Ｃの含有量は、Ｓｉ含有量に対する比率で約４％以下とすることができる。
図７から図１１は、本発明の別の態様を示す図である。図７には、ＳＯＩなどのシリコン・ウェハが示してある。前述の構造体と同様に、ＳＯＩは、ＳＩＭＯＸプロセスまたはその他の周知のプロセスを用いて作製することができる。パッド酸化、パッド窒化物堆積、リソグラフィによるパターン形成、窒化物、酸化物およびシリコンからなる積層の埋込み酸化物までの反応性イオン・エッチング（ＲＩＥ）、エッジ酸化、ライナ堆積、充填堆積、および化学機械的研磨といった標準的な技術を用いて、Ｓｉ層２０をパターン形成して、浅いトレンチ分離（ＳＴＩ）２５を形成する。ＳＴＩ形成プロセスは、当技術分野で周知である。
図８を参照して、ｐＦＥＴマスク４５を、この構造体の一部分の上であって、これからｐＦＥＴが形成される位置に設ける。このｐＦＥＴハード・マスクは、化学蒸着法などの従来の技術を用いて堆積させることができる。例えば、このような技術としては、スピン・オン・コーティング、ＣＶＤ、プラズマＣＶＤ、真空蒸着、超高真空化学蒸着（ＵＨＶＣＶＤ）、急熱化学蒸着（ＲＴＣＶＤ）、制限反応処理ＣＶＤ（ＬＲＰＣＶＤ）、およびその他の同様の堆積プロセスなどがある。
従来の技術を用いて、これからｎＦＥＴを形成する露出表面の上に、エピタキシャルＧｅ層３０を選択的に成長させる。一実施形態では、Ｇｅ材料の厚さは、５から５０ナノメートルの範囲とすることができる。あるいは、例えば３０から１００ナノメートルの範囲とすることができるその下のＳｉ層の厚さに応じて、その他の寸法にすることもできる。上述のように、周知のプロセスを用いて、ハード・マスク４５を剥離する。
図９において、この構造体の一部分の上であって、これからｎＦＥＴを形成する位置にｎＦＥＴマスク３５を設ける。ｎＦＥＴハード・マスクは、化学蒸着法など、上述した、当業者には既知であるはずの従来の技術を用いて堆積させることができる。
上述のように化学蒸着法などの従来の技術を用いて、Ｓｉ：Ｃ層４０を、この構造体の露出した表面の上、これからｐＦＥＴを形成する位置に設ける。一実施形態では、Ｓｉ：Ｃ材料の厚さは、５から５０ナノメートルの範囲とすることができる。あるいは、例えば３０から１００ナノメートルの範囲とすることができるその下のＳｉ層の厚さに応じて、その他の寸法にすることもできる。Ｃの場合は、１から５０ナノメートルの範囲内でこれよりさらに薄くすることもできる。
図１０に示すように、次いで、周知のプロセスを用いてｎＦＥＴハード・マスク３５を除去する。次いで、この構造体に熱アニール・プロセスを施す。アニール・プロセスの間に、ｎＦＥＴデバイスでは、Ｇｅ材料３０がＳＯＩ膜中に混合して、実質的にＳｉＧｅである材料のアイランド５０を形成する。同様に、ｐＦＥＴでは、Ｓｉ：Ｃ材料、または場合によってはＣ材料が、ＳＯＩ膜中に混合して、実質的にＳｉ：Ｃ材料のアイランド５５を形成する。このプロセスは、基板などＢＯＸ層も形成する。この熱アニール・プロセスは、例えば約１２００℃から１３５０℃で１時間から１０時間行われる。一実施態様では、１２００℃で約５時間行われる。
上述のように、また上述の実施態様と同様に、本発明の方法を用いることにより、所要のＧｅ％が大きくならず（例えば２５％未満、一実施態様では１０から２０％）、したがって、欠陥の問題を生じない。また、高温熱混合により、例えば、ＳＴＩ２５が緩和し、ＳｉＧｅアイランド５０およびＳｉ：Ｃアイランド５５の緩和を促進することができる。前述のように、ＳｉＧｅアイランドおよびＳｉ：Ｃアイランドの緩和により、ブランケット（ＳｉＧｅまたはＳｉ：Ｃ）基板に比べて性能が改善される。本発明の一実施態様では、この構造体の重要な点は、アイランド間で例えばＳｉＯ２などの高温安定アモルファス材料を使用し、またクリスタル・オン・インシュレータ構造を使用することである。
さらに図１１に示すように、ＳｉＧｅアイランド５０およびＳｉ：Ｃアイランド５５の上に、Ｓｉエピタキシャル層６０を選択的に成長させる。Ｓｉ層６０の厚さは、例えば５から２０ナノメートルの範囲とすることができる。本発明のこの態様では、様々な層が引張りＳｉ層または圧縮Ｓｉ層となる。引張りＳｉ層は、ｎＦＥＴの歪みチャネルとして機能し、圧縮Ｓｉ層は、ｐＦＥＴの歪みチャネルとして機能する。
本発明の別の態様では、ｐＦＥＴ領域にＣを高ドーズで注入することができ、これにより熱アニール後のＳｉ：Ｃ中のＣ濃度１〜４％よりはるかに高い濃度を生じることができる。ドーズ量は、５Ｅ１６／ｃｍ２など、約１Ｅ１６／ｃｍ２以上にすることができる。
図１２に示す例では、一実施態様では、Ｓｉ：ＣまたはＣを除外して、ＳｉＧｅをｎＦＥＴおよびｐＦＥＴの両方に使用することができる。この実施態様では、歪みＳｉをｎＦＥＴ領域上に配置するが、ｐＦＥＴ領域上には配置しない。この場合、製造後に、ｎＦＥＴは引張り応力を受けることになる。ただし、この場合、デバイスの製造プロセスを開始するために、高Ｋ誘電体１００をこの構造体の上に選択的に成長させる。すなわち、高Ｋ誘電体１００を、歪みＳｉ層および露出ＳｉＧｅ層の上に成長させることができる。高Ｋ誘電体１００としては、例えば酸化ジルコニウムまたは酸化アルミニウムを用いることができる。
あるいは、ＳｉＧｅを除外して、Ｓｉ：ＣをｎＦＥＴおよびｐＦＥＴの両方に使用することもできる。この実施態様では、歪みＳｉをｐＦＥＴ領域上に配置するが、ｎＦＥＴ領域上には配置しない。この場合、製造後に、ｐＦＥＴは圧縮応力を受けることになる。ただし、この場合、デバイスの製造プロセスを開始するために、高Ｋ誘電体１００をこの構造体の上に選択的に成長させる。すなわち、高Ｋ誘電体１００を、歪みＳｉ層および露出Ｓｉ：Ｃ層の上に成長させることができる。高Ｋ誘電体１００としては、例えば酸化ジルコニウムまたは酸化アルミニウムを用いることができる。これも図１３に示す。Ｓｉ：ＣまたはＳｉＧｅを用いるプロセスは、上述のように同じである。
図６、図１１、図１２および図１３に示すように、形成された構造体は、本発明の原理による、ｐＦＥＴやｎＦＥＴなどの半導体デバイスの形成に適応した中間構造体である。最終的なデバイスを形成するために、当技術分野で周知のように、標準的なＣＭＯＳプロセスを実行して電界効果トランジスタなどのデバイスをこの構造体上に形成することができる。例えば、これらのデバイスは、歪みＳｉ（またはＳｉおよびＳｉＧｅならびにＳｉおよびＳｉ：Ｃ）の半導体チャネルで分離されたソース領域およびドレイン領域のイオン注入を含むことができる。すなわち、引張り歪みＳｉチャネルの上にｎＦＥＴが形成され、圧縮歪みＳｉチャネルの上にｐＦＥＴが形成される。歪みＳｉチャネルの上にはゲート酸化物が設けられ、ゲート酸化物の上にはゲート導体が設けられる。スペーサも設けられる。これらの構成要素は、通常の電界効果トランジスタで見られるものであり、ＦＥＴデバイスの製造プロセスを容易に理解する当業者には、さらに説明することは不要である。
実施形態を例に挙げて本発明について説明したが、添付の特許請求の範囲の趣旨および範囲内で様々な修正を加えて本発明を実施することができることは、当業者なら理解するであろう。例えば、本発明は、バルク基板にも容易に適用することができる。
本発明は、半導体デバイスの分野で有用であり、特に、半導体デバイス、ならびに製造中に半導体デバイスに引張り応力および圧縮応力を与える製造方法に有用である。
本発明による中間構造体を形成する製造プロセスを示す図である。 本発明による中間構造体を形成する製造プロセスを示す図である。 本発明による中間構造体を形成する製造プロセスを示す図である。 本発明による中間構造体を形成する製造プロセスを示す図である。 本発明による中間構造体を形成する製造プロセスを示す図である。 本発明による中間構造体を形成する製造プロセスを示す図である。 本発明の別の態様による、中間構造体を形成する製造プロセスを示す図である。 本発明の別の態様による、中間構造体を形成する製造プロセスを示す図である。 本発明の別の態様による、中間構造体を形成する製造プロセスを示す図である。 本発明の別の態様による、中間構造体を形成する製造プロセスを示す図である。 本発明の別の態様による、中間構造体を形成する製造プロセスを示す図である。 本発明の代表的な構造体を示す図である。 本発明の代表的な構造体を示す図である。

Claims (13)

  1. 構造体を製造する方法であって、
    基板中に浅いトレンチ分離（ＳＴＩ）（２５）を形成するステップと、
    前記基板上に、Ｓｉよりも格子定数が大きいＧｅからなる第１の材料（３０）を設けるステップと、
    前記基板上に、Ｓｉよりも格子定数が小さいＳｉ：ＣまたはＣからなる第２の材料（４０）を設けるステップと、
    前記第１の材料（３０）および前記第２の材料（４０）を熱アニール・プロセスによって前記基板中に混合し、ｎＦＥＴ領域に第１のアイランド（５０）を、ｐＦＥＴ領域に第２のアイランド（５）をそれぞれ形成して、前記浅いトレンチ分離（２５）を緩和し、前記第１のアイランド（５０）および前記第２のアイランド（５５）の緩和を促進するステップと、
    前記第１のアイランド（５０）および前記第２のアイランド（５５）の上に、前記第１のアイランド（５０）および前記第２のアイランド（５５）とは異なる格子定数を有するＳｉ材料層を形成するステップとを含む方法。
  2. 前記第１の材料（３０）が堆積させたＧｅ材料であり、前記第２の材料（４０）が堆積させたＳｉ：ＣまたはＣである、請求項１に記載の方法。
  3. 前記第１のアイランド（５０）がＳｉＧｅで構成され、前記第２のアイランド（５５）がＳｉ：Ｃで構成され、前記Ｓｉ材料層が歪み層である、請求項２に記載の方法。
  4. 前記浅いトレンチ分離（２５）が、温度が上昇するにつれて粘度が低下する材料で構成される、請求項１に記載の方法。
  5. 前記Ｓｉ材料層が、引張り応力のある状態で第１のアイランド（５０）上に配置され、圧縮応力のある状態で第２のアイランド（５５）上に配置される、請求項２に記載の方法。
  6. 前記ＳｉＧｅのＧｅ含有量がＳｉ含有量に対して２５％未満であり、前記Ｓｉ：ＣのＣ含有量がＳｉ含有量に対して４％以下である、請求項３に記載の方法。
  7. 前記第１のアイランド（５０）および前記第２のアイランド（５５）が、異なる緩和結晶格子を有する、請求項１に記載の方法。
  8. 前記浅いトレンチ分離（２５）が、高温安定アモルファス材料である、請求項１に記載の方法。
  9. 前記第１の材料（３０）および前記第２の材料（４０）を、前記混合の前に前記基板上に堆積させるまたは前記基板上に成長させる、請求項１に記載の方法。
  10. 前記第２の材料（４０）が炭素Ｃであって、前記熱アニール・プロセス後に１％を超えるＣ濃度のＳｉ：Ｃを生成するドーズ量で注入される、請求項１に記載の方法。
  11. 前記Ｓｉ材料層が、前記第１のアイランド（５０）および前記第２のアイランド（５５）の上に選択的に成長させたＳｉエピタキシャル層を含み、前記選択的に成長させたＳｉエピタキシャル層において、第１のアイランド（５０）上では引張り歪みが生じ、前記第２のアイランド（５５）上では圧縮歪みが生じるように、前記Ｓｉエピタキシャル層が第１のアイランド（５０）および第２のアイランド（５５）とは異なる格子定数を有する、請求項１に記載の方法。
  12. 前記第１のアイランド（５０）の格子定数はＳｉの格子定数よりも大きく、前記第２のアイランド（５５）の格子定数がＳｉの格子定数よりも小さい、請求項１に記載の方法。
  13. 前記第１のアイランド（５０）がＳｉＧｅで構成され、前記第２のアイランド（５５）がＳｉ：Ｃで構成され、前記ＳｉＧｅのアイランドおよび前記Ｓｉ：Ｃのアイランド上のエピタキシャル成長層が、それぞれＳｉＧｅおよびＳｉ：Ｃに対する格子整合により、それぞれ引張り応力および圧縮応力のある状態で配置される、請求項１２に記載の方法。
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