KR20060100433A - Ｓｉ：Ｃ－ＯＩ 및 ＳＧＯＩ상의 실리콘 장치 및 그 제조방법 - Google Patents

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Abstract

반도체 구조 및 제조 방법이 제공된다. 이 제조 방법은 기판에 얕은 트렌치 격리(STI)(25)를 형성하는 단계와 상기 기판 상에 제1 재료(30) 및 제2 재료(40)를 제공하는 단계를 포함한다. 제1 재료(30) 및 제2 재료(40)는 열적 어닐링 공정에 의해 기판 내에 혼합되어 각각 nFET 영역 및 pFET 영역에서 제1 아일랜드(50) 및 제2 아일랜드(55)를 형성한다. 상이한 재료층이 제1 아일랜드(50) 및 제2 아일랜드(55) 상에 형성된다. STI는 릴랙스되고 제1 아일랜드(50) 및 제2 아일랜드(55)의 릴랙스를 용이하게 한다. 제1 재료(30)는 Ge 재료로 피착되거나 성장되고, 제2 재료(40)는 Si:C 또는 C로 피착되거나 성장된다. 스트레인드 Si층은 제1 아일랜드(50) 및 제2 아일랜드(55) 중 적어도 하나 상에 형성된다.

Description

Ｓｉ：Ｃ－ＯＩ 및 ＳＧＯＩ상의 실리콘 장치 및 그 제조 방법{SILICON DEVICE ON Si:C-OI AND SGOI AND METHOD OF MANUFACTURE}
본 발명의 대체로 반도체 장치 및 제조 방법에 관한 것으로, 더 구체적으로, 장치 제조 동안에 장치에 인장성 및 압축성 스트레스를 가하는 반도체 장치 및 제조 방법에 관한 것이다.
반도체 장치 기판 내의 기계적 스트레스는 장치 성능을 변화시킬 수 있다. 즉, 반도체 장치 내의 스트레스는 반도체 장치 특성을 향상시키는 것으로 알려져 있다. 따라서, 반도체 장치의 특성을 개선시키기 위해, n-타입 장치들(예를 들어, nFET) 및/또는 p-타입 장치들(예를 들어, pFET)의 채널에 인장성 및/또는 압축성 스트레스가 생성된다. 그러나, 인장성 스트레스던 압축성 스트레스던, 그 스트레스 성분은 n-타입 장치 및 p-타입 장치의 특성에 상이하게 영향을 미친다.
집적 회로 칩(IC) 내의 nFET 및 pFET 양자 모두의 성능을 최대화하기 위해, 스트레스 성분들이 연구되어 nFET 및 pFET에 상이하게 인가되어야 한다. 이것은, nFET의 성능에 이득을 주는 스트레스 타입은 일반적으로 pFET의 성능에 해를 미치기 때문이다. 더 구체적으로, 장치가 인장력을 받을 때(예를 들어, 평면형 장치에서 전류 흐름의 방향으로), nFET의 성능 특성은 향상되는 반면 pFET의 성능 특성은 감소된다. nFET에는 인장성 스트레스를 생성하고 pFET에는 압축성 스트레스를 생성하기 위해서는, 특유의 공정과 상이한 재료의 조합이 사용된다.
예를 들어, 각각 nFET와 pFET에서 적절한 스트레스를 형성하기 위한 트렌치 격리 구조가 제안되어 왔다. 이 방법이 사용될 때, nFET 장치에 대한 격리 영역은 세로 방향(예를 들어, 전류 흐름의 방향에 평행한 방향) 및 가로 방향(예를 들어, 전류 흐름의 방향에 수직한 방향)에서 nFET 장치 상에 제1 타입의 기계적 스트레스를 인가하는 제1 격리 재료를 포함한다. 또한, pFET에 대해 제1 격리 영역 및 제2 격리 영역이 제공되고, pFET 장치의 격리 영역들 각각은 가로 방향 및 세로 방향에서 pFET 장치 상에 고유한 기계적 스트레스를 인가한다.
대안으로서, FET 장치의 채널에 적절한 스트레스를 선택적으로 도입하기 위해 게이트 측벽 상의 라이너(liner)들이 제안되어 왔다(예를 들어, Ootsuka등의 IEDM 2000, p575를 참고). 라이너를 제공함으로써, 트렌치 격리 충전 기술의 결과로서 인가되는 스트레스보다 더 가깝게 적절한 스트레스가 장치에 인가된다.
또한, 인장성 및 압축성 스트레스를 이용하여 nFET 및 pFET 양자 모두를 개선시키고자 하는 많은 제안들로서, 2개의 MOSFET에 대해 마스크를 사용하여 개별적으로 스페이서 진성 스트레스 및 STI(Shallow Trench Isolation) 재료를 변경하는 방법들이 있어왔다. 릴랙스된 SiGe 상의 인장성 스트레인드 Si는 이러한 스트레스를 인가하는 수단으로서 제안되어 왔다. 불행하게도, 인장성 스트레인드 Si는 스택 형태로 사용될 때 2축성 인장 스트레스만을 Si 캡상에 가할 수 있다. 이것은 스트레스에 대한 pFET 감도의 성질 때문에 쓸모있는 Ge%의 체제를 포함한다. nFET 성능은 2축 인장력과 더불어 단조적으로 개선된다; 그러나, pFET는 개선이 이루어지기 시작하는 3GPa까지의 2축 인장력까지는 열화된다.
pFET 및 nFET 양자 모두를 동시에 개선하기 위해서는, Ge%는 약 25~30%정도(또는 스트레스가 3~4 GPa 정도)까지 높아질 필요가 있다. 이러한 Ge%의 레벨은 공정으로 구현하기 어려우며, 표면 거칠어짐, 처리 복잡성, 결함 및 수율 제어 등을 포함한 주요한 문제점들 때문에 제조하기가 어렵다. pEFT에 대해 높은 Ge%를 사용하기 어렵다면(비교적 낮은 레벨의 인장력 때문에 해로울 것이기 때문에), 장치 성능을 개선시키기 위해 다른 방법이 강구되어야만 한다.
추가적으로, Si:C는 고유하게 인장성인 Si 상에서 에피텍셜 성장되는 것으로 알려져 있다. Si:C/Si 재료 스택에서 1%의 C 함량은 Si:C에서 500 MPa 정도의 인장성 스트레스 레벨을 유발할 수 있다. 이러한 1%의 C 레벨은, Ernst등에 의한 VLSI Symp., 2002, p.92에 도시된 바와 같이, 에피텍셜 성장 동안에 Si 내에 포함될 수 있다. 이 문헌에서, Si/Si:C/Si는 nFET에 대한 층형 채널(layered channel)로 되어 있다. 그러나, Si:C 부분은 릴랙스되지 않는다. 그 대신, 이 문헌에서, 릴랙스되지 않은 Si:C는 매우 가는 Si 캡과 함께 그 자체로서 채널의 일부로서 사용된다. 이러한 접근법에서의 문제점은, 스캐터링으로부터의 C 함량에 따라 이동성이 향상되지 않고 지연된다는 점이다.
이러한 방법들은, nFET 장치에 적용되는 인장성 스트레스와 pEFT 장치에 적용되는 세로 방향의 압축성 스트레스를 갖는 구조를 제공하지만, 이들은 추가적인 재료 및/또는 더욱 복잡한 처리를 요구한다. 따라서, 그 결과, 비용이 높아진다. 또한, 이들 상황에서 인가될 수 있는 스트레스 레벨은 전형적으로 보통 수준이다(즉, MPa의 100s 정도). 따라서, 채널 nFET 및 pFET에서 더 큰 인장성 및 압축성 스트레스를 생성하기 위해 비용면에서 더욱 효과적이고 간단한 방법을 제공하는 것이 바람직하다.
본 발명의 제1 면에서, 기판에 얕은 트렌치 격리(STI)를 형성하는 단계와 상기 기판 상에 제1 재료 및 제2 재료를 제공하는 단계를 포함하는, 소정의 구조를 제조하기 위한 방법이 제공된다. 상기 제1 재료 및 제2 재료는, 각각 nFET 영역 및 pFET 영역에서 제1 아일랜드 및 제2 아일랜드를 형성하기 위해 열적 어닐링 공정에 의해 기판 내에 혼합된다. 상이한 재료의 층이 제1 아일랜드와 제2 아일랜드 상에서 형성된다. STI는 릴랙스되어 제1 아일랜드 및 제2 아일랜드의 릴랙스를 용이하게 한다. 한 실시예에서, 제1 재료는 Ge 재료로 피착되거나 성장되고, 제2 재료는 Si:C 또는 C로 피착되거나 성장된다.
또 다른 면에서, 기판을 형성하고 상기 기판에 제1 재료로 얕은 트렌치를 형성하는 단계를 포함하는, 소정의 구조를 제조하는 방법이 제공된다. pFET 영역 및 nFET 영역 위에 제2 재료가 형성되고, 그 다음, 상기 기판 내에 열적으로 어닐링되어, 혼합된 재료의 제1 아일랜드 및 제2 아일랜드를 형성한다. Si 층은 제1 영역의 제1 아일랜드 상에서 성장된다. Si 층은 스트레인된다(strained).
역시 또 다른 면에서, 기판을 형성하고 상기 기판에 고온 안정된 아몰퍼스 재료, 양호하게는 산화물의 얕은 트렌치 격리를 형성하는 단계를 포함하는 제조 방법이 제공된다. 이 방법은, 적어도 하나의 재료를 기판 속으로 열적 어닐링하여 혼합된 재료의 제1 아일랜드 및 제2 아일랜드를 형성하고, 적어도 제1 아일랜드 상에 Si 층을 성장시키는 단계를 포함한다. Si 층은 스트레인된다. 실시예들에서:
(i) 상기 적어도 하나의 재료는 Ge이고 제1 아일랜드 및 제2 아일랜드는 실질적으로, 릴랙스된 SiGe의 혼합된 재료로 구성된다.
(ii) 상기 적어도 하나의 재료는 C 또는 Si:C이고 제1 아일랜드 및 제2 아일랜드는 실질적으로, 릴랙스된 Si:C의 혼합된 재료로 구성된다.
(iii) 상기 적어도 하나의 재료는 Ge 및 Si:C 또는 C이고 제1 아일랜드는 실질적으로 SiGe로 구성되고, 제2 아일랜드는 실질적으로 Si:C로 구성된다.
본 발명의 또 다른 면에서, 반도체 구조는, 기판과, 상기 기판에 형성된 고온 안정된, 양호하게는 산화물의 릴랙스된 얕은 트렌치 격리를 포함한다. 열적으로 어닐링된 혼합된 재료의 제1 아일랜드가 pFET 영역에서 기판에 형성되고, 열적으로 어닐링된 혼합된 재료의 제2 아일랜드가 nFET 영역에서 기판에 형성된다. 스트레인드 Si 층은 제1 아일랜드 및 제2 아일랜드 중 적어도 하나 상에 형성된다.
도 1 내지 도 6은 본 발명에 따른 중간 구조를 형성하는 제조 공정을 도시하는 도면.
도 7 내지 도 11은 본 발명의 또 다른 면에 따라 중간 구조를 형성하는 제조 공정을 도시한 도면.
도 12a 및 12b는 본 발명의 대표 구조를 도시하는 도면.
본 발명은 개선된 장치 성능을 위해 CMOS 장치의 nFET 채널 및 pFET 채널에서 원하는 스트레스를 제공하는 반도체 장치 및 그 제조 방법에 관한 것이다. 한 접근법에서, SiGe 아일랜드는, 피착된 Ge 재료를 SOI 박막에 열적으로 혼합함으로써 얻어진다. 유사하게, Si:C 아일랜드는 피착된 Si:C 또는 C를 Si 또는 SOI 박막에 열적으로 혼합함으로써 얻어진다. 본 발명의 방법을 이용함으로써, 필요한 Ge%는 크지 않고 그에 따라 결함 문제를 유발하지 않는다. 또한, pFET 및 nFET에서의 SiGe의 릴랙스 및/또는 Si:C 아일랜드는, 각각 본 발명에 의해 달성될 수 있어, 블랭킷(SiGe 또는 Si:C) 기판에 비해 개선된 성능을 제공한다. 이것은, 본 발명의 구현에서, 예를 들어, 얕은 트렌치 격리(STI)가 릴랙스될 수 있도록 하고 또한 SiGe 및 Si:C 아일랜드의 릴랙스를 용이하게 하도록, 고온의 열적 혼합 단계가 제공되기 때문이다.
본 발명의 이전에는, 서로 다른(원자들간의 크기가 다른) 릴랙스된 결정 격자를 갖는 적어도 2개의 결정 아일랜드의 배치는, 아일랜드들이 비교적 큰 크기를 갖는 웨이퍼 본딩 기술에 의해서만 가능성이 있었다; 그러나, 본 발명에서, 이 방법들은, 릴랙스된 그러나 상이한 결정 구조를 갖는, 작은 결정 아일랜드의 고유한 기판을 산출한다. 한 실시예에서, 이와 같은 구조의 중요한 요소는, 절연체 구조 상의 결정과 아일랜드들 사이에, 예를 들어, SiO2와 같은 고온 안정적 아몰퍼스 재료를 사용하는 것이다. 상이한 (결정) 아일랜드를 갖는 고유한 구조는, 선택적으 로 상이한 결정의 상이한 스트레인드 층들의 배치를 허용한다. 제1 면에서, 상이한 스트레인 층들은 인장성 Si층 및 압축성 Si 층이다. 본 발명의 또 다른 면에서, 상이한 층들은 인장성 Si층 및 SiGe층 또는 압축성 Si층 및 Si:C 층이다.
본 발명은, 복수의 결정 격자 상수를 갖는 절연체 상의 아일랜드를 갖는 기판을 제조하는 기술에 독창적이고 중요한 기여를 한다. 본 발명에서, 예를 들어, 제1 아일랜드(결정 1)은 격자 상수 a ≥ aSi를 가지며, 제2 아일랜드(결정 2)는 격자 상수 a ≤ aSi를 가진다. 본 발명의 한 면에서, 이하에서 더욱 상세히 설명하는 바와 같이, 본 발명의 Si 에피텍셜층은 선택적으로 성장될 수 있고, 이것이 SiGe 및 Si:C 상에 인장성 및 압축성 변형을 가할 것이다. 이 특정한 애플리케이션은 예를 들어 스트레인드 평면형 nFET 및 pFET에서 적합할 것이다.
추가적으로, SiGe에서 홀(hole)은 뛰어난 이동성을 갖고 있는 것으로 알려져 있으나, 이 재료 상에 신뢰성있는 열적 기반의 산화물을 생성하기는 어렵다. 본 발명의 한 구현에서는, 예를 들어, nFET에 대해서는 인장성 스트레인드 Si를 사용하면서 pFET에 대해 릴랙스된 SiGe(결정 1)만을 사용하는 것이 가능하도록, 유전체의 고 K 재료가 피착된다. pFET에 대해 압축성 스트레스가 인가된 Si를 갖는 Si:C를 사용하는 것도 역시 본 발명에 의해 고려되었다. 따라서, 본 발명은 복수 격자 상수 아일랜드 기판의 개념을 일반화할 수 있다.
도 1을 참조하면, 실리콘 웨이퍼가 도시되어 있다. 이와 같은 웨이퍼들은 다양한 이산 및 집적 회로(IC) 반도체 장치 애플리케이션을 위한 시작 기판(starting substrate)으로서 시판되고 있다. 한 실시예에서, 실리콘 온 글래스 (SOI) 웨이퍼는, 산소와 고온 어닐링의 고 주입량 이온 주입을 채택하여 벌크 웨이퍼 내에 BOX층을 형성하는, SIMOX(Separation by IMplanted OXygen) 공정을 이용하여 제조될 수 있다. 또 다른 예로서, 웨이퍼는 그 표면 상에 산화물층을 갖는 또 다른 실리콘 웨이퍼(기판 층)에 장치 품질 실리콘 웨이퍼(device quality silicon wafer)를 접합시켜 제조될 수 있다. 그 다음, 기판 층 상의 산화물 층(이제는 BOX층에 해당됨)의 상부에 (시작 기판의 두께에 비해) 얇은 단결정 실린콘의 장치-품질층을 남겨두는 공정을 사용하여, 쌍이 분리된다. SOI 웨이퍼는 또한 다른 공정드을 사용하여 형성될 수 있다.
여전히 도 1을 참조하면, Si 층(20)이 형성되고 패터닝되어, 패드 산화, 패드 질화물 피착, 리소그래피 기반의 패터닝, 매립된 산화물에 대한 질화물, 산화물, 및 실리콘으로 구성된 스택의 반응성 이온 에칭(RIE), 에지 산화, 라이너 피착, 충전 피착, 화학적 기계적 폴리싱 등의 표준 기술을 사용하여, 얕은 트렌치 격리(STI, 25)를 형성한다. STI 형성 공정은 본 분야에서 잘 알려져 있다. 한 구현에서, 고온 안정된 아몰퍼스 재료, 예를 들어, SiO2가 STI에 대해 사용된다.
도 2를 참조하면, 화학적 증기 피착 방법과 같은 종래의 기술을 사용하여 에피텍셜 Ge 재료(층)(30)이 구조물의 표면 위에 피착된다. 예를 들어, Ge 층(30)을 피착하기 위해 초고진공 화학적 증기 피착(UHVCVD)이 종래의 방식으로 이용될 수 있다. 다른 종래 기술들로서, RTCVD(Rapid Thermal Chemical Vapor Deposition), LRPCVD(Limited Reaction Processing CVD), 및 MBE(Molecular Beam Epitaxy)가 있 다. 한 실시예에서, Ge 재료의 두께는 5 내지 50 나노미터 범위 내에 있거나, 또는, 예를 들어 30 내지 100 나노미터 범위에 있는 하부 Si층의 두께에 따라 달라질 수 있다.
nFET 하드 마스크(35)는 Ge 층(30)의 일부 상에(예를 들어, 형성될 예정의 nFET 장치의 위치에) 제공된다. nFET 하드 마스크(35)는, 스핀-온 코팅, CVD, 플라즈마-보조 CVD, 초고진공 화학적 증기 피착(UHVCVD), 급속 열 화학적 증기 피착법(RTCVD), 제한된 반응 공정 CVD(LRPCVD) 등의 종래의 피착 공정을 사용하여 질화물 하드 마스크 형성될 수 있다.
도 3에서, 노출된 Ge 층(30)이 에칭되고, nFET 마스크(35)가 공지된 기술을 사용하여 스트라이핑된다. 예를 들어, Ge 층(30)은 RIE, 습식 또는 건식 에칭을 사용하여 선택적으로 에칭된다.
도 4에 도시된 바와 같이, Si:C 재료(40)(또는 선택사항으로서 C)가, 에피텍셜적으로 피착된 Ge 재료(35) 위를 포함하여, 구조물 상에 피착된다. 예를 들어, Si:C (또는 선택사항으로서 C) 재료(40)를 피착하기 위해 초고진공 증기 화학적 피착(UHVCVD)이 종래의 방식으로 사용될 수 있다. 다른 종래 기술들로는, RTCVD(Rapid Thermal Chemical Vapor Deposition), LRPCVD(Limited Reaction Processing CVD)등의 방법이 포함된다. 한 실시예에서, Si:C 또는 C 재료의 두께는 5 내지 50 나노미터 범위내에 있거나, 또는, 예를 들어, 30 내지 100 나노미터의 범위 내에 있는 하부 Si층의 두께에 따라 달라질 수 있다. 또 다른 면에서, C를 사용할 때, 두께는 1 내지 30 나노미터의 범위에 있다.
pFET 하드 마스크(45)는 형성될 예정의 pFET의 위치에서 Si:C 재료(40)의 일부 상에 제공된다. pFET 하드 마스크(45)는, 스핀-온 코팅, CVD, 플라즈마-보조 CVD, 초고진공 화학적 증기 피착(UHVCVD), 급속 열 화학적 증기 피착법(RTCVD), 제한된 반응 공정 CVD(LRPCVD) 등의 종래의 피착 고정을 사용하여 질화물 하드 마스크 형성될 수 있다.
도 5에 도시된 바와 같이, 그 다음, 노출된 Si:C 층(40)이 에칭되고 pFET 마스크(45)가 공지된 기술을 사용하여 에칭된다. 예를 들어, Si:C 및 pFET는 예를 들어, RIE, 습식 또는 건칙 에칭등과 같은 표준 기술을 사용하여 에칭될 수 있다.
도 6에서, 구조물에는 열적 어닐링 공정이 가해진다. 이 공정 동안에, nFET 장치의 경우, 피착된 Ge 재료(30)이 하부 SOI막 내에 혼합되어 실질적 SiGe 재료의 아일랜드(50)를 형성한다. 열적 어닐링 공정은, 예를 들어, 약 1200℃ 내지 1350℃에서 1시간 내지 10시간 동안, 한 예로서, 약 5시간 동안 1200℃에서 이루어진다.
본 발명의 방법을 사용함으로써, nFET에 대해 필요한 Ge%는 크지 않으며(예를 들어, 25%이하, 한 예에서는 10 내지 20%), 그에 따라 결함 문제를 유발하지 않는다. 또한, 예를 들어, 고온의 열적 혼합 단계로 인해, STI(25)는 릴랙스될 수 있고 SiGe 아일랜드(50) 및 Si:C 아일랜드(55)의 릴랙스를 용이하게 한다. 이것은, 부분적으로, STI가, 고온에서 점성 재료가 되는, 예를 들어, 고온에서 낮은 점성 재료가 되는 산화물 재료를 포함하기 때문이다.
또한, SiGe 아일랜드(50) 및 Si:C 아일랜드(55)는 상이한 (원자들간의 크기 가 상이한) 릴랙스된 결정 격자를 가지며, 이것은 작은 결정 아일랜드를 갖는 고유한 기판을 산출한다. SiGe 아일랜드(50) 및 Si:C 아일랜드(55)의 릴랙스는 블랭킷(SiGe 또는 SiC) 기판에 비해 개선된 성능을 제공한다. 한 구현에서, SiGe 아일랜드(50) 및 Si:C 아일랜드(55) 사이의 고온 안정된 아몰퍼스 재료, 예를 들어, SiO2와, 절연체 구조 상의 결정이 본 발명에 따라 이용된다.
도 6에 도시된 바와 같이, SiGe 아일랜드(50) 및 Si:C 아일랜드(55) 상에서 Si 에피텍셜 층(60)이 공지된 공정에 의해 선택적으로 성장된다. 본 발명의 한 면에서, 선택적으로 성장된 Si 층(60)은 각각 SiGe 아일랜드 및 Si:C 아일랜드 상에서 인장성 및 압축성으로 스트레인 될 것이다. Si 층(60)은 그 두께가 예를 들어 5 내지 50 나노미터 범위에 있고, 예를 들어, 하부 기판의 두께에 따라 다른 두께나 온도가 본 발명에 사용될 수도 있다.
이제, 구현시에, SiGe 아일랜드(50)은 격자 상수 a≥aSi를 가지며, Si:C 아일랜드(55)는 격자 상수 a≤aSi를 가진다. 즉, 단독으로 보았을 때, Si는 대개 SiGe 층보다 낮은 격자 상수를 가진다; 즉, Si 재료의 격자 상수는 SiGe 층의 격자 상수와 정합하지 않는다. 그러나, 본 발명의 구조에서, Si층의 격자 상수는 SiGe 층의 격자 상수와 정합될려는 경항이 있다. 따라서, (격자 상수가 더 작은) Si를 SiGe 층에 격자 정합시킴으로서, Si층은 인장성 스트레스하에 놓이게 된다. 이 영역은 nFET에 대한 스트레인드 채널로서 역할한다. 한 실시예에서, SiGe층의 Ge 함량은 Si 함량에 대해 그 비율이 25%보다 작을 것이다.
또한, 단독으로, Si는 대개 Si:C 아일랜드보다 더 큰 격자 상수를 가진다. 즉, Si 재료의 격자 상수는 Si:C의 격자 상수와 정합하지 않는다. 그러나, Si층의 격자 상수는 Si:C의 격자 상수와 정합하려는 경향이 있다. (격자 상수가 더 큰) Si를 Si:C 아일랜드에 정합시킴으로써, Si층은 압축성 스트레스하에 놓인다. 즉, SiGe의 경우와 유사하게, Si:C 아일랜드를 포위하는 영역은 평형 상태를 얻으려 할 것이고, 그 결과 Si:C 아일랜드 상에 형성된 에피텍셜 Si층에는 압축성 스트레스가 유발된다. 이 영역은 pFET에 대한 스트레인드 채널로서 역할할 것이다. 한 실시예에서, 피착시에, C 함량은 Si 함량에 대해 그 비율이 4%까지 될 수 있다.
도 7 내지 도 11은 본 발명의 다른 면을 도시한다. 도 7에서, SOI와 같은 실리콘 웨이퍼가 도시되어 있다. 앞서 기술된 구조에서와 같이, SOI는 SIMOX 공정 또는 기타 공지된 공정을 이용하여 제조될 수 있다. Si층(70)은 패터닝되어, 패드 산화, 패드 질화물 피착, 리소그래피 기반의 패터닝, 매립된 산화물에 대한 질화물, 산화물, 및 실리콘으로 구성된 스택의 반응성 이온 에칭(RIE), 에지 산화, 라이너 피착, 충전 피착, 및 화학적 기계적 폴리싱 등의 표준 기술을 사용하여, 얕은 트렌치 격리(STI, 25)를 형성한다. STI 형성 공정은 공지되어 있다.
도 8을 참조하면, 형성될 예정의 pFET 영역에서 구조물의 일부 상에 pFET 마스크(40)가 제공된다. pFET 하드 마스크는 화학적 증기 피착 방법과 같은 종래의 기술을 사용하여 피착될 수 있다. 예를 들어, 이와 같은 기술들에는, 스핀-온 코팅, CVD, 플라즈마-보조 CVD, 초고진공 화학적 증기 피착(UHVCVD), 급속 열 화학적 증기 피착법(RTCVD), 제한된 반응 공정 CVD(LRPCVD)등의 피착 공정이 포함된다.
에피텍셜 Ge 층(30)은 종래 기술을 사용하여 형성될 예정의 nFET의 노출된 표면 위에 선택적으로 성장된다. 한 실시예에서, Ge 재료의 두께는 5 내지 50 나노미터의 범위에 있거나, 또는 예를 들어, 30 내지 100 나노미터 범위의 하부 Si층의 두께에 따라 달라질 수 있다. 하드 마스크(45)는 상기 논의한 공지된 공정을 사용하여 스트라이핑된다.
도 9에서, 형성될 예정의 nFET 위치에서 구조물의 일부분 상에 nFET 마스크(35)가 제공된다. nFET 하드 마스크는 당업자에게 공지된 화학적 증기 피착법과 같은 종래 기술을 사용하여 피착될 수 있다.
Si:C층(40)은 상술한 바와 같이 화학적 증기 피착 방법과 같은 종래 기술을 이용하여 형성될 예정인 pFET 위치에서 구조물의 노출된 표면 위에서 선택적으로 성장된다. 한 실시예에서, Si:C 재료의 두께는 5 내지 50 나노미터 범위에 있거나, 또는 30 내지 100 나노미터의 범위에 있는 하부 Si층의 두께에 따라 달라질 수 있다. C는 1 내지 50 나노미터의 범위에서 더 두꺼울 수 있다.
도 10에 도시된 바와 같이, nFET 하드 마스크(35)는 공지된 방법을 사용하여 제거된다. 그 다음, 구조물은 열적 어닐링 공정에 놓인다. 어닐링 공정 동안에, nFET 장치의 경우, Ge 재료(30)는 SOI 막에 혼합되어 실질적 SiGe 재료의 아일랜드(50)를 형성한다. 이 공정은 또한 기판으로서 BOX층을 형성한다. 열적 어닐링 공정은 예를 들어 약 1200℃ 내지 1350℃의 온도에서 1시간 내지 10시간 동안, 한 예로서, 1200℃에서 약 5시간 동안 수행된다.
상기 논의한 바와 같이, 이전의 구현에서와 유사하게, 본 발명의 방법을 사 용함으로써, 필요한 Ge%는 크지 않고(예를 들어, 25% 이하, 한 구현에서는 10% 내지 20%), 그에 따라, 결함 문제를 유발하지 않는다. 또한, 고온의 열적 혼합에 기인하여, 예를 들어, STI(25)는 릴랙스될 수 있고, SiGe 아일랜드(50) 및 Si:C 아일랜드(55)의 릴랙스를 용이하게 한다. 앞서 언급한 바와 같이, SiGe 및 Si:C의 릴랙스는 블랭킷(SiGe 또는 Si:C) 기판에 비해 개선된 성능을 제공한다. 본 발명의 한 구현에서, 이와 같은 구조의 요소는, 절연체 구조의 결정과 아일랜드 사이에서, SiO2와 같은 고온 안정된 아몰퍼스 재료를 사용하는 것이다.
도 11에 도시된 바와 같이, SiGe 아일랜드(50) 및 Si:C 아일랜드(55) 상에 Si 에피텍셜 재료(60)가 선택적으로 성장된다. Si층(60)은 그 두께가 예를 들어 5 내지 20 나노미터 범위에 있다. 본 발명의 이러한 특징에서, 상이한 층들이 인장성 Si층 또는 압축성 Si층이 된다. 인장성 Si층은 nFET에 대한 스트레인드 채널로서 역할할 것이고, 압축성 Si층은 pFET에 대한 스트레인드 채널로서 역할할 것이다.
본 발명의 또 다른 면에서, C는 pFET 영역에 높은 주입량으로 주입될 수 있다. 이것은 열적 어닐링시에 Si:C에서 1-4%보다 훨씬 큰 농도를 생성할 수 있다. 이 주입량은 약 1 e 16#/㎠ 이거나 5 e 16#/㎠보다 클 것이다.
도 12a의 예에서, 한 실시예로서, nFET 및 pFET 양자 모두에 대해, Si:C 또는 C를 배제하고, SiGe가 사용될 수 있다. 이 구현에서, 스트레인드 Si가 nFET 영역 상에 놓이나 pFET 영역 상에는 놓이지 않는다. 제조시에, nFET은 인장성 스트 레스에 놓인다. 그 다음, 장치의 제조 공정을 시작하기 위해, 고 K 유전체(100)가 구조물 상에서 선택적으로 성장된다; 즉, 고 K 유전체(100)은 스트레인드 Si 층 및 노출된 SiGe 층 위에서 성장된다. 고 K 유전체(100)는 예를 들어 지르코늄 산화물 또는 알루미늄 산화물일 수 있다.
대안으로서, nFET 및 pFET 양자 모두에 대해 SiGe를 배제하고, Si:C가 사용될 수 있다. 이 구현에서, 스트레인드 Si가 pFET 영역에 놓이지만, nFET 영역에는 놓이지 않는다. 제조시에, pFET가 압축성 스트레스에 놓일 것이다. 그 다음, 제조 공정을 시작하기 위해, 고 K 유전체(100)가 구조물 상에서 선택적으로 성장된다; 즉, 고 K 유전체(100)는 스트레인드 Si층과 노출된 Si:C 층 위에서 성장된다. 고 K 유전체(100)는 예를 들어, 지르코늄 또는 알루미늄 산화물일 수 있다. Si:C 또는 SiGe를 시용하기 위한 공정은 앞서 논의한 바와 동일하다.
도 6, 11, 12a 및 12b에 도시된 바와 같이 형성된 구조물은, 본 발명의 원리에 따라 pFET 및 nFET와 같은 반도체 장치의 형성을 수용하는 중간 구조물이다. 최종 장치를 형성하기 위해, 당업자에게 공지된 바와 같이, 표준 CMOS 공정이 수행되어 구조물 상에 전계 효과 트랜지스터와 같은 장치를 형성한다. 예를 들어, 장치는, 스트레인드 Si(또는 Si 및 SiGe와 Si 및 Si:C)의 반도체 채널에 의해 분리된 소스 및 드레인 영역의 이온 주입을 포함할 것이다. 즉, nFET은 인장성 스트레인드 Si 채널 위에 형성될 것이고 pFET은 압축성 스트레인드 Si 채널 위에 형성될 것이다. 게이트 산화물은 스트레인드 Si 채널 꼭대기에 제공되고, 게이트 도전체는 게이트 산화물의 상부에 제공된다. 스페이서들도 역시 제공된다. 이들 컴포넌트 들은 전형적인 전계 효과 트랜지스터들에서 발견되며, 이에 대한 상세한 설명은 당업자가 FET 장치의 제조 공정을 용이하게 이해하는데 필요하지 않다.
본 발명이 실시예들의 관점에서 기술되었지만, 당업자라면 본 발명이 첨부된 특허청구범위의 사상과 범위 내에서 수정되어 실시될 수 있다는 것을 이해할 것이다. 예를 들어, 본 발명은 벌크 기판들에 용이하게 적용될 수 있다.
본 발명은 반도체 장치 분야에 유용하며, 더 구체적으로는 제조 동안에 반도체 장치에서 인장성 및 압축성 스트레스를 부과하는 제조 반도체 장치 및 그 제조 방법에 특히 유용하다.

Claims (22)

  1. 구조물의 제조 방법에 있어서,
    얕은 트렌치 격리(STI, 25)를 기판에 형성하는 단계;
    제1 재료(30)를 상기 기판 상에 제공하는 단계;
    제2 재료(40)를 상기 기판 상에 제공하는 단계;
    각각 nFET 영역 및 pFET 영역에서 제1 아일랜드(50) 및 제2 아일랜드(55)를 형성하기 위해 상기 제1 재료(30)와 상기 제2 재료(40)를 열적 어닐링 공정에 의해 상기 기판 내에 혼합하는 단계; 및
    상기 제1 아일랜드(50) 및 제2 아일랜드(55)와는 상이한 격자 상수를 갖는 재료층을 상기 제1 아일랜드(50) 및 상기 제2 아일랜드(55) 상에 형성하는 단계를 포함하며,
    상기 STI(25)는 릴랙스되어 상기 제1 아일랜드(50) 및 제2 아일랜드(55)의 릴랙스(relaxation)를 용이하게 하는 것인, 구조물 제조 방법.
  2. 제1항에 있어서, 상기 제1 재료(30)는 Ge 재료로 피착되며 상기 제2 재료(40)는 Si:C 또는 C로 피착되는 것인, 구조물 제조 방법.
  3. 제1항에 있어서, 상기 열적 어닐링 공정은 약 1200℃ 내지 1350℃에서 수행되는 것인, 구조물 제조 방법.
  4. 제1항에 있어서, 상기 재료층을 형성하는 단계는 상기 제1 아일랜드(50) 및 상기 제2 아일랜드(55) 상에 Si 재료층을 성장시키는 것인, 구조물 제조 방법.
  5. 제4항에 있어서, 상기 제1 아일랜드(50)는 실질적으로 SiGe를 포함하고, 상기 제2 아일랜드(55)는 실질적으로 Si:C를 포함하고, 상기 Si층은 스트레인드 층(strained layer)인 것인, 구조물 제조 방법.
  6. 제1항에 있어서, 상기 STI(25)는, 온도가 상승함에 따라 점성이 낮아지는 재료로 형성되는 것인, 구조물 제조 방법.
  7. 제4항에 있어서, 상기 Si 재료는 상기 제1 아일랜드(50) 상에서 인장성 스트레스(tensile stress)에 놓이고, 상기 제2 아일랜드(55) 상에서는 압축성 스트레스(compressive stress)에 놓이는 것인, 구조물 제조 방법.
  8. 제1항에 있어서, 상기 제1 재료(30)는 Ge로서, 기판에 대해 약 25%보다 작은 Ge%를 갖는 것인, 구조물 제조 방법.
  9. 제1항에 있어서, 상기 제1 아일랜드(50) 및 상기 제2 아일랜드(55)는 서로 다른 릴랙스된 결정 격자(relaxed crystal lattice)를 갖는 것인, 구조물 제조 방 법.
  10. 제1항에 있어서, 상기 STI(25)는, 고온 안정된 아몰퍼스 재료인 것인, 구조물 제조 방법.
  11. 제1항에 있어서, 상기 제1 재료(30) 및 상기 제2 재료(40)는 상기 혼합 단계 이전에 상기 기판 상에 피착되는 것인, 구조물 제조 방법.
  12. 제1항에 있어서, 상기 제1 재료(30) 및 상기 제2 재료(40)는 상기 혼합 단계 이전에 상기 기판 상에서 성장되는 것인, 구조물 제조 방법.
  13. 제1항에 있어서, 상기 제2 재료(40)는 상기 열적 어닐링 공정시에 1~2%보다 큰 Si:C의 농도를 생성하는 주입량(dose)으로 C가 주입되는(implant) 것인, 구조물 제조 방법.
  14. 제1항에 있어서, 상기 재료층은 상기 제1 아일랜드(50) 및 상기 제2 아일랜드(55) 상에 Si 에피텍셜층을 선택적으로 성장시키는 단계를 포함하고, 상기 Si 에피텍셜층은 상기 제1 아일랜드(50) 및 상기 제2 아일랜드(55)와는 상이한 격자 상수를 가져, 상기 선택적으로 성장된 Si 에피텍셜 층이 각각 제1 아일랜드(50) 및 제2 아일랜드(55) 상에서 인장성 및 압축성으로 스트레인(strained)되도록 하는 것 인, 구조물 제조 방법.
  15. 제1항에 있어서, 상기 제1 아일랜드(50)는 격자 상수 a ≥ aSi를 가지며, 제2 아일랜드(55)는 격자 상수 a ≤ aSi를 갖는 것인, 구조물 제조 방법.
  16. 제15항에 있어서, 상기 제1 아일랜드(50)는 실질적으로 SiGe로 구성되며, 상기 제2 아일랜드는 실질적으로 Si:C와 상기 Si:Ge 아일랜드 위의 에피텍셜 성장된 층으로 구성되며, 상기 Si:C 층은, 에피텍셜 성장된 층을 상기 SiGe 및 Si:C에 대해 격자 정합시킴으로써, 각각 인장성 스트레스 및 압축성 스트레스하에 놓이는 것인, 구조물 제조 방법.
  17. 제1항에 있어서, 상기 제2 아일랜드(55)는 실질적으로 Si:C로 구성되며, C는 상기 열적 어닐링 공정시에 약 1~4%의 범위를 갖는 것인, 반도체 장치 제조 방법.
  18. 반도체 구조를 제조하는 방법에 있어서,
    기판을 형성하는 단계;
    상기 기판에 고온 안정된 아몰퍼스 재료의 얕은 트렌치 격리를 형성하는 단계;
    혼합된 재료의 제1 아일랜드(50) 및 제2 아일랜드(55)를 형성하기 위해 상기 기판에 적어도 하나의 재료를 열적으로 어닐링하는 단계;
    적어도 상기 제1 아일랜드(50) 상에서 Si층을 성장시키는 단계; 및
    상기 Si층을 압축성 스트레스 또는 인장성 스트레스 중 하나로 스트레인하는 단계
    를 포함하는, 반도체 구조 제조 방법.
  19. 제18항에 있어서, 상기 재료는 Ge 및 Si 또는 Si:C 중 적어도 하나인 것인, 반도체 장치 제조 방법.
  20. 제18항에 있어서,
    상기 적어도 하나의 재료는 Ge이고, 상기 제1 아일랜드(50) 및 상기 제2 아일랜드(55)는 실질적으로, 릴랙스된 SiGe의 혼합된 재료로 구성되는 경우,
    상기 적어도 하나의 재료는 C 또는 Si:C이고, 상기 제1 아일랜드(50) 및 상기 제2 아일랜드(55)는 실질적으로, 릴랙스된 Si:C의 혼합된 재료로 구성되는 경우,
    상기 적어도 하나의 재료는 Ge 및 Si:C 또는 C이고, 상기 제1 아일랜드(50)는 실질적으로 SiGe로 구성되며, 상기 제2 아일랜드(55)는 실질적으로 Si:C로 구성되는 경우 중 하나인 것인, 반도체 장치 제조 방법.
  21. 제20항에 있어서, 상기 Si층은 SiGe 재료 및 Si:C 재료와는 상이한 격자 상수를 가지며, 상기 기판은 고온 안정된 아몰퍼스 재료로 형성되는 것인, 반도체 장 치 제조 방법.
  22. 제18항의 방법에 의해 형성된 반도체 구조.
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