CN107507806B - 基于沟道晶向选择的压应变Si CMOS器件及其制备方法 - Google Patents
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Abstract
本发明涉及一种基于沟道晶向选择的压应变Si CMOS器件及其制备方法。该制备方法包括：选取Si衬底；生长弛豫SiC外延层；生长应变Si层；形成浅槽隔离；采用离子注入工艺形成N型阱区和P型阱区；在应变Si层表面连续生长栅介质层和栅极层，并利用刻蚀工艺刻蚀栅极层和栅介质层分别形成栅极；利用自对准工艺形成PMOS源漏区和NMOS源漏区；在源漏区形成源漏接触，最终形成CMOS器件。本发明解决了传统弛豫Si1‑ xGex衬底致双轴应变Si材料空穴迁移率增强效果差的问题，并采用低电导率有效质量的[110]晶向作为双轴应变Si/(001)Si1‑xCx PMOS沟道晶向，高电子迁移率的[100]晶向作为双轴应变Si/(001)Si1‑xCxNMOS沟道晶向，将显著提升双轴应变Si/(001)Si1‑xCx材料的迁移率以及器件的性能。
Description
技术领域
本发明涉及集成电路技术领域，特别涉及一种基于沟道晶向选择的压应变SiCMOS器件及其制备方法。
背景技术
随着器件特征尺寸进入深亚微米以来，集成电路的发展速度已经减缓，物理问题变得十分突出。一是器件内部电场增强引起的一系列问题，如薄栅氧化层的可靠性、量子效应的影响以及迁移率退化等问题；二是由于一些参数不能随器件尺寸等比例缩小，从而对器件和电路性能带来影响，如沟道区杂质的随机涨落、源/漏区串联电阻的影响以及阈值电压的设计问题。集成电路如果继续沿着摩尔定律的预测发展下去，那么这些物理限制必须得到克服。为了保持集成电路性能的不断提升，必须在晶体管中采用新的材料或新的结构，于是应变硅(Si)技术便应运而生。
应变硅技术是通过利用材料Si和其他半导体材料的晶格差异来发挥作用的，在硅中引入应变将大幅提高空穴和电子迁移率，并增强MOS器件的跨导和驱动电流，同时应变硅技术与传统体硅工艺是兼容的，这样就大大减少了改善工艺环境所带来的投资，降低了生产成本，此外，应变硅MOS器件还具有抗辐射能力强、低温下性能优良等特点。应变硅技术从应力类型划分，应变技术可分为单轴应变技术和双轴应变技术两类。单轴应变有压应力和张应力两种类型，主要针对小尺寸MOS沟道器件；对于双轴应变来说，常见有弛豫Si1-xGex衬底致应变Si和Si衬底上应变Si1-xGex两种沟道应变材料，主要应用于大尺度MOS沟道器件性能的提升。
目前，国内众多集成电路制造企业MOS沟道尺寸仍为大尺寸，在现有工艺条件下引入双轴应变技术，将不用追加资金成本，就可有效提升集成电子器件的性能。然而，请参见图1a-图1d，图1a-图1d为现有技术的双轴应变Si/(001)Si1-xGex(001)空穴量子化有效质量的示意图，其中图1a为未应变Si材料，图1b为应变Si/(001)Si0.9Ge0.1材料，图1c为应变Si/(001)Si0.8Ge0.2材料，图1d为应变Si/(001)Si0.6Ge0.4。从应力致空穴迁移率的增强效果来看，传统的弛豫Si1-xGex衬底致双轴应变Si材料，由于应力作用使价带轻重空穴带量子化有效质量发生反转，沿电场方向价带产生的作用与电场力对价带产生的作用相反，双轴应力的作用会首先降低空穴迁移率，然后再增强空穴迁移率。虽然总体上空穴迁移率在应力作用下获得了提升，但“抵消”的部分导致空穴迁移率增强效果“差”。
因此，在设计压应变Si CMOS器件时，如何解决双轴应力致空穴迁移率的增强效果差的问题就变得尤为重要。
发明内容
因此，为解决现有技术存在的技术缺陷和不足，本发明提出一种基于沟道晶向选择的压应变Si CMOS器件及其制备方法。
具体地，本发明一个实施例提出的一种基于沟道晶向选择的压应变Si CMOS器件的制备方法，其中，PMOS器件以Si/(001)Si1-xCx的[110]晶向作为沟道晶向，NMOS器件以Si/(001)Si1-xCx的[100]晶向作为沟道晶向，包括：
S101、选取厚度为2um的Si(001)衬底为初始材料；
S102、在温度为575～675℃下，利用分子束外延工艺，在所述Si衬底上生长一层厚度为150～200nm弛豫SiC外延层；
S103、在500～700℃下，在所述弛豫SiC外延层上利用CVD工艺淀积10～20nm的应变Si层；
S104、利用CVD工艺在所述应变Si层表面淀积厚度为200～300nm的Si3N4阻挡层；
S105、利用干法刻蚀工艺，在所述应变Si层、所述弛豫SiC外延层及所述Si衬底中刻蚀出深度为300～500nm的浅槽；
S106、在750～850℃下，利用CVD工艺在所述浅槽中淀积SiO2材料；
S107、利用CMP工艺去除器件表面的所述SiO2材料，形成浅槽隔离；
S108、在180℃下利用湿法刻蚀工艺采用热磷酸去除所述Si3N4层；
S109、在所述应变Si层表面局部区域采用离子注入工艺注入P离子形成N型阱区；
S110、在所述应变Si层表面异于所述N型阱区的区域采用离子注入工艺注入B离子形成P型阱区；
S111、在250～300℃下，采用原子层淀积工艺，在所述应变Si层表面淀积厚度为2～3nm的HfO2层；
S112、利用CVD工艺在所述HfO2层表面淀积厚度为110nm的TaN层；
S113、采用氯基等离子体蚀掉指定区域的所述TaN层和所述HfO2层形成NMOS栅极和PMOS栅极；
S114、利用自对准工艺，对异于所述PMOS栅极的所述P型阱区表面进行B离子注入，形成PMOS源漏区，并在250～300℃、N2环境下快速热退火30s，形成PMOS源漏极；
S115、利用自对准工艺，对异于所述NMOS栅极的所述N型阱区表面进行P离子注入，形成NMOS源漏区，并在250～300℃、N2环境下快速热退火30s，形成NMOS源漏极；
S116、利用CVD工艺在所述PMOS源漏极和所述NMOS源漏极淀积厚度为20～30nm的BPSG，形成电介质层；
S117、利用硝酸和氢氟酸刻蚀所述电介质层形成PMOS源漏接触孔和NMOS源漏接触孔；
S118、利用电子束蒸发工艺在所述PMOS源漏接触孔和所述NMOS源漏接触孔表面淀积厚度为10～20nm的W层，形成PMOS源漏接触和NMOS源漏接触；
S119、利用刻蚀工艺选择性蚀掉指定区域的所述W层，采用CMP工艺进行平坦化处理，最终形成所述基于沟道晶向选择的压应变Si CMOS器件。
本发明另一个实施例提出的一种基于沟道晶向选择的压应变Si CMOS器件，包括Si衬底层、弛豫SiC外延层、应变Si层、栅介质层、金属栅极层、BPSG介质层及W层；其中，所述CMOS器件由上述实施例所述的方法制备形成。
本发明另一个实施例提出的一种基于沟道晶向选择的压应变Si CMOS器件的制备方法，包括：
选取Si衬底；
在所述Si衬底表面生长弛豫SiC外延层；
在所述弛豫SiC外延层表面生长应变Si层；
在所述应变Si层、所述弛豫SiC外延层及所述Si衬底内形成浅槽隔离；
在所述应变Si层表面局部区域采用离子注入工艺形成N型阱区；
在所述应变Si层表面异于所述N型阱区的区域采用离子注入工艺形成P型阱区；
在所述应变Si层表面连续生长栅介质层和栅极层，并利用刻蚀工艺刻蚀所述栅极层和所述栅介质层分别形成PMOS栅极和NMOS栅极；
利用自对准工艺，对异于所述PMOS栅极的所述P型阱区表面进行离子注入形成PMOS源漏区；
利用自对准工艺，对异于所述NMOS栅极的所述N型阱区表面进行离子注入，形成NMOS源漏区；
在所述PMOS源漏区和所述NMOS源漏区分别形成PMOS源漏接触和NMOS源漏接触，最终形成所述基于沟道晶向选择的压应变Si CMOS器件。
在发明的一个实施例中，在所述Si衬底表面生长弛豫SiC外延层，包括：
在温度为575～675℃下，利用分子束外延工艺，在所述单晶Si衬底上生长一层厚度为150～200nm弛豫SiC外延层。
在本发明的一个实施例中，所述弛豫SiC外延层生长的具体工艺参数为：C组分为1.30％～2％，H2气源流速为150ml/min，NPS气源流速为50ml/min，SiCH6气源流速为1ml/min。
在本发明的一个实施例中，在所述应变Si层、所述弛豫SiC外延层及所述Si衬底内形成浅槽隔离，包括：
利用CVD工艺在所述应变Si层表面淀积Si3N4阻挡层；
利用干法刻蚀工艺，在所述应变Si层、所述弛豫SiC外延层及所述Si衬底中刻蚀出浅槽；
利用CVD工艺在所述浅槽中淀积SiO2材料；
利用CMP工艺去除器件表面的所述SiO2材料，形成所述浅槽隔离；
利用湿法刻蚀工艺去除所述Si3N4层。
在本发明的一个实施例中，在所述应变Si层表面连续生长栅介质层和栅极层，并利用刻蚀工艺刻蚀所述栅极层和所述栅介质层分别形成PMOS栅极和NMOS栅极，包括：
采用原子层淀积工艺，在所述应变Si层表面淀积HfO2层；
利用CVD工艺在所述HfO2层表面淀积TaN层；
采用氯基等离子体蚀掉指定区域的所述TaN层和所述HfO2层形成所述NMOS栅极和所述PMOS栅极。
在本发明的一个实施例中，在所述PMOS源漏区和所述NMOS源漏区分别形成PMOS源漏接触和NMOS源漏接触，包括：
利用CVD工艺在所述PMOS源漏区和所述NMOS源漏区淀积BPSG形成电介质层；
利用硝酸和氢氟酸刻蚀所述电介质层形成PMOS源漏接触孔和NMOS源漏接触孔；
利用电子束蒸发工艺在所述PMOS源漏接触孔和所述NMOS源漏接触孔表面淀积W层，形成所述PMOS源漏接触和所述NMOS源漏接触。
本发明另一个实施例提出的基于沟道晶向选择的压应变Si CMOS器件，包括：Si衬底层、弛豫SiC外延层、应变Si层、栅介质层、金属栅极层、BPSG介质层及W层；其中，所述CMOS器件由上述实施例所述的方法制备形成。
上述实施例，本发明提出采用弛豫Si1-xCx衬底致双轴应变Si材料载流子迁移率增强的技术，解决传统弛豫Si1-xGex衬底致双轴应变Si材料空穴迁移率增强效果差的问题。同时，采用低电导率有效质量的[110]晶向作为双轴应变Si/(001)Si1-xCx PMOS沟道晶向，高电子迁移率的[100]晶向作为双轴应变Si/(001)Si1-xCx NMOS沟道晶向，显著提升沟道载流子迁移率以及CMOS器件的性能。具体优点如下：
1、本发明利用的沟道材料为压应变Si材料，相对于传统张应变Si材料，不会出现载流子迁移率增强效果“差”的问题，从而进一步提高了PMOS器件的电流驱动与频率特性；
2、双轴应变Si/(001)Si1-xCx PMOS沿[110]晶向空穴有效质量随应力的增加而显著减小，可减小约50％左右。以此晶向为PMOS沟道晶向，若不考虑空穴散射几率问题，双轴应变Si/(001)Si1-xCx PMOS空穴迁移率可相应获得显著的增强；
3、本发明PMOS器件具有较大的驱动电流，缩小了与NMOS器件驱动电流的差距，从而可提升CMOS电路的速度和集成度；
4、由于本发明所提出的工艺方法与现有Si集成电路加工工艺兼容，因此，可以在不用追加任何资金和设备投入的情况下，制备出压应变Si沟道CMOS器件与集成电路，可实现国内长沟道集成电路性能的大幅提升。
通过以下参考附图的详细说明，本发明的其它方面和特征变得明显。但是应当知道，该附图仅仅为解释的目的设计，而不是作为本发明的范围的限定，这是因为其应当参考附加的权利要求。还应当知道，除非另外指出，不必要依比例绘制附图，它们仅仅力图概念地说明此处描述的结构和流程。
附图说明
下面将结合附图，对本发明的具体实施方式进行详细的说明。
图1a-图1d为现有技术的双轴应变Si/(001)Si1-xGex(001)空穴量子化有效质量的示意图；
图2为本发明实施例提供的一种基于沟道晶向选择的压应变Si CMOS器件的工艺流程图；
图3a-图3d为本发明实施例提供的一种双轴应变Si/(001)Si1-xGex(001)空穴量子化有效质量的示意图；
图4a-图4b为本发明实施例提供的一种双轴应变Si/(001)Si1-xCx CMOS沟道内沿高对称晶向空穴电导率有效质量的示意图；
图5a-图5q为本发明实施例提供的一种基于沟道晶向选择的压应变Si CMOS器件的工艺示意图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
实施例一
请参见图2，图2为本发明实施例提供的一种基于沟道晶向选择的压应变Si CMOS器件的工艺流程图。该方法包括如下步骤：
步骤a、选取Si衬底；
步骤b、在所述Si衬底表面生长弛豫SiC外延层；
步骤c、在所述弛豫SiC外延层表面生长应变Si层；
步骤d、在所述应变Si层、所述弛豫SiC外延层及所述Si衬底内形成浅槽隔离；
步骤e、在所述应变Si层表面局部区域采用离子注入工艺形成N型阱区；
步骤f、在所述应变Si层表面异于所述N型阱区的区域采用离子注入工艺形成P型阱区；
步骤g、在所述应变Si层表面连续生长栅介质层和栅极层，并利用刻蚀工艺刻蚀所述栅极层和所述栅介质层分别形成PMOS栅极和NMOS栅极；
步骤h、利用自对准工艺，对异于所述PMOS栅极的所述P型阱区表面进行离子注入形成PMOS源漏区；
步骤i、利用自对准工艺，对异于所述NMOS栅极的所述N型阱区表面进行离子注入，形成NMOS源漏区；
步骤j、在所述PMOS源漏区和所述NMOS源漏区分别形成PMOS源漏接触和NMOS源漏接触，最终形成所述基于沟道晶向选择的压应变Si CMOS器件。
其中，步骤b包括：
在温度为575～675℃下，利用分子束外延工艺，在所述单晶Si衬底上生长一层厚度为150～200nm弛豫SiC外延层。其中，所述弛豫SiC外延层生长的具体工艺参数为：C组分为1.30％～2％，H2气源流速为150ml/min，NPS气源流速为50ml/min，SiCH6气源流速为1ml/min。
可选地，步骤d包括：
步骤d1、利用CVD工艺在所述应变Si层表面淀积Si3N4阻挡层；
步骤d2、利用干法刻蚀工艺，在所述应变Si层、所述弛豫SiC外延层及所述Si衬底中刻蚀出浅槽；
步骤d3、利用CVD工艺在所述浅槽中淀积SiO2材料；
步骤d4、利用CMP工艺去除器件表面的所述SiO2材料，形成所述浅槽隔离；
步骤d5、利用湿法刻蚀工艺去除所述Si3N4层。。
其中，对于步骤g，具体工艺可以为：
步骤g1、采用原子层淀积工艺，在所述应变Si层表面淀积HfO2层；
步骤g2、利用CVD工艺在所述HfO2层表面淀积TaN层；
步骤g3、采用氯基等离子体蚀掉指定区域的所述TaN层和所述HfO2层形成所述NMOS栅极和所述PMOS栅极。
其中，在步骤j还包括工艺步骤：
步骤j1、利用CVD工艺在所述PMOS源漏区和所述NMOS源漏区淀积BPSG形成电介质层；
步骤j2、利用硝酸和氢氟酸刻蚀所述电介质层形成PMOS源漏接触孔和NMOS源漏接触孔；
步骤j3、利用电子束蒸发工艺在所述PMOS源漏接触孔和所述NMOS源漏接触孔表面淀积W层，形成所述PMOS源漏接触和所述NMOS源漏接触。
请一并参见图3a-图3d，图3a-图3d为本发明实施例提供的一种双轴应变Si/(001)Si1-xGex(001)空穴量子化有效质量的示意图。其中，图3a为未应变Si材料，图1b为应变Si/(001)Si0.98Ge0.02材料，图1c为应变Si/(001)Si0.96Ge0.04材料，图1d为应变Si/(001)Si0.94Ge0.06。通过理论计算发现，若采用弛豫Si1-xCx衬底致双轴应变Si材料空穴迁移率增强的技术，双轴应变Si/(001)Si1-xCx PMOS量子化有效质量在应力作用下未发生“重”有效质量与“轻”有效质量的反转，纵向电场力与应力作用对沿电场方向能带的作用是一致的，不会出现类似双轴应变Si/(001)Si1-xGex PMOS空穴迁移率先降低再增强的情况，可以改善目前常用双轴应力空穴迁移率增强效果“差”的问题，使PMOS集成电路芯片性能得到进一步的提升。
请一并参见图4a-图4b，图4a-图4b为本发明实施例提供的一种双轴应变Si/(001)Si1-xCx PMOS沟道内沿高对称晶向空穴电导率有效质量的示意图；图4a为[100]晶向，图4b为[110]晶向。双轴应变Si/(001)Si1-xCx PMOS沿[100]晶向空穴电导率有效质量随应力的增加而减小，可减小约20％左右。以此晶向为PMOS沟道晶向，若不考虑空穴散射几率问题，双轴应变Si/(001)Si1-xCx PMOS空穴迁移率可相应获得约20％的增强。而沿[110]晶向电导率空穴有效质量随应力的增加也显著减小，可减小约50％左右。因此以[110]晶向为PMOS沟道晶向，若不考虑空穴散射几率问题，双轴应变Si/(001)Si1-xCx PMOS空穴迁移率增强效果更为显著。
本发明对于NMOS器件的性能也有一定程度的提升。当应变硅生长在弛豫的SiC上时，室温下，拉伸应变使得硅的六重简并能谷Δ6分裂成两组分立的能谷：一组为二重简并能谷Δ2，另一组是四重简并能谷Δ4，应变促使导带底的简并能谷分裂，电子先占据能量较低的能谷Δ4，Δ2能谷中的电子数目减少，等能面的形状发生改变，引起应变Si电子有效质量下降，因此NMOS器件的电子迁移率将会得到提升。
因此，本发明基于以上原理，采用弛豫Si1-xCx衬底致双轴应变Si材料载流子迁移率增强的技术，解决传统弛豫Si1-xGex衬底致双轴应变Si材料空穴迁移率增强效果差的问题。同时，采用低电导率有效质量的[110]晶向作为双轴应变Si/(001)Si1-xCx PMOS沟道晶向，高电子迁移率的[100]晶向作为双轴应变Si/(001)Si1-xCx NMOS沟道晶向，显著提升沟道载流子迁移率以及CMOS器件的性能。
实施例二
请参见图5a-图5q，图5a-图5q为本发明实施例提供的一种基于沟道晶向选择的压应变Si CMOS器件的工艺示意图，在上述实施例的基础上，本实施例将较为详细地对本发明的工艺流程进行介绍。该方法包括：
S101、衬底选取：如图5a所示，选取2um厚的掺杂硅(Si)衬底片001为初始材料。
S102、外延层生长：
S1021、如图5b所示，利用分子束外延(MBE)法，生长一层150～200nm厚的弛豫碳硅外延层002，碳组分约为1.30％～2％。生长温度约为575～675℃，气源流速如下：H2约150ml/min，NPS约50ml/min，SiCH6约1ml/min；
S1022、如图5c所示，利用CVD的方法，在500～700℃下，在弛豫碳硅层上生长一层10～20nm的应变Si层003，压应变硅沟道材料相较于传统双轴应变硅材料，载流子迁移率显著提升。
S103、浅槽隔离技术：
S1031、如图5d所示，利用CVD的方法，淀积一层厚度约为200nm的Si3N4 04作为化学机械抛光的停止层；
S1032、如图5e所示，光刻浅槽隔离区，利用干法刻蚀工艺，NMOS和PMOS器件隔离区刻蚀出深度为300～500nm的浅槽；利用CVD的方法，在750～850℃下，在晶圆表面淀积二氧化硅(SiO2)005，填满浅槽；
S1033、如图5f所示，用化学机械抛光的方法去除表面的氧化层，并在180℃条件下用热磷酸湿法刻蚀除去Si3N4。
S104、形成CMOS栅极：
S1041、如图5g所示，光刻胶006成型以阻挡离子注入，再进行磷离子注入，形成局部N型区域，用于制造PMOS管；
S1042、如图5h所示，光刻胶007成型以阻挡离子注入，再进行硼离子注入，形成局部P型区域，用于制造NMOS管；
S1043、如图5i所示，采用原子层淀积(ALD)的方法，在250～300℃下，淀积2～3nm厚的氧化铪(HfO2)层008；
S1044、如图5j所示，利用化学气相淀积(CVD)的方法在750～850℃下，表面淀积一层110nm厚的氮化钽(TaN)009；
S1045、如图5k所示，使用氯基等离子体通过光刻和蚀刻其他区域的HfO2和TaN形成栅极区。
S105、形成CMOS源漏区域：
S1051、离子注入形成PMOS源漏区。如图5l所示，在NMOS器件指定区域涂胶010，采用自对准工艺，对PMOS的源漏区进行硼(B)注入，形成源漏区，之后在250～300℃氮气环境下快速热退火(RTA)30s，形成源漏极011；
S1052、离子注入形成NMOS源漏区。如图5m所示，在PMOS器件指定区域涂胶012，采用自对准工艺，对NMOS的源漏区进行磷(P)注入，形成源漏区，之后在250～300℃氮气环境下快速热退火(RTA)30s，形成源漏极013；
S106、淀积CMOS电极：
S1061、淀积介质层。如图5n所示，采用化学气象淀积(CVD)淀积20～30nm的BPSG，形成介质层(PMD)014，掺BPSG能俘获移动离子，以防止它们扩散到栅极而损害器件性能；
S1062、刻蚀接触孔。如图5o所示，用硝酸和氢氟酸刻蚀BPSG形成源漏接触孔；
S1063、淀积金属。如图5p所示，利用电子束蒸发淀积10～20nm厚的钨(W)015，形成源漏接触；
S1064、刻蚀金属。如图5q所示，利用刻蚀工艺刻选择性蚀掉指定区域的金属W，采用化学机械抛光(CMP)进行平坦化处理，最终形成基于沟道晶向选择的压应变Si CMOS器件。
实施例三
本发明还提供一种基于沟道晶向选择的压应变Si CMOS器件，其包括：Si衬底层、弛豫SiC外延层、应变Si层、栅介质层、金属栅极层、BPSG介质层及W层；其中，所述CMOS器件由上述实施例所述的方法制备形成。
综上所述，本文中应用了具体个例对本发明基于沟道晶向选择的压应变Si CMOS器件及其制备方法的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制，本发明的保护范围应以所附的权利要求为准。
Claims (9)
1.一种基于沟道晶向选择的压应变Si CMOS器件的制备方法，其特征在于，包括：
S101、选取厚度为2um的Si(001)衬底为初始材料；
S102、在温度为575～675℃下，利用分子束外延工艺，在所述Si衬底上生长一层厚度为150～200nm弛豫SiC外延层；
S103、在500～700℃下，在所述弛豫SiC外延层上利用CVD工艺淀积10～20nm的应变Si层，所述应变Si层采用压应变硅沟道材料，其中，其中，PMOS器件以Si/(001)Si1-xCx的[110]晶向作为沟道晶向，NMOS器件以Si/(001)Si1-xCx的[100]晶向作为沟道晶向；
S104、利用CVD工艺在所述应变Si层表面淀积厚度为200～300nm的Si3N4阻挡层；
S105、利用干法刻蚀工艺，在所述应变Si层、所述弛豫SiC外延层及所述Si衬底中刻蚀出深度为300～500nm的浅槽；
S106、在750～850℃下，利用CVD工艺在所述浅槽中淀积SiO2材料；
S107、利用CMP工艺去除器件表面的所述SiO2材料，形成浅槽隔离；
S108、在180℃下利用湿法刻蚀工艺采用热磷酸去除所述Si3N4层；
S109、在所述应变Si层表面局部区域采用离子注入工艺注入P离子形成N型阱区；
S110、在所述应变Si层表面异于所述N型阱区的区域采用离子注入工艺注入B离子形成P型阱区；
S111、在250～300℃下，采用原子层淀积工艺，在所述应变Si层表面淀积厚度为2～3nm的HfO2层；
S112、利用CVD工艺在所述HfO2层表面淀积厚度为110nm的TaN层；
S113、采用氯基等离子体蚀掉指定区域的所述TaN层和所述HfO2层形成NMOS栅极和PMOS栅极；
S114、利用自对准工艺，对异于所述PMOS栅极的所述P型阱区表面进行B离子注入，形成PMOS源漏区，并在250～300℃、N2环境下快速热退火30s，形成PMOS源漏极；
S115、利用自对准工艺，对异于所述NMOS栅极的所述N型阱区表面进行P离子注入，形成NMOS源漏区，并在250～300℃、N2环境下快速热退火30s，形成NMOS源漏极；
S116、利用CVD工艺在所述PMOS源漏极和所述NMOS源漏极淀积厚度为20～30nm的BPSG，形成电介质层；
S117、利用硝酸和氢氟酸刻蚀所述电介质层形成PMOS源漏接触孔和NMOS源漏接触孔；
S118、利用电子束蒸发工艺在所述PMOS源漏接触孔和所述NMOS源漏接触孔表面淀积厚度为10～20nm的W层，形成PMOS源漏接触和NMOS源漏接触；
S119、利用刻蚀工艺选择性蚀掉指定区域的所述W层，采用CMP工艺进行平坦化处理，最终形成所述基于沟道晶向选择的压应变Si CMOS器件。
2.一种基于沟道晶向选择的压应变Si CMOS器件，其特征在于，包括：Si衬底层、弛豫SiC外延层、应变Si层、栅介质层、金属栅极层、BPSG介质层及W层；其中，所述CMOS器件由权利要求1所述的方法制备形成。
3.一种基于沟道晶向选择的压应变Si CMOS器件的制备方法，其特征在于，包括：
选取Si衬底；
在所述Si衬底表面生长弛豫SiC外延层；
在所述弛豫SiC外延层表面生长应变Si层，所述应变Si层采用压应变硅沟道材料，其中，其中，PMOS器件以Si/(001)Si1-xCx的[110]晶向作为沟道晶向，NMOS器件以Si/(001)Si1-xCx的[100]晶向作为沟道晶向；
在所述应变Si层、所述弛豫SiC外延层及所述Si衬底内形成浅槽隔离；
在所述应变Si层表面局部区域采用离子注入工艺形成N型阱区；
在所述应变Si层表面异于所述N型阱区的区域采用离子注入工艺形成P型阱区；
在所述应变Si层表面连续生长栅介质层和栅极层，并利用刻蚀工艺刻蚀所述栅极层和所述栅介质层分别形成PMOS栅极和NMOS栅极；
利用自对准工艺，对异于所述PMOS栅极的所述P型阱区表面进行离子注入形成PMOS源漏区；
利用自对准工艺，对异于所述NMOS栅极的所述N型阱区表面进行离子注入，形成NMOS源漏区；
在所述PMOS源漏区和所述NMOS源漏区分别形成PMOS源漏接触和NMOS源漏接触，最终形成所述基于沟道晶向选择的压应变Si CMOS器件。
4.如权利要求3所述的方法，其特征在于，在所述Si衬底表面生长弛豫SiC外延层，包括：
在温度为575～675℃下，利用分子束外延工艺，在单晶Si衬底上生长一层厚度为150～200nm弛豫SiC外延层。
5.如权利要求4所述的方法，其特征在于，所述弛豫SiC外延层生长的具体工艺参数为：C组分为1.30％～2％，H2气源流速为150ml/min，NPS气源流速为50ml/min，SiCH6气源流速为1ml/min。
6.如权利要求3所述的方法，其特征在于，在所述应变Si层、所述弛豫SiC外延层及所述Si衬底内形成浅槽隔离，包括：
利用CVD工艺在所述应变Si层表面淀积Si3N4阻挡层；
利用干法刻蚀工艺，在所述应变Si层、所述弛豫SiC外延层及所述Si衬底中刻蚀出浅槽；
利用CVD工艺在所述浅槽中淀积SiO2材料；
利用CMP工艺去除器件表面的所述SiO2材料，形成所述浅槽隔离；
利用湿法刻蚀工艺去除所述Si3N4层。
7.如权利要求3所述的方法，其特征在于，在所述应变Si层表面连续生长栅介质层和栅极层，并利用刻蚀工艺刻蚀所述栅极层和所述栅介质层分别形成PMOS栅极和NMOS栅极，包括：
采用原子层淀积工艺，在所述应变Si层表面淀积HfO2层；
利用CVD工艺在所述HfO2层表面淀积TaN层；
采用氯基等离子体蚀掉指定区域的所述TaN层和所述HfO2层形成所述NMOS栅极和所述PMOS栅极。
8.如权利要求3所述的方法，其特征在于，在所述PMOS源漏区和所述NMOS源漏区分别形成PMOS源漏接触和NMOS源漏接触，包括：
利用CVD工艺在所述PMOS源漏区和所述NMOS源漏区淀积BPSG形成电介质层；
利用硝酸和氢氟酸刻蚀所述电介质层形成PMOS源漏接触孔和NMOS源漏接触孔；
利用电子束蒸发工艺在所述PMOS源漏接触孔和所述NMOS源漏接触孔表面淀积W层，形成所述PMOS源漏接触和所述NMOS源漏接触。
9.一种基于沟道晶向选择的压应变Si CMOS器件，其特征在于，包括：Si衬底层、弛豫SiC外延层、应变Si层、栅介质层、金属栅极层、BPSG介质层及W层；其中，所述CMOS器件由权利要求3～8任一项所述的方法制备形成。
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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