TWI590451B - 鰭式場效電晶體結構及其形成方法 - Google Patents

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彭成毅
葉致鍇
李宗霖
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Description

鰭式場效電晶體結構及其形成方法
本揭露是有關於半導體裝置，且特別是有關於鰭式場效電晶體結構及其形成方法。
半導體元件使用於各式各樣的電子元件中，例如電腦、手機和其他元件。半導體元件包括形成在半導體晶圓上的積體電路，這些積體電路是透過在半導體晶圓上沈積多種材料薄膜，然後再圖案化材料薄膜而形成的。積體電路包括場效電晶體(FET)，例如金屬氧化物半導體(metal oxide semiconductor，MOS)電晶體。
半導體產業的目標之一就是要持續縮小場效電晶體的尺寸並提昇其速度。為了達到這些目標，正在研究開發鰭式場效電晶體(finFET)或多閘極電晶體。然而，伴隨此種新型元件結構和持續縮小finFET的嘗試，新的挑戰亦被發現。
本揭露之一實施例是一種結構。此結構包括通 道區、第一源極/汲極區、第二源極/汲極區、介電層和閘極。通道區包括基材上的第一半導體層。第一半導體層中的每一者和與其相鄰的第一半導體層的分開，而第一半導體層中的每一者具有第一側壁和第二側壁。第一側壁沿著垂直延伸至基材的第一平面對齊，第二側壁沿著垂直延伸至基材的第二平面對齊。第一源極/汲極區和第二源極/汲極區設於通道區的相對兩側。第一半導體層中的每一者自第一源極/汲極區延伸至第二源極/汲極區。介電層和第一半導體層的第一側壁和第二側壁接觸，且介電層延伸進入第一平面和第二平面之間的區域。閘極位於介電層上。
本揭露之一另一實施例是一種結構。此結構包括n型元件和p型元件。n型元件包括第一通道區、第一源極/汲極區、第二源極/汲極區、第一閘極介電質和第一閘極。第一通道區包括第一超晶格，其包括交替設置的第一層和第二層。第一層是第一半導體材料而第二層是第二半導體材料。第一源極/汲極區和第二源極/汲極區設於第一通道區的相對兩側。第一層和第二層中的每一者從第一源極/汲極區延伸至第二源極/汲極區。第一閘極介電質位於第一超晶格上。第一閘極位於第一閘極介電質上。p型元件包括第二通道區、第三源極/汲極區、第四源極/汲極區、第二閘極介電質和第二閘極。第二通道區包括第二超晶格，其包括交替設置的第三層和第四層。第三層是第一半導體材料，而第四層是第二半導體材料。第一半導體材料和第二半導體材料在第二超晶格中的順序和在第一超晶 格中的順序相同。第三源極/汲極區和第四源極/汲極區設於第二通道區的相對兩側。第三層和第四層中的每一者從第三源極/汲極區延伸至第四源極/汲極區。第二閘極介電質位於第二超晶格上。第二閘極位於第二閘極介電質上。
本揭露之一另一實施例是一種方法。所述方法包括形成包括超晶格的鰭片，超晶格包括交替設置的第一層和第二層；在形成鰭片之後，選擇性蝕刻第一層；在選擇性蝕刻第一層之後，在第二層上形成閘極介電質；以及在閘極介電質上形成閘極。
20‧‧‧基材
22‧‧‧緩衝層
24、24a、24b、24c、24d、24e、24f‧‧‧超晶格
26、26a、26b、26c‧‧‧第一層
28、28d、28e、28f‧‧‧第二層
30‧‧‧絕緣材料
100、102、104、106、108、110、120、122、124、126、128、130、132、140、142、144、146、148、150、152、154、156、158、160、162、170‧‧‧步驟
32‧‧‧虛設閘極介電質
34‧‧‧虛設閘極
36‧‧‧閘極間隙壁
38‧‧‧磊晶源極/汲極區
40‧‧‧ILD0
42‧‧‧閘極介電質
44‧‧‧閘極
46‧‧‧ILD1
48‧‧‧接觸
根據以下詳細說明並閱讀附圖最能理解本揭露的態樣。應該注意的是，如同業界的標準作法，許多特徵不是按照比例繪示的。事實上，為了進行清楚討論，許多特徵的尺寸可能經過任意縮放。
圖1A、1B、2A、2B、3A、3B、4A和4B是根據一些實施例製造鰭式場效電晶體(finFET)之鰭片的中間階段的各種三維(3D)示意圖和剖面示意圖，所述鰭片包括超晶格。
圖5是根據一些實施例的製造圖1A-B至圖4A-B之鰭片的製造流程圖。
圖6A、6B、7A、7B、8A、8B、9A和9B是根據一些實施例製造包括超晶格的鰭片的中間階段的各種3D示意圖和剖面示意圖。
圖10是根據一些實施例的製造圖6A-B至圖9A-B之鰭片的製造流程圖。
圖11A、11B、11C、12A、12B、12C、13A、13B、13C、14A、14B、14C、15A、15B、15C、16A、16B、16C、17A、17B、17C、18A、18B和18C是根據一些實施例製造包括超晶格通道區的finFET的中間階段的各種3D示意圖和剖面示意圖。
圖19是根據一些實施例的製造圖11A-C至圖18A-C之鰭式場效電晶體的製造流程圖。
圖20是根據一些實施例的鰭式場效電晶體的另一製造流程圖。
圖21A、21B和21C是根據一些實施例之圖20的第一示範蝕刻步驟之結果的各種3D示意圖和剖面示意圖。
圖22A、22B和22C是根據一些實施例以圖20的流程和圖21A-C的蝕刻步驟形成的結構的各種3D示意圖和剖面示意圖。
圖23A、23B和23C是根據一些實施例之圖20的第二示範蝕刻步驟之結果的各種3D示意圖和剖面示意圖。
圖24A、24B和24C是根據一些實施例以圖20的流程和圖23A-C的蝕刻步驟形成的結構的各種3D示意圖和剖面示意圖。
圖25A、25B和25C是根據一些實施例之圖20的第三示範蝕刻步驟之結果的各種3D示意圖和剖面示意圖。
圖26A、26B和26C是根據一些實施例以圖20的流程和圖25A-C的蝕刻步驟形成的結構的各種3D示意圖和剖面示意圖。
圖27A、27B和27C是根據一些實施例之圖20的第四示範蝕刻步驟之結果的各種3D示意圖和剖面示意圖。
圖28A、28B和28C是根據一些實施例以圖20的流程和圖27A-C的蝕刻步驟形成的結構的各種3D示意圖和剖面示意圖。
圖29A、29B和29C是根據一些實施例之圖20的第五示範蝕刻步驟之結果的各種3D示意圖和剖面示意圖。
圖30A、30B和30C是根據一些實施例以圖20的流程和圖29A-C的蝕刻步驟形成的結構的各種3D示意圖和剖面示意圖。
圖31A、31B和31C是根據一些實施例之圖20的第六示範蝕刻步驟之結果的各種3D示意圖和剖面示意圖。
圖32A、32B和32C是根據一些實施例以圖20的流程和圖31A-C的蝕刻步驟形成的結構的各種3D示意圖和剖面示意圖。
圖33A、33B和33C是根據一些實施例之圖20的第七示範蝕刻步驟之結果的各種3D示意圖和剖面示意圖。
圖34A、34B和34C是根據一些實施例以圖20的流程和圖33A-C的蝕刻步驟形成的結構的各種3D示意圖和剖面示意圖。
圖35A、35B和35C是根據一些實施例之圖20的第八示範蝕刻步驟之結果的各種3D示意圖和剖面示意圖。
圖36A、36B和36C是根據一些實施例以圖20的流程和圖35A-C的蝕刻步驟形成的結構的各種3D示意圖和剖面示意圖。
圖37是根據一些實施例之互補式元件結構的剖面示意圖。
以下揭露內容提供了許多不同的實施例或實例，使本揭露的各種特徵得以實現。下文描述了構件和安排方式的各種實例是為了簡化本揭露的內容。這些內容當然僅是例示而已，其意不在構成限制。例如，在下文中敘述第一特徵形成在第二特徵上或上方，可能包括形成直接接觸的第一和第二特徵的實施例，也可能包括其他特徵形成於第一和第二特徵之間的實施例，此時第一和第二特徵就可能沒有直接接觸。此外，本揭露可在許多實例中重複元件符號及/或字母。此類重複之目的在求簡化和明確，並不表示在文中討論的各種實施例及/或組態之間有何關係。
此外，在本文中，為了易於描述圖式中某個元件或特徵和其他元件或特徵的關係，可能會使用空間相對術語，例如「在…下方」、「在…下」、「低於」、「在…上方」、「高於」和類似用語。這些空間相對術語意欲涵蓋元件使用或操作時的所有不同方向，不只限於圖 式所繪的方向而已。被描述的裝置可以其他方式定向(旋轉90度或定於另一方向)，而本文使用的空間相對描述語則可相應地進行解讀。
根據許多實施例，提供鰭式場效電晶體(finFET)和形成鰭式場效電晶體的方法。將說明形成鰭式場效電晶體的中間階段。本文討論的一些實施例是在使用閘極後製(gate-last)製程形成鰭式場效電晶體的脈絡下進行討論的。有些實施例也考慮到用於閘極先製(gate-first)製程的態樣。也將討論實施例的一些變化。本揭露所屬技術領域中具有通常知識者將可輕易理解，其他可作出的修改被認為是落於其他實施例的範疇之內。雖然討論實施例的方法時有特定順序，許多其他實施例的方法可在任意合理的順序下進行，且可包括和本文相比更少或更多的步驟。
有些實施例考慮在製程中同時製造n型元件(如n型finFET)和p型元件(如p型finFET)兩者。因此，有些實施例考慮形成互補式元件。以下圖式只繪示一種元件，但本揭露所屬技術領域中具有通常知識者將輕易理解，製程期間可以形成複數個元件，其中有些元件可以具有不同元件類型。下文將討論形成互補式元件的一些態樣，雖然這些態樣並不一定在圖式中繪示出來。
圖1A、2A、3A和4A是根據一些實施例之製造鰭式場效電晶體之鰭片的中間階段的各種3D示意圖，所述鰭片包括可具有應變層的超晶格，而圖1B、 2B、3B和4B分別是圖1A、2A、3A和4A的3D示意圖的剖面示意圖。圖5是鰭片的製造流程圖。
在圖1A和1B以及圖5的步驟100中，提供基材20。基材20可以是半導體基材(如塊體半導體基材)、覆半導體於絕緣體(SOI)基材、多層或梯度(gradient)基材或類似基材。基材20可包括半導體材料，如元素型半導體(包括Si和Ge)；化合物或合金半導體(包括SiC、SiGe、GaAs、GaP、GaAsP、AlInAs、AlGaAs、GaInAs、InAs、GaInP、InP、InSb、及/或GaInAsP)；或前述者的組合。基材20可經過摻雜或未經摻雜。在具體實例中，基材20是塊體矽基材，其可為晶圓。
在圖2A和2B的3D示意圖和剖面示意圖以及圖5的步驟102中，緩衝層22形成在基材20上。在一些實施例中，緩衝層22是以磊晶成長的方式形成在基材20上。磊晶成長可以使用金屬有機化學氣相沈積(MOCVD)、分子束磊晶(MBE)、液相磊晶(LPE)、氣相磊晶(VPE)、超高真空化學氣相沈積(Ultra-High-Vacuum Chemical Vapor Deposition，UHVCVD)、類似製程或前述者的組合。緩衝層22可以為第四族材料(如Si、Ge、SiGe、SiGeSn或類似材料)、三五族化合物材料(如GaAs、GaP、GaAsP、AlInAs、AlGaAs、GaInAs、InAs、GaInP、InP、InSb、GaInAsP或類似材料)，或與第四族材料和三五 族化合物材料類似的材料。緩衝層22可以是結晶材料，且可以具有和基材20(緩衝層22在其上方成長)的自然晶格常數不匹配(mismatched)的自然晶格常數。緩衝層22可為鬆弛材料(relaxed material)，其例如可為塑性鬆弛(plastic relaxation)的結果。緩衝層22可具有均一的組成，或可具有如梯度組成等有變異的組成。梯度組成可以是實質上線性的梯度或階梯式梯度。緩衝層22可具有大於臨界厚度的厚度，使得緩衝層22相距基材20較遠的表面包括具有鬆弛的自然晶格常數的晶體結構。如下文所將討論，在緩衝層22相距基材20較遠的表面的晶格常數可以適於在超晶格24中引發應力。在一些實施例中，如果基材20是結晶材料，且其晶格常數適於在超晶格24中引發應力，則可以省略緩衝層22。前述具體實例中，緩衝層22相距基材20較遠的表面是Si0.75Ge0.25，是鬆弛的，且具有從約50nm到約500nm的厚度，如約100nm。
雖然沒有特地繪示出來，可以在緩衝層22及/或基材20中形成適當的井區。舉例而言，p井區可以形成在基材20的第一區中，之後將會在此區中形成n型元件，如n型finFET；而n井區可以形成在基材20的第二區中，之後將會在此區中形成p型元件，如p型finFET。
舉例而言，要在第一區中形成p井區，可以在基材20的第二區中的緩衝層22上形成光阻。光阻可以經 圖案化以暴露出基材20的第一區。可以透過使用旋塗技術來形成光阻，並使用適當光學微影技術來將其圖案化。一旦光阻被圖案化，可在第一區中進行p型雜質之植入，而光阻可作為罩幕，以實質上阻止p型雜質植入第二區。p型雜質可以是硼、BF2或類似材料，其於第一區之植入濃度等於或小於1018cm-3，如介於約1017cm-3和約1018cm-3之間。在植入之後，例如可透過適當的灰化製程移除光阻。
另外，要在第二區中形成n井區，可以在基材20的第一區中的緩衝層22上形成光阻。光阻可以經過圖案化以暴露出基材20的第二區。可以透過使用旋塗技術來形成光阻，並使用適當光學微影技術來將其圖案化。一旦光阻被圖案化，可在第二區中進行n型雜質之植入，而光阻可作為罩幕，以實質上阻止n型雜質植入第一區。n型雜質可以是磷、砷或類似材料，其於第二區之植入濃度等於或小於1018cm-3，如介於約1017cm-3和約1018cm-3之間。在植入之後，例如可透過適當的灰化製程移除光阻。在植入之後，可進行退火以活化植入的p型和n型雜質。植入可在第一區中形成p井區，在第二區中形成n井區。
在其他實施例中，可以在緩衝層22的磊晶成長期間原位(in situ)形成p井區和n井區。待形成不同井區之不同區域中的緩衝層22可由不同的成長步驟進行磊晶成長，以在不同區域中達到不同的摻雜型態。
另外，在圖2A和2B以及圖5的步驟104中，在緩衝層22上形成超晶格24。超晶格24包括交替設置的第一層26和第二層28。在一些實施例中，第一層26和第二層28中的每一者磊晶成長在其下方層上。磊晶成長可使用MOCVD、MBE、LPE、VPE、UHVCVD、類似製程或前述者的組合。第一層26和第二層28中的每一者可以是第四族材料(如Si、Ge、SiGe、SiGeSn或類似材料)、三五族化合物材料(如GaAs、GaP、GaAsP、AlInAs、AlGaAs、GaInAs、InAs、GaInP、InP、InSb、GaInAsP或類似材料)，或和第四族材料和三五族化合物材料類似的材料。超晶格24可包括任意數目的第一層26和任意數目的第二層28。如圖所示，超晶格24具有四個第一層26和四個第二層28。
第一層26和第二層28中的每一者可以是結晶材料。在一些實施例中，第一層26或第二層28其中一族的自然晶格常數大於緩衝層22相距基材20較遠的表面(如果沒有緩衝層22則為基材20)的晶格常數，而第一層26或第二層28中另外一族的自然晶格常數小於緩衝層22相距基材20較遠的表面(如果沒有緩衝層22則為基材20)的晶格常數。因此，在這些實施例中，第一層26是以第一應變形式產生應變，而第二層28是以第二應變形式產生應變，第二應變形式和第一應變形式相反。另外，在這些實施例中，第一層26和第二層28中的每一者可具有小於臨界厚度的厚度，如介於從約3nm到20nm 的範圍之中。
在一些實施例中，第一層26的結晶材料的自然晶格常數大於緩衝層22相距基材20較遠的表面(如果沒有緩衝層22則為基材20)的晶格常數，而第二層28的結晶材料的自然晶格常數小於緩衝層22相距基材20較遠的表面(如果沒有緩衝層22則為基材20)的晶格常數。因此在這些實施例中，第一層26產生壓縮應變，而第二層28產生拉伸應變。
在其他實施例中，第一層26的結晶材料的自然晶格常數小於緩衝層22相距基材20較遠的表面(如果沒有緩衝層22則為基材20)的晶格常數，而第二層28的結晶材料的自然晶格常數大於緩衝層22相距基材20較遠的表面(如果沒有緩衝層22則為基材20)的晶格常數。因此，第一層26產生拉伸應變，而第二層28產生壓縮應變。
在前述具體實例中，各第一層26是Si0.50Ge0.50層，其具有大於緩衝層22的Si0.75Ge0.25的自然晶格常數，且具有小於臨界厚度的厚度，如介於從約3nm到20nm的範圍之中。因此，在具體實例中，第一層26產生壓縮應變。另外在前述具體實例中，各第二層28是Si層，其具有小於緩衝層22的Si0.75Ge0.25的自然晶格常數，且具有小於臨界厚度的厚度，如介於從約3nm到20nm的範圍之中。因此，在具體實例中，第二層28產生拉伸應變。
在其他實施例中，第一層26或第二層28之族群中的一者或兩者，其各自結晶材料的自然晶格常數實質上等於緩衝層22相距基材20較遠的表面(如果沒有緩衝層22則為基材20)的晶格常數。因此，第一層26或第二層28之族群中的一者或兩者可以是鬆弛的。在一些實施例中，各第一層26是鬆弛的，而第二層28產生壓縮或拉伸應變。在其他實施例中，各第二層28是鬆弛的，而第一層26產生壓縮或拉伸應變。在其他實施例中，第一層26和第二層28中的每一者都是鬆弛的。
在一些實施例中，第一層26的材料異於第二層28的材料。材料的差異可產生前述的不同應變，及/或可允許在第一層26和第二層28之間產生蝕刻選擇性，下文將更清楚地說明此點。
在圖3A、3B和圖5的步驟106中，透過在超晶格24中於鰭片的相對側形成溝渠，形成包括超晶格24的鰭片。在一些實施例中，可以透過蝕刻出穿過超晶格24並進入緩衝層22但是沒有完全穿過緩衝層22的溝渠來形成鰭片。在一些實施例中，溝渠可延伸穿過超晶格24和緩衝層22但沒有進入基材20。在一些實施例中，溝渠可延伸穿過超晶格24和緩衝層22並進入基材20。蝕刻可為任一適當蝕刻製程，如反應性離子蝕刻(RIE)、中子束蝕刻(NBE)、類似製程或前述者的組合。蝕刻可以具有異向性。
在圖4A、4B和圖5的步驟108中，以絕緣 材料30填充溝渠。絕緣材料30可以是氧化物(如氧化矽)、氮化物、類似材料或前述者的組合，且其形成可透過高密度電漿化學氣相沈積(HDP-CVD)、流動式化學氣相沈積(FCVD，一種基於CVD的材料沈積法，在遠端電漿系統中進行，且經過後續的固化[curing]製程使材料轉變為另一材料，如氧化物)、類似製程或前述者的組合。也可以使用透過任一適當製程形成的其他絕緣材料。在所繪示的實施例中，絕緣材料30是由FCVD製程形成的氧化矽。一旦絕緣材料30形成之後，可進行退火製程。另外，可使用如化學機械研磨(CMP)的平面化製程移除任何多餘的絕緣材料，並使絕緣材料30的頂表面和鰭片的頂表面形成為共平面。
在圖5的步驟110中(將以圖11A、11B和11C繪示)，使絕緣材料30凹陷以使鰭片(例如，超晶格24的一或多層第一層26和第二層28)自相鄰的絕緣區30(可被稱為淺溝渠絕緣區)之間突出。可使用適當蝕刻製程使絕緣區30產生凹陷，如對絕緣材料30的材料具有選擇性者。舉例而言，可使用CERTAS®蝕刻或應用材料之SICONI設備或稀釋氫氟酸(dHF)進行化學氧化物移除。
圖6A、7A、8A和9A是根據其他實施例之製造用於鰭式場效電晶體之鰭片的中間階段的各種3D示意圖，所述鰭片包括可具有應變層的超晶格，而圖6B、7B、8B和9B是圖6A、7A、8A和9A之3D示意圖的 對應剖面示意圖。圖10是製造鰭片的流程圖。
在圖6A和6B和圖10的步驟120中，如前文針對圖1A和1B和圖5的步驟100所討論者，提供基材20。在圖7A和7B和圖10的步驟122，在基材20上形成緩衝層22。如前文針對圖2A和2B和圖5的步驟102所討論者，緩衝層22可由該等製程形成，且可包括該些材料。在此實施例中，緩衝層22具有下部和額外的上部，下部將保留為鰭片的部份，上部則將作為犧牲鰭片，後文將對此進行描述。緩衝層22的下部可具有針對圖2A和2B之緩衝層22所描述的特徵。緩衝層22的上部可具有任意的材料組成，例如和之後形成的下部相距基材20較遠的表面具有相同的組成。雖然沒有特地繪示出來，可以透過例如植入或在成長期間原位(in situ)進行的方式，在緩衝層22及/或基材20中形成適當井區，如前文之討論。
在圖8A、8B和圖10的步驟124中，在緩衝層22中形成溝渠以從緩衝層22形成犧牲鰭片。在一些實施例中，可以透過蝕刻出進入但沒有完全穿過緩衝層22的溝渠形成犧牲鰭片。在一些實施例中，溝渠可以延伸穿過緩衝層22但不進入基材20。在一些實施例中，溝渠可以延伸穿過緩衝層22並進入基材20。蝕刻可以是任一適當蝕刻製程，如RIE、NBE、類似製程或前述者的組合。蝕刻可以具有異向性。
另外，在圖8A、8B和圖10的步驟126中， 以絕緣材料30填充溝渠。絕緣材料30可以是氧化物(如氧化矽)、氮化物、類似材料或前述者的組合，且其形成可透過HDP-CVD、FCVD、類似製程或前述者的組合。也可以使用透過任一適當製程形成的其他絕緣材料。在所繪示的實施例中，絕緣材料30是由FCVD製程形成的氧化矽。一旦絕緣材料30形成之後，可進行退火製程。另外，可使用如CMP的平面化製程移除任何多餘的絕緣材料，並使絕緣材料30的頂表面和犧牲鰭片的頂表面形成為共平面。
另外，在圖8A、8B和圖10的步驟128中，使犧牲鰭片凹陷以在絕緣材料30之間形成凹陷。可使用適當蝕刻製程產生凹陷，如對犧牲鰭片有選擇性者。蝕刻可以是濕式或乾式製程，且可為等向性的。使犧牲鰭片凹陷的結果是，緩衝層22的下部保持在絕緣區30之間，如圖所示。如前文之討論，此凹陷過程形成緩衝層22相距基材20較遠的表面。
在圖9A、9B和圖10的步驟130中，在絕緣材料30之間的凹陷和緩衝層22上形成超晶格24。超晶格24包括交替設置的第一層26和第二層28。第一層26和第二層28中的每一者可以透過前文針對圖2A和2B描述之方法來形成，且可包括前文針對圖2A和2B描述之材料。超晶格24可包括任意數量的第一層26和任意數量的第二層28。如圖所示，超晶格24具有四個第一層26和四個第二層28。如針對圖2A和2B所討論的，第一層26 和第二層28可具有自然晶格常數，且可產生應變或呈鬆弛狀態。透過在絕緣材料30之間的凹陷中形成超晶格24，形成了包括超晶格24的鰭片。如CMP的平面化製程可使絕緣材料30的頂表面和鰭片的頂表面形成為共平面。
在圖10的步驟132中，如圖11A、11B和11C所示，使絕緣材料30凹陷以使鰭片(例如，超晶格24的一或多層第一層26和第二層28)自相鄰的絕緣區30(可稱為淺溝渠絕緣區)之間突出。可使用適當蝕刻製程使絕緣區30產生凹陷，如對絕緣材料30的材料具有選擇性者。舉例而言，可使用CERTAS®蝕刻或應用材料之SICONI設備或稀釋氫氟酸(dHF)進行化學氧化物移除。
本揭露所屬技術領域中具通常知識者將能輕易理解，前述製程只是鰭片如何形成的示例而已。在其他實施例中，可以在基材20的頂表面上形成介電層；蝕刻穿過介電層的溝渠；在溝渠中磊晶成長緩衝層22和超晶格24；讓介電層凹陷，使得至少部份的超晶格24及/或緩衝層22從介電層突出，藉此形成鰭片。
圖11A、12A、13A、14A、15A、16A、17A和18A是根據一些實施例製造鰭式場效電晶體的中間階段的各種3D示意圖，所述鰭式場效電晶體包括超晶格通道區。圖11B、11C、12B、12C、13B、13C、14B、14C、15B、15C、16B、16C、17B、17C、18B和18C 是製造finFET之中間階段的各種剖面示意圖。圖19是製造finFET的流程圖。
在圖11A、11B和11C以及圖19的步驟140中，形成包括超晶格24的鰭片。鰭片可使用前述製程形成，舉例而言，如圖5和10及其對應的結構圖式所示的製程。圖11A是包括超晶格24的鰭片的3D示意圖。圖11A繪示剖面B-B和C-C。剖面B-B繪示於以下圖式中圖號結束於「B」的圖式，而剖面C-C繪示於以下圖式中圖號結束於「C」的圖式。在所繪示的實施例中，超晶格24整體從相鄰的絕緣區30之間突出。在其他實施例中，緩衝層22也可自相鄰的絕緣區30之間突出。另外，在所繪示的實施例中，絕緣區30延伸至基材20，而在其他實施例中，絕緣區30並未完全延伸至基材20，使得有一緩衝層22的連續部份設於絕緣區30和基材20的頂表面之間。在其他實施例中，絕緣區30延伸進入基材20。
在圖12A、12B和12C以及圖19的步驟142中，在鰭片上形成虛設介電層31。虛設介電層31可以例如是氧化矽、氮化矽、其組合或類似材料，且可依據適當技術沈積或熱成長，如CVD、熱氧化法或類似方法。另外在圖12A、12B和12C以及圖19的步驟144，在虛設介電層31上形成虛設閘極層33。例如可透過使用CVD或類似方法將虛設閘極層33沈積在虛設介電層31上，並以例如CMP的方法進行平面化。虛設閘極層33例如可包括多晶矽，但其他具有高蝕刻選擇性的材料也可以使用。 雖然沒有繪示出來，但可在虛設閘極層33上形成罩幕層。例如可透過使用CVD或類似方法在虛設閘極層33上沈積罩幕層。罩幕層例如可包括氮化矽、氮氧化矽、矽氮化碳(silicon carbon nitride)或類似材料。
在圖13A、13B和13C中，若使用罩幕層，則可以使用適當光學微影和蝕刻技術圖案化罩幕層以形成罩幕。另外，在圖19的步驟146，例如可透過使用適當蝕刻技術轉移罩幕的圖案，以圖案化虛設閘極層33和虛設介電層31，藉此分別自虛設閘極層33和虛設介電層31形成虛設閘極34和虛設閘極介電質32。蝕刻可包括適當的異向性蝕刻，如RIE、NBE或類似製程。虛設閘極34覆蓋鰭片的通道區。虛設閘極34也可具有和鰭片的長度方向實質上垂直的長度方向。
雖然沒有特地繪示出來，可進行針對輕摻雜源極/汲極(LDD)區的植入或電漿摻雜(PLAD)。類似於前文討論的植入，如光阻的罩幕可形成在第二區(例如適於p型元件)上，而暴露第一區(例如適於n型元件)，而n型雜質可由電漿植入或引入第一區中暴露的鰭片。接著可移除罩幕。接著，如光阻的罩幕可形成在第一區上，而暴露第二區，而p型雜質可由電漿植入或引入第二區中暴露的鰭片。接著可移除罩幕。n型雜質可以是前文討論的任一n型雜質，而p型雜質可以是前文討論的任一p型雜質。輕摻雜源極/汲極區之雜質濃度可介於約1015cm-3至約1016cm-3之間。可使用退火以活化植入的雜質。
另外，在圖13A、13B和13C以及在圖19的步驟148中，可沿著虛設閘極34和虛設閘極介電質32的側壁形成閘極間隙壁36。可透過共形沈積某一材料(如透過CVD或類似製程)並接著對該材料進行異向性蝕刻來形成閘極間隙壁36。閘極間隙壁36的材料可以是氮化矽、矽氮化碳、其組合或類似材料。
在圖14A、14B和14C中，如圖19的步驟150所述，在鰭片的源極/汲極區中形成凹陷，然後如圖19的步驟152所述，在凹陷中形成磊晶源極/汲極區38。凹陷(且因此)和磊晶源極/汲極區38形成在鰭片的源極/汲極區，使得虛設閘極34設於凹陷之間。可使用任意適當的對鰭片(從絕緣區30之間突出的超晶格24的膜層)有選擇性的蝕刻來形成凹陷，該蝕刻可以具異向性。接著在凹陷中磊晶成長磊晶源極/汲極區38。可透過使用MOCVD、MBE、LPE、VPE、類似製程或前述者的組合完成磊晶成長。磊晶源極/汲極區38可包括任一適當材料，如適合元件類型的材料(如n型或p型)。舉例而言，n型元件的磊晶源極/汲極區38可包括矽、SiC、SiCP、SiGeP、SiP、SiGeSnP或類似材料，而p型元件的磊晶源極/汲極區38可包括SiGe、SiGeB、Ge、GeB、GeSn、GeSnB、硼摻雜的三五族化合物材料或類似材料。磊晶源極/汲極區38可具有凸起(raised)自鰭片的各外表面的表面，且可具有切面(facet)。
雖然沒有特地繪示出來，但在互補式元件中， p型元件的磊晶源極/汲極區38和n型元件的磊晶源極/汲極區38可使用不同材料。舉例而言，基材20的第一區(例如，要形成n型元件之處)可以被第一硬罩幕覆蓋，基材20的第二區(例如，要形成p型元件之處)暴露出來，且在步驟150和152經處理而形成磊晶源極/汲極區38。接著可移除第一硬罩幕而形成第二硬罩幕。第二區可以被第二硬罩幕覆蓋，第一區暴露出來，且在步驟150和152經處理而形成磊晶源極/汲極區38。接著可移除第二硬罩幕。
可利用類似於前文討論之形成輕摻雜源極/汲極區的製程，將摻質植入鰭片的磊晶源極/汲極區38，接著進行退火。源極/汲極區之雜質濃度可介於約1019cm-3和約1021cm-3之間。第一區中之n型元件的源極/汲極區所需的n型雜質可以是前文討論的任一n型雜質，而第二區中之p型元件的源極/汲極區所需的p型雜質可以是前文討論的任一p型雜質。在其他實施例中，磊晶源極/汲極區38可在成長期間經原位摻雜。
在圖15A、15B和15C以及圖19的步驟154中，在鰭片上形成底部層間介電質(ILD0)40。ILD0 40可包括第一層(如蝕刻停止層[ESL])，共形地形成在磊晶源極/汲極區38、閘極間隙壁36、虛設閘極34(或罩幕，若罩幕存在)和絕緣區30上。在一些實施例中，ESL可包括氮化矽、矽氮化碳或類似材料，且可使用原子層沈積(ALD)、化學氣相沈積(CVD)、類似製 程或前述者的組合形成。ILD0 40可另外包括設於第一層上的第二層。ILD0 40的第二層可包括磷矽酸鹽玻璃(PSG)、硼矽酸鹽玻璃(BSG)、摻硼磷矽酸鹽玻璃(Boron-Doped Phospho-Silicate Glass，BPSG)，無摻雜矽酸鹽玻璃(undoped Silicate Glass，USG)或類似材料，且可以適當方法沈積，如CVD、電漿輔助化學氣相沈積(PECVD)、FCVD、類似製程或前述者的組合。
另外，在圖15A、15B和15C和圖19的步驟154中，進行如CMP的平面化製程以使ILD0 40的頂表面和虛設閘極34的頂表面對齊。如果罩幕存在，CMP也可從虛設閘極34上移除罩幕。因此，虛設閘極34的頂表面從ILD0 40中暴露出來。
在圖16A、16B和16C和圖19的步驟156中，以蝕刻步驟移除虛設閘極34和虛設閘極介電質32，形成穿過ILD0 40而至鰭片(例如超晶格24)，且由閘極間隙壁36定義的開口。開口暴露出鰭片(超晶格24)的通道區。通道區設於相鄰的一對磊晶源極/汲極區38之間。蝕刻步驟可對虛設閘極34和虛設閘極介電質32的材料具選擇性，且蝕刻可為乾式或濕式蝕刻。蝕刻期間，在虛設閘極34受蝕刻時，虛設閘極介電質32可作為蝕刻停止層。虛設閘極介電質32可在移除虛設閘極34之後受蝕刻。
在圖17A、17B和17C以及圖19的步驟 158中，閘極介電質42和閘極44形成在穿過ILD0 40的開口中。閘極介電質42可包括形成在開口中和鰭片上的界面介電質。界面介電質例如可以是由熱氧化法、ALD、CVD或類似製程形成的氧化物或類似材料。閘極介電質42可另外包括高介電常數(high-k)介電層，其共形地形成在ILD0 40的頂表面上、在開口中沿著閘極間隙壁36的側壁，以及在界面介電質上。高介電常數介電層可具有約大於7.0的k值，且可包括Hf、Al、Zr、La、Mg、Ba、Ti、Pb或其組合的金屬氧化物或矽酸鹽。高介電常數介電層的形成方法可包括ALD、CVD、分子束沈積(Molecular-Beam Deposition，MBD)、類似製程或前述者的組合。其他實施例也考慮到將其他材料用於閘極介電質42，如不具高介電常數之材料。
閘極44形成在閘極介電質42上。閘極44可以是多層結構。舉例而言，閘極44可包括共形地形成在閘極介電質42上的頂蓋層、共形地形成在頂蓋層上的一或多層功函數調整層，以及形成在功函數調整層上且填入開口的含金屬材料(如金屬)。在一實例中，頂蓋層可包括閘極介電質42上的第一子層以及第一子層上的第二子層，第一子層是TiN或類似材料，且使用ALD、CVD或類似製程形成，第二子層是TaN或類似材料，且使用ALD、CVD或類似製程形成。功函數調整層可為TiAl、TiN或類似材料，且使用ALD、CVD或類似製程形成。含金屬材料可為鎢(W)、鋁(Al)、鈷(Co)、銣 (Ru)、其組合或類似材料，且是使用CVD、物理化學氣相沈積(PVD)、類似製程或前述者的組合來沈積。
接著，可進行CMP的平面化製程以移除閘極44和閘極介電質42的多餘部份(多餘部份是指在ILD0 40的頂表面上的部份)。
在圖18A、18B和18C和圖19的步驟160中，上方ILD(ILD1)46沈積在ILD0 40和閘極44上，且在圖19的步驟162，形成接觸48，其穿過ILD1 46和ILD0 40延伸至磊晶源極/汲極區38。ILD1 46由介電材料形成，如PSG、BSG、BPSG、USG或類似材料，且可由任意適當方法沈積，如CVD和PECVD。為接觸48形成穿過ILD1 46和ILD0 40的開口。可使用適當光學微影和蝕刻技術形成開口。在開口中形成襯層(如擴散阻障層、黏著層或類似結構)和導電材料。襯層可包括鈦、氮化鈦、鉭、氮化鉭或類似材料。導電材料可以是銅、銅合金、銀、金、鎢、鋁、鎳或類似材料。可進行如CMP的平面化製程以從ILD1 46的表面移除多餘材料。剩餘的襯層和導電材料在開口中形成接觸48。可進行退火製程以在磊晶源極/汲極區38和接觸48之間的界面分別形成矽化物。
雖然沒有明確繪示出來，本揭露所屬技術領域中具有通常知識者將輕易理解，可在圖18A、18B和18C的結構上進行其他製程步驟。舉例而言，可在ILD1 46上形成各種金屬間介電質(Inter-Metal Dielectrics， IMD)和其對應的金屬化層。
圖20是根據一些實施例製造鰭式場效電晶體的流程圖。圖20是圖19的流程圖的修正，在步驟156和158之間還包括了步驟170。在蝕刻步驟170前，交替設置的第一層26和第二層28的各側的側壁是垂直對齊的，如圖16C所示。在步驟170，通過穿過ILD0 40且由閘極間隙壁36之側壁定義的開口對超晶格24的通道區進行蝕刻。蝕刻之結果可能為第一層26經蝕刻改性、第二層28經蝕刻改性、第一層26被移除、第二層28被移除，或前述者的組合。
圖21A-C、23A-C、25A-C和27A-C繪示蝕刻第一層26的蝕刻步驟170之不同示範性結果，而圖22A-C、24A-C、26A-C和28A-C繪示的是在針對前一張圖所描述的各蝕刻步驟170之後再經另外處理的結構。圖29A-C、31A-C、33A-C和35A-C繪示蝕刻第二層28的蝕刻步驟170之不同示範性結果，而圖30A-C、32A-C、34A-C和36A-C繪示的是在針對前一張圖所描述的各蝕刻步驟170之後再經另外處理的結構。
雖然沒有特地繪示出來，但可針對互補式元件中的p型元件和n型元件使用不同蝕刻製程。舉例而言，基材20的第一區(例如，要形成n型元件之處)可以被第一光阻覆蓋，而基材20的第二區(例如，要形成p型元件之處)暴露出來且根據步驟170進行蝕刻。接著可移除罩幕，並可形成另一罩幕，如光阻。第二區可以被覆蓋 起來，而第一區暴露出來且根據步驟170進行蝕刻。接著可移除罩幕。
在圖21A、21B和21C中，實質上僅有超晶格24的第一層26在步驟170期間被蝕刻。作為蝕刻步驟170的結果，經蝕刻之第一層26的側壁自各端從第二層28的側壁向內往鰭片偏移。蝕刻產生第一改性超晶格24a。在一些實施例中，如在圖21A、21B和21C所示的蝕刻結果可以來自第一層26和第二層28的材料、側壁的方向以及蝕刻使用的蝕刻劑的共同作用。舉例而言，繼續之前的具體實例，其中第一層26中的每一者為Si0.50Ge0.50層，而第二層28中的每一者為Si層，緩衝層22、第一層26和第二層28磊晶成長在塊體Si基材的(110)表面上，而第一層26和第二層28的側壁是(111)晶面。另外，蝕刻劑可為濕蝕刻劑，如稀釋的氫氧化銨-過氧化氫混合物(APM)、硫酸-過氧化氫混合物(SPM)或類似蝕刻劑，蝕刻劑對第一層26的Si0.50Ge0.50的(111)晶面具選擇性。這些條件可以使得經蝕刻的第一層26a之側壁的Si0.50Ge0.50(111)晶面相對於第二層28的側壁的Si(111)晶面向內偏移。
圖22A、22B和22C繪示的是經過在圖21A、21B和21C所描述的步驟170的蝕刻，且續經處理(如前文討論的步驟158到162)之後的結構。如圖所示，在圖22C，閘極介電質42與第一改性超晶格24a中經蝕刻的側壁是共形的。另外，因為經蝕刻的第一層26a 經過蝕刻，閘極44可至少部份延伸於第二層28的表面之間，或至少部份延伸至更靠近第二層28的表面。
在圖23A、23B和23C中，實質上僅有超晶格24的第一層26在步驟170期間被蝕刻。作為蝕刻步驟170的結果，經蝕刻的第一層26b的側壁產生異向性凹口(notch)，例如在其各端沿著晶面從第二層28的側壁向內往鰭片凹陷。蝕刻產生第二改性超晶格24b。在一些實施例中，如在圖23A、23B和23C所示的蝕刻結果可以來自第一層26和第二層28的材料、側壁的方向以及蝕刻使用的蝕刻劑的共同作用。舉例而言，繼續之前的具體實例，其中第一層26中的每一者為Si0.50Ge0.50層，而第二層28中的每一者為Si層，緩衝層22、第一層26和第二層28磊晶成長在塊體Si基材的(001)表面上，而第一層26和第二層28的側壁是(110)晶面。另外，蝕刻劑可為濕蝕刻劑，如稀釋的氫氧化銨-過氧化氫混合物(APM)、硫酸-過氧化氫混合物(SPM)或類似蝕刻劑，蝕刻劑對第一層26的Si0.50Ge0.50的(111)晶面具選擇性。這些條件可以在經蝕刻的第一層26b之Si0.50Ge0.50中形成內凹的(111)晶面，其自第二層28之側壁的Si(110)晶面往內凹陷。
圖24A、24B和24C繪示的是經過在圖23A、23B和23C所描述的步驟170的蝕刻，且續經處理(如前文討論的步驟158到162)之後的結構。如圖所示，在圖24C，閘極介電質42與第二改性超晶格24b中 經蝕刻的側壁是共形的。另外，因為經蝕刻的第一層26b經過蝕刻，閘極44可至少部份延伸於第二層28的表面之間，或至少部份延伸至更靠近第二層28的表面。
在圖25A、25B和25C中，實質上僅有超晶格24的第一層26在步驟170期間被蝕刻。作為蝕刻步驟170的結果，經蝕刻的第一層26c的側壁產生等向性凹口(notch)，例如在其各端從第二層28的側壁往鰭片向內凹陷。蝕刻產生第三改性超晶格24c。在一些實施例中，如在圖25A、25B和25C所示的蝕刻結果可以來自第一層26和第二層28的材料以及蝕刻使用的蝕刻劑的共同作用。舉例而言，繼續之前的具體實例，其中第一層26中的每一者為Si0.50Ge0.50層，而第二層28中的每一者為Si層，蝕刻可使用乾式等向性蝕刻，如使用HCl氣體、Cl2氣體及/或NF3氣體或類似氣體的混合物。如本揭露所屬技術領域中具有通常知識者所能輕易理解的，藉由控制蝕刻製程的溫度和壓力，可以調整HCl氣體和Cl2氣體的選擇性。這些條件可以在經蝕刻的第一層26c之Si0.50Ge0.50中形成等向內凹的表面，其自第二層28之Si的側壁表面往內凹陷。
圖26A、26B和26C繪示的是經過在圖25A、25B和25C所描述的步驟170的蝕刻，且續經處理(如前文討論的步驟158到162)之後的結構。如圖所示，在圖26C，閘極介電質42與第三改性超晶格24c中經蝕刻的側壁是共形的。另外，因為經蝕刻的第一層26c 經過蝕刻，閘極44可至少部份延伸於第二層28的表面之間，或至少部份延伸至更靠近第二層28的表面。
在圖27A、27B和27C中，實質上僅有超晶格24的第一層26在步驟170期間被蝕刻。作為蝕刻步驟170的結果，第一層26被移除了。可以使用以上提供的任一蝕刻範例或對第一層26具有選擇性的其他蝕刻，持續較長的時間，直到第一層26被移除為止。
圖28A、28B和28C繪示的是經過在圖27A、27B和27C所描述的步驟170的蝕刻，且續經處理(如前文討論的步驟158到162)之後的結構。如圖所示，在圖28C，閘極介電質42與第二層28是共形的。如圖所示，取決於相鄰的第二層28之間的距離，閘極介電質42可合併於相鄰的第二層28之間。在其他實施例中，閘極介電質42於相鄰的第二層28之間可能不會合併。另外，因為第一層26被移除了，閘極44可至少部份延伸於第二層28的表面之間。根據這些實施例的元件可以是環繞式閘極(gate all-around，GAA)元件。
在圖22C、24C、26C和28C中的各者中，閘極介電質42和閘極44的最終構造可以讓閘極44產生的電場變得更強，影響第二層28中之通道區中的電流。即便在如小於14nm的小型技術節點(technology nodes)，這個增強的電場也可以加強短通道之控制。針對不同的蝕刻步驟170，在圖21A-C、23A-C、25A-C和27A-C討論的具體實例以及在圖22A-C、24A-C、 26A-C和28A-C所得的各個結構可適用於n型元件，如n型finFET。
在圖29A、29B和29C中，實質上僅有超晶格24的第二層28在步驟170期間被蝕刻。作為蝕刻步驟170的結果，經蝕刻之第一層28d的側壁自各端從第一層26的側壁向內往鰭片偏移。蝕刻產生第四改性超晶格24d。在一些實施例中，如在圖29A、29B和29C所示的蝕刻結果可以來自第一層26和第二層28的材料、側壁的方向以及蝕刻使用的蝕刻劑的共同作用。舉例而言，繼續之前的具體實例，其中第一層26中的每一者為Si0.50Ge0.50層，而第二層28中的每一者為Si層，緩衝層22、第一層26和第二層28磊晶成長在塊體Si基材的(110)表面上，而第一層26和第二層28的側壁是(111)晶面。另外，蝕刻劑可為濕蝕刻劑，例如是四甲基氫氧化銨(TMAH)、氨水(NH4OH)或類似蝕刻劑，其對第二層28的Si的(111)晶面具選擇性。這些條件可以使得經蝕刻的第二層28d之側壁的Si(111)晶面相對於第一層26的側壁的Si0.50Ge0.50(111)晶面向內偏移。
圖30A、30B和30C繪示的是經過在圖29A、29B和29C所描述的步驟170的蝕刻，且續經處理(如前文討論的步驟158到162)之後的結構。如圖所示，在圖30C，閘極介電質42與第四改性超晶格24d中經蝕刻的側壁是共形的。另外，因為經蝕刻的第二層28d 經過蝕刻，閘極44可至少部份延伸於第一層26的表面之間，或至少部份延伸至更靠近第一層26的表面。
在圖31A、31B和31C中，實質上僅有超晶格24的第二層28在步驟170期間被蝕刻。作為蝕刻步驟170的結果，經蝕刻的第二層28e的側壁產生異向性凹口(notch)，例如在其各端沿著晶面從第一層26的側壁向內往鰭片凹陷。蝕刻產生第五改性超晶格24e。在一些實施例中，如在圖31A、31B和31C所示的蝕刻結果可以來自第一層26和第二層28的材料、側壁的方向以及蝕刻使用的蝕刻劑的共同作用。舉例而言，繼續之前的具體實例，其中第一層26中的每一者為Si0.50Ge0.50層，而第二層28中的每一者為Si層，緩衝層22、第一層26和第二層28磊晶成長在塊體Si基材的(001)表面上，而第一層26和第二層28的側壁是(110)晶面。另外，蝕刻劑可為濕蝕刻劑，如TMAH、氨水(NH4OH)或類似蝕刻劑，其對第二層28的Si的(111)晶面具選擇性。這些條件可以在經蝕刻的第二層28e之Si中形成內凹的(111)晶面，其自第一層26之側壁的Si0.50Ge0.50(110)晶面往內凹陷。
圖32A、32B和32C繪示的是經過在圖31A、31B和31C所描述的步驟170的蝕刻，且續經處理(如前文討論的步驟158到162)之後的結構。如圖所示，在圖32C，閘極介電質42與第五改性超晶格24e中經蝕刻的側壁是共形的。另外，因為經蝕刻的第二層28e 經過蝕刻，閘極44可至少部份延伸於第一層26的表面之間，或至少部份延伸至更靠近第一層26的表面。
在圖33A、33B和33C中，實質上僅有超晶格24的第二層28在步驟170期間被蝕刻。作為蝕刻步驟170的結果，經蝕刻的二層28f的側壁產生等向性凹口(notch)，在其各端從第一層26的側壁往鰭片向內往鰭片凹陷。蝕刻產生第六改性超晶格24f。在一些實施例中，如在圖33A、33B和33C所示的蝕刻結果可以來自第一層26和第二層28的材料以及蝕刻使用的蝕刻劑的共同作用。舉例而言，繼續之前的具體實例，其中第一層26中的每一者為Si0.50Ge0.50層，而第二層28中的每一者為Si層，蝕刻可使用乾式等向性蝕刻，如使用HCl氣體、Cl2氣體及/或NF3氣體或類似氣體的混合物。如本揭露所屬技術領域中具有通常知識者所能輕易理解的，藉由控制蝕刻製程的溫度和壓力，可以調整HCl氣體和Cl2氣體的選擇性。這些條件可以在經蝕刻的第二層28f之Si中形成等向內凹的表面，其自第一層26之Si0.50Ge0.50的側壁表面往內凹陷。
圖34A、34B和34C繪示的是經過在圖33A、33B和33C所描述的步驟170的蝕刻，且續經處理(如前文討論的步驟158到162)之後的結構。如圖所示，在圖34C，閘極介電質42與第六改性超晶格24f中經蝕刻的側壁是共形的。另外，因為經蝕刻的第二層28f經過蝕刻，閘極44可至少部份延伸於第一層26的表面之 間，或至少部份延伸至更靠近第一層26的表面。
在圖35A、35B和35C中，實質上僅有超晶格24的第二層28在步驟170期間被蝕刻。作為蝕刻步驟170的結果，第二層28被移除了。可以使用以上提供的任一蝕刻範例或對第二層28具有選擇性的其他蝕刻，持續較長的時間，直到第二層28被移除為止。
圖36A、36B和36C繪示的是經過在圖35A、35B和35C所描述的步驟170的蝕刻，且續經處理(如前文討論的步驟158到162)之後的結構。如圖所示，在圖36C，閘極介電質42與第一層26是共形的。如圖所示，取決於相鄰的第一層26之間的距離，閘極介電質42可合併於相鄰的第一層26之間。在其他實施例中，閘極介電質42於相鄰的第一層26之間可能不會合併。另外，因為第二層28被移除了，閘極44可至少部份延伸於第一層26的表面之間。根據這些實施例的元件可以是GAA元件。
在圖30C、32C、34C和36C中的各者中，閘極介電質42和閘極44的最終構造可以讓閘極44產生的電場變得更強，影響第一層26中之通道區中的電流。即便在如小於14nm的小型技術節點，這個增強的電場也可以加強短通道之控制。針對不同的蝕刻步驟170，在圖29A-C、31A-C、33A-C和35A-C討論的具體實例以及在圖30A-C、32A-C、34A-C和36A-C所得的各個結構可適用於p型元件，如p型finFET。
有些實施例構想一種結構(如鰭片)，其包括受應力的(stressed)超晶格，其中受應力的超晶格具有應變型態不同(如拉伸與壓縮)的交替設置的材料層。舉例而言，受力的超晶格可包括交替設置的壓縮應變層和拉伸應變層。超晶格可具有任意數量的這些應變層。因為壓縮和拉伸應變層是交替設置的，每層中的應力在結構(如鰭片)之上部不會像單一應變層結構下降得那麼快。舉例而言，在單一應變層鰭片的上部，有些應力可能因彈性鬆弛而損失，在小型技術節點特別如此。但在一些實施例中，相鄰層中相互抵抗的應力可以阻止任一層中發生顯著的彈性鬆弛。尤有甚者，藉由增加這些交替層的數量，可使每一層中的應力下降較少。發明人進行了模擬，其中鬆弛緩衝層、壓縮應變層和拉伸應變層的材料保持不變，而變化鰭片高度，以觀察不同鰭片結構上部的應力。模擬涵蓋了單一應變層鰭片、具有交替設置的壓縮應變層和拉伸應變層的四層超晶格鰭片以及具有交替設置的壓縮應變層和拉伸應變層的八層超晶格鰭片。隨著每一鰭片結構的鰭片之高度增加，具單一應變層的鰭片在鰭片上部的應力下降最顯著，而具八層超晶格的鰭片在鰭片的上部的應力下降量最低。這可以降低布局依賴效應(layout dependence effect)，此效應源自於主動區鰭片的布局的縮放。在鰭片的布局縮小至小型技術節點時，單一應變層中的彈性鬆弛可成比例(proportionally)增加。如前文討論的具有交替應變層的受力超晶格可緩和此效應。
藉由自然晶格常數的不匹配和磊晶成長使膜層應變，藉此，有些實施例的通道區可具有適當壓力，其受元件之間距縮放的影響較少。舉例而言，隨著元件縮小到較小技術節點，由習知之位於源極和汲極區的內埋式應力層(stressor)在通道區中誘發的應力會降低。因此，習知結構的通道應力可能受元件的尺寸影響。基於通道區中材料的自然晶格常數的不匹配來誘發應力，有些實施例可排除此缺點，且因此，元件之通道區中的應力可以比較不受元件的間距縮放的影響。
有些實施例構想具有不規則處(irregularities，例如角落)的一種通道區(如在鰭片中者)，可增強通道區中的電場，使載子濃度可以提昇。如前所述，針對圖22C、24C、26C、28C、30C、32C、34C和36C討論的實施例可使閘極44產生較強的電場，影響第一層26或第二層28中通道區的電流。在這些實施例中，增強的電場可提高靠近未蝕刻層角落處的載子濃度。這可以改善元件的閘極控制並抑制短通道效應。在前文討論的膜層中的某一族群被蝕刻的一些實施例之模擬中，觀察到小型技術節點(如通道尺寸等於或小於14nm的元件)之導通電流(on-current，Ion)的電流密度相較於傳統鰭片元件有所增加。另外，在一些實施例的其他模擬中，小型技術節點(如通道尺寸等於或小於14nm的元件)的次臨界斜率(subthreshold slope)相較於傳統鰭片元件有所降低。
在這些通道區具有不規則處的實施例中，第一層26和第二層28不一定需要應變。其中一族群可以是鬆弛的而另一者可以產生拉伸應變；其中一族群可以是鬆弛的而另一者可以產生壓縮應變；其中一族群可以產生拉伸應變而另一者可以產生壓縮應變；或兩者都是鬆弛的。傳統上已經知道應力可以提高載子遷移率。在一些前文討論的具有交替設置的壓縮應變層和拉伸應變層的實施例中，蝕刻膜層中的某一族群(例如第一層26或第二層28中的一者)可能導致另一族群的膜層中的應力下降。然而，未蝕刻的膜層族群可維持其應變，以達到較高的載子遷移率。另外，經蝕刻的膜層族群被蝕刻到什麼程度可能影響未蝕刻的膜層族群的應力下降程度。舉例而言，提高經蝕刻的膜層族群被蝕刻的量可能導致未蝕刻的膜層族群中應力下降變多。
另外，一些實施例可以輕易整合到製程和元件中。相同的超晶格結構在製造p型元件和n型元件期間都可以使用。因此，相同的超晶格結構可以輕易整合到互補式元件中。舉例而言，圖37根據一些實施例繪示包括n型元件區200和p型元件區300的互補式元件結構的剖面示意圖。有些實施例構想具有前述結構之任意組合的互補式元件。舉例而言，在具體實例的脈絡(具有Si0.50Ge0.50第一層26和Si第二層28)下，且就同時具有n型元件和p型元件的互補式元件而言，圖18A-C、22A-C、24A-C、26A-C和28A-C的結構中的任一者都 可以在n型元件區200中用作n型元件(如n型finFET)，圖18A-C、30A-C、32A-C、34A-C和36A-C的結構中的任一者都可以在p型元件區300中用作p型元件(如p型finFET)。雖然第一層26和第二層28被繪示為同時存在n型元件區200和p型元件區300中，可以從區域200和300的一者中移除或略去第一層26，如圖28A-C所示；及/或可以從區域200和300中的另一者(例如在適當的情況下)移除或略去第二層28，如圖36A-C所示。
本揭露之一實施例是一種結構。所述結構包括通道區、第一源極/汲極區、第二源極/汲極區、介電層和閘極。通道區包括基材上的第一半導體層。第一半導體層中的每一者和第一半導體層的相鄰者分隔開來，而第一半導體層中的每一者具有第一側壁和第二側壁。第一側壁沿著垂直延伸至基材的第一平面對齊，第二側壁沿著垂直延伸至基材的第二平面對齊。第一源極/汲極區和第二源極/汲極區設於通道區的相對兩側。第一半導體層中的每一者自第一源極/汲極區延伸至第二源極/汲極區。介電層和第一半導體層的第一側壁和第二側壁接觸，且介電層延伸進入第一平面和第二平面之間的區域。閘極位於介電層上。
本揭露之另一實施例是一種結構。所述結構包括n型元件和p型元件。n型元件包括第一通道區、第一源極/汲極區、第二源極/汲極區、第一閘極介電質和第一閘極。第一通道區包括第一超晶格，其包括交替設置的第 一層和第二層。第一層是第一半導體材料而第二層是第二半導體材料。第一源極/汲極區和第二源極/汲極區設於第一通道區的相對兩側。第一層和第二層中的每一者從第一源極/汲極區延伸至第二源極/汲極區。第一閘極介電質位於第一超晶格上。第一閘極位於第一閘極介電質上。p型元件包括第二通道區、第三源極/汲極區、第四源極/汲極區、第二閘極介電質和第二閘極。第二通道區包括第二超晶格，其包括交替設置的第三層和第四層。第三層是第一半導體材料，而第四層是第二半導體材料。第一半導體材料和第二半導體材料在第二超晶格中的順序和在第一超晶格中的順序相同。第三源極/汲極區和第四源極/汲極區設於第二通道區的相對兩側。第三層和第四層中的每一者從第三源極/汲極區延伸至第四源極/汲極區。第二閘極介電質位於第二超晶格上。第二閘極位於第二閘極介電質上。
本揭露之另一實施例是一種方法。所述方法包括形成包括超晶格的鰭片，超晶格包括交替設置的第一層和第二層；在形成鰭片之後，選擇性蝕刻第一層；在選擇性蝕刻第一層之後，在第二層上形成閘極介電質；以及在閘極介電質上形成閘極。
前文概述了幾種實施例的特徵，使本揭露所屬技術領域中具有通常知識者更易於理解本揭露的態樣。本揭露所屬技術領域中具有通常知識者應理解，以本揭露作為基礎，他們可以輕易地設計或修改其他製程和結構，以實現和這些本文介紹的實施例相同的目的及/或達到相同的 優點。本揭露所屬技術領域中具有通常知識者也應理解，此類均等架構並不超出本揭露的意旨和範圍，他們可以在本揭露的意旨和範圍內做出各式各樣的改變、取代和變化。
20‧‧‧基材
22‧‧‧緩衝層
26‧‧‧第一層
28‧‧‧第二層
38‧‧‧磊晶源極/汲極區
40‧‧‧ILD0
44‧‧‧閘極
46‧‧‧ILD1
48‧‧‧接觸

Claims (9)

  1. 一種鰭式場效電晶體結構，包括：一通道區，包括一基材上方的複數個第一半導體層及複數個第二半導體層，該些第一半導體層中的每一者與和其相鄰的第一半導體層分開，該些第一半導體層和該些第二半導體層相互交替且垂直堆疊在一起，該些第一半導體層中的每一者具有一第一側壁和一第二側壁，該些第一側壁沿著垂直延伸至該基板的一第一平面對齊，該些第二側壁沿著垂直延伸至該基板延伸的一第二平面對齊，其中該些第二半導體層中的每一者具有一內凹(notched)側邊，該些內凹側邊於該第一平面和該第二平面之間延伸；一第一源極/汲極區和一第二源極/汲極區，設於該通道區的相對兩側，該些第一半導體層中的每一者從該第一源極/汲極區延伸至該第二源極/汲極區；一介電層，與該些第一半導體層的該些第一側壁和該些第二側壁及該些內凹側邊相接觸並共形，該介電層延伸進入介於該第一平面和該第二平面之間的一區域中；以及一閘極，在該介電層上，並與該介電層相接觸。
  2. 如申請專利範圍第1項所述之鰭式場效電晶體結構，其中該些第一半導體層中的每一者具有一頂表面和一底表面，該介電層與該些第一半導體層的該些頂表面和該些底表面相接觸。
  3. 如申請專利範圍第1項所述之鰭式場效 電晶體結構，其中該些第二半導體層中的每一者具有一第三側壁和一第四側壁，該些第三側壁和該些第四側壁設於該第一平面和該第二平面之間。
  4. 如申請專利範圍第1項所述之鰭式場效電晶體結構，其中該些內凹側邊為一晶面或不為晶面。
  5. 如申請專利範圍第1項所述之鰭式場效電晶體結構，其中該些第一半導體層中的每一者產生壓縮應變，而該些第二半導體層中的每一者產生拉伸應變，或者該些第一半導體層中的每一者產生拉伸應變，而該些第二半導體層中的每一者產生壓縮應變。
  6. 一種鰭式場效電晶體結構，包括：一n型元件，包括：一第一通道區，包括一第一超晶格，該第一超晶格包括交替設置的複數個第一層和複數個第二層，該些第一層是一第一半導體材料，該些第二層是一第二半導體材料，其中該些第一層中的每一者具有一內凹側邊，一第一源極/汲極區和一第二源極/汲極區，設於該第一通道區的相對兩側，該些第一層和該些第二層中的每一者從該第一源極/汲極區延伸至該第二源極/汲極區， 一第一閘極介電質，在該第一超晶格上，該第一閘極介電質係與該第一通道區共形，以及一第一閘極，在該第一閘極介電質上，並與該第一閘極介電質相接觸；以及一p型元件，包括：一第二通道區，包括一第二超晶格，該第二超晶格包括交替設置的複數個第三層和複數個第四層，該些第三層是該第一半導體材料，該些第四層是該第二半導體材料，其中該些第四層中的每一者具有一內凹側邊，且該第一半導體材料和該第二半導體材料在該第二超晶格中的順序和在該第一超晶格中的順序相同，一第三源極/汲極區和一第四源極/汲極區，設於該第二通道區的相對兩側，該些第三層和該些第四層中的每一者從該第三源極/汲極區延伸至該第四源極/汲極區，一第二閘極介電質，在該第二超晶格上，該第二閘極介電質係與該第二通道區共形，以及一第二閘極，在該第二閘極介電質上，並與該第二閘極介電質相接觸。
  7. 一種鰭式場效電晶體結構的形成方法，包括：形成一鰭片，該鰭片包括一超晶格，該超晶格包括交替設置的複數個第一層和複數個第二層； 在形成該鰭片之後，選擇性蝕刻部分之該些第一層，其中被選擇性蝕刻之該些第一層具有一內凹側邊；在選擇性蝕刻該些第一層之後，沿著該些第一層及該些第二層之側壁上共形地形成一閘極介電質；以及形成一閘極在該閘極介電質上，且該閘極與該閘極介電質相接觸。
  8. 如申請專利範圍第7項所述之鰭式場效電晶體結構的形成方法，其中該選擇性蝕刻為異向性蝕刻或等向性蝕刻。
  9. 如申請專利範圍第7項所述之鰭式場效電晶體結構的形成方法，更包括：形成一虛設閘極堆疊在該超晶格上；形成一介電質環繞該虛設閘極堆疊；以及移除該虛設閘極堆疊，該選擇性蝕刻步驟是在移除該虛設閘極堆疊之後進行的。
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