KR101745785B1 - Ｆｉｎｆｅｔ 구조물 및 그것의 형성 방법 - Google Patents

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Abstract

finFET과 finFET을 형성하는 방법에 대해 설명한다. 일부 실시형태에 따르면, 구조물은 채널 영역과, 제1 및 제2 소스/드레인 영역과, 유전체층과, 게이트 전극을 포함한다. 채널 영역은 기판 위에 반도체층을 포함한다. 반도체층 각각은 반도체층의 인접한 층들로부터 분리되고, 반도체층 각각은 제1 측벽과 제2 측벽을 갖는다. 제1 및 제2 측벽은 각각 기판에 대해 수직으로 연장되는 제1면 및 제2면을 따라 얼라인된다. 제1 및 제2 소스/드레인 영역은 채널 영역의 대향측 상에 배치된다. 반도체층은 제1 소스/드레인 영역으로부터 제2 소스/드레인 영역까지 연장된다. 유전체층은 반도체층의 제1 및 제2 측벽과 접촉하고, 유전체층은 제1면과 제2면 사이의 영역 내로 연장된다. 게이트 전극은 유전체층 위에 있다.

Description

ＦＩＮＦＥＴ 구조물 및 그것의 형성 방법{FINFET STRUCTURES AND METHODS OF FORMING THE SAME}
반도체 디바이스는 컴퓨터, 셀 폰, 및 기타 등의 다수의 전자 장치에 이용되고 있다. 반도체 디바이스는, 반도체 웨이퍼 위에 다수 종류의 박막의 재료를 적층하고 집적 회로를 형성하기 위한 박막의 재료를 패터닝함으로써 반도체 웨이퍼 상에 형성된 집적 회로를 포함한다. 집적 회로는 MOS(metal oxide semiconductor) 트랜지스터 등의 FET(field-effect transistor)을 포함한다.
반도체 산업의 목표 중 하나는 사이즈를 계속해서 삭감하여 개별 FET 속도를 높이는 것이다. 이 목표를 달성하기 위해, 핀 FET(finFET) 또는 다중 게이트 트랜지스터가 연구중이며 구현되고 있다. 그러나, 이 새로운 디바이스 구조에 의해 계속해서 finFET도 축소되지만, 새로운 과제가 발견되고 있다.
본 개시의 양태들은 첨부 도면을 참조한 이하의 상세한 설명으로부터 가장 잘 이해된다. 해당 산업계의 표준적 실무에 따라, 다양한 특징부를 실척으로 도시하지는 않는다. 사실상, 다양한 특징부의 치수는 설명의 편의상 임의대로 확대 또는 축소될 수 있다.
도 1a, 도 1b, 도 2a, 도 2b, 도 3a, 도 3b, 도 4a, 및 도 4b는 일부 실시형태에 따른 finFET(fin Field-Effect Transistor)에 대한, 초격자(superlattice)를 포함하는 핀의 제조에 있어서 중간 스테이지의 다양한 3차원(3D) 단면도이다.
도 5는 일부 실시형태에 따른, 도 1a-도 1b 내지 도 4a-도 4b에서 제조된 핀 제조의 공정 흐름도이다.
도 6a, 도 6b, 도 7a, 도 7b, 도 8a, 도 8b, 도 9a, 및 도 9b는 일부 예시적인 실시형태에 따른 finFET의 제조에 있어서 중간 스테이지의 다양한 3D 단면도이다.
도 10은 일부 실시형태에 따른, 도 6a-도 6b 내지 도 9a-도 9b에서 제조된 핀 제조의 공정 흐름도이다.
도 11a, 도 11b, 도 11c, 도 12a, 도 12b, 도 12c, 도 13a, 도 13b, 도 13c, 도 14a, 도 14b, 도 14c, 도 15a, 도 15b, 도 15c, 도 16a, 도 16b, 도 16c, 도 17a, 도 17b, 도 17c, 도 18a, 도 18b, 및 도 18c는 일부 예시적인 실시형태에 따른, 초격자 채널 영역을 포함하는 finFET의 제조에 있어서 중간 스테이지의 다양한 3D 단면도이다.
도 19는 일부 실시형태에 따른, 도 11a-도 11c 내지 도 18a-도 18c에서 제조된 핀 제조의 공정 흐름도이다.
도 20은 일부 실시형태에 따른 finFET을 제조하는 또 다른 공정 흐름도이다.
도 21a, 도 21b, 및 도 21c는 일부 실시형태에 따른 도 20의 제1예의 에칭 단계의 결과를 나타내는 다양한 3D 단면도이다.
도 22a, 도 22b, 및 도 22c는 일부 실시형태에 따른 도 20의 공정 흐름도에 따라, 도 21a-도 21c의 에칭 단계에서 형성된 구조의 다양한 3D 단면도이다.
도 23a, 도 23b 및 도 23c는 일부 예시적인 실시형태에 따른 도 20의 제2예의 에칭 단계의 결과를 나타내는 다양한 3D 단면도이다.
도 24a, 도 24b 및 도 24c는 일부 예시적인 실시형태에 따른 도 20의 공정 흐름도에 따라, 도 23a-도 23c의 에칭 단계에서 형성된 구조의 다양한 3D 단면도이다.
도 25a, 도 25b, 및 도 25c는 일부 실시형태에 따른 도 20의 제3예의 에칭 단계의 결과를 나타내는 다양한 3D 단면도이다.
도 26a, 도 26b, 및 도 26c는 일부 실시형태에 따른 도 20의 공정 흐름도에 따라, 도 25a-도 25c의 에칭 단계에서 형성된 구조의 다양한 3D 단면도이다.
도 27a, 도 27b, 및 도 27c는 일부 실시형태에 따른 도 20의 제4예의 에칭 단계의 결과를 나타내는 다양한 3D 단면도이다.
도 28a, 도 28b, 및 도 28c는 일부 실시형태에 따른 도 20의 공정 흐름도에 따라, 도 27a-도 27c의 에칭 단계에서 형성된 구조의 다양한 3D 단면도이다.
도 29a, 도 29b, 및 도 29c는 일부 실시형태에 따른 도 20의 제5예의 에칭 단계의 결과를 나타내는 다양한 3D 단면도이다.
도 30a, 도 30b, 및 도 30c는 일부 실시형태에 따른 도 20의 공정 흐름도에 따라, 도 29a-도 29c의 에칭 단계에서 형성된 구조의 다양한 3D 단면도이다.
도 31a, 도 31b, 및 도 31c는 일부 실시형태에 따른 도 20의 제6예의 에칭 단계의 결과를 나타내는 다양한 3D 단면도이다.
도 32a, 도 32b, 및 도 32c는 일부 실시형태에 따른 도 20의 공정 흐름도에 따라, 도 31a-도 31c의 에칭 단계에서 형성된 구조의 다양한 3D 단면도이다.
도 33a, 도 33b, 및 도 33c는 일부 실시형태에 따른 도 20의 제7예의 에칭 단계의 결과를 나타내는 다양한 3D 단면도이다.
도 34a, 도 34b, 및 도 34c는 일부 실시형태에 따른 도 20의 공정 흐름도에 따라, 도 33a-도 33c의 에칭 단계에서 형성된 구조의 다양한 3D 단면도이다.
도 35a, 도 35b, 및 도 35c는 일부 실시형태에 따른 도 20의 제8예의 에칭 단계의 결과를 나타내는 다양한 3D 단면도이다.
도 36a, 도 36b, 및 도 36c는 일부 실시형태에 따른 도 20의 공정 흐름도에 따라, 도 35a-도 35c의 에칭 단계에서 형성된 구조의 다양한 3D 단면도이다.
도 37은 일부 실시형태에 따른 상보형 디바이스 구조의 단면도이다.
이하의 개시내용은 본 발명의 상이한 특징을 구현하기 위해 다수의 상이한 실시형태 또는 실시예를 제공한다. 본 개시를 단순화하기 위해 구성요소 및 구성의 특정 실시예에 대해 후술한다. 물론 이들은 예시일뿐이며, 한정되는 것을 목적으로 하지 않는다. 예를 들어, 이어지는 설명에 있어서 제2 특징부 위(over) 또는 상(on)의 제1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉으로 형성되는 실시형태를 포함할 수도 있고, 제1 및 제2 특징부가 직접 접촉하지 않도록 제1 및 제2 특징부 사이에 추가 특징부가 형성될 수 있는 실시형태도 또한 포함할 수 있다. 또한, 본 개시는 다양한 실시예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순화 및 명확화를 위한 것이며, 그 자체가 설명하는 다양한 실시형태 및/또는 구성 간의 관계를 지시하지 않는다.
또한, "아래(beneath)", "밑(below)", "하위(lower)", "위(above)", "상위(upper)" 등의 공간 관련 용어는 도면에 나타내는 바와 같이 한 요소 또는 특징부와 다른 요소(들) 또는 특징부(들)과의 관계를 설명함에 있어서 설명의 용이성을 위해 본 명세서에 이용될 수 있다. 공간 관련 용어는 도면에 나타내는 배향과 함께, 사용 또는 동작시의 장치의 상이한 배향을 포함하는 것을 의도한다. 장치는 다른 식으로 지향(90도 또는 다른 배향으로 회전)될 수 있으며 본 명세서에 사용한 공간 관련 기술자(descriptor)는 그에 따라 마찬가지로 해석될 수 있다.
finFET(Fin Field-Effect Transistor) 및 그것을 형성하는 방법을 다양한 실시형태들에 따라 제공한다. finFET을 형성하는 중간 스테이지에 대해 예시한다. 본 명세서에 개시하는 일부 실시형태는 게이트 라스트 공정(gate-last process)을 이용해 형성된 finFET의 상황에서 설명된다. 일부 실시형태는 게이트 퍼스트 공정(gate-first process)에서 이용된 양태를 고려한다. 이들 실시형태의 일부 변형예에 대해 설명한다. 당업자라면, 이루어질 수 있는 다른 변경예들이 다른 실시형태의 범주 내에서 고려되는 것을 쉽게 이해할 것이다. 방법 실시형태들에 대해 특정 순서로 설명하고 있지만, 다양한 다른 방법 실시형태들은 임의의 논리적 순서로 수행될 수 있으며 본 명세서에서 설명한 단계들을 더 적게 또는 더 많이 포함할 수 있다.
일부 실시형태는 제조 공정시에 제조되는, n타입 finFET 등의 n타입 디바이스와 p타입 finFET 등의 p타입 디바이스 양쪽을 고려한다. 이에, 일부 실시형태는 상보형 디바이스의 형성을 고려한다. 이하의 도면들은 하나의 디바이스를 예시하고 있지만, 당업자라면, 일부 상이한 디바이스 타입을 가진 다수의 디바이스가 처리시에 형성될 수 있음을 쉽게 이해할 것이다. 상보형 디바이스의 형성의 일부 양태들에 대해 이하에 설명하지만, 이들 양태가 도면에 반드시 예시되지 않을 수도 있다.
도 1a, 도 2a, 도 3a, 및 도 4a는 일부 실시형태에 따른 finFET에 대해, 변형층(strained layer)을 포함할 수 있는 초격자를 포함하는 핀의 제조에 있어서 중간 스테이지의 다양한 3차원(3D) 도면이며, 도 1b, 도 2b, 도 3b, 및 도 4b는 도 1a, 도 2a, 도 3a, 및 도 4a의 각각의 3D 도면의 단면도이다. 도 5는 핀을 제조하는 공정 흐름도이다.
도 1a, 도 1b 및 도 5의 단계 100에 있어서, 기판(20)이 제공된다. 기판(20)은 벌크 반도체 기판, SOI(semiconductor-on-insulator) 기판, 다층 또는 경사 기판 등의 반도체 기판일 수 있다. 기판(20)은 Si와 Ge를 포함하는 원소 반도체, SiC, SiGe, GaAs, GaP, GaAsP, AlInAs, AlGaAs, GaInAs, InAs, GaInP, InP, InSb, 및/또는 GaInAsP를 포함하는 화합물 또는 합금 반도체, 또는 이들의 조합 등의 반도체 재료를 포함할 수 있다. 기판(20)은 도핑되거나 도핑되지 않을 수 있다. 특정예에 있어서, 기판(20)은 웨이퍼일 수 있는 벌크 실리콘 기판이다.
도 2a, 도 2b, 및 도 5의 단계 102에 있어서, 기판(20) 상에 버퍼층(22)이 형성되며 각각 3D 단면도로 도시된다. 일부 실시형태에 있어서 버퍼층(22)이 기판(20) 상에 에피택셜 성장한다. 에피택셜 성장은 MOCVD(Metal-Organic Chemical Vapor Deposition), MBE(Molecular Beam Epitaxy), LPE(Liquid Phase Epitaxy), VPE(Vapor Phase Epitaxy), UHVCVD(Ultra-High-Vacuum Chemical Vapor Deposition), 동류 또는 이들의 조합을 이용할 수 있다. 버퍼층(22)은 Si, Ge, SiGe, SiGeSn 등의 IV족 재료, GaAs, GaP, GaAsP, AlInAs, AlGaAs, GaInAs, InAs, GaInP, InP, InSb, GaInAsP 등의 III족-V족 화합물 재료, 또는 동류일 수 있다. 버퍼층(22)은 결정질 재료일 수 있으며, 그 버퍼층(22)이 성장하는 기판(20)의 결정질 재료의 자연 격자 상수와 일치하지 않는 자연 격자 상수를 가질 수 있다. 버퍼층(22)은 예컨대 가소성(plastic relaxation)으로부터 야기될 수 있는 이완 재료일 수 있다. 버퍼층(22)은 균일 조성, 또는 경사 조성 등의 가변 조성을 가질 수 있다. 경사 조성은 실질적으로 선형으로 경사지거나 또는 불연속 단계로 경사질 수 있다. 버퍼층(22)은 기판(20)과 먼쪽의 버퍼층(22)의 표면이, 이완된 자연 격자 상수를 가진 결정질 구조를 포함하도록 임계 두께보다 두꺼운 두께를 가질 수 있다. 기판(20)과 먼쪽의 버퍼층(22)의 표면에서의 격자 상수는 설명하겠지만, 초격자(24) 내에 응력을 유도하기에 적절할 수 있다. 일부 실시형태에 있어서, 기판(20)이 초격자(24) 내에 원하는 응력을 유도하기에 적절한 격자 상수를 지닌 결정질 재료인 경우와 같다면, 버퍼층(22)을 생략할 수도 있다. 전술한 특정예에 있어서, 버퍼층(22)은 기판(20)과 먼쪽의 표면이 Si0 . 75Ge0 .25이며, 이완되며, 약 100 nm와 같이, 약 50 nm 내지 약 500 nm 범위 내의 두께를 갖는다.
구체적으로 예시하지는 않지만, 적절한 웰이 버퍼층(22) 및/또는 기판(20) 내에 형성될 수 있다. 예를 들어, n타입 finFET 등의 n타입 디바이스가 형성되는 기판(20)의 제1 영역 내에 p웰이 형성될 수 있고, p타입 finFET 등의 p타입 디바이스가 형성되는 기판(20)의 제2 영역 내에 n웰이 형성될 수 있다.
예컨대 제1 영역 내에 p웰을 형성하기 위해, 기판(20)의 제2 영역 내에서 버퍼층(22) 위에 포토레지스트가 형성될 수 있다. 포토레지스트는 기판(20)의 제1 영역을 노출하도록 패터닝될 수 있다. 포토레지스트는 스핀온(spin-on) 기술을 이용해 형성될 수 있고, 조건에 맞는 포토리소그래피 기술을 통해 패터닝될 수 있다. 포토레지스트가 패터닝되면, 제1 영역에서 p타입 불순물 주입이 행해질 수 있고, 포토레지스트는 p타입 불순물이 제2 영역 내에 주입되는 것을 실질적으로 막는 마스크로서 역할할 수 있다. p타입 불순물은 예컨대 약 1017 cm-3과 약 1018 cm-3 사이의, 1018 cm-3 이하의 농도로 제1 영역 내에 주입된 붕소, BF2 등일 수 있다. 주입 후, 포토레지스트는 조건에 맞는 애싱 공정 등에 의해 제거될 수 있다.
또한, 제2 영역 내에 n웰을 형성하기 위해, 기판(20)의 제1 영역 내에서 버퍼층(22) 위에 포토레지스트가 형성될 수 있다. 포토레지스트는 기판(20)의 제2 영역을 노출하도록 패터닝될 수 있다. 포토레지스트는 스핀온(spin-on) 기술을 이용해 형성될 수 있고, 조건에 맞는 포토리소그래피 기술을 통해 패터닝될 수 있다. 포토레지스트가 패터닝되면, 제2 영역에서 n타입 불순물 주입이 행해질 수 있고, 포토레지스트는 n타입 불순물이 제1 영역 내에 주입되는 것을 실질적으로 막는 마스크로서 역할할 수 있다. n타입 불순물은 예컨대 약 1017 cm-3과 약 1018 cm-3 사이의, 1018 cm-3 이하의 농도로 제2 영역 내에 주입된 인, 비소 등일 수 있다. 주입 후, 포토레지스트는 조건에 맞는 애싱 공정 등에 의해 제거될 수 있다. 주입 후에, 주입된 p타입 및 n타입 불순물을 활성화하기 위해 어닐이 수행될 수 있다. 주입은 제1 영역 내에 p웰을 그리고 제2 영역 내에 n웰을 형성할 수 있다.
다른 실시형태에서는, 버퍼층(22)의 에피택셜 성장 중에 p웰과 n웰이 인시추 형성될 수도 있다. 상이한 영역에서 도핑 타입을 상이하게 하기 위해 상이한 웰이 형성되어야 하는 상이한 영역 내의 버퍼층(22)이 상이한 성장 단계에서 에피택셜로 성장할 수 있다.
또, 도 2a, 도 2b 및 도 5의 단계 104에서, 초격자(24)가 버퍼층(22) 상에 형성된다. 초격자(24)는 제1층(26)과 제2층(28)을 교대로 포함한다. 제1층(26)과 제2층(28) 각각은, 일부 실시형태에 있어서, 그것의 하부층 상에 에피택셜로 성장한다. 에피택셜 성장은 MOCVD, MBE, LPE, VPE, UHVCVD, 동류, 또는 이들의 조합을 이용할 수 있다. 제1층(26)과 제2층(28) 각각은 Si, Ge, SiGe, SiGeSn 등의 IV족 재료, GaAs, GaP, GaAsP, AlInAs, AlGaAs, GaInAs, InAs, GaInP, InP, InSb, GaInAsP 등의 III족-V족 화합물 재료, 또는 동류일 수 있다. 초격자(24)는 임의 개의 제1층(26)과 임의 개의 제2층(28)을 포함할 수 있다. 예시하는 바와 같이, 초격자(24)는 4개의 제1층(26)과 4개의 제2층(28)을 구비한다.
제1층(26)과 제2층(28) 각각은 결정질 재료일 수 있다. 일부 실시형태에 있어서, 제1층(26) 또는 제2층(28) 중 어느 한쪽 그룹의 자연 격자 상수는 기판(20)과 먼쪽의 버퍼층(22)(또는 버퍼층(22)이 생략되는 경우에는 기판(20))의 표면의 격자 상수보다 크고, 제1층(26) 또는 제2층(28) 중 다른 한쪽 그룹의 자연 격자 상수는 기판(20)과 먼쪽의 버퍼층(22)(또는 버퍼층(22)이 생략되는 경우에는 기판(20))의 표면의 격자 상수보다 작다. 이에, 이들 실시형태에 있어서, 제1층(26)이 제1 응력 타입으로 변형되고, 제2층(28)은 제1 응력 타입과 대조되는 제2 응력 타입으로 변형된다. 또한 이들 실시형태에 있어서, 제1층(26)과 제2층(28) 각각은 약 3 nm 내지 약 20 nm의 범위와 같이, 임계 두께보다 작은 두께를 가질 수 있다.
일부 실시형태에 있어서, 제1층(26)의 결정질 재료의 자연 격자 상수는 기판(20)과 먼쪽의 버퍼층(22)(또는 버퍼층(22)이 생략되는 경우에는 기판(20))의 표면의 격자 상수보다 크고, 제2층(28)의 결정질 재료의 자연 격자 상수는 기판(20)과 먼쪽의 버퍼층(22)(또는 버퍼층(22)이 생략되는 경우에는 기판(20))의 표면의 격자 상수보다 작다. 따라서, 이들 실시형태에 있어서, 제1층(26)은 압축 변형(compressively strained)될 수 있고, 제2층(28)은 인장 변형(tensilely strained)될 수 있다.
다른 실시형태에 있어서, 제1층(26)의 결정질 재료의 자연 격자 상수는 기판(20)과 먼쪽의 버퍼층(22)(또는 버퍼층(22)이 생략되는 경우에는 기판(20))의 표면의 격자 상수보다 작고, 제2층(28)의 결정질 재료의 자연 격자 상수는 기판(20)과 먼쪽의 버퍼층(22)(또는 버퍼층(22)이 생략되는 경우에는 기판(20))의 표면의 격자 상수보다 크다. 이에, 제1층(26)은 인장 변형될 수 있고, 제2층(28)은 압축 변형될 수 있다.
전술한 특정예에 있어서, 각각의 제1층(26)은 Si0 . 50Ge0 .50층으로서, 버퍼층(22)인 Si0 . 75Ge0 .25보다 자연 격자 상수가 크고, 약 3 nm 내지 약 20 nm의 범위와 같이, 임계 두께보다 작은 두께를 가질 수 있다. 이에, 특정예에서는 제1층(26)이 압축 변형된다. 또 전술한 특정예에 있어서, 각각의 제2층(28)은 Si층으로서, 버퍼층(22)인 Si0 . 75Ge0 .25보다 자연 격자 상수가 작고, 약 3 nm 내지 약 20 nm의 범위와 같이, 임계 두께보다 작은 두께를 가질 수 있다. 이에, 특정예에서는 제2층(28)이 인장 변형된다.
추가 실시형태에 있어서, 제1층(26) 또는 제2층(28)의 그룹들 중 한쪽 또는 양쪽은 기판(20)과 먼쪽의 버퍼층(22)(또는 버퍼층(22)이 생략되는 경우에는 기판(20))의 표면의 격자 상수와 실질적으로 같은 각각의 결정질 재료의 자연 격자 상수를 갖는다. 이에, 제1층(26) 또는 제2층(28)의 그룹들 중 한쪽 또는 양쪽이 이완될 수 있다. 일부 실시형태에 있어서, 제1층(26)은 각각 이완되고, 제2층(28)은 압축 또는 인장 변형된다. 일부 실시형태에 있어서, 제2층(28)은 각각 이완되고, 제1층(26)은 압축 또는 인장 변형된다. 추가 실시형태에서는, 제1층(26)과 제2층(28) 각각이 이완된다.
일부 실시형태에 있어서, 제1층(26)의 재료가 제2층(28)의 재료와 상이하다. 재료의 차이로 전술한 바와 같이 상이하게 변형될 수 있고, 이하에서 명백하겠지만 제1층(26)과 제2층(28) 사이에서 에칭 선택성을 고려할 수 있다.
도 3a, 도 3b 및 도 5의 단계 106에서, 초격자(24) 내에 그리고 핀의 대향측 상에 트렌치를 형성함으로써, 초격자(24)를 포함하는 핀이 형성된다. 일부 실시형태에 있어서, 초격자(24)를 통과해 버퍼층(22) 내로, 그러나 버퍼층(22)을 완전히 통과하지 않게 트렌치를 에칭함으로써 핀이 형성될 수 있다. 일부 실시형태에 있어서, 트렌치는 초격자(24)와 버퍼층(22)을 통과해 연장될 수 있으나 기판(20)까지는 연장되지는 않는다. 일부 실시형태에 있어서, 트렌치는 초격자(24)와 버퍼층(22)을 통과해 그리고 기판(20) 내에까지 연장될 수 있다. 에칭은 RIE(reactive ion etching), NBE(neutral beam etching), 동류, 또는 이들의 조합 등의 임의의 조건에 맞는 에칭 공정일 수 있다. 에칭은 이방성일 수 있다.
도 4a, 도 4b 및 도 5의 단계 108에서, 트렌치는 절연 재료(30)로 충전된다. 절연 재료(30)은 실리콘 산화물 등의 산화물, 질화물, 동류 또는 이들의 조합일 수 있고, HDP-CVD(high density plasma chemical vapor deposition), FCVD(flowable CVD)(예컨대, 원격의 플라즈마 시스템 및 경화후(post curing)에는, 산화물 등의 다른 재료로 변환시키기 위해 CVD 기반의 재료 적층), 동류, 또는 이들의 조합에 의해 형성될 수 있다. 임의의 조건에 맞는 공정에 의해 형성된 기타 절연 재료도 사용할 수 있다. 예시하는 실시형태에서는, 절연 재료(30)가 FCVD 공정에 의해 형성된 실리콘 산화물이다. 절연 재료(30)가 형성되면 어닐 공정이 수행될 수 있다. 또한, CMP(chemical mechanical polish) 등의 평탄화 공정이 임의의 과잉 절연 재료를 제거하여, 동일 평면 상에 있는, 절연 재료(30)의 상단면과 핀의 상단면을 형성할 수 있다.
도 5의 단계 110에 있어서, 도 11a, 도 11b, 및 도 11c에 도시하는 바와 같이, 절연 재료(30)가 리세싱되어, 핀이, 예컨대 초격자(24)의 제1층(26)과 제2층(28) 중 하나 이상이 인접한 절연 영역들(30) 사이에서 돌출되게 되는데, 이들 영역은 STI(Shallow Trench Isolation) 영역이라고 칭해질 수 있다. 절연 영역(30)은 예컨대 절연 재료(30)에 대해 선택적인 것인, 조건에 맞는 에칭 공정을 이용해서 리세싱될 수 있다. 예를 들어, CERTAS® 에칭 또는 Applied Materials SICONI 툴 또는 dHF(dilute hydrofluoric) 산을 이용한 화학적 산화물 제거를 이용할 수 있다.
도 6a, 도 7a, 도 8a, 및 도 9a는 다른 실시형태에 따른 finFET에 대해, 변형층을 포함할 수 있는 초격자를 포함하는 핀의 제조에 있어서 중간 스테이지의 다양한 3D 도면이며, 도 6b, 도 7b, 도 8b, 및 도 9b는 도 6a, 도 7a, 도 8a, 및 도 9a의 각각의 3D 도면의 단면도이다. 도 10은 핀을 제조하는 공정 흐름도이다.
도 6a, 도 6b, 및 도 10의 단계 120에 있어서, 도 1a, 도 1b, 및 도 5의 단계 100에 대해 설명한 바와 같이, 기판(20)이 제공된다. 도 7a, 도 7b, 및 도 10의 단계 122에 있어서 기판(20) 상에 버퍼층(22)이 형성된다. 버퍼층(22)은 2a, 도 2b, 및 도 5의 단계 102에서 설명한 바와 같은 공정에 의해 형성되고 그 재료를 포함할 수 있다. 본 실시형태에 있어서, 버퍼층(22)은 핀의 일부로서 남을 하위부를 구비하고, 후속해서 설명하는 희생성 핀으로서 역할하는 상위부를 추가로 포함한다. 버퍼층(22)의 하위부는 도 2a와 도 2b에서 버퍼층(22)에 대해 설명한 바와 같은 특징을 가질 수 있다. 버퍼층(22)의 상위부는, 기판(20)과 먼쪽의 하위부의 후속 형성된 표면과 같은 조성 등의 임의의 재료 조성일 수 있다. 구체적으로 예시하지는 않지만, 전술한 바와 같이, 주입에 의해 또는 성장중 인시추 등에 의해, 적절한 웰이 버퍼층(22) 및/또는 기판(20) 내에 형성될 수 있다.
도 8a, 도 8b, 및 도 10의 단계 124에 있어서, 버퍼층(22)으로부터 희생성 핀을 형성하기 위해 버퍼층(22) 내에 트렌치가 형성된다. 일부 실시형태에 있어서, 희생성 핀은, 트렌치를 에칭하되, 버퍼층(22)을 완전히 통과하지는 않음으로써 형성될 수 있다. 일부 실시형태에 있어서, 트렌치는 버퍼층(22)을 통과해 연장될 수 있으나 기판(20)까지는 연장되지는 않는다. 일부 실시형태에 있어서, 트렌치는 버퍼층(22)을 통과해 그리고 기판(20) 내에까지 연장될 수 있다. 에칭은 RIE, NBE, 동류, 또는 이들의 조합 등의 임의의 조건에 맞는 에칭 공정일 수 있다. 에칭은 이방성일 수 있다.
도 8a, 도 8b 및 도 10의 단계 126에서, 트렌치는 절연 재료(30)로 충전된다. 절연 재료(30)은 실리콘 산화물 등의 산화물, 질화물, 동류 또는 이들의 조합일 수 있고, HDP-CVD, FCVD, 동류, 또는 이들의 조합에 의해 형성될 수 있다. 임의의 조건에 맞는 공정에 의해 형성된 기타 절연 재료도 사용할 수 있다. 예시하는 실시형태에서는, 절연 재료(30)가 FCVD 공정에 의해 형성된 실리콘 산화물이다. 절연 재료(30)가 형성되면 어닐 공정이 수행될 수 있다. 또한, CMP 등의 평탄화 공정이 임의의 과잉 절연 재료를 제거하여, 동일 평면 상에 있는, 절연 재료(30)의 상단면과 희생성 핀의 상단면을 형성할 수 있다.
도 8a, 도 8b 및 도 10의 단계 128에서, 절연 재료(30) 사이에 오목부를 형성하도록 희생성 핀이 리세싱된다. 리세싱은 예컨대 희생성 핀에 대해 선택적인 것인, 조건에 맞는 에칭 공정을 이용할 수 있다. 에칭은 습식 또는 건식 공정일 수 있고 등방성일 수 있다. 희생성 핀의 리세싱에 의해, 도시하는 바와 같이 버퍼층(22)의 하위부가 절연 영역들(30) 사이에 남아 있게 된다. 이 리세싱은 전술한 바와 같이 기판(20)과 먼쪽의 버퍼층(22)의 표면을 형성한다.
도 9a, 도 9b, 및 도 10의 단계 130에 있어서, 절연 재료(30) 사이의 오목부 내에 그리고 버퍼층(22) 상에 초격자(24)가 형성된다. 초격자(24)는 제1층(26)과 제2층(28)을 교대로 포함한다. 제1층(26)과 제2층(28) 각각은 도 2a와 도 2b에 대해 전술한 바와 같이 형성될 수 있고 전술한 재료를 포함할 수 있다. 초격자(24)는 임의 개의 제1층(26)과 임의 개의 제2층(28)을 포함할 수 있다. 예시하는 바와 같이, 초격자(24)는 4개의 제1층(26)과 4개의 제2층(28)을 구비한다. 제1층(26)과 제2층(28)은 도 2a와 도 2b에 대해 전술한 바와 같은 자연 격자 상수를 가질 수 있고 변형되거나 이완될 수 있다. 절연 재료(30) 사이의 오목부 내에 초격자(24)를 형성함으로써, 초격자(24)를 포함하는 핀이 형성된다. CMP 등의 평탄화 공정이 동일 평면 상에 있는, 절연 재료(30) 및 희생성 핀의 상단면들을 형성할 수 있다.
도 10의 단계 132에 있어서, 도 11a, 도 11b, 및 도 11c에 도시하는 바와 같이, 절연 재료(30)가 리세싱되어, 핀이, 예컨대 초격자(24)의 제1층(26)과 제2층(28) 중 하나 이상이 인접한 절연 영역들(30) 사이에서 돌출되게 되는데, 이들 영역은 STI 영역이라고 칭해질 수 있다. 절연 영역(30)은 예컨대 절연 재료(30)의 재료에 대해 선택적인 것인, 조건에 맞는 에칭 공정을 이용해서 리세싱될 수 있다. 예를 들어, CERTAS® 에칭 또는 Applied Materials SICONI 툴 또는 dHF(dilute hydrofluoric) 산을 이용한 화학적 산화물 제거를 이용할 수 있다.
당업자라면, 이루어질 수 있는 다른 변경예들이 다른 실시형태의 범주 내에서 고려되는 것을 쉽게 이해할 것이다. 다른 실시형태에 있어서, 기판(20)의 상단면 위에 유전체층이 형성될 수 있고, 그 유전체층을 통과해 트렌치가 에칭될 수 있으며, 그 트렌치 내에 버퍼층(22)과 초격자(24)가 에피택셜 성장할 수 있고, 초격자(24) 및/또는 버퍼층(22)의 적어도 일부가 유전체층으로부터 돌출하여 핀을 형성하도록 유전체층이 리세싱될 수 있다.
도 11a, 도 12a, 도 13a, 도 14a, 도 15a, 도 16a, 도 17a, 및 도 18는 일부 실시형태에 따른, 초격자 채널 영역을 포함하는 finFET의 제조에 있어서 중간 스테이지의 다양한 3D 도면이다. 도 11b, 도 11c, 도 12b, 도 12c, 도 13b, 도 13c, 도 14b, 도 14c, 도 15b, 도 15c, 도 16b, 도 16c, 도 17b, 도 17c, 도 18b, 및 도 18c는 finFET의 제조에 있어서 중간 스테이지의 다양한 단면도이다. 도 19는 finFET을 제조하는 공정 흐름도이다.
도 11a, 도 11b, 도 11c 및 도 19의 단계 140에 있어서, 초격자(24)를 포함하는 핀이 형성된다. 핀은 예컨대 도 5와 도 10 및 이들의 대응하는 구조적 설명에서 전술한 공정을 이용해서 형성될 수 있다. 도 11a는 초격자(24)를 포함하는 핀의 3D 도면이다. 도 11a는 단면 B-B와 C-C를 도시하고 있다. 단면 B-B는 "b"로 끝나는 이하의 도면들에서 도시되고, 단면 C-C는 "c"로 끝나는 이하의 도면들에서 도시된다. 도시하는 실시형태에 있어서, 초격자(24) 전체는 인접한 절연 영역들(30) 사이에서 돌출한다. 다른 실시형태에 있어서,버퍼층(22)은 인접한 절연 영역들(30) 사이에서도 돌출한다. 또한 도시하는 실시형태에 있어서, 절연 영역(30)은 기판(20)으로 연장되며, 다른 실시형태에서는 절연 영역(30)이 기판(20)까지 완전히 연장되지 않아 버퍼층(22)의 연속 부분이 절연 영역(30)과 기판(20)의 상단면 사이에 배치된다. 다른 실시형태에 있어서, 절연 영역(30)은 기판(20) 내로 연장된다.
도 12a, 도 12b, 도 12c 및 도 19의 단계 142에 있어서, 더미 유전체층(31)이 핀 상에 형성된다. 더미 유전체층(31)은 예컨대 실리콘 산화물, 실리콘 질화물, 이들의 조합 또는 동류일 수 있으며, CVD, 열산화, 또는 동류 등의 조건에 맞는 기술에 따라 적층되거나 열 성장할 수 있다. 도 12a, 도 12b, 도 12c 및 도 19의 단계 144에 있어서, 더미 게이트층(33)이 더미 유전체층(31) 위에 형성된다. 더미 게이트층(33)은 더미 유전체층(31) 위에 예컨대 CVD 등을 이용해 적층된 다음, 예컨대 CMP에 의해 평탄화될 수 있다. 더미 게이트층(33)은 예컨대 폴리실리콘을 포함할 수 있으나, 에칭 선택비가 높은 다른 재료를 사용할 수도 있다. 도시하지는 않지만, 마스크층이 더미 게이트층(33) 위에 형성될 수 있다. 마스크층은 더미 게이트층(33) 위에 예컨대 CVD 등을 이용해 적층될 수 있다. 마스크층은 예컨대 실리콘 질화물, 실리콘 산질화물, 실리콘 탄질화물 등을 포함할 수 있다.
도 13a, 도 13b 및 도 13c에서는, 마스크를 형성하기 위해 조건에 맞는 포토리소그래피 및 에칭 기술을 이용하여 마스크층(사용될 경우)이 패터닝될 수 있다. 또한, 도 19의 단계 146에 있어서, 더미 게이트층(33)과 더미 유전체층(31)은, 예컨대 마스크의 패턴을 전사하고, 더미 게이트층(33)과 더미 유전체층(31)으로부터 각각 더미 게이트(34)와 더미 게이트 유전체(32)을 형성하기 위해 조건에 맞는 에칭 기술을 이용하여, 패터닝될 수 있다. 에칭은 RIE, NBE, 동류 등의 조건에 맞는 이방성 에칭을 포함할 수 있다. 더미 게이트(34)는 상기 핀의 채널 영역을 덮는다. 또한 더미 게이트(34)는 핀의 길이 방향에 대해 실질적으로 수직인 길이 방향을 가질 수 있다.
구체적으로 도시하지는 않지만, 약하게 도핑된 소스/드레인(LDD) 영역에 대해 주입 또는 플라즈마 도핑(PLAD)이 수행될 수 있다. 전술한 주입과 마찬가지로, 예컨대 n타입 디바이스에 대한 제1 영역은 노출하면서, 포토레지스트 등의 마스크가 예컨대 p타입 디바이스에 대한 제2 영역 위에 형성될 수 있고, n타입 불순물이 플라즈마에 의해, 제1 영역 내의 노출된 핀 내에 주입 또는 도입될 수 있다. 이어서, 마스크는 제거된다. 후속하여, 제2 영역은 노출하면서, 포토레지스트 등의 마스크가 제1 영역 위에 형성될 수 있고, p타입 불순물이 플라즈마에 의해, 제2 영역 내의 노출된 핀 내에 주입 또는 도입될 수 있다. 이어서, 마스크는 제거된다. n타입 불순물은 전술한 바와 같은 n타입 불순물들 중 임의의 것일 수 있고, p타입 불순물은 전술한 바와 같은 p타입 불순물들 중 임의의 것일 수 있다. 약하게 도핑된 소스/드레인 영역은 약 1015 cm-3 내지 약 1016 cm-3의 불순물 농도를 가질 수 있다. 주입된 불순물을 활성화시키기 위해 어닐이 이용될 수 있다.
도 13a, 도 13b, 도 13c 및 도 19의 단계 148에 있어서, 더미 게이트(34)와 더미 유전체(32)의 측벽을 따라 게이트 스페이서(36)가 형성된다. 게이트 스페이서(36)는 예컨대 CVD 또는 동류에 의해, 재료를 등각으로 적층하고 후속하여 그 재료를 이방성 에칭함으로써 형성될 수 있다. 게이트 스페이서(36)의 재료는 실리콘 질화물, 실리콘 탄질화물, 이들의 조합 또는 동류일 수 있다.
도 14a, 도 14b, 및 도 14c에 있어서, 도 19의 단계 150에서와 같이, 핀의 소스/드레인 영역 내에 오목부가 형성되고, 도 19의 단계 152에서와 같이, 그 오목부 내에 에피택셜 소스/드레인 영역(38)이 형성된다. 오목부, 따라서 에피택셜 소스/드레인 영역(38)이 핀의 소스/드레인 영역 내에 형성되어 그 오목부 사이에 더미 게이트(34)가 배치되게 된다. 오목부는 핀, 예컨대 절연 재료(30) 사이로부터 돌출하는 초격자(34)의 층들에 대해, 임의의 적절한 에칭 선택성을 이용해 형성될 수 있으며, 이 선택성은 또한 이방성일 수 있다. 그런 다음, 에피택셜 소스/드레인 영역(38)이 오목부 내에 에피택셜 성장한다. 에피택셜 성장은 MOCVD, MBE, LPE, VPE, 동류, 또는 이들의 조합을 이용해서 이루어질 수 있다. 에피택셜 소스/드레인 영역(38)은 디바이스 타입, 예컨대 n타입 또는 p타입에 맞는 적절한 재료와 같이, 임의의 조건에 맞는 재료를 포함할 수 있다. 예를 들어, n타입 디바이스에 대한 에피택셜 소스/드레인 영역(38)은 실리콘, SiC, SiCP, SiGeP, SiP, SiGeSnP, 또는 동류를 포함할 수 있고, p타입 디바이스에 대한 에피택셜 소스/드레인 영역(38)은 SiGe, SiGeB, Ge, GeB, GeSn, GeSnB, 붕소 도핑된 III-V 화합물 재료, 또는 동류를 포함할 수 있다. 에피택셜 소스/드레인 영역(38)은 핀의 각각의 외측면으로부터 융기된 표면을 가질 수 있고 패싯을 가질 수 있다.
구체적으로 도시하지는 않지만, 상보형 디바이스 내의 p타입 디바이스의 에피택셜 소스/드레인 영역(38) 및 n타입 디바이스의 에피택셜 소스/드레인 영역(38)에 대해 상이한 재료들이 이용될 수 있다. 예를 들어, 기판(20)의 제1 영역(예, n타입 디바이스가 형성될 곳)은 제1 하드 마스크로 마스킹될 수 있고, 기판(20)의 제2 영역(예, p타입 디바이스가 형성될 곳)은 단계 150과 단계 152에서, 노출되어, 에피택셜 소스/드레인 영역(38)을 형성하도록 처리된다. 그런 다음 제1 하드 마스크는 제거될 수 있고 제2 하드 마스크가 형성될 수 있다. 제2 영역은 제2 하드 마스크에 의해 마스킹될 수 있고, 제1 영역은 단계 150과 단계 152에서, 노출되어, 에피택셜 소스/드레인 영역(38)을 형성하도록 처리된다. 이어서, 제2 하드 마스크는 제거될 수 있다.
핀의 에피택셜 소스/드레인 영역(38)은, 약하게 도핑된 소스/드레인 영역을 형성하기 위한 전술한 공정과 마찬가지로, 도펀트가 주입될 수 있으며, 이어서 어닐이 행해진다. 소스/드레인 영역은 약 1019 cm-3 내지 약 1021 cm-3 사이의 불순물 농도를 가질 수 있다. 제1 영역 내의 n타입 디바이스에 대한 소스/드레인 영역을 위한 n타입 불순물은 전술한 n타입 불순물들 중 임의의 것일 수 있고, 제2 영역 내의 p타입 디바이스에 대한 소스/드레인 영역을 위한 p타입 불순물은 전술한 p타입 불순물들 중 임의의 것일 수 있다. 다른 실시형태에 있어서, 에피택셜 소스/드레인 영역(38)은 성장중 인시추 도핑될 수도 있다.
도 15a, 도 15b, 도 15c 및 도 19의 단계 154에 있어서, 바닥부 층간 유전체(ILD0)(40)가 핀 위에 형성된다. ILD0(40)는, 에피택셜 소스/드레인 영역(38), 게이트 스페이서(36), 더미 게이트(34)(또는 있다면 마스크) 및 절연 영역(30) 상에 등각으로 형성된, 에칭 정지층(etch stop layer, ESL) 등의 제1층을 포함할 수 있다. 일부 실시형태에 있어서, ESL(58)은 예컨대 ALD(Atomic Layer Deposition), CVD(chemical vapor deposition), 동류, 또는 이들의 조합을 이용해 형성되는, 실리콘 질화물, 실리콘 탄질화물, 또는 동류를 포함할 수 있다. ILD0(40)는 제1층 위에 적층된 제2층을 더 포함할 수 있다. ILD0(40)의 제2층은 PSG(Phospho-Silicate Glass), BSG(Boro-Silicate Glass), BPSG(Boron-Doped Phospho-Silicate Glass), USG(undoped Silicate Glass), 또는 동류를 포함할 수 있고, CVD, PECVD(plasma-enhanced CVD), FCVD, 동류 또는 이들의 조합과 같은 임의의 적절한 방법으로 적층될 수 있다.
또한, 도 15a, 도 15b, 도 15c 및 도 19의 단계 154에 있어서, ILD0(40)의 상단면을 더미 게이트(34)의 상단면과 수평으로 하도록 CMP 등의 평탄화 공정이 행해진다. 또한, CMP는, 있다면, 더미 게이트(34)로부터 마스크를 제거할 수 있다. 따라서, 더미 게이트(34)의 상단면이 ILD0(40)를 통해 노출된다.
도 16a, 도 16b, 도 16c, 및 도 19의 단계 156에 있어서, 더미 게이트(34)와 더미 게이트 유전체(32)가 에칭 단계에서 제거되어, ILD0(40)를 통과해 게이트 스페이서(36)에 의해 규정되는 개구부가 핀, 예컨대 초격자(24)에 형성된다. 개구부는 핀, 예컨대 초격자(24)의 채널 영역을 노출한다. 채널 영역은 인접한 에피택셜 소스/드레인 영역(38) 쌍 사이에 배치된다. 에칭 단계는 더미 게이트(34) 및 더미 게이트 유전체(32)의 재료에 대해 선택적일 수 있으며, 이 에칭은 건식 또는 습식 에칭일 수 있다. 에칭중에, 더미 게이트(34)가 에칭될 때에, 더미 게이트 유전체(32)는 에칭 정지층으로서 이용될 수 있다. 그런 다음, 더미 게이트 유전체(32)는 더미 게이트(34)의 제거 후에, 에칭될 수 있다.
도 17a, 도 17b, 도 17c 및 도 19의 단계 158에 있어서, 더미 게이트 유전체(42)와 게이트 전극(44)이 ILD0(40)를 통해 개구부 내에 형성된다. 게이트 유전체(42)는 개구부 내에 그리고 핀 상에 형성된 계면 유전체를 포함할 수 있다. 계면 유전체는 예컨대 열산화, ALD, CVD, 또는 동류에 의해 형성된 산화물 또는 동류일 수 있다. 게이트 유전체(42)는 ILD0(40)의 상단면 상에, 게이트 스페이서(36)의 측벽을 따라 개구부 내에, 그리고 계면 유전체 상에 등각으로 형성된 하이 k(high-k) 유전체층을 더 포함할 수 있다. 하이 k 유전체층은 약 7.0보다 높은 k 값을 가질 수 있고, Hf, Al, Zr, La, Mg, Ba, Ti, Pb 및 이들의 조합의 실리케이트 또는 금속 산화물을 포함할 수 있다. 하이 k 유전체층의 형성 방법은 ALD, CVD, MBD(Molecular-Beam Deposition), 동류, 또는 그 조합을 포함할 수 있다. 다른 실시형태에서는 게이트 유전체(42)에 대해, 하이 k가 아닌 재료 등의 다른 재료를 고려할 수도 있다.
게이트 전극(44)이 게이트 유전체(42) 상에 형성된다. 게이트 전극(44)은 다층 구조일 수 있다. 예를 들어, 게이트 전극(44)은 게이트 유전체(42) 상에 등각으로 형성된 캡핑층, 그 캡핑층 상에 등각으로 형성된 하나 이상의 일함수 튜닝층, 및 일함수 튜닝층 상에 형성되어 개구부를 충전하는, 금속 등의 금속 함유 재료를 포함할 수 있다. 일례로, 캡핑층은 ALD, CVD 등을 이용해 TiN 등으로 형성되는, 게이트 유전체(42) 상의 제1 부층(sub-layer)과, ALD, CVD 등을 이용해, TaN 등으로 형성되는, 제1 부층 상의 제2 부층을 포함할 수 있다. 일함수 튜닝층은 ALD, CVD 등을 이용해 TiAl, TiN 등으로 형성될 수 있다. 금속 함유 재료는 CVD, PVD(physical vapor deposition), 동류, 또는 이들의 조합을 이용해서 적층된 텅스텐(W), 알루미늄(Al), 코발트(Co), 루테늄(Ru), 이들의 조합 등일 수 있다.
다음으로, ILD0(40)의 상면 위에 있는, 게이트 전극(44) 및 게이트 유전체(42)의 과잉 부분을 제거하기 위해 CMP 등의 평탄화 공정이 수행될 수 있다.
도 18a, 도 18b, 도 18c, 및 도 19의 단계 160에 있어서, 상위 ILD(ILD1)(46)이 ILD0(40) 및 게이트 전극(44) 위에 적층되고, 도 19의 단계 162에서, ILD1(40)과 ILD0(40)를 통과해 에피택셜 소스/드레인 영역(38)에 컨택(48)이 형성된다. ILD(46)은 PSG, BSG, BPSG, USG 등의 유전체 재료로 형성될 수 있고, CVD 및 PECVD 등의 임의의 적절한 방법으로 적층될 수 있다. 컨택(48)용 개구부가 ILD1(46) 및 ILD0(40)를 통과해 형성된다. 개구부는 조건에 맞는 포토리소그래피 및 에칭 기술을 이용해 형성될 수 있다. 확산 배리어층, 어드히젼층(adhesion layer), 또는 동류 등의 라이너와 전도성 재료가 개구부 내에 형성된다. 라이너는 티탄, 티탄 질화물, 탄탈, 탄탈 질화물 등을 포함할 수 있다. 전도성 재료는 구리, 구리 합금, 은, 금, 텅스텐, 알루니늄, 니켈 등일 수 있다. ILD1(46)의 표면으로부터 과잉 재료를 제거하기 위해 CMP 등의 평탄화 공정이 수행될 수 있다. 남아 있는 라이너 및 전도성 재료가 개구부 내에 컨택(48)을 형성한다. 에피택셜 소스/드레인 영역(38)과 컨택(48) 사이의 계면에 각각 실리사이드를 형성하기 위해 어닐 공정이 수행될 수 있다.
명시적으로 도시하지는 않지만, 당업자라면 추가 처리 단계가 도 18a, 도 18b, 및 도 18c의 구조 상에 수행될 수 있음을 쉽게 이해할 것이다. 예를 들어, 다양한 금속간 유전체(Inter-Metal Dielectric, IMD) 및 그 대응하는 금속화가 ILD1(46) 위에서 형성될 수 있다.
도 20은 일부 실시형태에 따른 finFET을 제조하는 공정 흐름도이다. 도 20은 도 19의 공정 흐름의 변형예로서, 단계 156과 단계 158 사이에 단계 170을 포함한다. 에칭 단계 170 전에, 도 16c에 도시하는 바와 같이, 교대로 형성된 제1층(26)과 제2층(28)의 각각의 측의 측벽이 수직으로 얼라인되어 있다. 단계 170에서, 초격자(24)의 채널 영역이, ILD0(40)를 통과하는 개구부를 통해 에칭되어 게이트 스페이서(36)의 측벽에 의해 규정된다. 이 에칭에 의해, 에칭으로 변형된 제1층(26) 및 에칭으로 변형된 제2층(28)이 되는데, 제1층(26)이 제거되거나, 제2층(28)이 제거되거나, 또는 이들의 조합으로 된다.
도 21a-도 21c, 도 23a-도 23c, 도 25a-도 25c, 및 도 27a-도 27c는 제1층(26)을 에칭하는 에칭 단계 170의 상이한 결과예를 도시하고, 도 22a-도 22c, 도 24a-도 24c, 도 26a-도 26c, 및 도 28a-도 28c는 직전 도면에 대해 설명한 각각의 에칭 단계 170 후 그리고 추가 처리 후의 구조를 도시하고 있다. 도 29a-도 29c, 도 31a-도 31c, 도 33a-도 33c, 및 도 35a-도 35c는 제2층(28)을 에칭하는 에칭 단계 170의 상이한 결과예를 도시하고, 도 30a-도 30c, 도 32a-도 32c, 도 34a-도 34c, 및 도 36a-도 36c는 직전 도면에 대해 설명한 각각의 에칭 단계 170 후 그리고 추가 처리 후의 구조를 도시하고 있다.
구체적으로 도시하지는 않지만, 상보형 디바이스 내의 p타입 디바이스 및 n타입 디바이스에 대해 상이한 에칭 공정이 이용될 수도 있다. 예를 들어, 기판(20)의 제1 영역(예, n타입 디바이스가 형성될 곳)은 제1 포토레지스트 등으로 마스킹될 수 있고, 기판(20)의 제2 영역(예, p타입 디바이스가 형성될 곳)은 노출되어 단계 170에 따라 에칭된다. 그런 다음 마스크는 제거될 수 있고, 포토레지스트 등의 다른 마스크가 형성될 수 있다. 제2 영역이 마스킹될 수도 있으며, 제1 영역은 노출되어 단계 170에 따라 에칭된다. 이어서, 마스크가 제거될 수 있다.
도 21a, 도 21b 및 도 21c에 있어서, 초격자(24)의 실질적으로 제1층(26)만이 단계 170 동안 에칭된다. 이 에칭 단계 170의 결과로서, 에칭된 제1층(26a)의 측벽이 각각의 측에서 제2층(28)의 측벽으로부터 핀으로 내향 오프셋된다. 그 에칭으로 제1 변형된 초격자(24a)가 된다. 일부 실시형태에 있어서, 도 21a, 도 21b, 및 도 21c에 도시하는 에칭의 결과는 제1층(26)과 제2층(28)의 재료, 측벽의 배향 및 에칭에 사용된 에칭제의 함수일 수 있다. 예를 들어, 제1층(26) 각각이 Si0.50Ge0.50로 된 층이고, 제2층(28) 각각이 Si로 된 층인 특정예를 계속 참조하면, 버퍼층(22), 제1층(26) 및 제2층(28)은 벌크 Si 기판의 (110) 표면 상에 에피택셜 성장하고, 제1층(26)과 제2층(28)의 측벽은 (111) 결정질 표면이다. 또한, 에칭제는 묽은 APM(ammonium hydroxide-hydrogen peroxide mixture), SPM(sulfuric acid-hydrogen peroxide mixture), 또는 동류의 습식 에칭제일 수 있으며, Si0 . 50Ge0 .50 제1층(26)의 (111) 결정질 표면에 대해 선택적이다. 이들 조건에 의해, 에칭된 Si0 . 50Ge0 .50 제1층(26a)의 (111) 결정질 측벽면이 Si 제2층(28)의 (111) 결정질 측벽면과 내향으로 오프셋된다.
도 22a, 도 22b, 및 도 22c는 도 21a, 도 21b, 및 도 21c에서 설명한 단계 170에서 에칭이 행해진 후 그리고 전술한 바와 같이 처리 단계 158 내지 단계 162를 계속 진행한 후의 구조를 도시하고 있다. 도 22c에 도시하는 바와 같이, 게이트 유전체(42)는 제1 변형된 초격자(24a) 내의 에칭된 측벽에 등각으로 형성된다. 또한, 게이트 전극(44)은 에칭된 제1층(26a)이 에칭되어 버렸기 때문에, 적어도 부분적으로 제2층(28)의 표면들 사이에 또는 표면에 가깝게 연장될 수 있다.
도 23a, 도 23b 및 도 23c에 있어서, 초격자(24)의 실질적으로 제1층(26)만이 단계 170 동안 에칭된다. 이 에칭 단계 170의 결과로서, 에칭된 제1층(26a)의 측벽이 각각의 측에서 제2층(28)의 측벽으로부터 핀에, 예컨대 결정질 면에 따라 내향으로 이방성 노칭(notching)된다. 그 에칭으로 제2 변형된 초격자(24b)가 된다. 일부 실시형태에 있어서, 도 23a, 도 23b, 및 도 23c에 도시하는 에칭의 결과는 제1층(26)과 제2층(28)의 재료, 측벽의 배향 및 에칭에 사용된 에칭제의 함수일 수 있다. 예를 들어, 제1층(26) 각각이 Si0 . 50Ge0 . 50로 된 층이고, 제2층(28) 각각이 Si로 된 층인 특정예를 계속 참조하면, 버퍼층(22), 제1층(26) 및 제2층(28)은 벌크 Si 기판의 (001) 표면 상에 에피택셜 성장하고, 제1층(26)과 제2층(28)의 측벽은 (110) 결정질 표면이다. 또한, 에칭제는 묽은 APM(ammonium hydroxide-hydrogen peroxide mixture), SPM(sulfuric acid-hydrogen peroxide mixture), 또는 동류의 습식 에칭제일 수 있으며, Si0 . 50Ge0 .50 제1층(26)의 (111) 결정질 표면에 대해 선택적이다. 이들 조건에 의해, 에칭된 Si0 . 50Ge0 .50 제1층(26a)의 (111) 결정질 노칭면이 Si 제2층(28)의 (110) 결정질 노칭면으로부터 내향으로 노칭된다.
도 24a, 도 24b, 및 도 24c는 도 23a, 도 23b, 및 도 23c에서 설명한 단계 170에서 에칭이 행해진 후 그리고 전술한 바와 같이 처리 단계 158 내지 단계 162를 계속 진행한 후의 구조를 도시하고 있다. 도 24c에 도시하는 바와 같이, 게이트 유전체(42)는 제2 변형된 초격자(24b) 내의 에칭된 측벽에 등각으로 형성된다. 또한, 게이트 전극(44)은 에칭된 제1층(26a)이 에칭되어 버렸기 때문에, 적어도 부분적으로 제2층(28)의 표면들 사이에 또는 표면에 가깝게 연장될 수 있다.
도 25a, 도 25b 및 도 25c에 있어서, 초격자(24)의 실질적으로 제1층(26)만이 단계 170 동안 에칭된다. 이 에칭 단계 170의 결과로서, 에칭된 제1층(26a)의 측벽이 각각의 측에서 제2층(28)의 측벽으로부터 핀에 내향으로 등방성 노칭된다. 그 에칭으로 제3 변형된 초격자(24c)가 된다. 일부 실시형태에 있어서, 도 25a, 도 25b, 및 도 25c에 도시하는 에칭의 결과는 제1층(26)과 제2층(28)의 재료와 에칭에 사용된 에칭제의 함수일 수 있다. 예를 들어, 제1층(26) 각각이 Si0 . 50Ge0 . 50로 된 층이고, 제2층(28) 각각이 Si로 된 층인 특정예를 계속 참조하면, 에칭은 예컨대 HCl 가스, Cl2 가스, 및/또는 NF3 가스, 또는 동류를 이용한 등방성 에칭을 사용할 수 있다. 당업자라면, 에칭 공정의 온도 및 압력을 제어함으로써 HCl 가스와 Cl2 가스의 선택성을 변경할 수 있다는 것을 이해할 것이다. 이들 조건에 의해, 에칭된 Si0.50Ge0.50 제1층(26c)의 등방성 노칭면이 Si 제2층(28)의 측벽면으로부터 내향으로 노칭될 수 있다.
도 26a, 도 26b, 및 도 26c는 도 25a, 도 25b, 및 도 25c에서 설명한 단계 170에서 에칭이 행해진 후 그리고 전술한 바와 같이 처리 단계 158 내지 단계 162를 계속 진행한 후의 구조를 도시하고 있다. 도 26c에 도시하는 바와 같이, 게이트 유전체(42)는 제3 변형된 초격자(24c) 내의 에칭된 측벽에 등각으로 형성된다. 또한, 게이트 전극(44)은 에칭된 제1층(26c)이 에칭되어 버렸기 때문에, 적어도 부분적으로 제2층(28)의 표면들 사이에 또는 표면에 가깝게 연장될 수 있다.
도 27a, 도 27b 및 도 27c에 있어서, 초격자(24)의 실질적으로 제1층(26)만이 단계 170 동안 에칭된다. 이 에칭 단계 170의 결과로서, 제1층(26)이 제거된다. 전술한 에칭예 중 임의의 것, 또는 제1층(26)에 대해 선택적인 기타 에칭이, 제1층(26)이 제거될 때까지 긴 지속시간 이용될 수 있다.
도 28a, 도 28b, 및 도 28c는 도 27a, 도 27b, 및 도 27c에서 설명한 단계 170에서 에칭이 행해진 후 그리고 전술한 바와 같이 처리 단계 158 내지 단계 162를 계속 진행한 후의 구조를 도시하고 있다. 도 28c에 도시하는 바와 같이, 게이트 유전체(42)는 제2층(28)에 등각으로 형성된다. 인접한 제2층들(28) 사이의 거리에 따라, 게이트 유전체(42)는 도시하는 바와 같이, 인접한 제2층들(28) 사이에 합체될 수 있다. 다른 실시형태에 있어서, 게이트 유전체층(42)은 인접한 제2층들(28) 사이에 합체되지 않을 수도 있다. 또한, 게이트 전극(44)은 제1층(26c)이 제거되었기 때문에, 적어도 부분적으로 제2층(28)의 표면들 사이에 연장될 수 있다. 이들 실시형태 중 일부에 따른 디바이스가 GAA(gate all-around) 디바이스일 수 있다.
도 22c, 도 24c, 도 26c, 및 도 28c 각각에서 게이트 유전체(42)와 게이트 전극(44)의 결과적인 구성에 의해, 게이트 전극(44)에 의해 생성된 큰 전기장이 제2층(28) 내의 채널 영역의 전류 흐름에 영향을 미친다. 이 큰 전기장은 14 nm 미만 등의 소형 기술 노드에서도 쇼트 채널 제어를 증대시킬 수 있다. 도 21a-도 21c, 도 23a-도 23c, 도 25a-도 25c, 및 도 27a-도 27c에 대해 설명한 특정예 및 그 결과로 형성된 도 22a-도 22c, 도 24a-도 24c, 도 26a-도 26c, 및 도 28a-도 28c 내의 각각의 구조는 n타입 디바이스, 예컨대 n타입 finFET에 적절할 수 있다.
도 29a, 도 29b 및 도 29c에 있어서, 초격자(24)의 실질적으로 제2층(28)만이 단계 170 동안 에칭된다. 이 에칭 단계 170의 결과로서, 에칭된 제2층(28d)의 측벽이 각각의 측에서 제1층(26)의 측벽으로부터 핀으로 내향 오프셋된다. 그 에칭으로 제4 변형된 초격자(24d)가 된다. 일부 실시형태에 있어서, 도 29a, 도 29b, 및 도 29c에 도시하는 에칭의 결과는 제1층(26)과 제2층(28)의 재료, 측벽의 배향 및 에칭에 사용된 에칭제의 함수일 수 있다. 예를 들어, 제1층(26) 각각이 Si0.50Ge0.50로 된 층이고, 제2층(28) 각각이 Si로 된 층인 특정예를 계속 참조하면, 버퍼층(22), 제1층(26) 및 제2층(28)은 벌크 Si 기판의 (110) 표면 상에 에피택셜 성장하고, 제1층(26)과 제2층(28)의 측벽은 (111) 결정질 표면이다. 또한, 에칭제는 TMAH(tetramethylammonium hydroxide), NH4OH(ammonium hydroxide), 또는 동류 등의 습식 에칭제일 수 있으며, Si 제2층(28)의 (111) 결정질 표면에 대해 선택적이다. 이들 조건에 의해, 에칭된 Si 제2층(28d)의 (111) 결정질 측벽면이 Si0 . 50Ge0 .50 제1층(26)의 (111) 결정질 측벽면과 내향으로 오프셋된다.
도 30a, 도 30b, 및 도 30c는 도 29a, 도 29b, 및 도 29c에서 설명한 단계 170에서 에칭이 행해진 후 그리고 전술한 바와 같이 처리 단계 158 내지 단계 162를 계속 진행한 후의 구조를 도시하고 있다. 도 30c에 도시하는 바와 같이, 게이트 유전체(42)는 제4 변형된 초격자(24d) 내의 에칭된 측벽에 등각으로 형성된다. 또한, 게이트 전극(44)은 에칭된 제2층(28d)이 에칭되어 버렸기 때문에, 적어도 부분적으로 제1층(26)의 표면들 사이에 또는 표면에 가깝게 연장될 수 있다.
도 31a, 도 31b 및 도 31c에 있어서, 초격자(24)의 실질적으로 제2층(28)만이 단계 170 동안 에칭된다. 이 에칭 단계 170의 결과로서, 에칭된 제2층(28e)의 측벽이 각각의 측에서 제1층(26)의 측벽으로부터 핀에, 예컨대 결정질 면에 따라 내향으로 이방성 노칭된다. 그 에칭으로 제5 변형된 초격자(24e)가 된다. 일부 실시형태에 있어서, 도 31a, 도 31b, 및 도 31c에 도시하는 에칭의 결과는 제1층(26)과 제2층(28)의 재료, 측벽의 배향 및 에칭에 사용된 에칭제의 함수일 수 있다. 예를 들어, 제1층(26) 각각이 Si0 . 50Ge0 . 50로 된 층이고, 제2층(28) 각각이 Si로 된 층인 특정예를 계속 참조하면, 버퍼층(22), 제1층(26) 및 제2층(28)은 벌크 Si 기판의 (001) 표면 상에 에피택셜 성장하고, 제1층(26)과 제2층(28)의 측벽은 (110) 결정질 표면이다. 또한, 에칭제는 TMAH, NH4OH(ammonium hydroxide), 또는 동류 등의 습식 에칭제일 수 있으며, Si 제2층(28)의 (111) 결정질 표면에 대해 선택적이다. 이들 조건에 의해, 에칭된 Si 제2층(28e)의 (111) 결정질 노칭면이 Si0 . 50Ge0 .50 제1층(26)의 (110) 결정질 측벽면으로부터 내향으로 노칭된다.
도 32a, 도 32b, 및 도 32c는 도 31a, 도 31b, 및 도 31c에서 설명한 단계 170에서 에칭이 행해진 후 그리고 전술한 바와 같이 처리 단계 158 내지 단계 162를 계속 진행한 후의 구조를 도시하고 있다. 도 32c에 도시하는 바와 같이, 게이트 유전체(42)는 제5 변형된 초격자(24e) 내의 에칭된 측벽에 등각으로 형성된다. 또한, 게이트 전극(44)은 에칭된 제2층(28e)이 에칭되어 버렸기 때문에, 적어도 부분적으로 제1층(26)의 표면들 사이에 또는 표면에 가깝게 연장될 수 있다.
도 33a, 도 33b 및 도 33c에 있어서, 초격자(24)의 실질적으로 제2층(28)만이 단계 170 동안 에칭된다. 이 에칭 단계 170의 결과로서, 에칭된 제2층(28f)의 측벽이 각각의 측에서 제1층(26)의 측벽으로부터 핀에 내향으로 등방성 노칭된다. 그 에칭으로 제6 변형된 초격자(24f)가 된다. 일부 실시형태에 있어서, 도 33a, 도 33b, 및 도 33c에 도시하는 에칭의 결과는 제1층(26)과 제2층(28)의 재료와 에칭에 사용된 에칭제의 함수일 수 있다. 예를 들어, 제1층(26) 각각이 Si0 . 50Ge0 . 50로 된 층이고, 제2층(28) 각각이 Si로 된 층인 특정예를 계속 참조하면, 에칭은 예컨대 HCl 가스, Cl2 가스, 및/또는 NF3 가스, 또는 동류를 이용한 건식 등방성 에칭을 사용할 수 있다. 당업자라면, 에칭 공정의 온도 및 압력을 제어함으로써 HCl 가스와 Cl2 가스의 선택성을 변경할 수 있다는 것을 이해할 것이다. 이들 조건에 의해, 에칭된 Si 제2층(28f)의 등방성 노칭면이 Si0 . 50Ge0 .50 제1층(26)의 측벽면으로부터 내향으로 노칭될 수 있다.
도 34a, 도 34b, 및 도 34c는 도 33a, 도 33b, 및 도 33c에서 설명한 단계 170에서 에칭이 행해진 후 그리고 전술한 바와 같이 처리 단계 158 내지 단계 162를 계속 진행한 후의 구조를 도시하고 있다. 도 34c에 도시하는 바와 같이, 게이트 유전체(42)는 제6 변형된 초격자(24f) 내의 에칭된 측벽에 등각으로 형성된다. 또한, 게이트 전극(44)은 에칭된 제2층(28f)이 에칭되어 버렸기 때문에, 적어도 부분적으로 제1층(26)의 표면들 사이에 또는 표면에 가깝게 연장될 수 있다.
도 35a, 도 35b 및 도 35c에 있어서, 초격자(24)의 실질적으로 제2층(28)만이 단계 170 동안 에칭된다. 이 에칭 단계 170의 결과로서, 제2층(28)이 제거된다. 전술한 에칭예 중 임의의 것, 또는 제2층(28)에 대해 선택적인 기타 에칭이, 제2층(28)이 제거될 때까지 긴 지속시간 이용될 수 있다.
도 36a, 도 36b, 및 도 36c는 도 35a, 도 35b, 및 도 35c에서 설명한 단계 170에서 에칭이 행해진 후 그리고 전술한 바와 같이 처리 단계 158 내지 단계 162를 계속 진행한 후의 구조를 도시하고 있다. 도 36c에 도시하는 바와 같이, 게이트 유전체(42)는 제1층(26)에 등각으로 형성된다. 인접한 제1층들(26) 사이의 거리에 따라, 게이트 유전체(42)는 도시하는 바와 같이, 인접한 제1층들(26) 사이에 합체될 수 있다. 다른 실시형태에 있어서, 게이트 유전체층(42)은 인접한 제1층들(26) 사이에 합체되지 않을 수도 있다. 또한, 게이트 전극(44)은 제2층(28)이 제거되었기 때문에, 적어도 부분적으로 제1층(26)의 표면들 사이에 연장될 수 있다. 이들 실시형태 중 일부에 따른 디바이스가 GAA(gate all-around) 디바이스일 수 있다.
도 30c, 도 32c, 도 34c, 및 도 36c 각각에서 게이트 유전체(42)와 게이트 전극(44)의 결과적인 구성에 의해, 게이트 전극(44)에 의해 생성된 큰 전기장이 제1층(26) 내의 채널 영역의 전류 흐름에 영향을 미친다. 이 큰 전기장은 14 nm 미만 등의 소형 기술 노드에서도 쇼트 채널 제어를 증대시킬 수 있다. 도 29a-도 29c, 도 31a-도 31c, 도 33a-도 33c, 및 도 35a-도 35c에 대해 설명한 특정예 및 그 결과로 형성된 도 30a-도 30c, 도 32a-도 32c, 도 34a-도 34c, 및 도 36a-도 36c 내의 각각의 구조는 p타입 디바이스, 예컨대 p타입 finFET에 적절할 수 있다.
일부 실시형태는 변형된 초격자를 포함하는, 핀 등의 구조를 고려하는데, 변형된 초격자는 대조적인 변형 타입(예, 인장 대 압축)을 갖는 교대로 형성된 층을 구비한다. 예를 들어, 변형된 초격자는 교대로 형성된 압축 변형층과 인장 변형층을 포함할 수 있다. 초격자는 이들 층을 임의 개 구비할 수 있다. 압축 및 인장 변형층을 교대로 형성함으로써, 각각의 층 내의 응력은, 단일 변형층 구조와 비교할 만큼, 구조, 예컨대 핀의 상위부에 있어서 퇴화하지 않을 것이다. 예를 들어, 일부 응력은 특히 소형 기술 노드에서는 탄성 이완에 의해 단일 변형층의 상위부에서 소실될 수 있지만, 일부 실시형태에서는, 인접한 층들 내의 대응하는 응력들이 임의 층에서의 상당한 탄성 이완을 막을 수 있다. 또한, 이들 교대로 형성된 층의 수를 늘림으로써, 각 층의 응력 퇴화(stress degradation)가 덜 이루어질 수 있다. 본 발명자들은, 이완된 버퍼층, 압축 변형층 및 인장 변형층의 재료가 일정하게 유지되고, 상이한 핀 구조의 상위부에서 응력을 관찰하도록 핀 높이가 변하는 시뮬레이션을 실시하였다. 그 시뮬레이션은 단일 변형층 핀, 압축 변형층과 인장 변형층을 교대로 형성한 4층 초격자를 구비한 핀, 및 압축 변형층과 인장 변형층을 교대로 형성한 8층 초격자를 구비한 핀을 포함하였다. 핀 높이가 각 핀 구조마다 상승함에 따라, 단일 변형층을 구비한 핀이 그 핀의 상위부에서 응력 퇴화가 가장 현저했으며, 8층 초격자를 구비한 핀이 그 핀의 상위부에서 응력 퇴화 정도가 가장 덜했다. 이것은 레이아웃 종속 영향을 감소시켜, 활성 영역 핀의 레이아웃의 스케일링에 기여할 수 있다. 핀의 레이아웃이 소형 기술 노드에서 축소됨에 따라, 단일 변형층 내의 탄성 이완이 비례적으로 증대될 수 있다. 전술한 바와 같이 변형층이 교대로 형성된 변형 초격자를 가짐으로써 이 영향을 완화시킬 수 있다.
에피택셜 성장 및 자연 격자 상수를 미스매칭한 결과에 따라 층이 변형됨으로써, 일부 실시형태는 채널 영역 내에, 디바이스의 피치 스케일링에 덜 종속적인적절한 응력을 가질 수 있다. 예를 들어, 디바이스가 소형 기술 노드로 스케일링됨에 따라, 소스 및 드레인 영역 내의 종래의 매립된 응력요인(stressor)에 의해 채널 영역 내에 유도된 응력이 퇴화된다. 이에, 종래의 구조의 채널 응력은 디바이스의 크기에 종속적일 수 있다. 일부 실시형태는 채널 영역 내에 재료들의 자연 격자 상수의 미스매칭에 의한 응력을 유도함으로써 이 결함을 방지할 수 있고, 이에 디바이스의 채널 영역 내의 응력은 디바이스의 피치 스케일링에 덜 종속적일 수 있다.
일부 실시형태는 예컨대 전기장이 채널 영역에서 증가하여 캐리어 밀도가 상승할 수 있는, 코너 등의 변칙성(irregularity)을 갖는 핀 내의 채널 영역을 고려할 수 있다. 전술한 바와 같이, 도 22c, 도 24c, 도 26c, 도 28c, 도 30c, 도 32c, 도 34c, 및 도 36c에서 설명한 실시형태에 의해, 게이트 전극(44)에 의해 생성된 큰 전기장이 제1층(26) 또는 제2층(28) 내의 채널 영역의 전류 흐름에 영향을 미칠 수 있다. 이 증가한 전기장에 의해, 상승한 캐리어 밀도가 그 실시형태에 있어서 에칭되지 않은 층의 코너에 근접할 수 있다. 이것은 디바이스의 게이트 제어를 향상시킬 수 있고 쇼트 채널 영향을 저감시킬 수 있다. 한 그룹의 층들이 에칭되는 전술한 일부 실시형태의 시뮬레이션에서는, 종래의 핀 디바이스에 비해, 채널 길이가 14 nm 이하인 디바이스와 같은 소형 기술 노드에서 온전류(on-current)(Ion)의 전류 밀도가 상승하였음을 관찰하였다. 또한 일부 실시형태의 다른 시뮬레이션에서는, 종래의 핀 디바이스에 비해, 채널 길이가 14 nm 이하인 디바이스와 같은 소형 기술 노드에서 임계미만(subthreshold) 경사가 감소하였다.
채널 영역 내에 변칙성을 갖는 이들 실시형태에서는, 제1층(26)과 제2층(28)이 반드시 변형되는 것을 필요로 하지 않는다. 한 그룹이 이완될 수 있다면 다른 그룹은 인장 변형되거나, 한 그룹이 이완될 수 있다면 다른 그룹은 압축 변형되거나, 한 그룹이 인장 변형될 수 있다면 다른 그룹은 압축 변형되거나, 양 그룹이 이완될 수도 있다. 응력은 통상 알려진 바와 같이 캐리어 이동성을 증대시킬 수 있다. 압축 변형층과 인장 변형층이 교대로 형성되는 전술한 바와 같은 일부 실시형태에 있어서, 예컨대 제1층(26) 또는 제2층(28) 중 하나인, 한 그룹의 층의 에칭에 의해, 다른 그룹의 층 내의 일부 응력이 퇴화될 수 있다. 그러나, 에칭되지 않은 그룹의 층은 더 높은 캐리어 이동성을 달성하기 위해 변형된 채로 유지될 수 있다. 또한, 에칭된 그룹의 층의 에칭 정도가, 에칭되지 않은 그룹의 층 내의 응력 퇴화에 영향을 미칠 수 있다. 예컨대, 에칭된 그룹의 층의 에칭량이 증가하게 되면 에칭되지 않은 그룹의 층 내의 응력 퇴화가 상승할 수 있다.
또한, 일부 실시형태는 공정 및 디바이스로 쉽게 통합될 수 있다. 동일한 초격자 구조가 p타입 디바이스와 n타입 디바이스 양쪽의 제조시에 이용될 수 있다. 이에, 동일한 격자 구조가 상보형 디바이스로 쉽게 통합될 수 있다. 예를 들어, 도 37은 일부 실시형태에 따른 n타입 디바이스 영역(200)과 p타입 디바이스 영역(300)을 포함하는 상보형 디바이스 구조의 단면도를 도시하고 있다. 일부 실시형태는 전술한 구조들의 임의의 조합을 가진 상보형 디바이스들을 고려할 수 있다. 예를 들어, Si0 . 50Ge0 .50 제1층(26)과 Si 제2층(28)으로 된 특정예의 상황에서, n타입 디바이스와 p타입 디바이스 양쪽을 구비하는 상보형 디바이스의 경우에, 도 18a-도 18c, 도 22a-도 22c, 도 24a-도 24c, 도 26a-도 26c, 및 도 28a-도 28c의 구조 중 임의의 것은 n타입 디바이스 영역(200)에서 n타입 디바이스, 예컨대 n타입 finFET에 이용될 수 있고, 도 18a-도 18c, 도 30a-도 30c, 도 32a-도 32c, 도 34a-도 34c, 및 도 36a-도 36c는 p타입 디바이스 영역(300)에서 p타입 디바이스, 예컨대 p타입 finFET에 이용될 수 있다. 제1층(26)과 제2층(28)이 n타입 디바이스 영역(200)과 p타입 디바이스 영역(300) 양쪽에 예시되어 있지만, 제1층(26)은 도 28a-도 28c에서와 같이, 영역(200 또는 300) 중 하나로부터 제거 또는 생략될 수 있고/있거나, 제2층(28)은 도 36a-도 36c에서와 같이, 영역(200 또는 300) 중 다른 하나로부터 제거 또는 생략될 수 있다.
일 실시형태는 구조물이다. 이 구조물은 채널 영역과, 제1 소스/드레인 영역과, 제2 소스/드레인 영역과, 유전체층과, 게이트 전극을 포함한다. 채널 영역은 기판 위에 제1 반도체층을 포함한다. 제1 반도체층 각각은 제1 반도체층의 인접한 층들로부터 분리되고, 제1 반도체층 각각은 제1 측벽과 제2 측벽을 갖는다. 제1 측벽은 기판에 대해 수직으로 연장되는 제1면을 따라 얼라인되고, 제2 측벽은 기판에 대해 수직으로 연장되는 제2면을 따라 얼라인된다. 제1 소스/드레인 영역 및 제2 소스/드레인 영역은 채널 영역의 대향측 상에 배치된다. 제1 반도체층 각각은 제1 소스/드레인 영역으로부터 제2 소스/드레인 영역까지 연장된다. 유전체층은 제1 반도체층의 제1 측벽 및 제2 측벽과 접촉하고, 유전체층은 제1면과 제2면 사이의 영역 내로 연장된다. 게이트 전극은 유전체층 위에 있다.
다른 실시형태는 구조물이다. 이 구조물은 n타입 디바이스와 p타입 디바이스를 포함한다. n타입 디바이스는 제1 채널 영역과, 제1 소스/드레인 영역과, 제2 소스/드레인 영역과, 제1 게이트 유전체와, 제1 게이트 전극을 포함한다. 제1 채널 영역은 제1층과 제2층을 교대로 포함하는 제1 초격자를 포함한다. 제1층은 제1 반도체 재료이고, 제2층은 제2 반도체 재료이다. 제1 소스/드레인 영역 및 제2 소스/드레인 영역은 제1 채널 영역의 대향측 상에 배치된다. 제1층 및 제2층 각각은 제1 소스/드레인 영역으로부터 제2 소스/드레인 영역까지 연장된다. 제1 게이트 유전체는 제1 초격자 상에 있다. 제1 게이트 전극은 제1 게이트 유전체 상에 있다. p타입 디바이스는 제2 채널 영역과, 제3 소스/드레인 영역과, 제4 소스/드레인 영역과, 제2 게이트 유전체와, 제2 게이트 전극을 포함한다. 제2 채널 영역은 제3층과 제4층을 교대로 포함하는 제2 초격자를 포함한다. 제3층은 제1 반도체 재료이고, 제4층은 제2 반도체 재료이다. 제1 반도체 재료와 제2 반도체 재료는 제1 초격자에서와 동일한 순서로 제2 초격자에서 정렬된다. 제3 소스/드레인 영역 및 제4 소스/드레인 영역은 제2 채널 영역의 대향측 상에 배치된다. 제3층 및 제4층 각각은 제3 소스/드레인 영역으로부터 제4 소스/드레인 영역까지 연장된다. 제2 게이트 유전체는 제2 초격자 상에 있다. 제2 게이트 전극은 제2 게이트 유전체 상에 있다.
추가 실시형태는 방법이다. 이 방법은, 제1층과 제2층을 교대로 포함하는 초격자를 포함하는 핀을 형성하는 단계와, 핀을 형성한 다음, 제1층을 선택적으로 에칭하는 단계와, 제1층을 선택적으로 에칭한 다음, 제2층 상에 게이트 유전체를 형성하는 단계와, 게이트 유전체 상에 게이트 전극을 형성하는 단계를 포함한다.
이상은 당업자가 본 개시의 양태를 더 잘 이해할 수 있도록 여러 실시형태의 특징을 개관한 것이다. 당업자라면 동일한 목적을 달성하기 위한 다른 공정 및 구조를 설계 또는 변형하고/하거나 본 명세서에 소개하는 실시형태들의 동일한 효과를 달성하기 위한 기본으로서 본 개시를 용이하게 이용할 수 있다고 생각할 것이다. 또한 당업자라면 그러한 등가의 구조가 본 개시의 사상 및 범주에서 벗어나지 않는다는 것과, 본 개시의 사상 및 범주에서 일탈하는 일없이 다양한 변화, 대체 및 변형이 이루어질 수 있다는 것을 인식할 것이다.

Claims (10)

  1. 구조물에 있어서,
    기판 위에 제1 반도체층들을 포함하는 채널 영역으로서, 상기 제1 반도체층들 각각은 상기 제1 반도체층들의 인접한 층들로부터 분리되고, 상기 제1 반도체층들 각각은 제1 측벽과 제2 측벽을 구비하며, 상기 제1 측벽은 상기 기판에 대해 수직으로 연장되는 제1면을 따라 얼라인(align)되고, 상기 제2 측벽은 상기 기판에 대해 수직으로 연장되는 제2면을 따라 얼라인되는 것인 상기 채널 영역과,
    상기 채널 영역의 대향측 상에 배치되는 제1 소스/드레인 영역 및 제2 소스/드레인 영역으로서, 상기 제1 반도체층들 각각은 상기 제1 소스/드레인 영역으로부터 상기 제2 소스/드레인 영역까지 연장되는 것인 상기 제1 소스/드레인 영역 및 제2 소스/드레인 영역과,
    상기 제1 반도체층들의 제1 측벽 및 제2 측벽과 접촉하고, 상기 제1면과 상기 제2면 사이의 영역 내로 연장되는 유전체층과,
    상기 유전체층 위의 게이트 전극
    을 포함하고,
    상기 채널 영역은 제2 반도체층들을 포함하고, 상기 제1 반도체층들은 상기 제2 반도체층들과 교대로 그리고 수직으로 적층되고,
    상기 제2 반도체층들 각각은 제3 측벽 및 제4 측벽을 구비하고, 상기 제3 측벽 및 상기 제4 측벽은 상기 제1면과 상기 제2면 사이에 배치되는 것인 구조물.
  2. 제1항에 있어서, 상기 제1 반도체층들 각각은 상단면 및 바닥면을 구비하고, 상기 유전체층은 상기 제1 반도체층들의 상단면 및 바닥면과 접촉하는 것인 구조물.
  3. 제2항에 있어서, 상기 제1 반도체층들 각각은 압축 또는 인장 변형되는 것인 구조물.
  4. 방법에 있어서,
    반도체 기판으로부터 위쪽으로 연장하는 핀을 형성하는 단계로서, 상기 핀은:
    제1층;
    상기 제1층 상의 제2층 - 상기 제1층 및 상기 제2층은 서로 다른 변형 타입을 포함함 - ; 및
    상기 제2층 상의 제3층 - 상기 제3층 및 상기 제1층은 동일한 변형 타입을 포함함 -
    을 포함하는 것인, 핀 형성 단계;
    상기 제2층을 상기 제1층 및 상기 제3층과 다른 비율(rate)로 에칭함으로써 상기 핀을 선택적으로 에칭하는 단계;
    상기 핀의 상기 제1층, 상기 제2층, 및 상기 제3층의 측벽들의 위에 상기 측벽들을 따라 연속적으로 연장하는 게이트 유전체를 형성하는 단계; 및
    상기 게이트 유전체 위에 전도성 게이트를 형성하는 단계
    를 포함하는 방법.
  5. 제4항에 있어서, 상기 핀을 선택적으로 에칭하는 단계는 상기 제1층 및 상기 제3층보다 빠른 비율로 상기 제2층을 선택적으로 에칭하는 단계를 포함하는 것인 방법.
  6. 제1항에 있어서, 상기 제3 측벽 및 상기 제4 측벽 각각은 결정질면의 표면을 가진 노칭된 측면(notched lateral side)을 구비하는 것인 구조물.
  7. 제1항에 있어서, 상기 제1 반도체층들 각각은 압축 변형되고(compressively strained), 상기 제2 반도체층들 각각은 인장 변형되는(tensilely strained) 것인 구조물.
  8. 제1항에 있어서, 상기 제1 반도체층들 각각은 인장 변형되고, 상기 제2 반도체층들 각각은 압축 변형되는 것인 구조물.
  9. 구조물에 있어서,
    n타입 디바이스로서,
    제1층과 제2층을 교대로 포함하는 제1 초격자를 포함하는 제1 채널 영역으로서, 상기 제1층은 제1 반도체 재료이고, 상기 제2층은 제2 반도체 재료인 것인 상기 제1 채널 영역과,
    상기 제1 채널 영역의 대향측 상에 배치되는 제1 소스/드레인 영역 및 제2 소스/드레인 영역으로서, 상기 제1층과 상기 제2층 각각은 상기 제1 소스/드레인 영역으로부터 상기 제2 소스/드레인 영역까지 연장되는 것인 상기 제1 소스/드레인 영역 및 제2 소스/드레인 영역과,
    상기 제1 초격자 상의 제1 게이트 유전체와,
    상기 제1 게이트 유전체 상의 제1 게이트 전극을 포함하는 상기 n타입 디바이스와,
    p타입 디바이스로서,
    제3층과 제4층을 교대로 포함하는 제2 초격자를 포함하는 제2 채널 영역으로서, 상기 제3층은 제1 반도체 재료이고, 상기 제4층은 제2 반도체 재료이며, 상기 제1 반도체 재료와 상기 제2 반도체 재료는 상기 제1 초격자에서와 같은 순서로 상기 제2 초격자 내에 정렬되는 것인 상기 제2 채널 영역과,
    상기 제2 채널 영역의 대향측 상에 배치되는 제3 소스/드레인 영역 및 제4 소스/드레인 영역으로서, 상기 제3층과 상기 제4층 각각은 상기 제3 소스/드레인 영역으로부터 상기 제4 소스/드레인 영역까지 연장되는 것인 상기 제3 소스/드레인 영역 및 제4 소스/드레인 영역과,
    상기 제2 초격자 상의 제2 게이트 유전체와,
    상기 제2 게이트 유전체 상의 제2 게이트 전극을 포함하는 상기 p타입 디바이스
    를 포함하고,
    상기 제1층 각각은 제1 측벽 및 제2 측벽을 구비하며, 상기 제1 측벽은 제1면을 따라 얼라인되고, 상기 제2 측벽은 제2면을 따라 얼라인되며, 상기 제2층의 측면들은 상기 제1면 및 상기 제2면 사이에서 연장하고,
    상기 제4층 각각은 제3 측벽 및 제4 측벽을 구비하며, 상기 제3 측벽은 제3면을 따라 얼라인되고, 상기 제4 측벽은 제4면을 따라 얼라인되며, 상기 제3층의 측면들은 상기 제3면 및 상기 제4면 사이에서 연장하는 구조물.
  10. 제1층과 제2층을 교대로 포함하는 초격자를 포함하는 핀(fin)을 형성하는 단계와,
    상기 핀을 형성한 다음에, 상기 제1층을 선택적으로 에칭하는 단계와,
    상기 제1층을 선택적으로 에칭한 다음에, 상기 제2층 상에 게이트 유전체를 형성하는 단계와,
    상기 게이트 유전체 상에 게이트 전극을 형성하는 단계 - 상기 게이트 전극을 형성한 다음에, 상기 제1층 및 상기 제2층은 드레인 영역 및 소스 영역 사이에서 연장함 -
    를 포함하는 방법.
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