DE112011105926T5 - Belastungskompensation in Transistoren - Google Patents

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Willy Rachmady
Ravi Pillarisetty
Van H. Le
Harold Hal W. Kennel
Jack T. Kavalieros
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    • H01L29/78684—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising semiconductor materials of Group IV not being silicon, or alloys including an element of the group IV, e.g. Ge, SiN alloys, SiC alloys
    • H01L29/78687—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising semiconductor materials of Group IV not being silicon, or alloys including an element of the group IV, e.g. Ge, SiN alloys, SiC alloys with a multilayer structure or superlattice structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel

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Abstract

Transistorstrukturen mit Kanalbereichen aus alternierenden Schichten von auf Druck und auf Zug gespannten epitaktischen Materialien werden zur Verfügung gestellt. Die alternierenden epitaktischen Schichten können Kanalbereiche in Einzel- und Multi-Gate-Transistor-Strukturen bilden. In alternativen Ausführungsformen kann eine der zwei alternierenden Schichten selektiv weggeätzt werden, um Nanobänder oder Nanodrähte des verbleibenden Materials zu bilden. Die resultierenden gespannten Nanobänder oder Nanodrähte bilden die Kanalbereichen von Transistorstrukturen. Ebenso werden Rechenvorrichtungen mit Transistoren, die Kanalbereiche, welche aus abwechselnd auf Zug und auf Druck gespannten epitaktischen Schichten aufgebaut sind, und Rechenvorrichtungen mit Transistoren, die Kanalbereiche umfassen, welche aus gespannten Nanobändern oder Nanodrähten bestehen, bereitgestellt.

Description

  • GEBIET DER ERFINDUNG
  • Ausführungsformen der Erfindung beziehen sich im Allgemeinen auf integrierte Schaltungsvorrichtungen, und insbesondere auf Transistoren, Multigate-Transistoren, PMOS- und NMOS-Transistoren und Nanoband- und Nanodraht-Transistoren.
  • HINTERGRUNDINFORMATION
  • Der Drang in Richtung immer kleinerer, höher integrierter Schaltung (IC) und anderer Halbleiterbauelemente stellt höchste Anforderungen an die Verfahren und Materialien, die verwendet werden, um diese Elemente zu konstruieren. Im Allgemeinen ist ein integrierter Schaltungschip auch als Mikrochip, Silizium-Chip oder Chip bekannt. IC-Chips kommen in einer Vielzahl alltäglicher Gegenstände wie Computer, Autos, Fernsehgeräte, Spielsysteme, CD-Player und Mobiltelefone vor. Typischerweise wird eine Vielzahl von IC-Chips auf einem Silizium-Wafer (einer dünnen Siliziumscheibe mit einem Durchmesser von beispielsweise 300 mm) hergestellt und nach der Herstellung des Wafers voneinander getrennt, um einzelne Chips zu erzeugen. Ein 1 cm2 IC-Chip mit Strukturgrößen um etwa 90 nm kann Hunderte von Millionen an Komponenten umfassen. Aktuelle Technologien gehen in Richtung von Strukturgrößen, die sogar kleiner als 32 nm sind. IC-Chip-Komponenten umfassen beispielsweise Transistoren, wie CMOS(komplementärer Metall-Oxid-Halbleiter)-Bauelemente, kapazitive Strukturen, Widerstandsstrukturen und Metall-Leitungen, die elektronische Verbindungen zwischen den Komponenten und externen Geräten bereitstellen. Andere Halbleitervorrichtungen umfassen zum Beispiel verschiedene Dioden, Laser, Photodetektoren und Magnetfeldsensoren.
  • KURZE BESCHREIBUNG DER FIGUREN
  • 1A–B zeigen schematische Darstellungen, welche Querschnittsansichten einer Tri-Gate-Transistorstruktur zeigen.
  • 2A–B zeigen schematische Darstellungen, welche Querschnittsansichten einer Bi-Gate-Transistorstruktur zeigen.
  • 3A–B zeigen schematische Darstellungen, welche Querschnittsansichten einer Transistorstruktur zeigen, die Nanodrähte oder Nanobänder in dem Kanalbereich aufweist.
  • 4 zeigt eine Querschnittsansicht einer Ein-Gate-Transistorstruktur.
  • 5 zeigt ein Flussdiagramm, das Verfahren zur Herstellung des Kanalbereichs eines Transistors zeigt.
  • 6 zeigt ein Flussdiagramm, das zusätzliche Verfahren zur Herstellung des Kanalbereichs eines Transistors beschreibt.
  • 7 zeigt eine in Übereinstimmung mit einer Implementierung der Erfindung aufgebaute Rechenvorrichtung.
  • DETAILLIERTE BESCHREIBUNG DER ERFINDUNG
  • Da der Abstand der Elemente eines Transistors zunehmend verkleinert wird, schrumpft das Source-Bereich- und Drain-Bereich-Volumen und das Bereitstellen einachsiger Transistorkanalspannung durch die Source- und Drain-Bereiche wird zunehmend schwieriger. Spannung in dem Kanalbereich eines Transistors kann die Transistorleistung verbessern. Daher sind Vorrichtungen nützlich, die Spannung in den Kanalbereich einbringen, ohne auf die Source- und Drain-Bereiche angewiesen zu sein, um Spannung zu erzeugen. Ausführungsformen der Erfindung stellen Transistoren mit Kanalstrukturen bereit, bei denen die Spannung von dem Substrat ausgeht. Ferner werden Kanalstrukturen mit zwischengeschichteten Druck- und Zugschichten und Verfahren zur Herstellung solcher Kanalstrukturen bereitgestellt. Zusätzliche Ausführungsformen der Erfindung stellen Transistoren mit einer Vielzahl unter Spannung stehender Nanobänder oder Nanodrähte im Kanalbereich bereit. Vorteilhafterweise stellen Ausführungsformen der Erfindung Transistoren mit gespannten Kanalstrukturen mit beträchtlicher Höhe bereit, bei denen die Spannung in der Kanalstruktur erhalten wird.
  • Die 1A–B zeigen eine Tri-Gate-Transistorstruktur mit einem unter Spannung stehendem Kanalbereich. 1B stellt eine Ansicht entlang 1-1 (ein senkrechter Schnitt in die Seite) der Struktur der 1A dar. Die daraus resultierende Querschnittsansicht ist um 45° gedreht. In den 1A–B ist ein Kanalbereich mit entgegengesetzt gespannten epitaktischen Zwischenschichten 110 und 115 auf einem Substrat 105 angeordnet. Die entgegengesetzt gespannten epitaktischen Zwischenschichten 110 und 115 sind entweder auf Druck oder auf Zug in Bezug auf das Material auf der Oberfläche des Substrats 105 gespannt. Zum Beispiel ist die Schicht 110 auf Zug gespannt und die Schicht 115 auf Druck gespannt oder umgekehrt die Schicht 110 auf Druck gespannt und die Schicht 115 auf Zug gespannt. Die entgegengesetzt gespannten epitaktischen Zwischenschichten 110 und 115 werden durch Kristallgitterfehlanpassungen bezüglich des Kristallgitters des Materials des Substrats 105 oder einer Materialschicht auf der Oberfläche des Substrats 105 („das Substrat”) erzeugt. Das für das Substrat 105 ausgewählte Material kann zum Beispiel jedes Material sein, das Elemente der Gruppe III, IV und/oder V des Periodensystems und Kombinationen davon umfasst. Dann wird eine erste Schicht 110 mit einer größeren (kleineren) Gitterkonstante in einem epitaktischen Abscheidungsprozess auf dem Substrat 105 aufgewachsen. Die erste Schicht 110 wird unterhalb ihrer kritischen Schichtdicke aufgewachsen, um sicherzustellen, dass die vollständige Druck-(Zug-)Spannung in der ersten Schicht 110 erhalten bleibt. Anschließend wird die zweite Schicht 115 mit einer kleineren (größeren) Gitterkonstante im Vergleich zum Substrat 105 in einem epitaktischen Abscheidungsprozess auf der Oberseite der ersten Schicht 100 aufgewachsen. Die zweite Schicht 115 wird unterhalb ihrer kritischen Schichtdicke aufgewachsen, um die vollständige Zug-(Druck-)Spannung sicherzustellen. In Ausführungsformen der Erfindung können zusätzliche aufeinanderfolgende Schichten 110 und 115 mit einem Muster alternierender Druck- und Zugspannung zu extrem hohen Höhen mit minimaler oder gar keiner Spannungsrelaxation gezüchtet werden. Im Allgemeinen können die Zwischenschichten aus reinen Elementen und/oder Mischungen von Elementen aufgebaut sein, wie beispielsweise Si und Ge, und III–V-Halbleitermaterialien (Materialien, die in den Spalten III und V des Periodensystems zu findende Elemente enthalten). In Ausführungsformen der Erfindung können die Kanalstrukturen Quantentöpfe (quantium well) umfassen, in denen eine dünne Vorrichtungsschicht (device layer) angrenzend an oder zwischen Schichten mit einer größeren Bandlücke im Vergleich zum Kanalmaterial eingebettet ist. In Ausführungsformen der Erfindung setzt sich das Substrat 105 aus SiXGe1-X, Schicht 110 (oder Schicht 115) aus SiYGe1-Y mit Y > X und Schicht 115 (oder Schicht 110) aus SiZGe1-Z mit Z < X, 1 > X ≥ 0, 1 ≥ Y > 0 und 1 > Z ≥ 0 zusammen. In weiteren Ausführungsformen setzt sich das Substrat 105 aus InP, Schicht 110 (oder Schicht 115) aus InXGa1-XAs mit 1 > X ≥ 0,53 und Schicht 115 (oder Schicht 110) aus InYGa1-YAs mit 0,53 > Y ≥ 0 zusammen. In weiteren Ausführungsformen setzt sich das Substrat 105 aus GaSb, Schicht 110 (oder Schicht 115) aus AlSb und Schicht 115 (oder Schicht 110) aus InAs zusammen. In weiteren Ausführungsformen setzt sich das Substrat 105 aus Ge, Schicht 110 (oder Schicht 115) aus SiXGe1-X und Schicht 115 (oder Schicht 110) aus InYGa1-YAs mit 1 ≥ X > 0 und 1 ≥ Y > 0 zusammen. In weiteren Ausführungsformen setzt sich das Substrat 105 aus GaAs, Schicht 110 (oder Schicht 115) aus GaAsXP1-X mit X zwischen 0 und 1 und Schicht 115 (oder Schicht 110) aus InYGa1-YP mit 1 ≥ Y > 0,51 zusammen. Es wurde entdeckt, dass es durch die Verwendung epitaktischer Zwischenschichtstrukturen mit abwechselnden Schichten von auf Zug und auf Druck gespannten epitaktischen Materialien möglich ist, Kanalstrukturen auszubilden, die die Spannung in den Schichten erhalten und gleichzeitig größere Höhen aufweisen als bei herkömmlichen Verfahren zur Erzeugung von Spannung in Kanalbereichen von Transistoren. In Ausführungsformen der Erfindung haben Transistoren-Kanalbereiche Höhen, h1, zwischen 10 nm und 100 nm oder zwischen 25 nm und 85 nm, obwohl auch andere Höhen möglich sind. Obwohl zwölf Schichten entgegengesetzt gespannter epitaktischer Zwischenschichten 110 und 115 in 1 gezeigt sind, ist es auch möglich, eine andere Anzahl von Schichten 115 und 110, wie beispielsweise zwischen einschließlich 3 und 25 Schichten oder zwischen 5 und 25 Schichten zu haben, obwohl auch andere Anzahlen möglich sind.
  • In 1A liegen Source- und Drain-Bereiche 120 und 125 an Enden des Kanalbereichs 110 und 115 an. In Ausführungsformen der Erfindung wird die Kanal-Spannung in Bezug auf das Substrat im Kanalbereich aufrechterhalten und ist die Verwendung von Source-/Drain-Materialien, die Spannung in dem Kanal erzeugen, nicht erforderlich. Die Transistorstruktur umfasst zusätzlich ein Gate-Dielektrikum 135 und eine Gate-Elektrode 140. Wie aus 1B ersichtlich, ist das Gate-Dielektrikum 135 auf drei Seiten des Kanalbereichs angeordnet: zwei Seiten sind quer zu einer dritten Seite. Die Gate-Elektrode 140 ist auf dem Gate-Dielektrikum 135 angeordnet. Gegebenenfalls liegen isolierende Abstandshalter 145 und 146 (1A) an dem Gate-Dielektrikum 135 und der Gate-Elektrode 140 an. Die Transistorstruktur ist in der Regel von einer isolierenden dielektrischen Schicht, die teilweise als isolierende Bereiche 150 und 151 (1A) dargestellt ist, bedeckt.
  • Die 2A–B zeigen eine Bi-Gate(Dual-Gate)-Transistor-Struktur mit einem unter Spannung stehenden Kanalbereich. 2B stellt eine Ansicht entlang 2-2 (ein senkrechter Schnitt in die Seite) der Struktur von 2A dar. Die daraus resultierende Querschnittansicht ist um 45° gedreht. In den 2A–B befindet sich ein Kanalbereich, der aus entgegengesetzt gespannten, epitaktischen Zwischenschichten 210 und 215 aufgebaut ist, auf einem Substrat 205. Die entgegengesetzt gespannten epitaktischen Zwischenschichten 210 und 215 sind entweder auf Druck oder auf Zug in Bezug auf das Material auf der Oberfläche des Substrats 205 gespannt. Zum Beispiel ist die Schicht 210 auf Zug gespannt und die Schicht 215 auf Druck gespannt oder umgekehrt die Schicht 210 auf Druck gespannt und die Schicht 215 auf Zug gespannt. Die entgegengesetzt gespannten epitaktischen Zwischenschichten 210 und 215 werden durch Kristallgitterfehlanpassungen bezüglich des Kristallgitters des Materials des Substrats 205 oder einer Materialschicht auf der Oberfläche des Substrats 105 („das Substrat”) erzeugt. Das für das Substrat 205 ausgewählte Material kann zum Beispiel jedes Material sein, das Elemente der Gruppe III, IV und/oder V des Periodensystems und Kombinationen davon umfasst. Dann wird eine erste Schicht 210 mit einer größeren (kleineren) Gitterkonstante in einem epitaktischen Abscheidungsprozess auf dem Substrat 205 aufgewachsen. Die erste Schicht 210 wird unterhalb ihrer kritischen Schichtdicke aufgewachsen, um sicherzustellen, dass die vollständige Druck-(Zug-)Spannung in der ersten Schicht 210 erhalten bleibt. Anschließend wird die zweite Schicht 215 mit einer kleineren (größeren) Gitterkonstante im Vergleich zum Substrat 205 in einem epitaktischen Abscheidungsprozess auf der Oberseite der ersten Schicht 200 aufgewachsen. Die zweite Schicht 215 wird unterhalb ihrer kritischen Schichtdicke aufgewachsen, um die vollständige Zug-(Druck-)Spannung sicherzustellen. In Ausführungsformen der Erfindung können zusätzliche aufeinanderfolgende Schichten 210 und 215 mit einem Muster alternierender Druck- und Zugspannung zu extrem hohen Höhen mit minimaler oder gar keiner Spannungsrelaxation gezüchtet werden. Im Allgemeinen können die Zwischenschichten aus reinen Elementen und/oder Mischungen von Elementen aufgebaut sein, wie beispielsweise Si und Ge, und III–V-Halbleitermaterialien (Materialien, die in den Spalten III und V des Periodensystems zu findende Elemente enthalten). In Ausführungsformen der Erfindung können die Kanalstrukturen Quantentöpfe umfassen, in denen eine dünne Vorrichtungsschicht angrenzend an oder zwischen Schichten mit einer größeren Bandlücke im Vergleich zum Kanalmaterial eingebettet ist. In Ausführungsformen der Erfindung setzt sich das Substrat 205 aus SiXGe1-X, Schicht 210 (oder Schicht 215) aus SiYGe1-Y mit Y > X und Schicht 215 (oder Schicht 210) aus SiZGe1-Z mit Z < X, 1 > X ≥ 0, 1 ≥ Y > 0 und 1 > Z ≥ 0 zusammen. In weiteren Ausführungsformen setzt sich das Substrat 205 aus InP, Schicht 210 (oder Schicht 215) aus InXGe1-XAs mit 1 > X ≥ 0,53 und Schicht 215 (oder Schicht 210) aus InYGa1-YAs mit 0,53 > Y ≥ 0 zusammen. In weiteren Ausführungsformen setzt sich das Substrat 205 aus GaSb, Schicht 210 (oder Schicht 215) aus AlSb und Schicht 215 (oder Schicht 210) aus InAs zusammen. In weiteren Ausführungsformen setzt sich das Substrat 205 aus Ge, Schicht 210 (oder Schicht 215) aus SiXGe1-X und Schicht 215 (oder Schicht 210) aus InYGa1-YAs mit 1 ≥ X > 0 und 1 ≥ Y > 0 zusammen. In weiteren Ausführungsformen setzt sich das Substrat 205 aus GaAs, Schicht 210 (oder Schicht 215) aus GaAsXP1-X, wobei 1 > X ≥ 0 eine Zahl zwischen 0 und 1 ist, und Schicht 215 (oder Schicht 210) aus InYGa1-YP mit 1 ≥ Y > 0,51 zusammen. Es wurde entdeckt, dass es durch die Verwendung epitaktischer Zwischenschichtstrukturen mit abwechselnden Schichten von auf Zug und auf Druck gespannten epitaktischen Materialien möglich ist, Kanalstrukturen auszubilden, die die Spannung in den Schichten erhalten und gleichzeitig größere Höhen aufweisen als bei herkömmlichen Verfahren zur Erzeugung von Spannung in Kanalbereichen von Transistoren. In Ausführungsformen der Erfindung haben Transistoren-Kanalbereiche Höhen, h1, zwischen 10 nm und 100 nm oder zwischen 25 nm und 85 nm, obwohl andere Höhen möglich sind. Obwohl zwölf Schichten entgegengesetzt gespannter epitaktischer Zwischenschichten 210 und 215 in 2 gezeigt sind, ist es auch möglich, eine andere Anzahl von Schichten 210 und 215, wie beispielsweise zwischen einschließlich 3 und 25 Schichten, zwischen 5 und 25 Schichten zu haben, obwohl auch andere Anzahlen möglich sind.
  • In 2A liegen Source- und Drain-Regionen 220 und 225 an Enden des Kanalbereichs 210 und 215 an. In Ausführungsformen der Erfindung wird die Kanal-Spannung in Bezug auf das Substrat im Kanalbereich aufrechterhalten und ist die Verwendung von spannungserzeugenden Source-/Drain-Materialien nicht erforderlich. An einer Seite des Kanalbereichs 210 und 215 ist ein weiterer isolierender Bereich 252 angeordnet. In 2B umfasst die Transistorstruktur zusätzlich ein Gate-Dielektrikum 235 und eine Gate-Elektrode 240. Das Gate-Dielektrikum 235 ist an zwei gegenüberliegenden Seiten der Kanalregion angeordnet. Die Gate-Elektrode 240 ist auf dem Gate-Dielektrikum 235 angeordnet. Gegebenenfalls liegen isolierende Abstandshalter 245 und 246 (2A) an dem Gate-Dielektrikum 235 und der Gate-Elektrode 240 an. Die Transistorstruktur ist in der Regel von einer isolierenden dielektrischen Schicht, die teilweise als isolierende Bereiche 250 und 251 (2A) dargestellt ist, bedeckt.
  • Die 3A–B zeigen Transistorstrukturen mit unter Spannung stehenden Nanoband- oder Nanodraht-Kanalbereichen. Im Allgemeinen kann davon ausgegangen werden, dass ein Nanodraht ungefähr gleiche Breiten und Höhen aufweist und dass Nanobänder eine Breite aufweisen, die größer ist als die Höhe (wobei die Längsrichtung die Richtung entlang der Länge des Drahts oder Bandes ist). Die Strukturen der 3A–B sind zu den Strukturen der 1–2(A-B) ähnlich, aber in Ausführungsformen werden die unter Zug stehenden Schichten weggeätzt, um PMOS-Nanodraht- oder -Nanoband-Kanalbereiche zu erzeugen, oder umgekehrt, werden die unter Druck stehenden Schichten weggeätzt, um NMOS-Nanodraht- oder -Nanoband-Kanalbereiche zu erzeugen. 3B stellt eine Ansicht entlang 3-3 (ein senkrechter Schnitt in die Seite) der Struktur der 3A dar. Die daraus resultierende Querschnittsansicht ist um 45° gedreht. In den 3A–B ist ein Kanalbereich mit Nanobändern oder Nanodrähten auf einem Substrat 305 angeordnet. Die Nanobänder oder Nanodrähte 310 stehen relativ zum Substrat unter Spannung. In Ausführungsformen der Erfindung sind die Nanodrähte oder Nanobänder 310 in PMOS-Kanälen auf Druck und in NMOS-Kanälen auf Zug gespannt. Optional sind epitaktische Zwischenschichtbereiche 315 und 316 in der Transistorstruktur zwischen dem Source- und Drain- 320 und 325 und dem Nanoband- oder Nanodraht- 310 Bereich angeordnet. Die optionalen epitaktischen Zwischenschichtbereiche 315 und 316 sind aus Schichten aufgebaut, die abwechselnd unter Zug und unter Druck (oder umgekehrt) stehende Schichten aufweisen. Im Allgemeinen können die Zwischenschichten aus reinen Elementen und/oder Mischungen von Elementen aufgebaut sein, wie beispielsweise Si und Ge, und III–V-Halbleitermaterialien (Materialien, die aus den in den Spalten III und V des Periodensystems zu findenden Elementen aufgebaut sind). In Ausführungsformen der Erfindungen weist ein Transistor mit unter Zug stehenden Nanodrähten oder Nanobändern ein SiXGe1-X umfassendes Oberflächenmaterial des Substrats 305 auf, ein zweites epitaktisches Material mit SiYGe1-Y und ein drittes epitaktisches Material mit SiZGe1-Z mit Y > X, Z < X, 1 > X ≥ 0 und 1 ≥ Y > 0 und 1 > Z ≥ 0. In alternativen Ausführungsformen mit unter Druck stehenden Nanodrähten oder Nanobändern weist das Substrat 305 InP, das zweite epitaktische Material InXGa1-XAs mit 1 ≥ X > 0,53 und das dritte epitaktische Material InYGa1-YAs mit 0,53 > Y ≥ 0 auf oder weist das Substrat 305 GaSb, das zweite epitaktische Material AlSb und das dritte epitaktische Material InAs auf. In weiteren Ausführungsformen mit unter Druck stehenden Nanodrähten oder Nanobändern weist das Substrat 305 Ge, das zweite epitaktische Material SiXGe1-X mit 1 ≥ X > 0 und das dritte epitaktische Material InYGa1-YAS mit 1 ≥ Y > 0 auf oder setzt sich das Substrat 305 aus GaAs, das zweite epitaktische Material aus GaAsXP1-X mit 1 > X ≥ 0 und das dritte epitaktische Material aus InYGa1-YP mit 1 ≥ Y > 0,51 zusammen. In Ausführungsformen mit unter Zug stehenden Nanodrähten oder Nanobändern weist das Substrat 305 SiXGe1-X, das zweite epitaktische Material SiYGe1-Y und das dritte epitaktische Material SiZGe1-Z mit Y < X, Z > X, 1 > X ≥ 0, 1 > Y > 0 und 1 > Z ≥ 0 auf. In weiteren Ausführungsformen mit unter Zug stehenden Nanodrähten oder Nanobändern weist das Substrat 305 Ge, das zweite epitaktische Material InYGa1-YAs mit 1 ≥ Y > 0 und das dritte epitaktische Material SiXGe1-X mit 1 ≥ X > 0 auf oder setzt sich das Substrat 305 aus GaAs, das zweite epitaktische Material aus InYGa1-YP mit 1 ≥ Y > 0,51 und und das dritte epitaktische Material aus GaAsXP1-X mit X und 1 ≥ X > 0 zusammen. In den nachfolgenden Verarbeitungs-Schritten wird das zweite epitaktische Material weggeätzt (entweder teilweise, so dass epitaktische Zwischenschichtbereiche 315 und 316 verbleiben, oder vollständig, so dass keine epitaktische Zwischenschichtbereiche 315 und 316 verbleiben), um Nanodrähte oder Nanobänder 310 zu erzeugen, die aus dem dritten epitaktischen Material aufgebaut sind. In Ausführungsformen der Erfindung sind die Nanodrähte 310 beispielsweise aus Ge, SiXGe1-X, oder einem Material, welches ein oder mehrere Elemente der Gruppe III, IV und V des Periodensystems umfasst, aufgebaut. Obwohl vier Nanobänder oder Nanodrähte 310 in den 3A–B gezeigt sind, sind andere Anzahlen von Nanobändern oder Nanodrähten möglich, wie beispielsweise zwischen und einschließlich 1 und 10, zwischen 2 und 10 und zwischen 3 und 10 Nanobändern oder Nanodrähten in einem Transistor, obwohl auch andere Anzahlen möglich sind.
  • In 3A liegen Source- und Drain-Bereiche 320 und 325 an den optionalen epitaktischen Zwischenschichtbereichen 315 und 316 oder an Enden der Nanobänder oder Nanodrähte 310 (nicht dargestellt) an. In Ausführungsformen der Erfindung wird die Spannung in Bezug auf das Substrat im Kanalbereich aufrechterhalten und ist die Verwendung von spannungserzeugenden Source-/Drain-Materialien nicht erforderlich. In Ausführungsformen sind die epitaktischen Zwischenschicht-Bereiche 315 und 316 nicht vorhanden und kontaktieren die Nanodrähte oder Nanobänder 310 die Source- und Drain-Bereiche 320 und 325. Eine Isolierschicht 330 ist zwischen einem Nanoband oder Nanodraht 310 und dem Substrat 305 angeordnet und ist dazu eingerichtet, als die untere Gate-Isolierung zwischen dem Gate und dem Substrat 305 zu dienen. In den 3A–B umfasst die Transistorstruktur zusätzlich ein Gate-Dielektrikum 335 und eine Gate-Elektrode 340. Das Gate-Dielektrikum 135 ist auf den Nanobändern oder Nanodrähten 310 angeordnet. Die Gate-Elektrode 340 ist auf dem Gate-Dielektrikum 335 angeordnet. Gegebenenfalls liegen isolierende Abstandshalter 345 und 346 an dem Gate-Dielektrikum 335 und der Gate-Elektrode 340 an. Die Transistorstruktur ist in der Regel von einer isolierenden dielektrischen Schicht, die teilweise als isolierende Bereiche 350 und 351 dargestellt ist, bedeckt.
  • 4 zeigt eine Ein-Gate-Transistorstruktur mit einem unter Spannung stehenden Kanalbereich. Für Ein-Gate-Transistoren sind auch andere Strukturen möglich, wie solche mit Merkmalen, die relativ zueinander unterschiedlich ausgerichtet sind, und Strukturen mit Merkmalen mit unterschiedlichen Formen und/oder Größen. Beispielsweise sind auch Ein-Gate-Transistor-Strukturen mit Source- und Drain-Bereichen möglich, die nicht relativ zum Kanalbereich zurückspringen. In 4 ist eine Substratschicht von optionalen Isolationsgräben 407 umgeben und weist einen Kanalbereich mit entgegengesetzt gespannten epitaktischen Zwischenschichten 410 und 415 auf. Die entgegengesetzt gespannten epitaktischen Zwischenschichten 410 und 415 sind entweder auf Druck oder auf Zug in Bezug auf das Substrat gespannt. Zum Beispiel ist die Schicht 410 auf Zug gespannt und die Schicht 415 auf Druck gespannt oder umgekehrt ist die Schicht 410 auf Druck gespannt und die Schicht 415 auf Zug gespannt. Die entgegengesetzt gespannten epitaktischen Zwischenschichten 410 und 415 werden durch Kristallgitterfehlanpassungen bezüglich des Substrat-Kristallgitters erzeugt. Das für das Substrat 405 ausgewählte Material kann zum Beispiel jedes Material sein, das Elemente der Gruppe III, IV und/oder V des Periodensystems und Kombinationen davon umfasst. Im Allgemeinen können die epitaktischen Zwischenschichten aus reinen Elementen und/oder Mischungen von Elementen aufgebaut sein, wie beispielsweise Si und Ge, und III–V-Halbleitermaterialien (Materialien, die in den Spalten III und V des Periodensystems zu findende Elemente enthalten). Das Substrat 405 und die epitaktischen Zwischenschichten 410 und 415 können aus den in Zusammenhang mit den Substraten und den epitaktischen Zwischenschichten mit Bezug auf die 1–2(A-B) beschriebenen Materialien bestehen. Optionale aus einem isolierenden Material aufgebaute Isolationsgräben 407 können die Transistorstruktur von anderen Bauelementen, die den Halbleiterchip bilden, elektrisch isolieren. Source- und Drain-Bereiche 420 und 425 sind bezogen auf den Kanalbereich zurückspringend dargestellt. Der Gate-Elektroden-Bereich 430 ist auf einer Seite des Kanalbereichs und von dem Kanalbereich durch einen dielektrische Gate-Bereich 435 getrennt. Optional isolierende Abstandshalter 440 werden während der Herstellung der Vorrichtung ausgebildet, um die Herstellung zu erleichtern, und dienen dazu, den Transistor-Gate-Bereich elektrisch zu isolieren. Obwohl sechs Schichten entgegengesetzt gespannter epitaktischer Zwischenschichten 410 und 415 in 4 gezeigt sind, ist es auch möglich, eine andere Anzahl von Schichten 415 und 410, wie beispielsweise zwischen einschließlich 3 und 25 Schichten oder zwischen 5 und 25 Schichten zu haben, obwohl auch andere Anzahlen möglich sind.
  • 5 beschreibt Verfahren für die Herstellung eines gespannten epitaktischen, geschichteten Kanalbereichs für eine Tri-Gate- oder Bi-Gate-Transistorstruktur. In 5 wird ein Substrat bereitgestellt, das ein erstes epitaktisches Material mit einer ersten Gitterkonstante auf seiner Oberfläche aufweist. Das erste epitaktische Material kann eine Schicht aus epitaktischem Material sein. Ein zweites epitaktisches Material mit einer zweiten Gitterkonstante, die entweder größer ist (ein unter Druck stehender Film) oder kleiner ist (ein unter Zug stehender Film) als die des ersten epitaktischen Materials wird auf der Substratoberfläche abgeschieden. Ein drittes epitaktisches Material wird dann auf dem zweiten epitaktischen Material abgeschieden und das dritte epitaktische Material weist im Vergleich zum Substrat entweder eine größere Gitterkonstante (Druck) oder eine kleinere Gitterkonstante (Zug) auf. Wenn die zweite Schicht als eine unter Druck stehende Schicht aufgebracht ist, wird die dritte Schicht als eine unter Zug stehende Schicht abgeschieden und bilden die zweite und dritte Schicht einen Belastungs-kompensierten Stapel. Demgegenüber, wenn die zweite Schicht als eine unter Zug stehende Schicht abgeschieden wird, wird die dritte Schicht als eine unter Druck stehende Schicht abgeschieden. Die epitaktischen Materialien können beispielsweise durch Ultrahochvakuum-chemische Gasphasenabscheidung (UHV-CVD), schnell-thermische chemische Gasphasenabscheidung (RTCVD) oder Molekularstrahlepitaxie (MBE) abgeschieden werden. Abwechselnde Schichten von epitaktischen auf Zug und auf Druck belasteten Materialien (Materialien mit jeweils kleineren und größeren Gitterkonstanten gegenüber dem Substrat) werden auf dem Substrat abgeschieden, um einen Stapel von Schichten zu erzeugen, die eine biaxiale Spannung aufweisen. Es wird davon ausgegangen, dass bei der Herstellung des Kanalbereichs eines Transistors die unter Zug und unter Druck stehenden Zwischenschichten (die Schichten, die in der entgegengesetzten Richtung gespannt sind und aneinander anliegen) gegen Entspannung (Relaxation) stabiler sind, da sich Versetzungen, die eine Schicht entspannen würden, die Spannung in der anderen erhöhen. Da die Entspannungs-Anforderungen des symmetrischen Stapel-System entgegengesetzt sind, kann eine größere gesamte kritische Dicke für den Kanalbereich erreicht werden. In der Regel kann ein einzelner Film-Stapel, der keine Spannungskompensation verwendet, bei Gitterfehlanpassungen von mehr als 1,3% ohne Entspannung oder Defektbildung nicht über 50 nm groß wachsen. In Ausführungsformen der Erfindung kann ein Stapel aus Schichten 3 bis 25 Schichten oder 5 bis 25 Schichten und/oder eine Höhe von 10 nm und 100 nm oder zwischen 25 nm und 85 nm aufweisen. Beispielhafte Materialien für epitaktische Schichten sind mit Bezug auf die 1A–B und 2A–B beschrieben. Die Struktur mit entgegengesetzt gespannten Zwischenschichten wird nach Transistorkanalabmessungen (zum Beispiel in Lamellen bzw. Firmen für eine FinFET-Struktur) geformt, wobei die biaxiale Spannung des Substrats in eine einachsige Spannung des Substrats umgewandelt wird. Gate-Dielektrikum-Material wird dann auf eine, zwei oder drei Seiten des Schichttransistorkanalbereichs abgeschieden (wie beispielsweise in Bezug auf die 1A–B, 2A–B und 4 dargestellt). Gate-Elektroden-Material wird dann auf das Gate-Dielektrikum-Material abgeschieden.
  • 6 beschreibt Verfahren für die Herstellung des Kanalbereichs für einen Transistor, welcher gespannte Nanobänder oder Nanodrähte umfasst. In 6 wird ein Substrat bereitgestellt, das ein erstes epitaktisches Material mit einer ersten Gitterkonstante auf seiner Oberfläche aufweist. Das erste epitaktische Material kann eine Materialschicht sein. Ein zweites epitaktisches Material mit einer zweiten Gitterkonstante, die entweder größer ist (ein unter Druck stehender Film) oder kleiner ist (ein unter Zug stehender Film) als die des ersten epitaktischen Materials, wird auf der Substratoberfläche abgeschieden. Ein drittes epitaktisches Material wird dann auf dem zweiten epitaktischen Material abgeschieden und das dritte epitaktische Material weist im Vergleich zum Substrat entweder eine größere Gitterkonstante (Druck) oder eine kleinere Gitterkonstante (Zug) auf. Wenn die zweite Schicht als eine unter Druck stehende Schicht aufgebracht ist, wird die dritte Schicht als. eine unter Zug stehende Schicht abgeschieden und die zweite und dritte Schicht bilden einen Belastungs-kompensierten Stapel. Demgegenüber, wenn die zweite Schicht als eine unter Zug stehende Schicht abgeschieden wird, wird die dritte Schicht als eine unter Druck stehende Schicht abgeschieden. Die epitaktischen Materialien können beispielsweise durch UHV-CVD, RTCVD oder MBE abgeschieden werden. Abwechselnde Schichten von epitaktischen auf Zug und auf Druck belasteten Materialien (Materialien mit jeweils kleineren und größeren Gitterkonstanten gegenüber dem Substrat) werden auf dem Substrat abgeschieden, um einen Stapel von Schichten zu erzeugen, die eine biaxiale Spannung aufweisen. Es wird davon ausgegangen, dass bei der Herstellung des Kanalbereichs des Transistors die unter Zug und unter Druck stehenden Zwischenschichten (die Schichten, die in der entgegengesetzten Richtung gespannt sind und aneinander anliegen) gegen Entspannung stabiler sind, da sich Versetzungen, die eine Schicht entspannen würden die Spannung in der anderen erhöhen. Da die Entspannungs-Anforderungen des Systems während der Herstellung miteinander in Balance sind, kann eine größere gesamte kritische Dicke für den Kanalbereich erreicht werden. In der Regel kann ein einzelner Film-Stapel, der keine Spannungskompensation verwendet, bei Gitterfehlanpassungen von mehr als 1,3% ohne Entspannung oder Defektbildung nicht über 50 nm wachsen. Beispielhafte Materialien für epitaktische Schichten sind mit Bezug auf die 3A–B beschrieben.
  • Die Struktur mit entgegengesetzt gespannten Schichten wird nach Transistor-Nanodraht-Kanal-Abmessungen oder Transistor-Nanoband-Kanal-Abmessungen (zum Beispiel in Lamellen bzw. Finnen) geformt, wobei die biaxiale Spannung des Substrats in eine einachsige Spannung des Substrats umgewandelt wird. Ein Dummy-Gate kann auf dem strukturierten Kanalbereich und die Source/Drain-Bereiche an den Enden des Kanalbereichs ausgebildet werden. Gegebenenfalls wird der Dummy-Gate-Bereich durch Abstandshalter auf beiden Seiten begrenzt. Das provisorische Gate-Material wird entfernt und eine selektive Ätzung wird durchgeführt, um entweder die auf Druck gespannten epitaktischen Schichten oder die auf Zug gespannten epitaktischen Schichten zur Erzeugung von Nanodrähten oder Nanobändern aus dem verbleibenden Material zu entfernen. Die Nanodrähte oder Nanobänder sind zwischen den Source- und Drain-Bereichen aufgehängt. In Ausführungsformen der Erfindung verbleiben auf Zug und auf Druck gespannte Schichten an den Enden der Nanodrähte oder Nanobänder nach dem selektiven Ätzen. Diese Zwischenschichtbereiche sind zwischen den Enden der Nanodrähte oder Nanobänder und den Source/Drain-Bereichen. In anderen Ausführungsformen der Erfindung verbleiben nach dem selektiven Ätzen keine Bereiche mit auf Zug und auf Druck gespannten Schichten. Das Gate-Dielektrikum-Material wird auf vier Seiten der (um die) freigelegten Nanobänder oder Nanodrähte abgeschieden. Gate-Elektroden-Material wird dann auf das Gate-Dielektrikum-Material auf vier Seiten der mit Gate-Dielektrikum bedeckten Nanobändern oder Nanodrähten abgeschieden, wobei eine Kanalbereichs-Struktur beispielsweise wie in den 3A–B erzeugt wird.
  • Gate-Dielektrikum-Materialien umfassen beispielsweise isolierende Materialien, wie Siliziumdioxid (SiO2), Siliziumoxynitrid, Siliziumnitrid und/oder High-k-Dielektrika. Im Allgemeinen ist ein High-k-Dielektrikum ein dielektrisches Material mit einer Dielektrizitätskonstante größer als die von SiO2. Beispielhafte High-k-dielektrische Materialien umfassen Hafniumdioxid (HFO2), Hafnium-Siliziumoxid, Lanthanoxid, Lanthan-Aluminiumoxid, Zirkoniumdioxid (ZrO2), Zirkonium-Siliziumoxid, Titandioxid (TiO2), Tantalpentaoxid (Ta2O5), Barium-Strontium-Titan-Oxid, Barium-Titanoxid, Strontium-Titanoxid, Yttriumoxid, Aluminiumoxid, Blei-Scandium-Tantaloxid, Bleizinkniobat, und andere in der Technik bekannte Halbleitermaterialien. Gate-Elektroden-Materialien umfassen beispielsweise Materialien wie Ti, W, Ta, Al und Legierungen davon und Legierungen mit Elementen der Seltenen Erden, wie Er, Dy oder Edelmetalle, wie Pt und Nitride wie TaN und TiN. Materialien für die Sources und/oder Drains umfassen beispielsweise Si, Kohlenstoff dotiertes Si und Phosphor dotiertes Si für NMOS- und Bor dotiertes SixGe1-x, Bor dotiertes Ge, Bor dotiertes GexSn1-x und p-dotierte III–V-Verbindungen für PMOS-Anwendungen.
  • Typische dielektrische Materialien für dielektrische Schichten, Merkmale bzw. Strukturen und/oder Zwischenschicht-Dielektrika (ILD) umfassen Siliziumdioxid und Low-k-dielektrische Materialien. Zusätzliche dielektrische Materialien, die verwendet werden können, umfassen Kohlenstoff dotiertes Oxid (CDO), Siliziumnitrid, Silizium-Oxyntirid, Siliziumkarbid, organische Polymere wie Perfluorcyclobutan oder Polytetrafluorethylen, Fluorsilikatglas (FSG), und/oder Organosilikate wie Silsesquioxan, Siloxan oder Organo-Silikatglas. Die dielektrische Schicht kann Poren enthalten, um die Dielektrizitätskonstante weiter zu verringern.
  • Die hierin gezeigten Vorrichtungen können zusätzliche Strukturen umfassen, einschließlich beispielsweise Vorrichtungen umschließende Isolierschichten, zusätzliche Substratschichten, Metall-Gräben und Durchkontaktierungen, die Sources und Drains zu anderen Komponenten einer IC-Vorrichtung verbinden, und andere zusätzliche Schichten und/oder Vorrichtungen. Der Einfachheit halber als eine Schicht veranschaulichte Komponenten können eine Vielzahl von Schichten aus dem gleichen oder einem anderen Material umfassen, z. B. abhängig von den bei der Konstruktion der Vorrichtung verwendeten Herstellungsverfahren und den gewünschten Eigenschaften der Vorrichtung.
  • Ausführungen der Erfindung sind auf einem Substrat, wie ein Halbleiterwafer, untergebracht. Substratoberflächen, auf denen Transistor-Strukturen gemäß Ausführungsformen der Erfindung gebildet werden können, umfassen beispielsweise H-terminiertes Silizium, Siliziumdioxid, Silizium, Silizium-Germanium, einen III-V- (oder eine Gruppe 13–14 in der zusätzlichen Periodenspaltennummerierung) Verbindungshalbleiter, ein Hauptgruppen-Oxid, ein Metall und/oder ein binäres oder gemischtes Metalloxid. Schichten und Vorrichtungen aufweisende Schichten können auch als Substrat oder ein Teil des Substrats, auf dem Ausführungsformen der Erfindung hergestellt werden, beschrieben werden. Die Substratbasis, auf der Halbleiterbauelemente gebaut werden, ist in der Regel ein Halbleiterwafer, der zerschnitten wird, um einzelne IC-Chips zu erzeugen. Das Basissubstrat, auf dem ein Chip aufgebaut ist, ist typischerweise ein Siliziumwafer, obwohl Ausführungsformen der Erfindung nicht von der Art des verwendeten Substrats abhängig sind. Das Substrat kann auch aus Germanium, Indiumantimonid, Bleitellurid, Indiumarsenid, Indiumphosphid, Galliumarsenid, Galliumantimonid, und/oder anderen Gruppe-III-V-Materialien, entweder allein oder in Kombination mit Silizium oder Siliziumdioxid oder anderen isolierenden Materialien aufgebaut sein.
  • 7 zeigt eine Rechenvorrichtung 1000 in Übereinstimmung mit einer Implementierung der Erfindung. Die Recheneinrichtung 1000 beherbergt eine Hauptplatine 1002. Die Hauptplatine 1002 kann eine Anzahl von Komponenten, einschließlich, aber nicht beschränkt auf, einen Prozessor 1004 und zumindest einen Kommunikationschip 1006 umfassen. Der Prozessor 1004 ist mit der Hauptplatine 1002 physikalisch und elektrisch gekoppelt. In einigen Implementierungen ist der mindestens eine Kommunikationschip 1006 auch mit der Hauptplatine 1002 physikalisch und elektrisch gekoppelt.
  • Je nach seiner Anwendungen kann die Rechenvorrichtung 1000 andere Komponenten umfassen, die mit der Hauptplatine 1002 körperlich und elektrisch gekoppelt sein können oder auch nicht. Diese anderen Komponenten umfassen, sind jedoch nicht beschränkt auf flüchtigen Speicher (z. B. DRAM), nicht-flüchtigen Speicher (z. B. ROM), einen Grafikprozessor, einen digitalen Signalprozessor, einen Kryptoprozessor, einen Chipsatz, eine Antenne, eine Anzeige, einen Touchscreen-Display, ein Touchscreen-Controller, eine Batterie, einen Audio-Codec, einen Video-Codec, einen Leistungsverstärker, eine globale Positionierungssystem(GPS)-Vorrichtung, einen Kompass, einen Beschleunigungssensor, ein Gyroskop, einen Lautsprecher, eine Kamera und eine Massenspeichereinheit (wie z. B. ein Festplattenlaufwerk, eine Compact Disk (CD), eine Digital Versatile Disk (DVD) und so weiter).
  • Der Kommunikationschip 1006 ermöglicht eine drahtlose Kommunikation für die Übertragung von Daten zu und von der Rechenvorrichtung 1000. Der Begriff ”drahtlos” und davon abgeleitete Begriffe können verwendet werden, um Schaltungen, Geräte, Systeme, Verfahren, Techniken, Kommunikationskanäle usw. zu beschreiben, die Daten durch Verwendung von modulierter elektromagnetischer Strahlung durch ein nicht festes Medium kommunizieren. Der Begriff bedeutet nicht, dass die zugehörigen Geräte gar keine Kabel enthalten, obwohl sie es in einigen Ausführungsformen vielleicht nicht tun. Der Kommunikations-Chip 1006 kann eine beliebige Anzahl von Wireless-Standards oder Protokolle implementieren, einschließlich, aber nicht beschränkt auf Wi-Fi (IEEE 802.11-Familie), WiMAX (IEEE 802.16-Familie), IEEE 802.20, Long Term Evolution (LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, Bluetooth, Derivate davon, sowie beliebige andere drahtlose Protokolle, die als 3G, 4G, 5G, und darüber hinaus bezeichnet werden. Die Rechenvorrichtung 1000 kann eine Vielzahl von Kommunikations-Chips 1006 umfassen. Zum Beispiel kann ein erster Kommunikations-Chip 1006 für eine kürzere Reichweite der drahtlosen Kommunikation wie Wi-Fi und Bluetooth vorgesehen sein und ein zweiter Kommunikations-Chip 1006 für längere drahtlose Kommunikation wie GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO und andere.
  • Der Prozessor 1004 der Rechenvorrichtung 1000 umfasst einen IC-Chip, der innerhalb des Prozessors 1004 gepackt ist. In einigen Implementierungen der Erfindung kann der IC-Chip des Prozessors eine oder mehrere Vorrichtungen bzw. Bauelemente, wie etwa Transistoren, die in Übereinstimmung mit Ausführungsformen der Erfindung gebildet werden, umfassen. Der Begriff ”Prozessor” kann sich auf jedes Gerät oder Teil eines Geräts beziehen, das elektronische Daten aus Registern und/oder Speicher verarbeitet, um elektronische Daten in andere elektronische Daten umzuwandeln, die in Registern und/oder Speicher gespeichert werden können.
  • Der Kommunikations-Chip 1006 enthält auch einen innerhalb des Kommunikationschips 1006 gepackten IC-Chip. In Übereinstimmung mit einer anderen Implementierung der Erfindung kann der IC-Chip des Kommunikationschips eine oder mehrere Vorrichtungen bzw. Bauelemente, wie etwa Transistoren, die in Übereinstimmung mit Ausführungsformen der Erfindung gebildet werden, umfassen.
  • In weiteren Ausführungsformen kann eine andere innerhalb der Rechenvorrichtung 1000 untergebrachte Komponente einen IC-Chip umfassen, der eine oder mehrere Vorrichtungen bzw. Bauelemente beinhaltet, wie etwa Transistoren, die in Übereinstimmung mit Ausführungsformen der Erfindung gebildet werden.
  • In verschiedenen Ausführungsformen kann die Rechenvorrichtung 1000 ein Laptop, ein Netbook, ein Notebook, ein Smartphone, ein Tablet, ein persönlicher digitaler Assistent (PDA), ein Ultra-Mobile-PC, ein Mobiltelefon, ein Desktop-Computer, ein Server, ein Drucker, ein Scanner, ein Monitor, eine Set-Top-Box, ein Entertainment-Steuergerät, eine Digitalkamera, ein tragbarer Musik-Player oder einen digitaler Videorecorder sein. In weiteren Ausführungsformen kann die Rechenvorrichtung 1000 ein anderes elektronisches Gerät sein, das Daten verarbeitet.
  • In der vorhergehenden Beschreibung sind zahlreiche spezifische Details dargelegt, wie Layouts für Transistoren und Materialbereiche, um ein klares Verständnis der Ausführungsformen der vorliegenden Erfindung zu ermöglichen. Es ist für einen Fachmann offensichtlich, dass Ausführungsformen der vorliegenden Erfindung ohne diese spezifischen Details ausgeführt werden können. In anderen Fällen wurden allgemein bekannte Merkmale, wie beispielsweise elektrische Verbindungsschemata für Transistoren und IC-Design-Layouts nicht im Detail beschrieben, um Ausführungsformen der vorliegenden Erfindung nicht unnötig zu verschleiern. Darüber hinaus ist es zu verstehen, dass die verschiedenen in den Figuren gezeigten Ausführungsformen veranschaulichende Darstellungen und nicht notwendigerweise maßstabsgetreu gezeichnet sind.
  • Fachleute auf dem betreffenden Fachgebiet erkennen, dass Modifikationen und Variationen in der gesamten Offenbarung möglich sind, wie auch die gezeigten und beschrieben Substitutionen für verschiedene Komponenten. Die Bezugnahme in dieser Beschreibung auf ”eine (1) Ausführungsform” oder ”eine Ausführungsform” bedeutet, dass ein bestimmtes Merkmal, eine bestimmte Struktur, ein bestimmtes Material oder eine bestimmte Charakteristik, welche in Verbindung mit der Ausführungsform beschrieben wird, in mindestens einer Ausführungsform der Erfindung enthalten ist, aber es bedeutet nicht unbedingt, dass sie sind in jeder Ausführung vorhanden sind. Weiterhin können die in den Ausführungsformen offenbarten bestimmten Merkmale, Strukturen, Materialien und Charakteristiken in jeder geeigneten Weise in einer oder mehreren Ausführungsformen kombiniert werden. Verschiedene zusätzliche Schichten und/oder Strukturen können hinzugefügt und/oder beschriebene Merkmale können bei anderen Ausführungsformen weggelassen werden.

Claims (30)

  1. Eine Vorrichtung, umfassend: ein Substrat mit einer Oberfläche, wobei die Oberfläche ein erstes epitaktisches Material mit einer ersten Gitterkonstante aufweist, einen Kanalbereich auf der Substratoberfläche mit einer Vielzahl von Schichten aus einem zweiten epitaktischen Material und einer Vielzahl von Schichten aus einem dritten epitaktischen Material, wobei die Gitterkonstante des zweiten epitaktischen Materials größer ist als die Gitterkonstante des ersten epitaktischen Materials, wobei die Gitterkonstante des dritten epitaktischen Materials kleiner ist als die Gitterkonstante des ersten epitaktischen Materials, und wobei die zweiten und dritten epitaktischen Schichten in einem abwechselnden Muster angeordnet sind, und einen Gate-Bereich, welcher auf zwei oder drei Seiten des Kanalbereichs angeordnet ist, wobei der Gate-Bereich ein zwischen einem Gate-Elektroden-Material und dem Kanalbereich angeordnetes Gate-Dielektrikum-Material umfasst.
  2. Vorrichtung nach Anspruch 1, wobei der Kanalbereich aus mindestens drei Schichten aus einem dritten epitaktischen Material und aus mindestens drei Schichten aus einem zweiten epitaktischen Material besteht, die in einem abwechselnden Muster angeordnet sind.
  3. Vorrichtung nach Anspruch 1, wobei das erste epitaktische Material SiXGe1-X, das zweite epitaktische Material SiYGe1-Y und das dritte epitaktische Material SiZGe1-Z umfasst, mit Y > X, Z < X, 1 > X ≥ 0 und 1 ≥ Y > 0 und 1 > Z ≥ 0.
  4. Vorrichtung nach Anspruch 1, wobei das erste epitaktische Material InP, das zweite epitaktische Material InXGaP1-XAs mit 1 ≥ X > 0,53 und das dritte epitaktische Material InYGa1-YAs mit 0,53 > Y ≥ 0 aufweist oder das erste epitaktische Material GaSb, das zweite epitaktische Material AlSb und das dritte epitaktische Material InAs umfasst.
  5. Vorrichtung nach Anspruch 1, wobei das erste epitaktische Material Ge, das zweite epitaktische Material SiXGe1-X mit 1 ≥ X > 0 und das dritte epitaktische Material InYGa1-YAs mit 1 ≥ Y > 0 aufweist oder das erste epitaktische Material GaAs, das zweite epitaktische Material GaAsXP1-X mit 1 > X ≥ 0 und das dritte epitaktische Material InYGa1-YP mit 1 ≥ Y > 0,51 umfasst.
  6. Vorrichtung nach Anspruch 1, wobei der Kanalbereich Enden umfasst und ein Source-Bereich mit einem ersten Ende elektrisch verbunden ist und ein Drain-Bereich mit einem zweiten Ende elektrisch verbunden ist.
  7. Eine Vorrichtung, umfassend: ein Substrat mit einer Oberfläche, wobei die Oberfläche ein erstes epitaktisches Material mit einer ersten Gitterkonstante aufweist, einen Kanalbereich auf der Substratoberfläche, wobei der Kanalbereich aus zumindest einem Nanodraht oder Nanoband aufgebaut ist und wobei der Kanalbereich Enden umfasst, zumindest einen an einem Ende des Kanalbereichs angeordneten Zwischenschicht-Bereich, wobei der Zwischenschichtbereich eine Vielzahl von Schichten aus dem zweiten epitaktischen Material und zumindest eine Schicht aus einem dritten epitaktischen Material umfasst, wobei die Gitterkonstante des zweiten epitaktischen Materials kleiner ist als die Gitterkonstante des ersten epitaktischen Materials, wobei die Gitterkonstante des dritten epitaktischen Materials größer ist als die Gitterkonstante des ersten epitaktischen Materials, und wobei die zweiten und dritten epitaktischen Schichten in einem abwechselnden Muster angeordnet sind, und wobei der mindestens eine Nanodraht oder das mindestens eine Nanoband aus dem dritten epitaktischen Material aufgebaut ist, und einen Gate-Bereich, welcher auf vier Seiten des mindestens einen Nanodrahts oder Nanobands angeordnet ist, wobei der Gate-Bereich ein zwischen einem Gate-Elektroden-Material und dem Kanalbereich angeordnetes Gate-Dielektrikum-Material umfasst.
  8. Vorrichtung nach Anspruch 7, wobei das erste epitaktische Material SiXGe1-X, das zweite epitaktische Material SiYGe1-Y und das dritte epitaktische Material SiZGe1-Z umfasst, mit Y > X, Z < X, 1 > X ≥ 0 und 1 ≥ Y > 0 und 1 > Z ≥ 0.
  9. Vorrichtung nach Anspruch 7, wobei das erste epitaktische Material InP, das zweite epitaktische Material InXGa1-XAs mit 1 ≥ X > 0,53 und das dritte epitaktische Material InYGa1-YAs mit 0,53 > Y ≥ 0 aufweist oder das erste epitaktische Material GaSb, das zweite epitaktische Material AlSb und das dritte epitaktische Material InAs umfasst.
  10. Vorrichtung nach Anspruch 7, wobei das erste epitaktische Material Ge, das zweite epitaktische Material SiXGe1-X mit 1 ≥ X > 0 und das dritte epitaktische Material InYGa1-YAs mit 1 ≥ Y > 0 aufweist oder das erste epitaktische Material GaAs, das zweite epitaktische Material GaAsXP1-X mit 1 ≥ X > 0 und das dritte epitaktische Material InyGa1-yP mit 1 ≥ Y > 0,51 aufweist.
  11. Vorrichtung nach Anspruch 7, wobei die Vorrichtung einen ersten und einen zweiten Zwischenschichtbereich aufweist, wobei der Kanalbereich ein erstes und ein zweites Ende aufweist, und wobei der erste Zwischenschichtbereich auf dem ersten Ende des Kanalbereichs und der zweite Zwischenschichtbereich auf dem zweiten Ende des Kanalbereichs angeordnet ist.
  12. Vorrichtung nach Anspruch 11, wobei ein Source-Bereich mit dem ersten Zwischenschichtbereich elektrisch verbunden ist und ein Drain-Bereich mit dem zweiten Zwischenschichtbereich elektrisch verbunden ist.
  13. Vorrichtung nach Anspruch 7, wobei die Vorrichtung eine Vielzahl an Nanodrähten oder Nanobändern aufweist.
  14. Eine Vorrichtung, umfassend: ein Substrat mit einer Oberfläche, wobei die Oberfläche ein erstes epitaktisches Material mit einer ersten Gitterkonstante aufweist, einen Kanalbereich auf der Substratoberfläche, wobei der Kanalbereich aus zumindest einem Nanodraht oder Nanoband aufgebaut ist und wobei der Kanalbereich Enden umfasst, zumindest einen an einem Ende des Kanalbereichs angeordneten Zwischenschichtbereich, wobei der Zwischenschichtbereich eine Vielzahl von Schichten aus einem zweiten epitaktischen Material und zumindest eine Schicht aus einem dritten epitaktischen Material aufweist, wobei die Gitterkonstante des zweiten epitaktischen Materials größer ist als die Gitterkonstante des ersten epitaktischen Materials, wobei die Gitterkonstante des dritten epitaktischen Materials kleiner ist als die Gitterkonstante des ersten epitaktischen Materials, und wobei die zweiten und dritten epitaktischen Schichten in einem abwechselnden Muster angeordnet sind, und wobei der mindestens eine Nanodraht oder das mindestens eine Nanoband aus dem dritten epitaktischen Material aufgebaut ist, und einen Gate-Bereich, welcher auf jedem der Vielzahl an Nanodrähten oder Nanobändern angeordnet ist, wobei der Gate-Bereich ein zwischen einem Gate-Elektroden-Material und dem Kanalbereich angeordnetes Gate-Dielektrikum-Material umfasst.
  15. Vorrichtung nach Anspruch 14, wobei das erste epitaktische Material SiXGe1-X, das zweite epitaktische Material SiYGe1-Y und das dritte epitaktische Material SiZGe1-Z umfasst, mit Y < X, Z > X, 1 > X ≥ 0 und 1 > Y > 0 und 1 > Z ≥ 0 >.
  16. Vorrichtung nach Anspruch 14, wobei das erste epitaktische Material Ge, das zweite epitaktische Material InYGa1-YAs mit 1 ≥ Y > 0 und das dritte epitaktische Material SiXGe1-X mit 1 ≥ X > 0 aufweist oder das erste epitaktische Material GaAs, das zweite epitaktische Material InYGa1-YP mit 1 ≥ Y > 0,51 und das dritte epitaktische Material GaAsXP1-X mit 1 > X ≥ 0 aufweist.
  17. Vorrichtung nach Anspruch 14, wobei die Vorrichtung einen ersten und einen zweiten Zwischenschichtbereich aufweist, wobei der Kanalbereich ein erstes und ein zweites Ende aufweist, und wobei der erste Zwischenschichtbereich auf dem ersten Ende des Kanalbereichs und der zweite Zwischenschichtbereich auf dem zweiten Ende des Kanalbereichs angeordnet ist.
  18. Vorrichtung nach Anspruch 18, wobei ein Source-Bereich mit dem ersten Zwischenschichtbereich elektrisch verbunden ist und ein Drain-Bereich mit dem zweiten Zwischenschichtbereich elektrisch verbunden ist.
  19. Vorrichtung nach Anspruch 14, wobei die Vorrichtung eine Vielzahl an Nanodrähten oder Nanobändern aufweist.
  20. Verfahren zur Herstellung des Kanalbereichs eines Transistors umfassend, Bereitstellen eines Substrats mit einer Oberfläche, wobei die Oberfläche ein erstes epitaktisches Material mit einer ersten Gitterkonstante aufweist, Ausbilden eines Zwischenschichtbereichs, der aus einer Vielzahl von aufeinander folgenden Schichten aus a) und b) auf der Substratoberfläche durch alternierendes Abscheiden von a) und b) aufgebaut ist, wobei a) ein zweites epitaktisches Material mit einer Gitterkonstante ist, die größer ist als die des ersten epitaktisch aufgewachsenen Materials, und b) ein drittes epitaktisches Material mit einer Gitterkonstante ist, die kleiner ist als die des ersten epitaktischen Materials, Strukturieren des Zwischenschichtbereichs gemäß Kanalbereichs-Abmessungen, Bilden von Source- und Drain-Bereichen an Enden des Kanalbereichs, Abscheiden eines Gate-Dielektrikums auf mindestens zwei Seiten des Kanalbereichs, und Abscheiden einer Gate-Elektrode auf dem Gate-Dielektrikum.
  21. Verfahren nach Anspruch 20, wobei der Kanalbereich aus mindestens drei Schichten aus einem dritten epitaktischen Material gebildet wird.
  22. Verfahren nach Anspruch 20, wobei die Kanalbereiche aus mindestens drei Schichten des zweiten epitaktischen Materials gebildet werden.
  23. Verfahren zum Ausbilden des Kanalbereichs eines Transistors, umfassend Bereitstellen eines Substrats mit einer Oberfläche, wobei die Oberfläche ein erstes epitaktisches Material mit einer ersten Gitterkonstante aufweist, Ausbilden eines Zwischenschichtbereichs, der aus einer Vielzahl von aufeinander folgenden Schichten aus a) und b) auf der Substratoberfläche durch alternierendes Abscheiden von a) und b) aufgebaut ist, wobei a) ein zweites epitaktisches Material mit einer Gitterkonstante ist, die größer ist als die des ersten epitaktischen Materials, und b) ein drittes epitaktisches Material mit einer Gitterkonstante ist, die kleiner ist als die des ersten epitaktischen Materials, Strukturieren des Zwischenschichtbereichs gemäß Kanalbereichs-Abmessungen, Bilden von Source- und Drain-Bereichen an Enden des Kanalbereichs, selektives Wegätzen des dritten eptitaktischen Materials, wodurch aus dem ersten epitaktischen Material aufgebaute Nanodrähte oder Nanobänder geformt werden, Abscheiden eines Gate-Dielektrikums auf den Nanodrähten oder Nanobändern, und Abscheiden einer Gate-Elektrode auf dem Gate-Dielektrikum.
  24. Verfahren nach Anspruch 23, wobei der Kanalbereich aus einer Vielzahl von Nanobändern oder Nanodrähten aufgebaut ist.
  25. Rechenvorrichtung, umfassend: eine Hauptplatine; einen auf der Hauptplatine angebrachten Kommunikations-Chip; und einen auf der Hauptplatine angebrachten Prozessor, wobei der Prozessor einen Transistor umfasst, wobei der Transistor einen Kanalbereich umfasst, welcher umfasst: ein Substrat mit einer Oberfläche, wobei die Oberfläche ein erstes epitaktisches Material mit einer ersten Gitterkonstante aufweist, einen Kanalbereich auf der Substratoberfläche mit einer Vielzahl von Schichten aus einem zweiten epitaktischen Material und einer Vielzahl von Schichten aus einem dritten epitaktischen Material, wobei die Gitterkonstante des zweiten epitaktischen Materials größer ist als die Gitterkonstante des ersten epitaktischen Materials, wobei die Gitterkonstante des dritten epitaktischen Materials kleiner ist als die Gitterkonstante des ersten epitaktischen Materials, und wobei die zweiten und dritten epitaktischen Schichten in einem abwechselnden Muster angeordnet sind, und einen Gate-Bereich, welcher auf zwei oder drei Seiten des Kanalbereichs angeordnet ist, wobei der Gate-Bereich ein zwischen einem Gate-Elektroden-Material und dem Kanalbereich angeordnetes Gate-Dielektrikum-Material umfasst.
  26. Vorrichtung nach Anspruch 25, wobei der Kanalbereich aus mindestens drei Schichten aus einem dritten epitaktischen Material gebildet ist.
  27. Rechenvorrichtung, umfassend: eine Hauptplatine; einen auf der Hauptplatine angebrachten Kommunikations-Chip; und einen auf der Hauptplatine angebrachten Prozessor, wobei der Prozessor einen Transistor umfasst, wobei der Transistor einen Kanalbereich umfasst, welcher umfasst: ein Substrat mit einer Oberfläche, wobei die Oberfläche ein erstes epitaktisches Material mit einer ersten Gitterkonstante aufweist, einen Kanalbereich auf der Substratoberfläche, wobei der Kanalbereich aus zumindest einem Nanodraht oder Nanoband aufgebaut ist, der/das aus einem zweiten epitaktischen Material aufgebaut ist, und wobei der Kanalbereich Enden umfasst, zumindest einen an einem Ende des Kanalbereichs angebrachten Zwischenschichtbereich, wobei der Zwischenschichtbereich eine Vielzahl von Schichten aus dem zweiten epitaktischen Material und eine Vielzahl von Schichten aus einem dritten epitaktischen Material aufweist, wobei die Gitterkonstante des zweiten epitaktischen Materials größer ist als die Gitterkonstante des ersten epitaktischen Materials, wobei die Gitterkonstante des dritten epitaktischen Materials kleiner ist als die Gitterkonstante des ersten epitaktischen Materials, und wobei die zweiten und dritten epitaktischen Schichten in einem abwechselnden Muster angeordnet sind, und einen Gate-Bereich, welcher auf jedem der Vielzahl an Nanodrähten oder Nanobändern angeordnet ist, wobei der Gate-Bereich ein zwischen einem Gate-Elektroden-Material und dem Kanalbereich angeordnetes Gate-Dielektrikum-Material umfasst.
  28. Rechenvorrichtung nach Anspruch 27, wobei der Kanalbereich aus einer Vielzahl von Nanobändern oder Nanodrähten aufgebaut ist.
  29. Rechenvorrichtung, umfassend: eine Hauptplatine; einen auf der Hauptplatine angebrachten Kommunikations-Chip; und einen auf der Hauptplatine angebrachten Prozessor, wobei der Prozessor einen Transistor umfasst, wobei der Transistor einen Kanalbereich umfasst: ein Substrat mit einer Substratoberfläche, wobei die Oberfläche ein erstes epitaktisches Material mit einer ersten Gitterkonstante aufweist, einen auf der Substratoberfläche angeordneten Kanalbereich, wobei der Kanalbereich aus zumindest einem Nanodraht oder Nanoband aufgebaut ist, der/das aus einem zweiten epitaktischen Material aufgebaut ist, und wobei der Kanalbereich Enden umfasst, zumindest einen an einem Ende des Kanalbereichs angebrachten Zwischenschichtbereich, wobei der Zwischenschichtbereich eine Vielzahl von Schichten aus dem zweiten epitaktischen Material und eine Vielzahl von Schichten aus einem dritten epitaktischen Material aufweist, wobei die Gitterkonstante des zweiten epitaktischen Materials kleiner ist als die Gitterkonstante des ersten epitaktischen Materials, wobei die Gitterkonstante des dritten epitaktischen Materials kleiner ist als die Gitterkonstante des ersten epitaktischen Materials, und wobei die zweiten und dritten epitaktischen Schichten in einem abwechselnden Muster angeordnet sind, und einen Gate-Bereich, welcher auf jedem der Vielzahl an Nanodrähten oder Nanobändern angeordnet ist, wobei der Gate-Bereich ein zwischen einem Gate-Elektroden-Material und dem Kanalbereich angeordnetes Gate-Dielektrikum-Material umfasst.
  30. Computervorrichtung nach Anspruch 29, wobei der Kanalbereich aus einer Vielzahl von Nanobändern oder Nanodrähten aufgebaut ist.
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