DE112017007824T5 - Gruppe-iii-v-halbleitervorrichtungen mit gate-elektroden mit doppelter austrittsarbeit - Google Patents

Gruppe-iii-v-halbleitervorrichtungen mit gate-elektroden mit doppelter austrittsarbeit Download PDF

Info

Publication number
DE112017007824T5
DE112017007824T5 DE112017007824.5T DE112017007824T DE112017007824T5 DE 112017007824 T5 DE112017007824 T5 DE 112017007824T5 DE 112017007824 T DE112017007824 T DE 112017007824T DE 112017007824 T5 DE112017007824 T5 DE 112017007824T5
Authority
DE
Germany
Prior art keywords
work function
function material
channel structure
channel
drain
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE112017007824.5T
Other languages
English (en)
Inventor
Sean T. Ma
Willy Rachmady
Gilbert Dewey
Cheng-Ying Huang
Dipanjan Basu
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of DE112017007824T5 publication Critical patent/DE112017007824T5/de
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4983—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7853—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the body having a non-rectangular crossection
    • H01L29/7854—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the body having a non-rectangular crossection with rounded corners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7856—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with an non-uniform gate, e.g. varying doping structure, shape or composition on different sides of the fin, or different gate insulator thickness or composition on opposing fin sides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78681—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising AIIIBV or AIIBVI or AIVBVI semiconductor materials, or Se or Te
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66469—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with one- or zero-dimensional channel, e.g. quantum wire field-effect transistors, in-plane gate transistors [IPG], single electron transistors [SET], Coulomb blockade transistors, striped channel transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66522—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with an active layer made of a group 13/15 material

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

Es werden Gruppe-III-V-Halbleitervorrichtungen, die Gate-Elektroden mit doppelter Austrittsarbeit aufweisen, und ihre Verfahren zur Herstellung beschrieben. In einem Beispiel weist eine integrierte Schaltungsstruktur eine Galliumarsenidschicht auf einem Substrat auf. Eine Kanalstruktur ist auf der Galliumarsenidschicht. Die Kanalstruktur weist Indium, Gallium und Arsen auf. Eine Source-Struktur ist an einem ersten Ende der Kanalstruktur und eine Drain-Struktur ist an einem zweiten Ende der Kanalstruktur. Eine Gate-Struktur ist über der Kanalstruktur, wobei die Gate-Struktur ein erstes Austrittsarbeit-Material seitlich benachbart zu einem zweiten Austrittsarbeit-Material aufweist. Das zweite Austrittsarbeit-Material weist eine von dem ersten Austrittsarbeit-Material unterschiedliche Austrittsarbeit auf.

Description

  • TECHNISCHES GEBIET
  • Ausführungsformen der vorliegenden Offenbarung betreffen integrierte Halbleiterschaltungen und insbesondere Gruppe-III-V-Halbleitervorrichtungen, welche Gate-Elektroden mit doppelter Austrittsarbeit aufweisen, und ihre Verfahren zur Herstellung.
  • ALLGEMEINER STAND DER TECHNIK
  • In den letzten Jahrzehnten war die Skalierung von Merkmalen in integrierten Schaltungen eine Antriebskraft hinter einer stets wachsenden Halbleiterindustrie. Eine immer kleinere Skalierung von Merkmalen ermöglicht zunehmende Dichten von Funktionseinheiten auf dem begrenzten Platz von Halbleiterchips. Zum Beispiel ermöglicht eine kleiner werdende Transistorgröße die Integration einer erhöhten Anzahl von Speicher- oder Logikvorrichtungen auf einem Chip, was der Herstellung von Produkten eine erhöhte Kapazität verschafft. Das Streben nach immer mehr Kapazität bleibt jedoch nicht ohne Folgen. Die Notwendigkeit, die Leistung jeder Vorrichtung zu optimieren, wird zunehmend bedeutsam.
  • Da die Abmessungen von grundlegenden Bausteinen von mikroelektronischen Schaltungsanordnungen reduziert sind und da die schiere Anzahl von grundlegenden Bausteinen, die in einem bestimmten Bereich hergestellt werden, erhöht ist, sind die Beschränkungen bei Halbleitervorgängen, die verwendet werden, um diese Bausteine herzustellen, gewaltig geworden. Insbesondere kann es zu einem Kompromiss zwischen der kleinsten Abmessung eines in einem Halbleiterstapel strukturierten Merkmals (der kritischen Abmessung) und der Beabstandung zwischen Merkmalen kommen.
  • Die Variabilität bei herkömmlichen und Herstellungsvorgängen des Standes der Technik kann die Möglichkeit einschränken, sie weiter in den Bereich von z.B. 10 nm oder unter 10 nm auszudehnen. Folglich kann die Herstellung der Funktionskomponenten, die für zukünftige Technologieknoten benötigt werden, die Einführung von neuen Methodiken oder die Integration von neuen Technologien in gegenwärtigen Herstellungsvorgängen oder anstelle gegenwärtiger Herstellungsvorgänge erfordern.
  • Figurenliste
    • 1A veranschaulicht eine Querschnittsansicht einer herkömmlichen Gruppe-III-V-Halbleitervorrichtung.
    • 1B ist ein Diagramm, welches ein Band-zu-Band-Tunneln (BTBT) für die herkömmliche Gruppe-III-V-Halbleitervorrichtung von 1A zeigt.
    • 2A veranschaulicht eine Querschnittsansicht einer Gruppe-III-V-Halbleitervorrichtung, die eine Gate-Elektrode mit doppelter Austrittsarbeit aufweist, gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 2B ist ein Diagramm, welches ein Band-zu-Band-Tunneln (BTBT) für die Gruppe-III-V-Halbleitervorrichtung von 2A zeigt, gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 2C ist ein Diagramm, das simulierte (tatsächliche) Energiebände zeigt, das die Strukturen von 1A und 2A vergleicht, gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 2D ist ein Diagramm, das den Vergleich von simulierten Kurven unter einer Schwelle zeigt, das die Strukturen von 1A und 2A vergleicht, gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 2E ist ein Diagramm, das den Vergleich eines simulierten Ein-Stroms zeigt, das die Strukturen von 1A und 2A vergleicht, gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 3A und 3B veranschaulichen Querschnittsansichten verschiedener Operationen in einem Verfahren zum Herstellen einer Gruppe-III-V-Halbleitervorrichtung, die eine Gate-Elektrode mit doppelter Austrittsarbeit aufweist, gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 4A-4C veranschaulichen Querschnittsansichten verschiedener Operationen in einem anderen Verfahren zum Herstellen einer Gruppe-III-V-Halbleitervorrichtung, die eine Gate-Elektrode mit doppelter Austrittsarbeit aufweist, gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 5A veranschaulicht eine Draufsicht einer Gruppe-III-V-Halbleitervorrichtung, die eine Gate-Elektrode mit doppelter Austrittsarbeit aufweist, gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 5B veranschaulicht eine Querschnittsansicht einer auf Rippen basierenden Gruppe-III-V-Halbleitervorrichtung, die eine Gate-Elektrode mit doppelter Austrittsarbeit aufweist, gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 5C veranschaulicht eine Querschnittsansicht einer auf Nanodraht basierenden Gruppe-III-V-Halbleitervorrichtung, die eine Gate-Elektrode mit doppelter Austrittsarbeit aufweist, gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 6 veranschaulicht eine Datenverarbeitungsvorrichtung gemäß einer Implementierung der Offenbarung.
    • 7 veranschaulicht einen Interposer, der eine oder mehrere Ausführungsformen der Offenbarung umfasst.
  • BESCHREIBUNG DER AUSFÜHRUNGSFORMEN
  • Es werden Gruppe-III-V-Halbleitervorrichtungen, die Gate-Elektroden mit doppelter Austrittsarbeit aufweisen, und ihre Verfahren zur Herstellung beschrieben. In der folgenden Beschreibung werden zahlreiche spezifische Einzelheiten dargelegt, wie etwa spezifisches Material und Werkzeugsysteme, um ein umfassendes Verständnis von Ausführungsformen der vorliegenden Offenbarung zu vermitteln. Für Fachleute auf dem Gebiet wird offensichtlich sein, dass Ausführungsformen der vorliegenden Offenbarung ohne diese spezifischen Einzelheiten ausgeführt werden können. In anderen Beispielen werden allgemein bekannte Merkmale, wie etwa ein Single- oder Dual-Damascene-Prozess, nicht ausführlich beschrieben, um Ausführungsformen der vorliegenden Offenbarung nicht unnötig zu verkomplizieren. Des Weiteren versteht sich, dass die verschiedenen in den Figuren gezeigten Ausführungsformen veranschaulichende Darstellungen und nicht unbedingt maßstabsgetreu sind. In einigen Fällen werden verschiedene Operationen als mehrere diskrete Operationen beschrieben und dies wiederum auf eine Weise, die beim Verständnis der vorliegenden Offenbarung besonders hilfreich ist, die Reihenfolge der Beschreibung ist hingegen nicht auszulegen, um zu implizieren, dass diese Operationen notwendigerweise von der Reihenfolge abhängen. Genauer gesagt, müssen diese Operationen nicht in der dargelegten Reihenfolge ausgeführt werden.
  • In der folgenden Beschreibung kann auch lediglich zum Referenzzweck eine bestimmte Terminologie verwendet werden und soll daher nicht beschränken. Zum Beispiel beziehen sich Begriffe, wie „oben“, „unten“, „über“, „unter“, „Boden“ und „Decke“, auf Richtungen in den Zeichnungen, auf die Bezug genommen wird. Begriffe, wie „vorne“, „hinten“ und „seitlich“ beschreiben die Ausrichtung und/oder Stelle von Abschnitten der Komponente innerhalb eines konsequenten, jedoch beliebigen Referenzrahmens, der durch Bezugnahme auf den Text und die zugeordneten Zeichnungen, welche die erörterte Komponente beschreiben, verdeutlicht wird. Derartige Terminologie kann insbesondere die vorangehend erwähnten Wörter, ihre Ableitungen und Wörter ähnlicher Bedeutung umfassen.
  • Hierin beschriebene Ausführungsformen können sich auf Front-End-of-Line(FEOL)-Halbleitervorgänge und -Strukturen beziehen. FEOL ist der erste Teil einer Herstellung einer integrierten Schaltung (IC; integrated circuit), in dem die einzelnen Vorrichtungen (z.B. Transistoren, Kondensatoren, Widerstände usw.) in dem Halbleitersubstrat oder der Halbleiterschicht strukturiert werden. FEOL deckt im Allgemeinen alles ab, bis hin zu (jedoch nicht umfassend) der Abscheidung von Metallzwischenverbindungsschichten. Nach der letzten FEOL-Operation ist das Ergebnis typischerweise ein Wafer mit isolierten Transistoren (z.B. ohne jegliche Drähte).
  • Hierin beschriebene Ausführungsformen können sich auf Back-End-of-Line(BEOL)-Halbleitervorgänge und -Strukturen beziehen. BEOL ist der zweite Teil einer IC-Herstellung, in dem die einzelnen Vorrichtungen (z.B. Transistoren, Kondensatoren, Widerstände usw.) mit einer Verdrahtung auf dem Wafer, z.B. der Metallisierungsschicht oder -schichten, verbunden werden. BEOL umfasst Kontakte, Isolierschichten (Dielektrika), Metallebenen und Bindungsstellen zur Verbindung von Chip mit Baugruppe. In dem BEOL-Teil der Herstellungsstufe werden Kontakte (Kontaktflächen), Verbindungsdrähte, Vias und dielektrische Strukturen gebildet. Bei modernen IC-Vorgängen werden mehr als 10 Metallschichten bei dem BEOL hinzugefügt.
  • Im Folgenden beschriebene Ausführungsformen können auf FEOL-Vorgänge undstrukturen, BEOL-Vorgänge und -Strukturen oder sowohl auf FEOL- als auch BEOL-Vorgänge und -Strukturen anwendbar sein. Insbesondere können derartige Herangehensweisen, obgleich ein beispielhaftes Vorgangsschema unter Verwendung eines FEOL-Vorgangsszenarios veranschaulicht sein kann, auch auf BEOL-Vorgänge anwendbar sein. Gleichermaßen können derartige Herangehensweisen, obgleich ein beispielhaftes Vorgangsschema unter Verwendung eines BEOL-Vorgangsszenarios veranschaulicht sein kann, auch auf FEOL-Vorgänge anwendbar sein.
  • Ausführungsformen der vorliegenden Offenbarung beziehen sich auf komplementäre Metalloxid-Halbleiter(CMOS; complementary metal oxide semiconductor)-Vorrichtungen mit doppelter Gate-Austrittsarbeit zur Reduzierung eines Band-zu-Band-Tunnelns (BTBT). Bestimmte Ausführungsformen beziehen sich auf eine auf III-V-Halbleitern basierende Transistorherstellung, wie etwa von Vorrichtungen, die auf Indiumgalliumarsenid(InGaAs)-Kanalstrukturen auf Galliumarsenid(GaAs)-Schichten oder -Substraten basieren. Ausführungsformen können implementiert werden, um die Probleme eines erhöhten Leckstroms im Aus-Zustand anzugehen, welcher mit Kanalmaterial mit schmaler Bandlücke zusammenhängt, die auf ein Band-zu-Band-Tunneln (BTBT) und ein durch BTBT induziertes Schwimmkörper-Barrieresenken (BIBL) in den Feldeffekttransistoren (FETs) zurückzuführen ist. Die Kanalmaterialen mit schmaler Bandlücke, umfassen, ohne darauf beschränkt zu sein, Gruppe-III-V-Halbleitermaterialien, wie etwa InGaAs und InAs, und Gruppe-IV-Halbleitermaterialien, wie etwa Ge.
  • Gemäß einer oder mehreren Ausführungsformen der vorliegenden Offenbarung weist eine integrierte Schaltungsstruktur doppelte Gate-Metallmaterialien mit zwei verschiedenen Austrittsarbeiten auf. Ein Gate-Austrittsarbeit-Material ist auf der Source-Seite platziert, um einen thermionischen Leckstrom zu steuern, und das andere mit einer unterschiedlichen Austrittsarbeit ist auf der Drain-Seite platziert, um das elektrische Feld und BTBT zu reduzieren. In einer Ausführungsform sind Änderungen von Kanal- oder Source/Drain-Materialien zur BTBT-Reduzierung nicht unbedingt notwendig. Ausführungsformen können anwendbar sein, um einen reduzierten Leckstrom und eine reduzierte Leckspannung in Chips, die aus Hochmobilitätstransistoren, wie etwa denjenigen, die auf III-V- und Ge-Materialien basieren, hergestellt sind, vorzusehen.
  • Um einen Kontext bereitzustellen, veranschaulicht 1A eine Querschnittsansicht einer herkömmlichen Gruppe-III-V-Halbleitervorrichtung. 1B ist ein Diagramm 150, welches ein Band-zu-Band-Tunneln (BTBT) für die herkömmliche Gruppe-III-V-Halbleitervorrichtung von 1A zeigt.
  • Bezugnehmend auf 1A weist eine integrierte Schaltungsstruktur 100 eine Galliumarsenidschicht 104 auf einem Substrat 102 auf. Eine InGaAs-Kanalstruktur 106 ist auf der Galliumarsenidschicht 104. Eine Source-Struktur 110 ist an einem ersten Ende der Kanalstruktur 106 und eine Drain-Struktur 108 ist an einem zweiten Ende der Kanalstruktur 106. Die Source-Struktur 110 und die Drain-Struktur 108 weisen eine im Wesentlichen breitere Bandlücke auf als die Kanalstruktur 106. Eine Gate-Struktur, die eine Gate-Elektrode 112 und ein umgebendes Gate-Dielektrikum 114 aufweist, ist über der Kanalstruktur 106. Ein Source- und Drain-Kontakt 116 sind seitlich benachbart zu der Gate-Elektrode 112.
  • Bezugnehmend auf Diagramm 150 von 1B besteht ein Problem des Standes der Technik darin, dass sich Source- und Drain-Materialien (110 und 108) mit breiter Bandlücke in Bereichen außerhalb des BTBT-Fensters befinden. Folglich gibt es keine Verbesserung oder keine wesentliche Verbesserung der BTBT-Reduzierung.
  • Im Gegensatz dazu wird gemäß einer oder mehrerer hierin beschriebenen Ausführungsformen eine Delta-Austrittsarbeit aus doppelten Metallen (z.B. vom N-Typ und P-Typ) in einer Gate-Elektrode implementiert, um nicht nur ein Bandbiegen, sondern auch das BTBT-Fenster zu reduzieren, was das BTBT erheblich reduziert. Zum Beispiel veranschaulicht 2A eine Querschnittsansicht einer Gruppe-III-V-Halbleitervorrichtung, die eine Gate-Elektrode mit doppelter Austrittsarbeit aufweist, gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • Bezugnehmend auf 2A weist eine integrierte Schaltungsstruktur 200 eine Galliumarsenidschicht 204 (GaAs-Schicht) auf einem Substrat 202, wie etwa einem Silizium(Si)-Substrat, auf. Eine Kanalstruktur 206 ist auf der Galliumarsenidschicht 204. In einer Ausführungsform ist die Kanalstruktur 206 eine III-V-Material-Kanalstruktur. In einer Ausführungsform umfasst die Kanalstruktur 206 Indium, Gallium und Arsen (z.B. eine InGaAs-Kanalstruktur). Eine Source-Struktur 210 ist an einem ersten Ende der Kanalstruktur 206 und eine Drain-Struktur 208 ist an einem zweiten Ende der Kanalstruktur 206. Eine Gate-Struktur ist über der Kanalstruktur 206. In einer Ausführungsform weist die Gate-Struktur ein erstes Austrittsarbeit-Material 212A seitlich benachbart zu einem zweiten Austrittsarbeit-Material 212B auf. Das zweite Austrittsarbeit-Material 212B weist eine von dem ersten Austrittsarbeit-Material unterschiedliche Austrittsarbeit 212A auf.
  • In einer Ausführungsform 2 weisen die Source-Struktur 210 und die Drain-Struktur 208 ungefähr die gleiche Bandlücke wie die Kanalstruktur 206 auf. In einer derartigen Ausführungsform bestehen die Source-Struktur 210 und die Drain-Struktur 208 aus InGaAs. In einer bestimmten derartigen Ausführungsform sind die Source-Struktur 210 und die Drain-Struktur 208 N+-dotiert, um eine N+-Leitfähigkeit aufzuweisen, z.B. mit Silizium-Dotieratomen.
  • In einer Ausführungsform weist das erste Austrittsarbeit-Material 212A eine von dem zweiten Austrittsarbeit-Material 212B unterschiedliche Austrittsarbeit auf. Das erste Austrittsarbeit-Material 212A ist nahe der Drain-Struktur 208 und das zweite Austrittsarbeit-Material 212B ist nahe der Source-Struktur 210. In einer derartigen Ausführungsform ist das erste Austrittsarbeit-Material 212A ein Material vom N-Typ, wie etwa ein Gate-Metallmaterial vom N-Typ, und das zweite Austrittsarbeit-Material 212B ist ein Material vom P-Typ, wie etwa ein Gate-Metallmaterial vom P-Typ.
  • In einer Ausführungsform ist die dielektrische Schicht 214 zwischen der Kanalstruktur 206 und der Gate-Struktur 212A/212B. In einer Ausführungsform ist ein erster leitender Kontakt (links 216) auf der Drain-Struktur 208 und ein zweiter leitender Kontakt (rechts 216) ist auf der Source-Struktur 210.
  • In einer Ausführungsform ist die Kanalstruktur 206 eine Rippenstruktur, wie ausführlicher im Folgenden in Verbindung mit 5B beschrieben wird. In einer Ausführungsform ist die Kanalstruktur 206 eine Nanodrahtstruktur, wie ausführlicher im Folgenden in Verbindung mit 5C beschrieben wird.
  • 2B ist ein Diagramm 250, welches ein Band-zu-Band-Tunneln (BTBT) für die Gruppe-III-V-Halbleitervorrichtung von 2A zeigt, gemäß einer Ausführungsform der vorliegenden Offenbarung. Bezugnehmend auf Diagramm 250 sind im Gegensatz zur Vorrichtung des Standes der Technik, die auf einer Gate-Elektrode mit einer einzigen Austrittsarbeit basiert, doppelte Metalle (z.B. vom N-Typ und P-Typ) in einer Gate-Elektrode implementiert, um nicht nur ein Bandbiegen, sondern auch das BTBT-Fenster zu reduzieren, was das BTBT erheblich reduziert.
  • 2C ist ein Diagramm 260, das simulierte (tatsächliche) Energiebände zeigt, welches die Strukturen von 1A und 2A vergleicht, gemäß einer Ausführungsform der vorliegenden Offenbarung. 2D ist ein Diagramm 270, welches den Vergleich von simulierten Kurven unter einer Schwelle zeigt, welches die Strukturen von 1A und 2A vergleicht, gemäß einer Ausführungsform der vorliegenden Offenbarung. 2E ist ein Diagramm 280, welches den Vergleich eines simulierten Ein-Stroms zeigt, welches die Strukturen von 1A und 2A vergleicht, gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • In einem ersten beispielhaften Vorgangsschema veranschaulichen 3A und 3B Querschnittsansichten verschiedener Operationen in einem Verfahren zum Herstellen einer Gruppe-III-V-Halbleitervorrichtung, die eine Gate-Elektrode mit doppelter Austrittsarbeit aufweist, gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • Bezugnehmend auf 3A weist ein Verfahren zum Herstellen einer integrierten Schaltungsstruktur ein Bilden einer Kanalstruktur 300, z.B. auf einer Galliumarsenidschicht über einem Siliziumsubstrat oder auf einem Galliumarsenidsubstrat auf. In einer Ausführungsform weist die Kanalstruktur 300 Indium, Gallium und Arsen auf. Obwohl es nicht abgebildet ist, wird eine Source-Struktur an einem ersten Ende der Kanalstruktur 300 gebildet und eine Drain-Struktur wird an einem zweiten Ende der Kanalstruktur 300 gebildet. Ein Gate-Graben 304 wird in einer dielektrischen Schicht 302 über der Kanalstruktur 300 gebildet.
  • Bezugnehmend auf 3B wird ein erstes Austrittsarbeit-Material 312A in dem Gate-Graben 304 unter Verwendung eines ersten abgewinkelten Abscheidungsvorgangs 308 gebildet. Ein zweites Austrittsarbeit-Material 312B wird in dem Gate-Graben 304 unter Verwendung eines zweiten abgewinkelten Abscheidungsvorgangs 306 gebildet. Das erste Austrittsarbeit-Material 312A ist seitlich benachbart zu dem zweiten Austrittsarbeit-Material 312B. In einer Ausführungsform weist das zweite Austrittsarbeit-Material 312B eine von dem ersten Austrittsarbeit-Material unterschiedliche Austrittsarbeit 312A auf.
  • In einer Ausführungsform weist das erste Austrittsarbeit-Material 312A eine zu dem zweiten Austrittsarbeit-Material 312B niedrigere Austrittsarbeit für eine Halbleitervorrichtung vom N-Typ auf. Das erste Austrittsarbeit-Material 312A ist nahe einer Drain-Struktur und das zweite Austrittsarbeit-Material 312B ist nahe einer Source-Struktur. In einer Ausführungsform ist das erste Austrittsarbeit-Material 312A ein Material vom N-Typ und das zweite Austrittsarbeit-Material 312B ist ein Material vom P-Typ für eine Halbleitervorrichtung vom N-Typ. In einer Ausführungsform weist das erste Austrittsarbeit-Material 312A eine zu dem zweiten Austrittsarbeit-Material 312B höhere Austrittsarbeit für eine Halbleitervorrichtung vom P-Typ auf. Das erste Austrittsarbeit-Material 312A ist nahe einer Drain-Struktur und das zweite Austrittsarbeit-Material 312B ist nahe einer Source-Struktur. In einer Ausführungsform ist das erste Austrittsarbeit-Material 312A ein Material vom P-Typ und das zweite Austrittsarbeit-Material 312B ist ein Material vom N-Typ für eine Halbleitervorrichtung vom P-Typ.
  • In einer Ausführungsform ist die Kanalstruktur 300 eine Rippenstruktur, wie ausführlicher im Folgenden in Verbindung mit 5B beschrieben wird. In einer anderen Ausführungsform ist die Kanalstruktur 300 eine Nanodrahtstruktur, wie ausführlicher im Folgenden in Verbindung mit 5C beschrieben wird.
  • In einem zweiten beispielhaften Vorgangsschema veranschaulichen 4A-4C Querschnittsansichten verschiedener Operationen in einem anderen Verfahren zum Herstellen einer Gruppe-III-V-Halbleitervorrichtung, die eine Gate-Elektrode mit doppelter Austrittsarbeit aufweist, gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • Bezugnehmend auf 4A weist ein Verfahren zum Herstellen einer integrierten Schaltungsstruktur ein Bilden einer Kanalstruktur 400, z.B. auf einer Galliumarsenidschicht über einem Siliziumsubstrat oder auf einem Galliumarsenidsubstrat auf. In einer Ausführungsform weist die Kanalstruktur 400 Indium, Gallium und Arsen auf. Obwohl es nicht abgebildet ist, wird eine Source-Struktur an einem ersten Ende der Kanalstruktur 400 gebildet und eine Drain-Struktur wird an einem zweiten Ende der Kanalstruktur 400 gebildet. Ein Gate-Graben wird in einer dielektrischen Schicht 402 über der Kanalstruktur 400 gebildet. Ein erstes Austrittsarbeit-Material 412 wird gebildet, um den Gate-Graben vollständig zu füllen. Eine Maskenschicht 414 wird gebildet, um ungefähr die Hälfte des ersten Austrittsarbeit-Materials 412 abzudecken.
  • Bezugnehmend auf 4B wird das erste Austrittsarbeit-Material 412 in dem Gate-Graben strukturiert, z.B. unter Verwendung eines Ätzvorgangs, um eine Öffnung 404 an einer Seite des Gate-Grabens zu bilden. Das Strukturieren hinterlässt ein erstes Austrittsarbeit-Material 412A, das in dem Gate-Graben bleibt.
  • Bezugnehmend auf 4C wird ein zweites Austrittsarbeit-Material 412B in der Öffnung 404 an der Seite des Gate-Grabens gebildet. Das erste Austrittsarbeit-Material 412A ist seitlich benachbart zu dem zweiten Austrittsarbeit-Material 412B. In einer Ausführungsform weist das zweite Austrittsarbeit-Material 412B eine von dem ersten Austrittsarbeit-Material unterschiedliche Austrittsarbeit auf.
  • In einer Ausführungsform weist das erste Austrittsarbeit-Material 412A eine zu dem zweiten Austrittsarbeit-Material 412B niedrigere Austrittsarbeit für eine Halbleitervorrichtung vom N-Typ auf. Das erste Austrittsarbeit-Material 412A ist nahe einer Drain-Struktur und das zweite Austrittsarbeit-Material 412B ist nahe einer Source-Struktur. In einer Ausführungsform ist das erste Austrittsarbeit-Material 412A ein Material vom N-Typ und das zweite Austrittsarbeit-Material 412B ist ein Material vom P-Typ für eine Halbleitervorrichtung vom N-Typ. In einer Ausführungsform weist das erste Austrittsarbeit-Material 412A eine zu dem zweiten Austrittsarbeit-Material 412B höhere Austrittsarbeit für eine Halbleitervorrichtung vom P-Typ auf. Das erste Austrittsarbeit-Material 412A ist nahe einer Drain-Struktur und das zweite Austrittsarbeit-Material 412B ist nahe einer Source-Struktur. In einer Ausführungsform ist das erste Austrittsarbeit-Material 412A ein Material vom P-Typ und das zweite Austrittsarbeit-Material 412B ist ein Material vom N-Typ für eine Halbleitervorrichtung vom P-Typ.
  • In einer Ausführungsform ist die Kanalstruktur 400 eine Rippenstruktur, wie ausführlicher im Folgenden in Verbindung mit 5B beschrieben wird. In einer anderen Ausführungsform ist die Kanalstruktur 400 eine Nanodrahtstruktur, wie ausführlicher im Folgenden in Verbindung mit 5C beschrieben wird.
  • Es ist zu verstehen, dass eine Halbleiter-Kanalstruktur, wie hierin offenbart, eine planare Kanalstruktur oder eine nicht planare Kanalstruktur sein kann. 5A veranschaulicht eine Draufsicht einer Gruppe-III-V-Halbleitervorrichtung, die eine Gate-Elektrode mit doppelter Austrittsarbeit aufweist, gemäß einer Ausführungsform der vorliegenden Offenbarung. Es ist zu verstehen, dass die Draufsicht von 5A auf sowohl Ausführungsformen mit planarer Kanalstruktur als auch auf Ausführungsformen mit nicht planarer Kanalstruktur anwendbar ist.
  • Bezugnehmend auf 5A weist eine integrierte Schaltungsstruktur eine Kanalstruktur (abgedeckt) auf, welche eine Source-Struktur 510 an einem ersten Ende der Kanalstruktur und eine Drain-Struktur 508 an einem zweiten Ende der Kanalstruktur aufweist. Eine Gate-Struktur ist über der Kanalstruktur und weist ein erstes Austrittsarbeit-Material 512A seitlich benachbart zu einem zweiten Austrittsarbeit-Material 512B auf. In einer Ausführungsform weist das zweite Austrittsarbeit-Material 512B eine von dem ersten Austrittsarbeit-Material unterschiedliche Austrittsarbeit 512A auf.
  • 5B veranschaulicht eine Querschnittsansicht einer auf Rippen basierenden Gruppe-III-V-Halbleitervorrichtung, die eine Gate-Elektrode mit doppelter Austrittsarbeit aufweist, gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • Bezugnehmend auf 5B ist ein/e Galliumarsenid(GaAs)-Substrat oder -Schicht 504, z.B. eine Schicht auf einem Siliziumsubstrat, wie etwa einem Silizium(Si)-Substrat, vorgesehen. Eine Rippen-Kanalstruktur 506 ist auf der Galliumarsenidschicht 504. In einer Ausführungsform ist die Rippen-Kanalstruktur 506 eine III-V-Material-Kanalstruktur. In einer Ausführungsform umfasst die Rippen-Kanalstruktur 506 Indium, Gallium und Arsen (z.B. eine InGaAs-Rippen-Kanal struktur).
  • 5C veranschaulicht eine Querschnittsansicht einer auf Nanodraht basierenden Gruppe-III-V-Halbleitervorrichtung, die eine Gate-Elektrode mit doppelter Austrittsarbeit aufweist, gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • Bezugnehmend auf 5C ist ein/e Galliumarsenid(GaAs)-Substrat oder -Schicht 504, z.B. eine Schicht auf einem Siliziumsubstrat, wie etwa einem Silizium(Si)-Substrat, vorgesehen. Eine Nanodraht-Kanalstruktur 556 ist auf der Galliumarsenidschicht 504. In einer Ausführungsform ist die Nanodraht-Kanalstruktur 556 eine III-V-Material-Kanalstruktur. In einer Ausführungsform umfasst die Nanodraht-Kanalstruktur 556 Indium, Gallium und Arsen (z.B. eine InGaAs-Nanodraht-Kanalstruktur).
  • Implementierungen von Ausführungsformen der Offenbarung können auf einem Substrat, wie etwa einem Halbleitersubstrat gebildet oder ausgeführt werden. In einer Implementierung kann das Halbleitersubstrat ein kristallines Substrat sein, das unter Verwendung eines massiven Siliziums oder einer Silizium-auf-Silizium-Unterstruktur gebildet ist. In anderen Implementierungen kann das Halbleitersubstrat unter Verwendung von abwechselnden Materialien gebildet sein, die mit Silizium kombiniert sein können oder nicht, die Germanium, Indium, Antimonid, Bleitellurid, Indiumarsenid, Indiumphosphid, Galliumarsenid, Indiumgalliumarsenid, Galliumantimonid oder Kombinationen aus Gruppe-III-V- oder Gruppe-IV-Materialien umfassen, jedoch nicht darauf beschränkt sind. Obgleich wenige Materialbeispiele, aus denen das Substrat gebildet sein kann, hierin beschrieben sind, kann jegliches Material, das als Grundlage dienen kann, aus welcher eine Halbleitervorrichtung gebaut werden kann, innerhalb des Geistes und des Umfangs der vorliegenden Offenbarung liegen.
  • Mehrere Transistoren, wie etwa Metalloxidhalbleiter-Feldeffekttransistoren (MOSFET oder einfach MOS-Transistoren), können auf dem Substrat hergestellt werden. In verschiedenen Implementierungen der Offenbarung können die MOS-Transistoren planare Transistoren, nicht planare Transistoren oder eine Kombination aus beiden sein. Nicht planare Transistoren umfassen FinFET-Transistoren, wie etwa Doppel-Gate-Transistoren und Dreifach-Gate-Transistoren sowie umhüllende oder Rundum-Gate-Transistoren, wie etwa Nanoband- und Nanodraht-Transistoren. Obgleich die hierin beschriebenen Implementierungen nur planare Transistoren veranschaulichen, ist zu beachten, dass die Offenbarung unter Verwendung von nicht planaren Transistoren ausgeführt werden kann.
  • Jeder MOS-Transistor weist einen Gate-Stapel auf, der aus mindestens zwei Schichten, einer dielektrischen Gate-Schicht und einer Gate-Elektrodenschicht, gebildet ist. Die Gate-Dielektrikum-Schicht kann eine Schicht oder einen Stapel von Schichten umfassen. Die eine oder mehreren Schichten können Siliziumdioxid, Siliziumdioxid (SiO2) und/oder ein High-K-Dielektrikum-Material umfassen. Das High-K-Dielektrikum-Material kann Elemente umfassen, wie etwa Hafnium, Silizium, Sauerstoff, Titan, Tantal, Lanthan, Aluminium, Zirkonium, Barium, Strontium, Yttrium, Blei, Scandium, Niobium und Zink. Beispiele für High-K-Materialien, die in dem Gate-Dielektrikum verwendet werden können, umfassen, sind aber nicht beschränkt auf Hafniumoxid, Hafniumsiliziumoxid, Lanthanoxid, Lanthanaluminiumoxid, Zirkonoxid, Zirkonsiliziumoxid, Tantaloxid, Titanoxid, Bariumstrontiumtitanoxid, Bariumtitanoxid, Strontiumtitanoxid, Yttriumoxid, Aluminiumoxid, Bleiscandiumtantaloxid und Blei-Zink-Niobat. In einigen Ausführungsformen kann ein Glühvorgang auf der Gate-Dielektrikum-Schicht ausgeführt werden, um die Qualität zu verbessern, wenn ein High-K-Material verwendet wird.
  • Die Gate-Elektrodenschicht wird auf der Gate-Dielektrikum-Schicht gebildet und kann aus mindestens einem Austrittsarbeit-Metall vom P-Typ oder einem Austrittsarbeit-Metall vom N-Typ in Abhängigkeit davon bestehen, ob der Transistor ein PMOS- oder ein NMOS-Transistor sein soll. In einigen Implementierungen kann die Gate-Elektrodenschicht aus einem Stapel von zwei oder mehr Metallschichten bestehen, bei denen eine oder mehrere Metallschichten Austrittsarbeit-Metallschichten sind und mindestens eine Metallschicht eine Füllmetallschicht ist.
  • Für einen PMOS-Transistor können Metalle, die für die Gate-Elektrode verwendet werden können, Ruthenium, Palladium, Platin, Kobalt, Nickel und leitfähige Metalloxide, z. B. Rutheniumoxid umfassen, sind jedoch nicht darauf beschränkt. Eine Metallschicht vom P-Typ ermöglicht die Bildung einer PMOS-Gate-Elektrode mit einer Austrittsarbeit, die zwischen etwa 4,9 eV und etwa 5,2 eV beträgt. Für einen NMOS-Transistor können Metalle, die für die Gate-Elektrode verwendet werden können, Hafnium, Zirkon, Titan, Tantal, Aluminium, Legierungen dieser Metalle und Carbide dieser Metalle, wie etwa Hafniumcarbid, Zirkoncarbid, Titancarbid, Tantalcarbid und Aluminiumcarbid umfassen, sind jedoch nicht darauf beschränkt. Eine Metallschicht vom N-Typ ermöglicht die Bildung einer NMOS-Gate-Elektrode mit einer Austrittsarbeit, die zwischen etwa 3,9 eV und etwa 4,2 eV beträgt.
  • In manchen Implementierungen kann die Gate-Elektrode aus einer „U“-förmige Struktur bestehen, die einen Bodenabschnitt, der im Wesentlichen parallel zu der Fläche des Substrats ist, und zwei Seitenwandabschnitte, die im Wesentlichen senkrecht zu der Deckfläche des Substrats sind, aufweist. In einer anderen Implementierung kann zumindest eine der Metallschichten, die die Gate-Elektrode bilden, einfach eine planare Schicht sein, die im Wesentlichen parallel zu der Deckfläche des Substrats ist und keine Seitenwandabschnitte aufweist, die im Wesentlichen senkrecht zu der Deckfläche des Substrats sind. In weiteren Implementierungen der Offenbarung kann die Gate-Elektrode aus einer Kombination aus U-förmigen Strukturen und planaren nicht U-förmigen Strukturen bestehen. Zum Beispiel kann die Gate-Elektrode aus einer oder mehreren U-förmigen Metallschichten bestehen, die oben auf einer oder mehreren planaren nicht U-förmigen Schichten gebildet sind.
  • In manchen Implementierungen der Offenbarung kann ein Paar Seitenwand-Abstandhalter auf gegenüberliegenden Seiten des Stapels gebildet sein, der den Gate-Stapel einklammert. Die Seitenwand-Abstandhalter können aus einem Material, wie etwa Siliziumnitrid, Siliziumoxid, Siliziumcarbid, mit Kohlenstoff dotiertem Siliziumnitrid und Siliziumoxynitrid, gebildet sein. Vorgänge zum Bilden von Seitenwand-Abstandhaltern sind im Stand der Technik bekannt und umfassen im Allgemeinen Abscheidungs- und Ätzungsvorgangsschritte. In einer alternativen Implementierung können mehrere Abstandhalter-Paare verwendet werden, zum Beispiel können zwei Paare, drei Paare oder vier Paare Seitenwand-Abstandhalter auf gegenüberliegenden Seiten des Gate-Stapels gebildet sein.
  • Wie im Stand der Technik bekannt ist, sind Source- und Drain-Bereiche innerhalb des Substrats benachbart zu dem Gate-Stapel jedes MOS-Transistors gebildet. Die Source- und Drain-Bereiche werden im Allgemeinen unter Verwendung eines Implantations-/Diffusionsvorgangs oder eines Ätzungs-/Abscheidungsvorgangs gebildet. In dem früheren Vorgang können Dotierstoffe, wie etwa Bor, Aluminium, Antimon, Phosphor oder Arsen, in das Substrat ionenimplantiert werden, um die Source- und Drain-Bereiche zu bilden. Ein Glühvorgang, der die Dotierstoffe aktiviert und sie dazu veranlasst, sich weiter in das Substrat zu verbreiten, folgt typischerweise auf den Ionenimplantationsvorgang. Im letzteren Vorgang kann das Substrat zuerst geätzt werden, um Vertiefungen an Stellen der Source- und Drain-Bereiche zu bilden. Ein epitaktischer Abscheidungsvorgang kann dann ausgeführt werden, um die Vertiefungen mit Material zu füllen, welches verwendet wird, um die Source- und Drain-Bereiche herzustellen. In einigen Implementierungen können die Source- und Drain-Bereiche unter Verwendung einer Siliziumlegierung, wie etwa Siliziumgermanium oder Siliziumcarbid, hergestellt werden. In einigen Implementierungen kann die epitaktisch abgeschiedene Siliziumlegierung vor Ort mit Dotierstoffen, wie etwa Bor, Arsen oder Phosphor, dotiert werden. In weiteren Ausführungsformen können die Source- und Drain-Bereiche unter Verwendung eines oder mehrerer abwechselnder Halbleitermaterialien, wie etwa Germanium oder einem/r Gruppe-III-V-Material oder -Legierung, gebildet werden. Und in weiteren Ausführungsformen können eine oder mehrere Schichten aus Metall und/oder Metalllegierungen verwendet werden, um die Source- und Drain-Bereiche zu bilden.
  • Ein oder mehrere Zwischenschicht-Dielektrika (ILD) werden über den MOS-Transistoren abgeschieden. Die ILD-Schichten können unter Verwendung von Dielektrikum-Materialien gebildet werden, welche für ihre Anwendbarkeit in integrierten Schaltungsstrukturen bekannt sind, wie etwa Low-K-Dielektrikum-Materialien. Beispiele für Dielektrikum-Materialien, die verwendet werden können, umfassen, sind jedoch nicht beschränkt auf Siliziumdioxid (SiO2), mit Kohlenstoff dotiertes Oxid (CDO), Siliziumnitrid, organische Polymere, wie etwa Perfluorcyclobutan oder Polytetrafluorethylen, Fluorsilikatglas (FSG) und Organosilikate, wie etwa Silsesquioxan, Siloxan oder Organosilikatglas. Die ILD-Schichten können Poren oder Luftspalte aufweisen, um die Dielektrizitätskonstante weiter zu reduzieren.
  • 6 veranschaulicht eine Datenverarbeitungsvorrichtung 600 gemäß einer Implementierung der Offenbarung. Die Datenverarbeitungsvorrichtung 600 bringt eine Platine 602 unter. Die Platine 602 kann eine Anzahl von Komponenten aufweisen, die einen Prozessor 604 und mindestens einen Kommunikationschip 606 umfassen, jedoch nicht darauf beschränkt sind. Der Prozessor 604 ist mit der Platine 602 physisch und elektrisch gekoppelt. In manchen Implementierungen ist der mindestens eine Kommunikationschip 606 auch mit der Platine 602 physisch und elektrisch gekoppelt. In weiteren Implementierungen ist der Kommunikationschip 606 Teil des Prozessors 604.
  • In Abhängigkeit von ihren Anwendungen kann die Datenverarbeitungsvorrichtung 600 andere Komponenten aufweisen, die mit der Platine 602 physisch und elektrisch gekoppelt sein können oder nicht. Diese anderen Komponenten umfassen, sind jedoch nicht beschränkt auf einen flüchtigen Speicher (z. B. DRAM), einen nichtflüchtigen Speicher (z. B. ROM), einen Flash-Speicher, einen Grafikprozessor, einen digitalen Signalprozessor, einen Krypto-Prozessor, einen Chipsatz, eine Antenne, eine Anzeige, einen Berührungsbildschirm, eine Berührungssteuerung, eine Batterie, einen Audio-Codec, einen Video-Codec, einen Leistungsverstärker, eine Vorrichtung eines globalen Positionierungssystems (GPS), einen Kompass, einen Beschleunigungsmesser, ein Gyroskop, einen Lautsprecher, eine Kamera und eine Massenspeichervorrichtung (wie etwa ein Festplattenlaufwerk, eine Kompaktplatte (CD), eine DVD (digital versatile disk) und so weiter).
  • Der Kommunikationschip 606 ermöglicht eine drahtlose Kommunikation zur Übertragung von Daten an die und von der Datenverarbeitungsvorrichtung 600. Der Begriff „drahtlos“ und seine Ableitungen können verwendet werden, um Schaltungen, Vorrichtungen, Systeme, Verfahren, Techniken, Kommunikationskanäle usw. zu beschreiben, welche Daten durch die Verwendung modulierter, elektromagnetischer Strahlung durch ein nicht festes Medium kommunizieren können. Der Ausdruck impliziert nicht, dass die zugeordneten Vorrichtungen nicht irgendwelche Drähte enthalten, obwohl sie dies bei einigen Ausführungsbeispielen möglicherweise nicht tun. Der Kommunikationschip 606 kann jegliche Anzahl von drahtlosen Standards oder Protokollen implementieren, einschließlich aber nicht beschränkt auf WLAN (IEEE 802.11 Familie), WiMAX (IEEE 802.16 Familie), IEEE 802.20, Long Term Evolution (LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, Bluetooth, und Derivate davon, sowie jegliche anderen drahtlosen Protokolle, die bezeichnet werden als 3G, 4G, 5G, und darüber hinaus. Die Datenverarbeitungsvorrichtung 600 kann mehrere Kommunikationschips 606 umfassen. Zum Beispiel kann ein erster Kommunikationschip 606 zweckgebunden sein für drahtlose Kommunikation mit kürzerem Bereich, wie beispielsweise WLAN und Bluetooth, und ein zweiter Kommunikationschip 606 kann zweckgebunden sein für drahtlose Kommunikation mit längerem Bereich, wie beispielsweise GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO und andere.
  • Der Prozessor 604 der Datenübertragungsvorrichtung 600 weist einen integrierten Schaltungsdie auf, der innerhalb des Prozessors 604 aufgenommen ist. In manchen Implementierungen der Offenbarung weist der integrierte Schaltungsdie des Prozessors eine oder mehrere Vorrichtungen auf, wie etwa Gruppe-III-V-Halbleitervorrichtungen mit Gate-Elektroden mit doppelter Austrittsarbeit, die gemäß Implementierungen der Offenbarung aufgebaut sind. Der Ausdruck „Prozessor“ kann sich auf jegliche Vorrichtung oder jeglichen Abschnitt einer Vorrichtung beziehen, die elektronische Daten aus Registern und/oder einem Speicher verarbeitet, um diese elektronischen Daten in andere elektronische Daten zu transformieren, die in Registern und/oder einem Speicher gespeichert werden können.
  • Der Kommunikationschip 606 weist auch einen integrierten Schaltungsdie auf, der innerhalb des Kommunikationschips 606 aufgenommen ist. Gemäß anderen Implementierungen der Offenbarung weist der integrierte Schaltungsdie des Kommunikationschips eine oder mehrere Vorrichtungen auf, wie etwa Gruppe-III-V-Halbleitervorrichtungen mit Gate-Elektroden mit doppelter Austrittsarbeit, die gemäß Implementierungen der Offenbarung aufgebaut sind.
  • In weiteren Implementierungen kann eine andere Komponente, die innerhalb der Datenverarbeitungsvorrichtung 600 untergebracht ist, einen integrierten Schaltungsdie enthalten, der eine oder mehrere Vorrichtungen aufweist, wie etwa Gruppe-III-V-Halbleitervorrichtungen mit Gate-Elektroden mit doppelter Austrittsarbeit, die gemäß Implementierungen der Offenbarung aufgebaut sind.
  • In verschiedenen Implementierungen kann die Datenverarbeitungsvorrichtung 600 ein Laptop, ein Netbook, ein Notebook, ein Ultrabook, ein Smartphone, ein Tablet, ein persönlicher digitaler Assistent (PDA), ein ultramobiler PC, ein Mobiltelefon, ein Desktop-Computer, ein Server, ein Drucker, ein Scanner, ein Monitor, eine Set-Top-Box, eine Unterhaltungssteuereinheit, eine digitale Kamera, ein tragbarer Musikspieler oder ein digitaler Videorecorder sein. In weiteren Implementierungen kann die Datenverarbeitungsvorrichtung 600 eine beliebige andere elektronische Vorrichtung sein, die Daten verarbeitet.
  • 7 veranschaulicht einen Interposer 700, der eine oder mehrere Ausführungsformen der Offenbarung umfasst. Der Interposer 700 ist ein dazwischenliegendes Substrat, das verwendet wird, um ein erstes Substrat 702 zu einem zweiten Substrat 704 zu überbrücken. Das erste Substrat 702 kann zum Beispiel ein integrierter Schaltungsdie sein. Das zweite Substrat 704 kann zum Beispiel ein Speichermodul, eine Computer-Hauptplatine oder ein anderer integrierter Schaltungsdie sein. Im Allgemeinen kann es der Zweck eines Interposers 700 sein, eine Verbindung zu einer weiteren Steigung auszubreiten oder eine Verbindung zu einer anderen Verbindung umzuleiten. Zum Beispiel kann ein Interposer 700 einen integrierten Schaltungsdie mit einem Ball Grid Array (BGA) 706 koppeln, das nachfolgend mit dem zweiten Substrat 704 gekoppelt wird. In einigen Ausführungsformen sind das erste und zweite Substrat 702/704 an gegenüberliegenden Seiten des Interposers 700 angebracht. In anderen Ausführungsformen sind das erste und zweite Substrat 702/704 an derselben Seite des Interposers 700 angebracht. Und in weiteren Ausführungsformen können drei oder mehr Komponenten mithilfe des Interposers 700 verbunden sein.
  • Der Interposer 700 kann aus einem Epoxidharz, einem Faserglas-verstärkten Epoxidharz, einem keramischen Material oder einem Polymermaterial, wie etwa Polyamid, gebildet sein. In weiteren Implementierungen kann der Interposer aus wechselnden starren oder flexiblen Materialien gebildet sein, welche die gleichen Materialien umfassen, die vorangehend zur Verwendung bei einem Halbleitersubstrat beschrieben wurden, wie etwa Silizium, Germanium und andere Gruppe III-V und Gruppe IV Materialien.
  • Der Interposer kann Metall-Verbindungen 708 und Vias 710 umfassen, umfassend, aber nicht beschränkt auf Silizium-Durchkontaktierungen (TSVs; through-silicon vias) 712. Der Interposer 700 kann ferner eingebettete Vorrichtungen 714 umfassen, umfassend sowohl passive als auch aktive Vorrichtungen. Derartige Vorrichtungen umfassen, sind aber nicht beschränkt auf Kondensatoren, Entkopplungskondensatoren, Widerstände, Induktoren, Sicherungen, Dioden, Transformatoren, Sensoren und ESD-Vorrichtungen (ESD = elektrostatische Entladung; electrostatic discharge). Komplexere Vorrichtungen, wie etwa Radiofrequenz(RF)-Vorrichtungen, Leistungsverstärker, Leistungsverwaltung-Vorrichtungen, Antennen, Arrays, Sensoren und MEMS-Vorrichtungen können ebenfalls auf dem Interposer 700 gebildet sein. Gemäß Ausführungsformen der Offenbarung können hierin offenbarte Einrichtungen oder Vorgänge bei der Herstellung eines Interposers 700 verwendet werden.
  • Daher umfassen hierin beschriebene Ausführungsformen Gruppe-III-V-Halbleitervorrichtungen, die Gate-Elektroden mit doppelter Austrittsarbeit aufweisen, und ihre Verfahren zur Herstellung.
  • Die vorangegangene Beschreibung von veranschaulichenden Implementierungen von Ausführungsformen, umfassend was in der Zusammenfassung beschrieben steht, ist nicht als erschöpfend auszulegen oder um die Offenbarung auf die präzisen offenbarten Formen zu begrenzen. Während spezifische Implementierungen, und Beispiele dafür, der Offenbarung hierin zur Veranschaulichung beschrieben werden, sind verschiedene äquivalente Veränderungen innerhalb des Umfangs der Offenbarung möglich, wie es Fachleute auf dem Gebiet erkennen werden.
  • Diese Veränderungen können an der Offenbarung auf der Grundlage der zuvor ausgeführten Beschreibung durchgeführt werden. Die in den folgenden Ansprüchen verwendeten Begriffe sind nicht auszulegen, um die Offenbarung auf die in der Spezifikation und den Ansprüchen offenbarten spezifischen Implementierungen zu begrenzen. Vielmehr ist der Umfang der Offenbarung in seiner Gesamtheit durch die folgenden Ansprüche zu bestimmen, welche gemäß einschlägigen Doktrinen der Anspruchsinterpretation auszulegen sind.
  • Ausführungsbeispiel 1: Eine integrierte Schaltungsstruktur weist eine Galliumarsenidschicht auf einem Substrat auf. Eine Kanalstruktur ist auf der Galliumarsenidschicht. Die Kanalstruktur weist Indium, Gallium und Arsen auf. Eine Source-Struktur ist an einem ersten Ende der Kanalstruktur und eine Drain-Struktur ist an einem zweiten Ende der Kanalstruktur. Eine Gate-Struktur ist über der Kanalstruktur, wobei die Gate-Struktur ein erstes Austrittsarbeit-Material seitlich benachbart zu einem zweiten Austrittsarbeit-Material aufweist. Das zweite Austrittsarbeit-Material weist eine von dem ersten Austrittsarbeit-Material unterschiedliche Austrittsarbeit auf.
  • Ausführungsbeispiel 2: Integrierte Schaltungsstruktur nach Ausführungsbeispiel 1, wobei die Source-Struktur und die Drain-Struktur ungefähr die gleiche Bandlücke wie die Kanalstruktur aufweisen.
  • Ausführungsbeispiel 3: Integrierte Schaltungsstruktur nach Ausführungsbeispiel 1 oder 2, wobei die Source-Struktur und die Drain-Struktur mit einer N+-Leitfähigkeit dotiert sind.
  • Ausführungsbeispiel 4: Integrierte Schaltungsstruktur nach Ausführungsbeispiel 1, 2 oder 3, wobei das erste Austrittsarbeit-Material eine niedrigere Austrittsarbeit aufweist als das zweite Austrittsarbeit-Material, wobei das erste Austrittsarbeit-Material nahe der Drain-Struktur ist und das zweite Austrittsarbeit-Material nahe der Source-Struktur ist.
  • Ausführungsbeispiel 5: Integrierte Schaltungsstruktur nach Ausführungsbeispiel 1, 2, 3 oder 4, wobei das erste Austrittsarbeit-Material ein Material vom N-Typ ist und das zweite Austrittsarbeit-Material ein Material vom P-Typ ist.
  • Ausführungsbeispiel 6: Integrierte Schaltungsstruktur nach Ausführungsbeispiel 1, 2, 3, 4 oder 5, ferner aufweisend eine dielektrische Schicht zwischen der Kanalstruktur und der Gate-Struktur.
  • Ausführungsbeispiel 7: Integrierte Schaltungsstruktur nach Ausführungsbeispiel 1, 2, 3, 4, 5 oder 6, ferner aufweisend einen ersten leitenden Kontakt auf der Drain-Struktur und einen zweiten leitenden Kontakt auf der Source-Struktur.
  • Ausführungsbeispiel 8: Integrierte Schaltungsstruktur nach Ausführungsbeispiel 1, 2, 3, 4, 5, 6 oder 7, wobei die Kanalstruktur eine Rippenstruktur ist.
  • Ausführungsbeispiel 9: Integrierte Schaltungsstruktur nach Ausführungsbeispiel 1, 2, 3, 4, 5, 6 oder 7, wobei die Kanalstruktur eine Nanodrahtstruktur ist.
  • Ausführungsbeispiel 10: Ein Verfahren zum Herstellen einer integrierten Schaltungsstruktur weist ein Bilden einer Kanalstruktur auf einer Galliumarsenidschicht über einem Substrat auf. Die Kanalstruktur weist Indium, Gallium und Arsen auf. Eine Source-Struktur wird an einem ersten Ende der Kanalstruktur gebildet und eine Drain-Struktur wird an einem zweiten Ende der Kanalstruktur gebildet. Ein Gate-Graben wird in einer dielektrischen Schicht über der Kanalstruktur gebildet. Ein erstes Austrittsarbeit-Material wird in dem Gate-Graben unter Verwendung eines ersten abgewinkelten Abscheidungsvorgangs gebildet. Ein zweites Austrittsarbeit-Material wird in dem Gate-Graben unter Verwendung eines zweiten abgewinkelten Abscheidungsvorgangs gebildet. Das erste Austrittsarbeit-Material ist seitlich benachbart zu dem zweiten Austrittsarbeit-Material. Das zweite Austrittsarbeit-Material weist eine von dem ersten Austrittsarbeit-Material unterschiedliche Austrittsarbeit auf.
  • Ausführungsbeispiel 11: Integrierte Schaltungsstruktur nach Ausführungsbeispiel 10, wobei die Source-Struktur und die Drain-Struktur ungefähr die gleiche Bandlücke wie die Kanalstruktur aufweisen.
  • Ausführungsbeispiel 12: Integrierte Schaltungsstruktur nach Ausführungsbeispiel 10 oder 11, wobei die Source-Struktur und die Drain-Struktur mit einer N+-Leitfähigkeit dotiert sind.
  • Ausführungsbeispiel 13: Integrierte Schaltungsstruktur nach Ausführungsbeispiel 10, 11 oder 12, wobei das erste Austrittsarbeit-Material eine niedrigere Austrittsarbeit aufweist als das zweite Austrittsarbeit-Material, wobei das erste Austrittsarbeit-Material nahe der Drain-Struktur ist und das zweite Austrittsarbeit-Material nahe der Source-Struktur ist.
  • Ausführungsbeispiel 14: Integrierte Schaltungsstruktur nach Ausführungsbeispiel 10, 11, 12 oder 13, wobei das erste Austrittsarbeit-Material ein Material vom N-Typ ist und das zweite Austrittsarbeit-Material ein Material vom P-Typ ist.
  • Ausführungsbeispiel 15: Integrierte Schaltungsstruktur nach Ausführungsbeispiel 10, 11, 12, 13 oder 14, ferner aufweisend Bilden eines ersten leitenden Kontakts auf der Drain-Struktur und Bilden eines zweiten leitenden Kontakts auf der Source-Struktur.
  • Ausführungsbeispiel 16: Integrierte Schaltungsstruktur nach Ausführungsbeispiel 10, 11, 12, 13, 14 oder 15, wobei die Kanalstruktur eine Rippenstruktur ist.
  • Ausführungsbeispiel 17: Integrierte Schaltungsstruktur nach Ausführungsbeispiel 10, 11, 12, 13, 14 oder 15, wobei die Kanalstruktur eine Nanodrahtstruktur ist.
  • Ausführungsbeispiel 18: Ein Verfahren zum Herstellen einer integrierten Schaltungsstruktur weist ein Bilden einer Kanalstruktur auf einer Galliumarsenidschicht über einem Substrat auf. Die Kanalstruktur weist Indium, Gallium und Arsen auf. Eine Source-Struktur wird an einem ersten Ende der Kanalstruktur gebildet und eine Drain-Struktur wird an einem zweiten Ende der Kanalstruktur gebildet. Ein Gate-Graben wird in einer dielektrischen Schicht über der Kanalstruktur gebildet. Ein erstes Austrittsarbeit-Material wird gebildet, um den Gate-Graben vollständig zu füllen. Das erste Austrittsarbeit-Material wird in dem Gate-Graben strukturiert, um eine Öffnung an einer Seite des Gate-Grabens zu bilden. Ein zweites Austrittsarbeit-Material wird in der Öffnung an der Seite des Gate-Grabens gebildet. Das erste Austrittsarbeit-Material ist seitlich benachbart zu dem zweiten Austrittsarbeit-Material. Das zweite Austrittsarbeit-Material weist eine von dem ersten Austrittsarbeit-Material unterschiedliche Austrittsarbeit auf.
  • Ausführungsbeispiel 19: Integrierte Schaltungsstruktur nach Ausführungsbeispiel 18, wobei die Source-Struktur und die Drain-Struktur ungefähr die gleiche Bandlücke wie die Kanalstruktur aufweisen.
  • Ausführungsbeispiel 20: Integrierte Schaltungsstruktur nach Ausführungsbeispiel 18 oder 19, wobei die Source-Struktur und die Drain-Struktur mit einer N+-Leitfähigkeit dotiert sind.
  • Ausführungsbeispiel 21: Integrierte Schaltungsstruktur nach Ausführungsbeispiel 18, 19 oder 20, wobei das erste Austrittsarbeit-Material eine niedrigere Austrittsarbeit aufweist als das zweite Austrittsarbeit-Material, wobei das erste Austrittsarbeit-Material nahe der Drain-Struktur ist und das zweite Austrittsarbeit-Material nahe der Source-Struktur ist.
  • Ausführungsbeispiel 22: Integrierte Schaltungsstruktur nach Ausführungsbeispiel 18, 19, 20 oder 21, wobei das erste Austrittsarbeit-Material ein Material vom N-Typ ist und das zweite Austrittsarbeit-Material ein Material vom P-Typ ist.
  • Ausführungsbeispiel 23: Integrierte Schaltungsstruktur nach Ausführungsbeispiel 18, 19, 20, 21 oder 22, ferner aufweisend Bilden eines ersten leitenden Kontakts auf der Drain-Struktur und Bilden eines zweiten leitenden Kontakts auf der Source-Struktur.
  • Ausführungsbeispiel 24: Integrierte Schaltungsstruktur nach Ausführungsbeispiel 18, 19, 20, 21, 22 oder 23, wobei die Kanalstruktur eine Rippenstruktur ist.
  • Ausführungsbeispiel 25: Integrierte Schaltungsstruktur nach Ausführungsbeispiel 18, 19, 20, 21, 22 oder 23, wobei die Kanalstruktur eine Nanodrahtstruktur ist.

Claims (25)

  1. Integrierte Schaltungsstruktur, umfassend: eine Galliumarsenidschicht auf einem Substrat; eine Kanalstruktur auf der Galliumarsenidschicht, wobei die Kanalstruktur Indium, Gallium und Arsen umfasst; eine Source-Struktur an einem ersten Ende der Kanalstruktur und eine Drain-Struktur an einem zweiten Ende der Kanalstruktur; eine Gate-Struktur über der Kanalstruktur, wobei die Gate-Struktur ein erstes Austrittsarbeit-Material seitlich benachbart zu einem zweiten Austrittsarbeit-Material aufweist, wobei das zweite Austrittsarbeit-Material eine von dem ersten Austrittsarbeit-Material unterschiedliche Austrittsarbeit aufweist.
  2. Integrierte Schaltungsstruktur nach Anspruch 1, wobei die Source-Struktur und die Drain-Struktur ungefähr die gleiche Bandlücke wie die Kanalstruktur aufweisen.
  3. Integrierte Schaltungsstruktur nach Anspruch 1, wobei die Source-Struktur und die Drain-Struktur mit einer N+-Leitfähigkeit dotiert sind.
  4. Integrierte Schaltungsstruktur nach Anspruch 1, wobei das erste Austrittsarbeit-Material eine niedrigere Austrittsarbeit aufweist als das zweite Austrittsarbeit-Material, wobei das erste Austrittsarbeit-Material nahe der Drain-Struktur ist und das zweite Austrittsarbeit-Material nahe der Source-Struktur ist.
  5. Integrierte Schaltungsstruktur nach Anspruch 1, wobei das erste Austrittsarbeit-Material ein Material vom N-Typ ist und das zweite Austrittsarbeit-Material ein Material vom P-Typ ist.
  6. Integrierte Schaltungsstruktur nach Anspruch 1, ferner umfassend: eine dielektrische Schicht zwischen der Kanalstruktur und der Gate-Struktur.
  7. Integrierte Schaltungsstruktur nach Anspruch 1, ferner umfassend: einen ersten leitenden Kontakt auf der Drain-Struktur und einen zweiten leitenden Kontakt auf der Source-Struktur.
  8. Integrierte Schaltungsstruktur nach Anspruch 1, wobei die Kanalstruktur eine Rippenstruktur ist.
  9. Integrierte Schaltungsstruktur nach Anspruch 1, wobei die Kanalstruktur eine Nanodrahtstruktur ist.
  10. Verfahren zum Herstellen einer integrierten Schaltungsstruktur, wobei das Verfahren umfasst: Bilden einer Kanalstruktur auf einer Galliumarsenidschicht über einem Substrat, wobei die Kanalstruktur Indium, Gallium und Arsen umfasst; Bilden einer Source-Struktur an einem ersten Ende der Kanalstruktur und einer Drain-Struktur an einem zweiten Ende der Kanalstruktur, wobei die Source-Struktur und die Drain-Struktur eine breitere Bandlücke aufweisen als die Kanalstruktur; Bilden eines Gate-Grabens in einer dielektrischen Schicht über der Kanalstruktur; Bilden eines ersten Austrittsarbeit-Materials in dem Gate-Graben unter Verwendung eines ersten abgewinkelten Abscheidungsvorgangs; und Bilden eines zweiten Austrittsarbeit-Materials in dem Gate-Graben unter Verwendung eines zweiten abgewinkelten Abscheidungsvorgangs, wobei das erste Austrittsarbeit-Material seitlich benachbart zu dem zweiten Austrittsarbeit-Material ist und das zweite Austrittsarbeit-Material eine von dem ersten Austrittsarbeit-Material unterschiedliche Austrittsarbeit aufweist.
  11. Verfahren nach Anspruch 10, wobei die Source-Struktur und die Drain-Struktur ungefähr die gleiche Bandlücke wie die Kanalstruktur aufweisen.
  12. Verfahren nach Anspruch 10, wobei die Source-Struktur und die Drain-Struktur mit einer N+-Leitfähigkeit dotiert sind.
  13. Verfahren nach Anspruch 10, wobei das erste Austrittsarbeit-Material eine niedrigere Austrittsarbeit aufweist als das zweite Austrittsarbeit-Material, wobei das erste Austrittsarbeit-Material nahe der Drain-Struktur ist und das zweite Austrittsarbeit-Material nahe der Source-Struktur ist.
  14. Verfahren nach Anspruch 10, wobei das erste Austrittsarbeit-Material ein Material vom N-Typ ist und das zweite Austrittsarbeit-Material ein Material vom P-Typ ist.
  15. Verfahren nach Anspruch 10, ferner umfassend: Bilden eines ersten leitenden Kontakts auf der Drain-Struktur; und Bilden eines zweiten leitenden Kontakts auf der Source-Struktur.
  16. Verfahren nach Anspruch 10, wobei die Kanalstruktur eine Rippenstruktur ist.
  17. Verfahren nach Anspruch 10, wobei die Kanalstruktur eine Nanodrahtstruktur ist.
  18. Verfahren zum Herstellen einer integrierten Schaltungsstruktur, wobei das Verfahren umfasst: Bilden einer Kanalstruktur auf einer Galliumarsenidschicht über einem Substrat, wobei die Kanalstruktur Indium, Gallium und Arsen umfasst; Bilden einer Source-Struktur an einem ersten Ende der Kanalstruktur und einer Drain-Struktur an einem zweiten Ende der Kanalstruktur, wobei die Source-Struktur und die Drain-Struktur eine breitere Bandlücke aufweisen als die Kanalstruktur; Bilden eines Gate-Grabens in einer dielektrischen Schicht über der Kanalstruktur; Bilden eines ersten Austrittsarbeit-Materials, um den Gate-Graben vollständig zu füllen; Strukturieren des ersten Austrittsarbeit-Materials in dem Gate-Graben, um eine Öffnung an einer Seite des Gate-Grabens zu bilden; Bilden eines zweiten Austrittsarbeit-Materials in der Öffnung an der Seite des Gate-Grabens, wobei das erste Austrittsarbeit-Material seitlich benachbart zu dem zweiten Austrittsarbeit-Material ist und das zweite Austrittsarbeit-Material eine von dem ersten Austrittsarbeit-Material unterschiedliche Austrittsarbeit aufweist.
  19. Verfahren nach Anspruch 18, wobei die Source-Struktur und die Drain-Struktur ungefähr die gleiche Bandlücke wie die Kanalstruktur aufweisen.
  20. Verfahren nach Anspruch 18, wobei die Source-Struktur und die Drain-Struktur mit einer N+-Leitfähigkeit dotiert sind.
  21. Verfahren nach Anspruch 18, wobei das erste Austrittsarbeit-Material eine niedrigere Austrittsarbeit aufweist als das zweite Austrittsarbeit-Material, wobei das erste Austrittsarbeit-Material nahe der Drain-Struktur ist und das zweite Austrittsarbeit-Material nahe der Source-Struktur ist.
  22. Verfahren nach Anspruch 18, wobei das erste Austrittsarbeit-Material ein Material vom N-Typ ist und das zweite Austrittsarbeit-Material ein Material vom P-Typ ist.
  23. Verfahren nach Anspruch 18, ferner umfassend: Bilden eines ersten leitenden Kontakts auf der Drain-Struktur; und Bilden eines zweiten leitenden Kontakts auf der Source-Struktur.
  24. Verfahren nach Anspruch 18, wobei die Kanalstruktur eine Rippenstruktur ist.
  25. Verfahren nach Anspruch 18, wobei die Kanalstruktur eine Nanodrahtstruktur ist.
DE112017007824.5T 2017-09-26 2017-09-26 Gruppe-iii-v-halbleitervorrichtungen mit gate-elektroden mit doppelter austrittsarbeit Pending DE112017007824T5 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/US2017/053542 WO2019066785A1 (en) 2017-09-26 2017-09-26 GROUP III-V SEMICONDUCTOR DEVICES HAVING DUAL WORK EXTRACTION GRID ELECTRODES

Publications (1)

Publication Number Publication Date
DE112017007824T5 true DE112017007824T5 (de) 2020-04-16

Family

ID=65902616

Family Applications (1)

Application Number Title Priority Date Filing Date
DE112017007824.5T Pending DE112017007824T5 (de) 2017-09-26 2017-09-26 Gruppe-iii-v-halbleitervorrichtungen mit gate-elektroden mit doppelter austrittsarbeit

Country Status (3)

Country Link
US (1) US11424335B2 (de)
DE (1) DE112017007824T5 (de)
WO (1) WO2019066785A1 (de)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3089343B1 (fr) * 2018-11-29 2021-10-08 Commissariat Energie Atomique Procede de realisation d’un transistor fet

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6365925B2 (en) * 1997-09-12 2002-04-02 Sony Corporation Semiconductor device
US6225669B1 (en) * 1998-09-30 2001-05-01 Advanced Micro Devices, Inc. Non-uniform gate/dielectric field effect transistor
US6187657B1 (en) * 1999-03-24 2001-02-13 Advanced Micro Devices, Inc. Dual material gate MOSFET technique
US6153534A (en) * 1999-07-27 2000-11-28 Advanced Micro Devices, Inc. Method for fabricating a dual material gate of a short channel field effect transistor
US6762468B2 (en) * 2001-12-26 2004-07-13 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
US6791106B2 (en) * 2001-12-26 2004-09-14 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
US6630720B1 (en) * 2001-12-26 2003-10-07 Advanced Micro Devices, Inc. Asymmetric semiconductor device having dual work function gate and method of fabrication
US7285829B2 (en) * 2004-03-31 2007-10-23 Intel Corporation Semiconductor device having a laterally modulated gate workfunction and method of fabrication
US6887800B1 (en) * 2004-06-04 2005-05-03 Intel Corporation Method for making a semiconductor device with a high-k gate dielectric and metal layers that meet at a P/N junction
KR100724563B1 (ko) * 2005-04-29 2007-06-04 삼성전자주식회사 다중 일함수 금속 질화물 게이트 전극을 갖는 모스트랜지스터들, 이를 채택하는 씨모스 집적회로 소자들 및그 제조방법들
US7858481B2 (en) * 2005-06-15 2010-12-28 Intel Corporation Method for fabricating transistor with thinned channel
US20070262395A1 (en) * 2006-05-11 2007-11-15 Gibbons Jasper S Memory cell access devices and methods of making the same
EP2053653A1 (de) * 2007-10-24 2009-04-29 Interuniversitair Microelektronica Centrum Vzw Halbleitervorrichtung mit dualer Austrittsarbeit und Verfahren zu deren Herstellung
US20090142915A1 (en) * 2007-12-04 2009-06-04 Weize Xiong Gate structure and method of forming the same
US8003463B2 (en) * 2008-08-15 2011-08-23 International Business Machines Corporation Structure, design structure and method of manufacturing dual metal gate Vt roll-up structure
US20110147837A1 (en) * 2009-12-23 2011-06-23 Hafez Walid M Dual work function gate structures
US9105577B2 (en) 2012-02-16 2015-08-11 International Business Machines Corporation MOSFET with work function adjusted metal backgate
US9748338B2 (en) * 2012-06-29 2017-08-29 Intel Corporation Preventing isolation leakage in III-V devices
US8896035B2 (en) * 2012-10-22 2014-11-25 International Business Machines Corporation Field effect transistor having phase transition material incorporated into one or more components for reduced leakage current
US9136343B2 (en) * 2013-01-24 2015-09-15 Intel Corporation Deep gate-all-around semiconductor device having germanium or group III-V active layer
KR102083494B1 (ko) * 2013-10-02 2020-03-02 삼성전자 주식회사 나노와이어 트랜지스터를 포함하는 반도체 소자
US11631737B2 (en) * 2014-12-24 2023-04-18 Intel Corporation Ingaas epi structure and wet etch process for enabling III-v GAA in art trench
US9583485B2 (en) * 2015-05-15 2017-02-28 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field effect transistor (FinFET) device structure with uneven gate structure and method for forming the same
CN107534052A (zh) * 2015-05-27 2018-01-02 英特尔公司 用于创建延伸到晶体管的有栅极区域中的缓冲部的设备和方法
CN107667430B (zh) * 2015-06-26 2022-07-22 英特尔公司 高迁移率半导体源极/漏极隔离物
US10411007B2 (en) * 2015-09-25 2019-09-10 Intel Corporation High mobility field effect transistors with a band-offset semiconductor source/drain spacer
US10797150B2 (en) * 2015-12-17 2020-10-06 Intel Corporation Differential work function between gate stack metals to reduce parasitic capacitance
WO2017171843A1 (en) * 2016-04-01 2017-10-05 Intel Corporation Transistor gate trench engineering to decrease capacitance and resistance
JP6567468B2 (ja) * 2016-06-20 2019-08-28 株式会社東芝 半導体装置、電源回路、及び、コンピュータ
WO2018057043A1 (en) * 2016-09-26 2018-03-29 Intel Corporation Source/drain recess etch stop layers and bottom wide-gap cap for iii-v mosfets
CN106298947B (zh) * 2016-10-12 2020-02-07 中国科学院微电子研究所 一种双栅InGaAs PMOS场效应晶体管
US11018226B2 (en) * 2018-08-14 2021-05-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof

Also Published As

Publication number Publication date
US20200227533A1 (en) 2020-07-16
WO2019066785A1 (en) 2019-04-04
US11424335B2 (en) 2022-08-23

Similar Documents

Publication Publication Date Title
DE102020129973A1 (de) Einzelgate-3d-nanodraht-inverter für dickes-gate-soc-anwendungen mit hoher dichte
DE112015006959T5 (de) Verfahren zum bilden rückseitiger selbstausgerichteter durchkontaktierungen und dadurch gebildete strukturen
DE102020113776A1 (de) Depop unter verwendung zyklischer selektiver abstandhalter-ätzung
DE112018007362T5 (de) Gestapelte transistoren mit si pmos und hochmobilitäts-dünnfilmtransistor-nmos
DE112015007226T5 (de) Fertigung von nicht-planaren IGZO-Vorrichtungen für eine verbesserte Elektrostatik
DE102019114239A1 (de) Schottky-dioden-strukturen und integration mit iii-v-transistoren
DE102019108021A1 (de) Wrap-Around-Kontaktstrukturen für Halbleiterfinnen
DE102019132137A1 (de) Integrierte gate-all-around-schaltungsstrukturen mit oxid-teilfinnen
DE112011105965T5 (de) Transistoren mit verformtem Kanalbereich unter Verwendung von Source- und Drain-Spannungserzeugern und System mit denselben
DE102019111079A1 (de) CMOS-kompatible Isolationsleckverbesserungen bei Galliumnitridtransistoren
DE102019108034A1 (de) Eingebetteter speicher in dreidimensionalem integriertem schaltkreis
DE102020114103A1 (de) Kanalbildung für dreidimensionale transistoren
DE102019107531A1 (de) Cmos-vorrichtung einschliesslich pmos- metall-gate mit niedriger schwellenspannung
DE102021121941A1 (de) Ansätze mit geringem widerstand für die herstellung von kontakten und der sich daraus ergebenden strukturen
DE112016007366T5 (de) Halbleitervorrichtung, die finnenendspannungsinduzierende merkmale aufweist
DE112016006698T5 (de) Galliumnitrid-NMOS auf Si(111), co-integriert mit einem Silicium-PMOS
DE102020105662A1 (de) Gate-stapel für finfet-transistoren
DE102020114140A1 (de) Zwischentrennschichten an dem back-end-of-line
DE102019116910A1 (de) IMPLANTATIONEN ZUM VERGRÖßERN EINER SCHOTTKY-DIODE-QUERSCHNITTSFLÄCHE ZUR LATERALEN STROMLEITUNG
DE102019104915A1 (de) Duale selbstausgerichtete Gate-Endabdeckungs- (SAGE) Architekturen
DE112015006960T5 (de) Lang-kanal-mos-transistoren für kriechverlustarme anwendungen auf einem kurz-kanal-cmos-chip
DE112017007856T5 (de) Strukturen integrierter Schaltungen mit differenzierten Arbeitsfunktionsschichten
DE102019114019A1 (de) Kanalschichtbildung für iii-v-metall-oxid-halbleiterfeldeffekttransistoren (mosfets)
DE102019105024A1 (de) Selbstausgerichtete bitleitung- und kondensator-via-bildung
DE112017007824T5 (de) Gruppe-iii-v-halbleitervorrichtungen mit gate-elektroden mit doppelter austrittsarbeit