DE112016006698T5 - Galliumnitrid-NMOS auf Si(111), co-integriert mit einem Silicium-PMOS - Google Patents

Galliumnitrid-NMOS auf Si(111), co-integriert mit einem Silicium-PMOS Download PDF

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Sansaptak DASGUPTA
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Abstract

Diese Offenbarung ist auf einen komplementären Metalloxid-Halbleiter-Transistor (complementary metal oxide semiconductor (CMOS) transistor) gerichtet, der einen Galliumnitrid-MOS des n-Typs und einen Silicium-MOS des p-Typs aufweist. Der Transistor weist Silicium(111)-Substrat auf, einen Galliumnitridtransistor, der in einem Graben in dem Silicium(111)-Substrat ausgebildet ist, wobei der Galliumnitridtransistor eine Source-Elektrode, eine Gate-Elektrode und eine Drain-Elektrode umfasst; eine auf dem Galliumnitridtransistor ausgebildete Polysiliciumschicht, wobei die Polysiliciumschicht koplanar mit einer Oberseite des Silicium(111)-Substrats ist; ein erstes, auf der Source-Elektrode angeordnetes Metall-Via; ein zweites, auf der Gate-Elektrode angeordnetes und gegen das erste Metall-Via durch eine Polysiliciumschicht isoliertes Metall-Via; einen auf dem ersten Metall-Via ausgebildeten ersten Grabenkontakt und einen auf dem zweiten Metall-Via ausgebildeten zweiten Grabenkontakt; wobei der erste Grabenkontakt gegen den zweiten Grabenkontakt durch mindestens eine Replacement-Metal-Gate-Polysiliciuminsel (RMG-Polysiliciuminsel) isoliert ist.

Description

  • TECHNISCHES GEBIET
  • Diese Offenbarung betrifft kombinierte Silicium- und Galliumnitrid-Spannungsregler (gallium nitride = GaN) und insbesondere ein Co-Integrieren von siliciumbasierten Metalloxid-Halbleitern des p-Typs (metal oxide semiconductor, PMOS) und GaN-basierten Metalloxid-Halbleitern des n-Typs (n-type metal oxide semiconductor, NMOS) für Spannungsregler und Hochfrequenz-Leistungsverstärker.
  • HINTERGRUND
  • Spannungsregler können Hochspannung in kleinere Spannungen zur Verwendung in elektronischen Vorrichtungen umwandeln, wie beispielsweise den in Datenverarbeitungssystemen verwendeten. Bei siliciumbasierten (Si-basierten) Spannungsreglern können bei höheren Spannungen zunehmende Leistungsschwächen auftreten.
  • Figurenliste
    • 1 ist eine schematische Darstellung einer Datenübertragungsvorrichtung, die einen auf einem Silicium(111)-Substrat ausgebildeten Galliumnitridtransistor gemäß Ausführungsformen der vorliegenden Offenbarung aufweist.
    • 2 ist eine schematische Veranschaulichung einer stereographischen Darstellung eines Silicium(111)-Wafers und von Einkerbungspositionen (notch locations) gemäß Ausführungsformen der vorliegenden Offenbarung.
    • 3 ist eine schematische Veranschaulichung eines auf einem Silicium(111)-Substrat ausgebildeten Galliumnitridtransistors gemäß Ausführungsformen der vorliegenden Offenbarung.
    • 4 ist gemäß Ausführungsformen der vorliegenden Offenbarung eine schematische Darstellung einer perspektivischen Darstellung eines Silicium(111)-Substrats, die Richtungen von Kristallstrukturen zeigt.
    • 5A bis 5F sind schematische Darstellungen zum Ausbilden eines Galliumnitridtransistors auf einem Silicium(111)-Substrat gemäß Ausführungsformen der vorliegenden Offenbarung.
    • 6A ist eine schematische Darstellung einer Schnittdarstellung eines Galliumnitrid-NMOS-Transistors auf einem Siliciumsubstrat und zweier auf demselben Siliciumsubstrat ausgebildeter Silicium-PMOS-Transistoren.
    • 6B ist eine schematische Darstellung einer Schnittdarstellung des Galliumnitrid-NMOS-Transistors aus 6A, wobei beispielhafte Größen von Merkmalen gezeigt werden.
    • 6C ist gemäß Ausführungsformen der vorliegenden Offenbarung eine schematische Darstellung einer Schnittdarstellung eines Siliciumtransistors, der dem Galliumnitrid-NMOS-Transistor aus 6A benachbart ausgebildet ist.
    • 7A bis 7C sind schematische Darstellungen zum Ausbilden von Grabenkontakten für den Galliumnitridtransistor und zum Ausbilden von Grabenkontakten zum Ausbilden eines Silicium-PMOS-Transistors
    • 8A bis 8D sind schematische Darstellungen für einen Prozessablauf zum Ausbilden von Grabenkontakten auf Silicium(111) für den Siliciumtransistor.
    • 9 ist ein Interposer, durch den eine oder mehrere Ausführungsformen der Erfindung gemäß Ausführungsformen der vorliegenden Offenbarung realisiert werden.
    • 10 ist eine Datenverarbeitungsvorrichtung, gebaut gemäß Ausführungsformen der Erfindung gemäß Ausführungsformen der vorliegenden Offenbarung.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Es werden hierin ein GaN-NMOS-Transistor (z.B. für einen Spannungsregler oder Leistungsverstärker), der auf einem Silicium(111)-Substrat (Si(111)-Substrat) ausgebildet werden kann, welches das Ausbilden eines auf demselben Substrat ausgebildeten Si-PMOS-Transistors aufnehmen kann, sowie Verfahren zu dessen Herstellung beschrieben. Die Verwendung von Si(110) für ein GaN-NMOS-Substrat kann aufgrund einer Krystallsymmetrie-Nichtübereinstimmung zwischen dem Si und dem GaN Herausforderungen mit sich bringen. Silicium(111)-Substrat kann für den GaN-NMOS anstelle von Si(110) verwendet werden, da Si(111) und GaN hexagonale Strukturen sind, was eine Symmetrieübereinstimmung zwischen den beiden Kristallstrukturen zur Folge hat. Das Silicium(111)-Substrat kann ein Siliciumsubstrat des n-Typs sein.
  • Diese Offenbarung beschreibt ein Erkennen einer Si-PMOS-Tri-Gate-Ausrichtung zum Erreichen eines Zusammenführens einer Hochleistungs-PMOS- mit einer Hochleistungs-GaN-NMOS-Vorrichtung auf 200- oder 300-mm-Si(111)-Substraten. Für monolithische Hochspannungsvorrichtungen, bei denen GaN-Transistoren verwendet werden, nutzt man Steuer- und Treiberschaltungen, bei denen Si-CMOS-Logik verwendet wird. Si(111)-Substrat wird für GaN-Epitaxie verwendet, da es die niedrigste Gitter-Fehlanpassung zu GaN unter anderen Si-Substraten und außerdem dieselbe Kristallgittersymmetrie für Wurtzit-GaN-Epitaxie bietet Ein Erkennen einer Si-PMOS-Ausrichtung für einen Hochleistungs-CMOS in einem Si(111)-Substrat und Ausbilden einer GaN-NMOS-Vorrichtung in dem Si(111)-Substrat werden in dieser Offenbarung beschrieben.
  • In der folgenden Beschreibung werden verschiedene Aspekte der veranschaulichenden Realisierungen unter Verwendung von Begriffen beschrieben, die üblicherweise von Fachleuten verwendet werden, um den Inhalt ihrer Arbeit anderen Fachleuten zu vermitteln. Für Fachleute wird jedoch offensichtlich sein, dass die vorliegende Erfindung mit nur einigen der beschriebenen Aspekte praktisch angewendet werden kann. Zu Erläuterungszwecken werden spezifische Zahlen, Materialien und Konfigurationen dargelegt, um ein grundlegendes Verständnis der veranschaulichenden Realisierungen zu vermitteln. Für Fachleute wird jedoch offensichtlich sein, dass die vorliegende Erfindung ohne die spezifischen Details praktisch angewendet werden kann. In anderen Fällen werden bekannte Merkmale ausgelassen oder vereinfacht, um die veranschaulichenden Realisierungen nicht schwer verständlich zu machen.
  • Verschiedene Vorgänge werden als mehrere diskrete Aktionen, der Reihe nach, auf eine Weise beschrieben, die für ein Verständnis der vorliegenden Erfindung am hilfreichsten ist, jedoch sollte die Reihenfolge der Beschreibung nicht so aufgefasst werden, dass sie besagt, dass diese Vorgänge notwendigerweise von einer Reihenfolge abhängig sind. Insbesondere müssen diese Vorgänge nicht in der Reihenfolge ihrer Darstellung durchgeführt werden.
  • Die Begriffe „über“, „unter“, „zwischen“, „auf“ oder „befindlich auf“ beziehen sich, wie sie hier verwendet werden, auf eine relative Position einer Materialschicht oder Komponente in Bezug auf andere Schichten oder Komponenten. Zum Beispiel kann eine über oder unter einer anderen Schicht angeordnete Schicht in direktem Kontakt mit der anderen Schicht stehen oder kann eine oder mehrere dazwischen liegende Schichten aufweisen. Überdies kann eine zwischen zwei Schichten angeordnete Schicht in direktem Kontakt mit den zwei Schichten stehen oder kann eine oder mehrere dazwischen liegende Schichten aufweisen. Im Gegensatz dazu steht eine erste Schicht „auf“ einer zweiten Schicht in direktem Kontakt mit dieser zweiten Schicht. In ähnlicher Weise kann, sofern nicht ausdrücklich anders angegeben, ein zwischen zwei Merkmalen angeordnetes Merkmal in direktem Kontakt mit den benachbarten Merkmalen stehen oder kann eine oder mehrere dazwischen liegende Schichten aufweisen.
  • Überdies wird in Betracht gezogen, dass der Begriff „befindlich auf“ ein Ausgebildetsein durch beispielsweise epitaktisches Wachstum, chemische Gasphasenabscheidung oder andere Halbleiterverarbeitungstechniken beinhalten soll. Der Begriff „befindlich auf“ kann ein elektrisches, physisches oder elektrisches und physisches Verbundensein beinhalten. Des Weiteren kann der Begriff „befindlich auf“ Zwischenschichten zwischen zwei Materialien in dem Ausmaß beinhalten, dass Zwischenschichten zum Erleichtern eines Wachstums einer Materialschicht aus oder auf einem anderen Material verwendet werden. Zum Beispiel kann sich eine Galliumnitridschicht auf einem Silicium(111)-Substrat (z.B. einem Silicium(111)-Substrat des n-Typs) befinden. Die Galliumnitridschicht kann epitaktisch auf dem Si(111)-Substrat oder direkt aus einer Startschicht auf dem auf dem Si(111)-Substrat aufgewachsen werden.
  • Realisierungen der Erfindung können auf einem Substrat wie beispielsweise einem Halbleitersubstrat ausgebildet oder durchgeführt werden. Bei einer Ausführungsform kann das Halbleitersubstrat ein kristallines Substrat sein, ausgebildet unter Verwendung einer Bulk-Silicium- oder einer Silicium-auf-Isolator-Teilstruktur. Bei anderen Realisierungen kann das Halbleitersubstrat unter Verwendung alternativer Materialien ausgebildet werden, welche möglicherweise mit Silicium kombiniert werden, zu denen zählen, aber ohne darauf beschränkt zu sein: Germanium, Indiumantimonid, Bleitellurid, Indiumarsenid, Indiumphosphid, Galliumarsenid, Indiumgalliumarsenid, Galliumantimonid oder andere Kombinationen von Materialien der Gruppen III-V oder der Gruppe IV. Obwohl einige Beispiele für Materialien, aus denen das Substrat ausgebildet werden kann, hier beschrieben werden, fällt jedes Material, das als eine Grundlage dienen kann, auf der eine Halbleitervorrichtung aufgebaut werden kann, unter den Wesensgehalt und Schutzbereich der vorliegenden Erfindung.
  • Eine Mehrzahl von Transistoren wie beispielsweise Metalloxid-Halbleiter-Feldeffekttransistoren (MOSFETs oder einfach MOS-Transistoren) können auf dem Substrat hergestellt werden. Bei verschiedenen Realisierungen der Erfindung können die MOS-Transistoren planare Transistoren, nichtplanare Transistoren oder eine Kombination von beiden sein. Zu nichtplanaren Transistoren zählen FinFET-Transistoren wie beispielsweise Double-Gate-Transistoren und Tri-Gate-Transistoren sowie Wrap-around- oder All-around-Gate-Transistoren wie beispielsweise Nanoribbon- und Nanodrahttransistoren. Obwohl die hierin beschriebenen Realisierungen möglicherweise nur planare Transistoren veranschaulichen, sollte beachtet werden, dass die Erfindung auch unter Verwendung nichtplanarer Transistoren ausgeführt werden kann.
  • Jeder MOS-Transistor weist einen aus mindestens zwei Schichten ausgebildeten Gate-Stapel, eine Gate-Dielektrikumschicht und eine Gate-Elektrodenschicht auf. Die Gate-Dielektrikumschicht kann eine Schicht oder einen Schichtstapel aufweisen. Die eine oder mehrere Schichten können Siliciumoxid, Siliciumdioxid (SiO2) und/oder ein High-k-Dielektrikummaterial aufweisen. Das High-k-Dielektrikummaterial kann Elemente wie beispielsweise Hafnium, Silicium, Sauerstoff, Titan, Tantal, Lanthan, Aluminium, Zirconium, Barium, Strontium, Yttrium, Blei, Scandium, Niobium und Zink aufweisen. Zu Beispielen für High-k-Materialien, die in der Gate-Dielektrikumschicht verwendet werden können, zählen, aber ohne darauf beschränkt zu sein, Hafniumoxid, Hafniumsiliciumoxid, Lanthanoxid, Lanthanaluminiumoxid, Zirconiumoxid, Zirconiumsiliciumoxid, Tantaloxid, Titanoxid, Bariurnstrontiumtitanoxid, Bariumtitanoxid, Strontiumtitanoxid, Yttriumoxid, Aluminiumoxid, Bleiscandiumtantaloxid sowie Bleizinkniobat. Bei einigen Ausführungsformen kann ein Temperprozess an der Gate-Dielektrikumschicht durchgeführt werden, um deren Qualität zu verbessern, wenn ein High-k-Material verwendet wird.
  • Die Gate-Elektrodenschicht wird auf der Gate-Dielektrikumschicht ausgebildet und kann aus mindestens einem Austrittsarbeitsmetall des p-Typs oder n-Typs bestehen, in Abhängigkeit davon, ob der Transistor ein PMOS- oder ein NMOS-Transistor werden soll. Bei einigen Realisierungen kann die Gate-Elektrodenschicht aus einem Stapel aus zwei oder mehr Metallschichten bestehen, wobei eine oder mehrere Metallschichten Austrittsarbeitsmetallschichten sind und mindestens eine Metallschicht eine Metallfüllschicht ist. Weitere Metallschichten wie beispielsweise eine Sperrschicht können zu anderen Zwecken einbezogen werden.
  • Bei einem PMOS-Transistor zählen zu Metallen, die für die Gate-Elektrode verwendet werden können, aber ohne darauf beschränkt zu sein, Ruthenium, Palladium, Platin, Cobalt, Nickel und leitende Metalloxide, z.B. Rutheniumoxid. Eine Metallschicht des p-Typs ermöglicht das Ausbilden einer PMOS-Gate-Elektrode mit einer Austrittsarbeit, die zwischen etwa 4,9 eV und etwa 5,2 eV liegt. Bei einem NMOS-Transistor zählen zu Metallen, die für die Gate-Elektrode verwendet werden können, aber ohne darauf beschränkt zu sein, Hafnium, Zirconium, Titan, Tantal, Aluminium, Legierungen dieser Metalle und Carbide dieser Metalle wie beispielsweise Hafniumcarbid, Zirconiumcarbid, Titancarbid, Tantalcarbid und Aluminiumcarbid. Eine Metallschicht des n-Typs ermöglicht das Ausbilden einer NMOS-Gate-Elektrode mit einer Austrittsarbeit, die zwischen etwa 3,9 eV und etwa 4,2 eV liegt.
  • Bei einigen Realisierungen kann die Gate-Elektrode, wenn sie als ein Schnitt des Transistors entlang der Source-Kanal-Drain-Richtung betrachtet wird, aus einer „U“-förmigen Struktur bestehen, die einen unteren Abschnitt, der im Wesentlichen parallel zu der Oberfläche des Substrats verläuft, und zwei Seitenwandabschnitte aufweist, die im Wesentlichen senkrecht zu der oberen Oberfläche des Substrats sind. Bei einer anderen Realisierung kann mindestens eine der Metallschichten, welche die Gate-Elektrode bilden, einfach eine planare Schicht sein, die im Wesentlichen parallel zu der oberen Oberfläche des Substrats verläuft und keine Seitenwandabschnitte aufweist, die im Wesentlichen senkrecht zu der oberen Oberfläche des Substrats sind. Bei weiteren Realisierungen der Erfindung kann die Gate-Elektrode aus einer Kombination von U-förmigen Strukturen und planaren, nicht U-förmigen Strukturen bestehen. Zum Beispiel kann die Gate-Elektrode aus einer oder mehreren U-förmigen Metallschichten bestehen, die auf einer oder mehreren planaren, nicht U-förmigen Schichten ausgebildet werden.
  • Bei einigen Realisierungen der Erfindung kann ein Paar Seitenwandabstandhalter auf entgegengesetzten Seiten des Gate-Stapels ausgebildet werden, die den Gate-Stapel „einklammern“. Die Seitenwandabstandhalter können aus einem Material wie beispielsweise Siliciumnitrid, Siliciumoxid, Siliciumcarbid, mit Kohlenstoff dotiertes Siliciumnitrid und Siliciumoxynitrid ausgebildet werden. Prozesse zum Ausbilden von Seitenwandabstandhaltern sind in der Technik gut bekannt und beinhalten im Allgemeinen Aufbring- und Ätz-Prozessschritte. Bei einer alternativen Realisierung kann eine Mehrzahl von Abstandhalterpaaren verwendet werden, zum Beispiel können zwei Paare, drei Paare oder vier Paare Seitenwandabstandhalter auf entgegengesetzten Seiten des Gate-Stapels ausgebildet werden.
  • Wie in der Technik gut bekannt ist, werden Source- und Drain-Bereiche in dem Substrat dem Gate-Stapel jedes MOS-Transistors benachbart ausgebildet. Die Source- und Drain-Bereiche werden im Allgemeinen unter Verwendung eines Implantierungs-/Diffusionsprozesses oder eines Ätz-/Aufbringprozesses ausgebildet. Bei dem ersteren Prozess können Dotierstoffe wie beispielsweise Bor, Aluminium, Antimon, Phosphor oder Arsen in das Substrat ionenimplantiert werden, um die Source- und Drain-Bereiche auszubilden. Ein Temperprozess, der die Dotierstoffe aktiviert und bewirkt, dass sie weiter in das Substrat diffundieren, folgt üblicherweise auf den Ionenimplantierungsprozess. Bei dem letzteren Prozess kann das Substrat zuerst geätzt werden, um Aussparungen an den Positionen der Source- und Drain-Bereiche auszubilden. Ein epitaktischer Aufbringprozess kann dann durchgeführt werden, um die Aussparungen mit Material zu füllen, das zum Herstellen der Source- und Drain-Bereiche verwendet wird. Bei einigen Realisierungen können die Source- und Drain-Bereiche unter Verwendung einer Siliciumlegierung wie beispielsweise Siliciumgermanium oder Siliciumcarbid hergestellt werden. Bei einigen Realisierungen kann die epitaktisch aufgebrachte Siliciumlegierung in situ mit Dotierstoffen wie beispielsweise Bor, Arsen oder Phosphor dotiert werden. Bei weiteren Realisierungen können die Source- und Drain-Bereiche unter Verwendung eines oder mehrere alternativer Halbleitermaterialien wie beispielsweise Germanium oder ein Material oder eine Legierung der Gruppen III-V ausgebildet werden. Und bei weiteren Ausführungsformen können eine oder mehrere Schichten aus Metall und/oder Metalllegierungen verwendet werden, um die Source- und Drain-Bereiche auszubilden.
  • Ein oder mehrere Zwischenschichtdielektrika (interlayer dielectrics, ILD) werden über den MOS-Transistoren aufgebracht. Die ILD-Schichten können unter Verwendung dielektrischer Materialien ausgebildet werden, die für ihre Anwendbarkeit in integrierten Schaltungsstrukturen bekannt sind, wie beispielsweise Low-k-Dielektrikummaterialien. Zu Beispielen für dielektrische Materialien, die verwendet werden können, zählen, aber ohne einschränkend zu wirken, Siliciumdioxid (SiO2), kohlenstoffdotiertes Oxid (carbon doped oxide, CDO), Siliciumnitrid, organische Polymere wie beispielsweise Perfluorcyclobutan oder Polytetrafluorethylen, Fluorsilicatglas (FSG) sowie Organosilicate wie beispielsweise Silsesquioxan, Siloxan oder Organosilicatglas. Die ILD-Schichten können Poren oder Luftspalte aufweisen, um ihre Dielektrizitätskonstante weiter zu verringern.
  • 1 ist eine schematische Darstellung einer Datenübertragungsvorrichtung 100, die einen auf einem Silicium(111)-Substrat ausgebildeten Galliumnitridtransistor gemäß Ausführungsformen der vorliegenden Offenbarung aufweist. Die Datenübertragungsvorrichtung 100 kann verschiedene Datenverarbeitungsvorrichtungen aufweisen, wie beispielsweise einen Prozessor und einen Speicher. Wie in 1 gezeigt, weist die Datenübertragungsvorrichtung 100 ein Hochfrequenz-Frontend 101 auf. Das Hochfrequenz-Frontend (HF-Frontend) kann einen Funksender 106, einen Funkempfänger 108 und/oder ein WLAN oder Bluetooth (oder anderen drahtlosen Kurzstreckenfunk) 110 aufweisen. Bei einigen Ausführungsformen kann das HF-Frontend 101 einen zellularen Sendeempfänger aufweisen, der zum Senden und Empfangen von Funksignalen in einem drahtlosen Format von einer oder mehreren Antennen 116 konfiguriert ist.
  • Das HF-Frontend 101 kann auch einen Schalter aufweisen, wie beispielsweise den Schalter 102 oder den Schalter 104. Der Schalter 102 oder 104 kann einen oder mehrere GaN-NMOS-Transistoren wie auch andere Transistortypen aufweisen. GaN-NMOS-Transistoren können höhere Spannungen aufnehmen als Si-basierte NMOS-Transistoren.
  • 2 ist eine schematische Veranschaulichung einer stereographischen Darstellung eines Silicium(111)-Wafers 202 und von Einkerbungspositionen (204 und 206) gemäß Ausführungsformen der vorliegenden Offenbarung. Der Silicium(111)-Wafer 202 kann ein 300-mm-Wafer sein. Die stereographische Projektion zeigt relativistische Positionen von Siliciumatomen für verschiedene Kristallausrichtungen auf eine zweidimensionale Fläche projiziert. Die stereographische Projektion kann verwendet werden, um Positionen auf einem Wafer zu zeigen, wo der Wafer zum Erkennen der kristallographischen Ebenen des Wafers zur Halbleiterverarbeitung eingekerbt werden sollte. Die Projektion zeigt die 111-Projektion im Zentrum (eingekreist) und die Atome äquivalenter Ausrichtung projiziert und eingekreist.
  • In 2 wird eine erste Einkerbung an einer ersten Einkerbungsposition 204 erstellt, an einem Punkt, wo sich eine -211-Atomprojektion befindet. Die -211-Atomprojektion befindet sich 90 Grad von dem 01-1- und 0-11-Atomprojektionspunkt entfernt an dem Umfang des Silicium(111)-Wafers 202. Bei einigen Ausführungsformen kann eine Einkerbung an einer Einkerbungsposition 206 erstellt werden, die mit der 2-1-1-Atomprojektion übereinstimmt. Die 2-1-1-Atomprojektion befindet sich ebenfalls 90 Grad von dem 01-1- und 0-11-Atomprojektionspunkt entfernt an dem Umfang des Silicium(111)-Wafers 202.
  • 3 ist eine schematische Veranschaulichung eines auf einem Silicium(111)-Substrat 302 ausgebildeten Galliumnitridtransistors 300 gemäß Ausführungsformen der vorliegenden Offenbarung. Das Silicium(111)-Substrat 302 weist einen Graben 330 auf, der in das Substrat 302 geätzt ist (in 5A detaillierter gezeigt). Der Graben 330 kann eine Grabenoberfläche 332 und -seitenwand 324 aufweisen. Der Graben 330 verfügt über eine Seitenwand 324, die eine (110)-Kristallausrichtung aufweist. 3 zeigt die (11-2)-Kristallausrichtung „in die Seite hinein“. Das Silicium(111)-Substrat 302 kann eine Oberseite 326 aufweisen, die als die Oberseite des Substrats angesehen werden kann. Die Substrat-Kristallausrichtung wie in 3 gezeigt - und die Ausrichtung der Merkmale des GaN-Transistors relativ zu der Kristallausrichtung des Substrats - erleichtern das Ausbilden von Silicium-PMOS-Vorrichtungen auf der Oberseite 326 und auf dem Polysilicium 322. Die Silicium-PMOS-Vorrichtungen und die GaN-NMOS können zusammen eine hybride CMOS-Vorrichtung für HF- und PA-Anwendungen bilden.
  • Der GaN-Transistor 300 weist eine aus der Grabenoberfläche 332 gezüchtete GaN-Schicht 308 auf. Bei einigen Ausführungsformen eine Grabenisolationsschicht (shallow trench isolation (STI) layer, STI-Schicht) 304. Die STI-Schicht 304 weist eine Mehrzahl von Oxidinseln 305 auf. Die Oxidinseln 305 sind jeweils durch einen Graben 306 getrennt. Die GaN-Schicht 308 wird epitaktisch in den Gräben 306 ausgebildet (bei einigen Ausführungsformen aus einer Startschicht, um epitaktisches Wachstum zu erleichtern).
  • Eine Polarisationsschicht 310 kann auf der GaN-Schicht 308 ausgebildet werden. Die Polarisationsschicht 310 kann Aluminium + eine Nitridlegierung aufweisen, wie beispielsweise Aluminiumindiumnitrid (AlxIn1-xN) oder Aluminiumgalliumnitrid (AlxGa1-xN). Ein Teil der Polarisationsschicht 310 kann eine Zwischenschicht aus Aluminiumnitrid (AlN) aufweisen, die auf die GaN-Schicht aufgebracht werden kann, um dazu beizutragen, das Ausbilden des Restes der Polarisationsschicht zu erleichtern und eine Mobilität in dem sich ergebenden Kanal weiter zu unterstützen. Ein leitender Kanal 312 wird an der Grenzfläche der Polarisationsschicht 310 und der GaN-Schicht 308 ausgebildet. Der leitende Kanal 312 kann ein zweidimensionales Elektronengas (2DEG) sein, das an der Grenzfläche der Polarisationsschicht 310 und der GaN-Schicht 308 gebildet wird.
  • Eine Gate-Elektrode 314 kann ausgebildet werden, indem durch die Polarisationsschicht geätzt wird, um die GaN-Schicht 308 (oder die dazwischenliegende AlN-Schicht) freizulegen. Eine Metallelektrode kann auf die freiliegende GaN-Schicht 308 aufgebracht werden. In ähnlicher Weise können eine Metall-Source-Elektrode 316 und eine Metall-Drain-Elektrode 318 in einem freiliegenden GaN-Schicht-Bereich aufgebracht werden. Der Polarisationsschichtabschnitt 310a zwischen der Source 316 und dem Gate 314 wird wegen des Ätzens des Polarisationsmaterials zum Freilegen der darunterliegenden GaN-Schicht 308 isoliert. Der sich ergebende leitende Kanal 312a befände sich an der Grenzfläche der GaN-Schicht 308 und der Polarisationsschicht 310a zwischen der Source 316 und dem Gate 314. In ähnlicher Weise wird der Polarisationsschichtabschnitt 310b zwischen der Drain 318 und dem Gate 314 wegen des Ätzens des Polarisationsmaterials zum Freilegen der darunterliegenden GaN-Schicht 308 isoliert. Der sich ergebende leitende Kanal 312b befände sich an der Grenzfläche der GaN-Schicht 308 und der Polarisationsschicht 310b zwischen der Drain 318 und dem Gate 314. In dem Ausmaß, in dem die Polarisationsschicht 310 durch den Ätzprozess (um das Gate, die Source und die Drain auszubilden) segmentiert wird, bezieht sich die Offenbarung auf jedes Segment als eine Polarisationsschicht.
  • Eine Oxidschicht 320 wird auf der Polarisationsschicht 310 und der Source 316, dem Gate 314 und der Drain 318 ausgebildet. Eine Polysiliciumschicht 322 wird auf dem Oxid 320 ausgebildet. Ein oberster Abschnitt 328 des Polysiliciums 322 ist koplanar mit einem obersten Abschnitt 326 des Silicium(111)-Substrats 302.
  • 4 ist gemäß Ausführungsformen der vorliegenden Offenbarung eine schematische Darstellung einer perspektivischen Darstellung 400 eines Silicium(111)-Substrats 402, die Kristallausrichtungsrichtungen zeigt. Die perspektivische Darstellung 400 zeigt die Kristallausrichtungen für das Silicium(111)-Substrat und die relativen Ausrichtungen der STI-Oxidinseln 404a und 404b. Die STI-Oxidinseln 404a werden aus dem Silicium(111)-Substrat mit einer langen Achse in der [11-2]-Richtung ausgebildet. Der STI-Graben 406 trennt jeweils die STI-Oxidinseln. Der GaN-NMOS-Transistor kann in dem STI-Graben 406 aufgewachsen werden, wie in 3 und 5A bis 5C beschrieben.
  • Eine Silicium(111)-Insel hätte eine (110)-Seitenwand 414 und kann in der [11-2]-Richtung 412 ausgebildet werden. Die Siliciumoberseite 410 würde die (111)-Ausrichtung des Substrats widerspiegeln.
  • 5A bis5F sind schematische Darstellungen zum Ausbilden eines Galliumnitridtransistors auf einem Silicium(111)-Substrat 502 gemäß Ausführungsformen der vorliegenden Offenbarung. 5A zeigt das Ausbilden 5000 von Grabenisolations-Oxidinseln (STI-Oxidinseln) 506. Das Silicium(111)-Substrat 502 kann geätzt werden, um einen Substratgraben 504 auszubilden. Die STI-Oxidinseln können derart strukturiert und aufgebracht werden, dass sie Inseln bilden, die eine lange Achse in der (11-2)-Kristallrichtung 514 aufweisen. Jede Oxidinsel 506 wird von der ihr am nächsten benachbarten durch einen STI-Graben 508 getrennt. Die Oxidinseln 506 und STI-Gräben 508 können als eine STI-Schicht bezeichnet werden.
  • Die Seitenwand des Grabens 504 ist eine Silicium(110)-Seitenwand 510. Die Oberseite 512 ist die (111)-Richtung.
  • 5B zeigt das Ausbilden 5002 der Galliumnitridschicht 520. Die GaN-Schicht 520 kann in dem Substratgraben ausgebildet werden - und insbesondere aus den STI-Gräben zwischen den STI-Oxidinseln.
  • 5C zeigt das Ausbilden 5004 der Polarisationsschicht 522. Das Ausbilden der Polarisationsschicht 522 kann ein anfängliches Aufbringen von Aluminiumnitrid als eine Startschicht beinhalten. Eine Schicht Aluminiumindiumnitrid (AlxIn1-xN) oder Aluminiumgalliumnitrid (AlxGa1-xN) kann auf die Startschicht aufgebracht werden, um den Rest der Polarisationsschicht 522 auszubilden. Die Startschicht aus AlN kann, wenn sie verwendet wird, auch eine Mobilität leitender Elemente in dem leitenden Kanal 524 fördern, der an der Grenzfläche zwischen der Polarisationsschicht 522 und der GaN-Schicht 520 ausgebildet wird.
  • 5D bis5E zeigen das Ausbilden 5006 des Gate, der Source und der Drain. In 5D ist die Polarisationsschicht geätzt, um die GaN-Schicht 520 zum Vorschein zu bringen. Die GaN-Schicht kann zum Beispiel als Gräben 530a und 530b freigelegt werden. Die Gräben 530a bis b isolieren den Polarisationsabschnitt 522a gegen andere Abschnitte der Polarisationsschicht. Wie nachfolgend beschrieben, kann die Source/Drain jeweils in dem Graben 530a/530b, ausgebildet werden. Durch das Entfernen von Abschnitten der Polarisationsschicht 524 ergibt sich ein isolierter leitender Kanal 524a.
  • 5E zeigt das Ausbilden 5007 der Gate-, Source- und Drain-Elektroden. Die Gate-Elektrode 540 kann unter Verwendung von strukturiertem Aufbringen (patterned deposition) aufgebracht werden. In ähnlicher Weise können die Drain-Elektrode 542 und die Source-Elektrode 544 unter Verwendung von strukturiertem Aufbringen aufgebracht werden. Zu den Elektrodenmaterialien können Titan, Wolfram oder ein anderes Metall zählen. Die lange Achse der Elektroden verläuft in einer Richtung parallel zu der Si(11-2)-Richtung 514.
  • Bei einigen Ausführungsformen werden die Source- und Drain-Materialien zuerst aufgebracht. Dann kann eine Passivierungsschicht aufgebracht werden, um die Source- und Drain-Materialien zu schützen und ein strukturiertes Ätzen der Polarisationsschicht für die Gate-Elektrode zu erleichtern. Ein Gate-Dielektrikum (z.B. ein High-k-Dielektrikum) 541 wird in dem Gate-Graben aufgebracht. Die Gate-Elektrode 540 kann auf das High-k-Dielektrikum 541 aufgebracht werden.
  • 5F zeigt das Ausbilden 5008 der Oxidschicht 550 auf den Elektroden 540, 542 und 544 sowie auf der Polarisationsschicht Das Oxid kann unter Verwendung bekannter Techniken zum Ausbilden einer Oxidschicht aufgebracht werden. Eine Siliciumschicht 552 kann auf dem Oxid 550 ausgebildet werden. Die Siliciumschicht 552 kann aus kristallinem Silicium, polykristallinem Silicium oder einer Kombination von kristallinem und polykristallinem Silicium ausgebildet werden, die unter Verwendung bekannter Techniken ausgebildet wird. Das Silicium 552 kann einem Planarisierungsprozess unterzogen werden, um das Silicium derart zu planarisieren, dass es koplanar mit der Oberseite 512 des Silicium(111)-Substrats 502 ist. Zum Zweck dieser Erörterung wird die Siliciumschicht 552 hierin als eine Polysiliciumschicht 552 bezeichnet, aber es versteht sich, dass bei alternativen Ausführungsformen die Siliciumschicht 552 eine kristalline Siliciumschicht oder eine Schicht sein kann, die sowohl kristallines als auch polykristallines Silicium aufweist.
  • 6A ist eine schematische Darstellung eines komplementären Metalloxid-Halbleiter-Transistors (CMOS-Transistor), der einen Silicium-MOS-Transistor des p-Typs (PMOS-Transistor) und einen Galliumnitrid-MOS-Transistor des n-Typs (NMOS-Transistor) aufweist. Der CMOS 600 weist ein Silicium(111)-Substrat 602 auf, das mit einer (11-2)-Ausrichtung in die Seite hinein und einer (110)-Seitenwand gezeigt wird. Der GaN-Transistor 604 ähnelt dem in 3 gezeigten, einschließlich des Polysiliciums 624 und des Oxids 626. Der GaN-Transistor 604 weist eine Metallfüllung 618 auf, die in einem in dem Polysilicium 624 und dem Oxid 626 ausgebildeten Spalt ausgebildet ist. Die Metallfüllung 618 befindet sich auf der Source 608, eine Metallfüllung 620 ist auf dem Gate 610 ausgebildet, und eine Metallfüllung 622 ist auf der Drain 612 ausgebildet. Das Gate 610 kann auf einem High-k-Dielektrikum 611 auf der GaN-Schicht 606 ausgebildet werden.
  • Die Metallfüllung kann einen Kontakt der Source, des Gate und der Drain von einer Oberseite des Substrats 602 durch einen oder mehrere Grabenkontakte (trench contacts, TCs) erleichtern. Bei dem GaN-NMOS 604 dienen die TCs zum Kontaktieren des GaN-NMOS und können als TCNs bezeichnet werden. Ein beispielhafter TCN wird in 6A als TCN 630 gezeigt. Der TCN 630 kann Titan oder Wolfram aufweisen. Jedem Grabenkontakt 630 ist eine Polysiliciumstruktur 632 benachbart. Die Polysiliciumstruktur 632 weist Abstandhalter 634 auf jeder Seite der Polysiliciumstruktur 632 auf, um jeden Grabenkontakt zu isolieren. Des Weiteren können ein oder mehrere Grabenkontakte Blanks 636 sein. Bei einigen Ausführungsformen kann die Polysiliciumstruktur 632 ein Replacement-Metal-Gate-Polysilicium (RMG-Polysilicium) aufweisen.
  • Grabenkontakte können außerdem auf der Silicium(111)-Oberseite ausgebildet werden. Eine Polysiliciumstruktur 644 kann zwischen zwei Grabenkontakten 642 ausgebildet werden. Die Polysiliciumstruktur 644 kann bei einigen Ausführungsformen ein RMG-Polysilicium sein. Die Grabenkontakte (TCPs) 642, die auf dem Silicium(111) und dem Polysilicium 644 ausgebildet werden, können einen PMOS-Transistor 640 bilden. Das Polysilicium 644 kann als ein temporärer Platzhalter für ein Gate für den PMOS 640 fungieren.
  • Der PMOS 640 kann durch Ausbilden von Source-/Drain-Elektrode und einer Gate-Elektrode dem GaN-NMOS benachbart ausgebildet werden. Die Source und Drain können in dem Substrat 602 ausgebildet werden. Zum Beispiel kann das Substrat 602 selektiv dotiert werden. Bei einigen Ausführungsformen kann das Substrat 602 geätzt und mithilfe epitaktischen Aufbringens eines Source-/Drain-Materials (wie beispielsweise eines Siliciumgermaniums) gefüllt weiden. Die Grabenkontakte 640 können die in dem Substrat 602 ausgebildete Source/Drain mit Metallisierungsschichten verbinden.
  • Das Polysilicium kann während des Replacement-Metal-Gate-Ablaufs (RMG-Ablauf) entfernt und durch ein neues High-k-Gate-Dielektrikum und eine Metall-Gate-Elektrode ersetzt werden, die mehrere Schichten aufweisen kann wie beispielsweise eine Austrittsarbeitsschicht und eine Füllschicht.
  • Der GaN-NMOS 600 weist außerdem eine Polarisationsschicht 614a auf der GaN-Schicht 606 auf. Die Polarisationsschicht 614a auf der GaN-Schicht bildet einen leitenden Kanal (z.B. ein 2DEG) 616a zwischen der Source-Elektrode 608 und der Gate-Elektrode 610. Die Polarisationsschicht 614b auf der GaN-Schicht 606 bildet einen leitenden Kanal 614b zwischen der Drain-Elektrode 612 und der Gate-Elektrode 610.
  • 6B ist eine schematische Darstellung eines GaN-NMOS, in der Merkmalsabmessungen gezeigt werden. Die Merkmale des in 6B gezeigten CMOS können bestimmten Merkmalsgrößen entsprechen. Zum Beispiel können die Metall-Vias für die Source und Drain etwa 140 nm sein (z.B. in einem Bereich von 130 bis 150 nm liegen). Das Metall-Via für das Gate kann etwa 70 nm sein (z.B. in einem Bereich von 60 bis 80 nm liegen). Der Abstand des NMOS-Transistors kann etwa 420 nm betragen (z.B. in einem Bereich von 400 bis 440 nm liegen). Das Gate kann etwa 80 nm sein (z.B. in einem Bereich von 70 bis 90 nm liegen). Die Kanallänge zwischen der Drain und dem Gate kann etwa 80 nm betragen (z.B. in einem Bereich von 70 bis 90 nm liegen); die Kanallänge zwischen der Source und dem Gate kann etwa 40 nm betragen (z.B. in einem Bereich von 30 bis 50 nm liegen). Die Oxiddicke kann etwa 100 nm betragen (z.B. in einem Bereich von 85 bis 115 nm liegen). Das Polysilicium kann etwa 200 nm sein (z.B. in einem Bereich von 180 bis 220 nm liegen). Die Polysiliciumstrukturen wie beispielsweise die Polysiliciumstrukturen 632 oder 644 können eine Breite von etwa 28 nm (z.B. in einem Bereich von 20 bis 40 nm) aufweisen. Allgemeiner ausgedrückt können die verschiedenen Strukturabmessungen derart ausgebildet werden, dass sie Mehrfache voneinander sind, sodass Abstandslängen, Merkmalstiefen usw. über den gesamten Wafer beibehalten werden können.
  • 6C ist gemäß Ausführungsformen der vorliegenden Offenbarung eine schematische Darstellung einer Schnittdarstellung eines Siliciumtransistors, der dem Galliumnitrid-NMOS-Transistor aus 6A benachbart ausgebildet ist. Der Siliciumtransistor 640 weist einen P+-Bereich 662 und einen P+-Bereich 664 auf, die jeweils als eine Source und Drain fungieren können. Die P+-Bereiche können durch Implantierungs- und Temperverarbeitung oder durch Ätzen und epitaktisches Aufbringen oder durch andere bekannte Techniken ausgebildet werden. Der Siliciumtransistor 640 weist außerdem eine Gate-Elektrode 668 auf. Die Gate-Elektrode 668 befindet sich auf dem High-k-Dielektrikum 650. Abstandhalter 670 können auf der Seitenwand des Gate-Metalls 668 ausgebildet werden, um das Gate-Metall 668 gegen den Source-/Drain-TCN 648 zu isolieren.
  • 7A bis 7C sind schematische Darstellungen für einen Prozessablauf zum Ausbilden von Grabenkontakten auf dem Polysilicium für den Galliumnitridtransistor. Die Grabenkontakte werden auf dem Silicium zu derselben Zeit wie die Silicium-PMOS-Transistoren ausgebildet. 7A bis 7C zeigen den Ausbildungsprozess in seitlich nebeneinanderliegenden Darstellungen. Die Darstellung auf der rechten Seite zeigt eine Seitenansicht der Darstellung auf der linken Seite, wie durch den gestrichelten Pfeil gezeigt. 7A sind Prozessablaufdarstellungen zum Ausbilden einer Polysiliciumrippe und Ausbilden einer Replacement-Metal-Gate-Schicht auf der Polysiliciumrippe. Das Polysilicium 7001 wird geätzt, um eine Rippe 7002 (702) auszubilden. Das Polysilicium kann mithilfe einer Halbleiterverarbeitungstechnik geätzt werden. Die Rippe 7002 kann bis zu einer Höhe von etwa 200 nm ausgebildet werden. Die Spalte zwischen den Rippen können mit einem Oxid 7004 (704) gefüllt werden. Das Oxid kann bis zu einer vorgegebenen Höhe ausgebildet und heruntergeätzt werden, sodass ein gewisses Ausmaß der Polysiliciumrippe oberhalb des Oxids 7004 freiliegt Zum Beispiel kann das Oxid 7004 auf eine Höhe von etwa 150 nm (z.B. in einem Bereich von 125 bis 175 nm) geätzt werden, sodass ein Abschnitt (z.B. in einem Bereich von 35 bis 65 nm) der Polysiliciumrippe 7002 von dem Oxid 7004 freigelegt wird.
  • Eine Polysiliciumschicht 7006 wird auf den Rippen 7002 und dem freiliegenden Oxid 7004 (706) ausgebildet. Die Polysiliciumstruktur kann bei einigen Ausführungsformen ein Replacement-Metal-Gate-Polysilicium sein. Bei einigen Ausführungsformen wird ein High-k-Dielektrikum 7008 auf die freiliegenden Polysiliciumrippen 7002 und das Oxid 7004 aufgebracht, und das Polysilicium 7006 wird auf dem High-k-Dielektrikum 7008 ausgebildet.
  • 7B sind schematische Darstellungen für einen Prozessablauf zum Ausbilden von Grabenkontakten auf dem Polysilicium für den Galliumnitridtransistor. Die Polysiliciumschicht 7006 kann strukturiert werden, um Polysiliciumstrukturen 7010 auszubilden und Gräben 7016 zu erzeugen, die das darunterliegende Polysilicium 7002 (708) freilegen. Durch das Strukturieren des Polysiliciums 7006 werden außerdem Strukturen gebildet, die als Gate-Elektroden für den Silicium-PMOS dienen können. Isolierende Abstandhalter 7012 wie beispielsweise Abstandhalter auf der Basis von Oxid werden in den freiliegenden Gräben zwischen Polysiliciuminseln 7006 ausgebildet. Die Abstandhalter werden in den Gräben 7016 ausgebildet und derart geätzt, dass die Polysiliciumschicht 7002 freigelegt wird, aber die Polysiliciuminseln 7010 gegen die Gräben 7016 isoliert werden. Die Gräben 7016 und die Inseln 7010 werden mit einem Oxid 7014 bedeckt.
  • Das Oxid 7014 und das darunterliegende Polysilicium 7002 und jegliches darunterliegendes Oxid können selektiv geätzt werden, um einen Spalt 7018 für die Source-, Drain- und Gate-Elektrode 7020 (710) des GaN-Transistors auszubilden.
  • 7C sind schematische Darstellungen für einen Prozessablauf zum Ausbilden von Grabenkontakten auf dem Polysilicium für den Galliumnitridtransistor. Ein Metall 7021 wird in dem Spalt 7018 (aus 7B) aufgebracht, um ein Metall-Via zum Kontaktieren der Source-, Drain- oder Gate-Elektrode (712) zu erzeugen. Ein Grabenkontaktmetall wird in den Spalten 7016 aufgebracht, um die Grabenkontakte 7030 (714) auszubilden. Bei einigen Ausführungsformen werden Blanks erzeugt, indem selektiv Oxid über Source-, Drain- und Gate-Positionen des GaN-Transistors geätzt wird, aber das Oxid über einigen Gebieten belassen wird.
  • 8A bis 8D sind schematische Darstellungen für einen Prozessablauf zum Ausbilden von Grabenkontakten auf Silicium(111) für den Siliciumtransistor. Die Grabenkontakte werden auf dem Silicium zu derselben Zeit wie auf den Polysiliciuminseln über dem GaN-Transistor ausgebildet. 8A bis 8C zeigen den Ausbildungsprozess in seitlich nebeneinanderliegenden Darstellungen. 8A ist eine schematische Prozessablaufdarstellung, die eine Verarbeitung von Polysiliciuminseln über einem GaN-Transistor aus 3 und eine Verarbeitung des Silicium(111)-Substrats 8001 zum Ausbilden einer PMOS-Vorrichtung zeigt. Die Darstellung auf der rechten Seite der Seite zeigt eine Seitenansicht des Bildes auf der linken Seite der Seite, wie durch den gestrichelten Pfeil gezeigt. Das Polysilicium kann geätzt werden, um eine Rippe 7002 auszubilden. In ähnlicher Weise kann das Silicium(111)-Substrat 8001 geätzt werden, um eine Rippe 8002 (802) auszubilden. Bei einigen Ausführungsformen kann ein Oxid 8004 (wie beispielsweise Siliciumdioxid) als eine Passivierungsschicht (804) zwischen der Silicium(111)-Rippe 8002 und der Polysiliciumrippe 7002 aufgebracht werden. Das Oxid 8004 kann außerdem zwischen Silicium(111)-Rippen aufgebracht werden. Eine Polysiliciumschicht 8006 kann über der Rippe 8002 und dem Oxid 8004 (806) aufgebracht werden. Bei einigen Ausführungsformen kann ein High-k-Dielektrikum 8008 über der Rippe 8002 vor einem Aufbringen der Polysiliciumschicht 8006 aufgebracht werden.
  • Zu 8B: 8B ist eine schematische Prozessablaufdarstellung zum Ausbilden von Polysiliciuminseln und Ätzen von Spalten in das Silicium(111) zum Ausbilden von Source- und/oder Drain-Bereichen für die PMOS-Vorrichtung. Das Polysilicium 8006 kann strukturiert werden, um Polysiliciuminseln 8010 auszubilden und Gräben 8016 zu erzeugen, die das darunterliegende Polysilicium 8002 (808) freilegen. Isolierende Abstandhalter 8012 wie beispielsweise Abstandhalter auf der Basis von Oxid werden in den freiliegenden Gräben zwischen Polysiliciuminseln 8006 ausgebildet. Die Abstandhalter werden in den Gräben 8016 ausgebildet und derart geätzt, dass die Polysiliciumschicht 8002 freigelegt wird, und die Polysiliciuminseln 8010 gegen die Gräben 8016 elektrisch isoliert werden. Die Gräben 8016 und die Inseln 8010 werden mit einem Oxid 8014 (808) bedeckt.
  • Das Oxid 8014 und das darunterliegende Polysilicium 8002 sowie jegliches darunterliegende Oxid können selektiv geätzt werden, um einen Spalt 8018 (810) auszubilden.
  • 8C ist eine schematische Prozessablaufdarstellung zum Ausbilden eines PMOS-Source-/Drain-Bereichs und zum Ausbilden von Grabenkontakten. Nach einem Entfernen von Poly und Oxid (8018 in 810) können die Source-/Drain für den PMOS durch Ausbilden eines P+-Bereichs 8020 mithilfe von Implantieren und Tempern für eine Si-Source-/Drain (812) ausgebildet werden. Der Grabenkontakt 8022 kann auf dem Silicium-P+-Bereich (814) ausgebildet werden. Die Source-/Drain für den PMOS werden auf jeder Seite einer Polysiliciuminsel ausgebildet, die sich auf einem High-k-Dielektrikum 8008 befindet. Die
  • 8D ist eine schematische Prozessdarstellung zum Ausbilden einer Gate-Elektrode für den PMOS-Transistor. Zwischen der Source 8054 und der Drain 8056 wird ein Gate-Metall 8052 auf das freiliegende dielektrische Material 8008 (816) aufgebracht. Das Gate-Metall 8052 kann Seitenwände aufweisen. Nichtleitende Abstandhalter 8058 können auf der Seitenwand des Gate-Metalls 8052 ausgebildet werden.
  • 9 veranschaulicht einen Interposer 900, der eine oder mehrere Ausführungsformen der Erfindung beinhaltet. Der Interposer 900 ist ein dazwischen liegendes Substrat, das verwendet wird, um als Brücke zwischen einem ersten Substrat 902 und einem zweiten Substrat 904 zu fungieren. Bei dem ersten Substrat 902 kann es sich zum Beispiel um einen integrierten Schaltungs-Die handeln. Bei dem zweiten Substrat 904 kann es sich zum Beispiel um ein Speichermodul, eine Computergrundplatine oder einen anderen integrierten Schaltungs-Die handeln. Allgemein besteht der Zweck eines Interposer 900 darin, eine Verbindung auf einen größeren Abstand zu spreizen oder eine Verbindung zu einer anderen Verbindung umzuleiten. Zum Beispiel kann ein Interposer 900 einen integrierten Schaltungs-Die mit einem Ball-Grid-Array (BGA) 906 koppeln, das anschließend mit dem zweiten Substrat 904 gekoppelt werden kann. Bei einigen Ausführungsformen sind das erste und zweite Substrat 902/904 an entgegengesetzten Seiten des Interposer 900 angebracht. Bei anderen Ausführungsformen sind das erste und zweite Substrat 902/904 an derselben Seite des Interposer 900 angebracht. Und bei weiteren Ausführungsformen sind drei oder mehr Substrate mittels des Interposer 900 miteinander verbunden.
  • Der Interposer 900 kann aus einem Epoxidharz, einem glasfaserverstärkten Epoxidharz, einem Keramikmaterial oder einem Polymermaterial wie beispielsweise Polyimid ausgebildet werden. Bei weiteren Realisierungen kann der Interposer aus alternativen starren oder flexiblen Materialien ausgebildet sein, zu denen dieselben Materialien zählen können, die vorstehend zur Verwendung in einem Halbleitersubstrat beschrieben wurden, wie beispielsweise Silicium, Germanium sowie andere Materialien der Gruppen III-V und der Gruppe IV.
  • Der Interposer kann Metallzwischenverbindungen 908 und Vias 910 aufweisen, darunter, aber ohne darauf beschränkt zu sein, Silicium-Durchkontaktierungen (through-silicon vias, TSVs) 612. Der Interposer 900 kann ferner eingebettete Vorrichtungen 914 aufweisen, darunter sowohl passive als auch aktive Vorrichtungen. Zu derartigen Vorrichtungen zählen, aber ohne darauf beschränkt zu sein, Kondensatoren, Entkopplungskondensatoren, Widerstände, Induktoren, Sicherungen, Dioden, Transformatoren, Sensoren sowie ESD-Vorrichtungen (electrostatic discharge (ESD) devices). Komplexere Vorrichtungen wie beispielsweise Hochfrequenzvorrichtungen (HF-Vorrichtungen), Leistungsverstärker, Leistungsmanagement-Vorrichtungen, Antennen, Arrays, Sensoren sowie MEMS-Vorrichtungen können ebenfalls auf dem Interposer 900 ausgebildet werden.
  • Gemäß Ausführungsformen der Erfindung können hierin offenbarte Einrichtungen oder Prozesse bei der Herstellung des Interposer 900 genutzt werden.
  • 10 veranschaulicht eine Datenverarbeitungsvorrichtung 1000 gemäß einer Ausführungsform der Erfindung. Die Datenverarbeitungsvorrichtung 1000 kann eine Anzahl von Komponenten aufweisen. Bei einer Ausführungsform werden diese Komponenten an einer oder mehreren Grundplatinen angebracht. Bei einer alternativen Ausführungsform werden einige oder alle dieser Komponenten auf einem SOC-Die (single system-on-a-chip (SoC) die) hergestellt. Zu den Komponenten in der Datenverarbeitungsvorrichtung 1000 zählen, aber ohne darauf beschränkt zu sein, ein integrierter Schaltungs-Die 1002 und mindestens eine Datenübertragungs-Logikeinheit 1008. Bei einigen Realisierungen wird die Datenübertragungs-Logikeinheit 1008 in dem integrierten Schaltungs-Die 1002 hergestellt, während bei anderen Realisierungen die Datenübertragungs-Logikeinheit 1008 in einem separaten integrierten Schaltungschip hergestellt wird, der an ein Substrat oder eine Grundplatine gebondet sein kann, die mit dem integrierten Schaltungs-Die 1002 gemeinsam genutzt wird oder mit diesem elektronisch gekoppelt ist. Der integrierte Schaltungs-Die 1002 kann eine CPU 1004 wie auch On-Die-Speicher 1006 aufweisen, häufig als Zwischenspeicher genutzt, der durch Technologien wie beispielsweise eingebetteten DRAM (embedded DRAM, eDRAM) oder Spin-Transfer-Torque-Memory (STTM oder STT-MRAM) bereitgestellt werden kann.
  • Die Datenverarbeitungsvorrichtung 1000 kann andere Komponenten aufweisen, die physisch und elektrisch mit der Grundplatine gekoppelt oder in einem SoC-Die hergestellt werden können. Zu diesen anderen Komponenten zählen, aber ohne darauf beschränkt zu sein: flüchtiger Speicher 710 (z.B. DRAM), nichtflüchtiger Speicher 712 (z.B. ROM oder Flashspeicher), eine Grafikverarbeitungseinheit 714 (GPU), ein digitaler Signalprozessor 716, ein Kryptoprozessor 742 (ein spezialisierter Prozessor, der kryptographische Algorithmen in Hardware ausführt), ein Chipsatz 720, eine Antenne 722, eine Anzeige oder eine Touchscreenanzeige 724, eine Touchscreen-Steuereinheit 726, eine Batterie 728 oder andere Leistungsquelle, ein Leistungsverstärker (nicht gezeigt), ein Spannungsregler (nicht gezeigt), eine GPS-Vorrichtung (global positioning system (GPS) device) 728, ein Kompass 730, ein Bewegungs-Coprozessor oder Sensoren 732 (dazu können ein Beschleunigungsmesser, ein Gyroskop und ein Kompass zählen), ein Lautsprecher 734, eine Kamera 736, Benutzereingabevorrichtungen 738 (wie beispielsweise eine Tastatur, eine Maus, ein Eingabestift und ein Touchpad) sowie eine Massenspeichervorrichtung 740 (wie beispielsweise ein Festplattenlaufwerk, eine CD (compact disk), eine DVD (digital versatile disk) und so weiter).
  • Die Datenübertragungs-Logikeinheit 1008 ermöglicht drahtlose Übermittlungen zum Überttagen von Daten zu der Datenverarbeitungsvorrichtung 1000 und von dieser aus. Der Begriff „drahtlos“ und seine Ableitungen können verwendet werden, um Schaltungen, Vorrichtungen, Systeme, Verfahren, Techniken, Datenübertragungskanäle usw. zu beschreiben, die möglicherweise Daten durch die Verwendung modulierter elektromagnetischer Strahlung durch ein nicht festes Medium übermitteln. Der Begriff beinhaltet nicht, dass zugehörige Vorrichtungen keine Drähte enthalten, obwohl dies bei einigen Ausführungsformen zutreffen kann. Die Datenübertragungs-Logikeinheit 1008 kann beliebige aus einer Anzahl von Drahtlosstandards oder -protokollen realisieren, einschließlich, aber ohne darauf beschränkt zu sein: WLAN (IEEE 802.11-Gruppe), WiMAX (IEEE 802.16-Gruppe), IEEE 802.20, Long Term Evolution (LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, Bluetooth, Weiterentwicklungen davon, wie auch beliebige andere Drahtlosprotokolle, die als 3G, 4G, 5G und darüber hinaus bezeichnet werden. Die Datenverarbeitungsvorrichtung 1000 kann eine Mehrzahl von Datenübettragungs-Logikeinheiten 1008 aufweisen. Zum Beispiel kann eine erste Datenübertragungs-Logikeinheit 1008 drahtlosen Datenübertragungen mit kürzerer Reichweite wie beispielsweise WLAN und Bluetooth fest zugewiesen sein, und eine zweite Datenübertragungs-Logikeinheit 1008 kann drahtlosen Datenübertragungen mit längerer Reichweite wie beispielsweise GPS, EDGE, GPRS, CDMA, WiMAX, LTE, EV-DO sowie anderen fest zugewiesen sein.
  • Der Prozessor 1004 der Datenverarbeitungsvorrichtung 1000 weist eine oder mehrere Vorrichtungen wie beispielsweise Transistoren oder Metallzwischenverbindungen auf, die gemäß Ausführungsformen der Erfindung ausgebildet sind. Der Begriff „Prozessor“ kann sich auf eine beliebige Vorrichtung oder einen Abschnitt einer Vorrichtung beziehen, die/der elektronische Daten aus Registern und/oder Speicher verarbeitet, um diese elektronischen Daten in andere elektronische Daten umzuwandeln, die in Registern und/oder Speicher gespeichert werden können.
  • Die Datenübertragungs-Logikeinheit 1008 kann außerdem eine oder mehrere Vorrichtungen wie beispielsweise Transistoren oder Metallzwischenverbindungen aufweisen, die gemäß Ausführungsformen der Offenbarung ausgebildet sind. Die Datenübertragungs-Logikeinheit 1008 kann ein Datenübertragungs-Frontend aufweisen.
  • Bei verschiedenen Ausführungsformen kann die Datenverarbeitungsvorrichtung 1000 ein Laptopcomputer, ein Netbookcomputer, ein Notebookcomputer, ein Ultrabookcomputer, ein Smartphone, ein Tablet, ein persönlicher digitaler Assistent (PDA), ein ultramobiler PC, ein Mobiltelefon, ein Desktopcomputer, ein Server, ein Drucker, ein Scanner, ein Monitor, eine Set-Top-Box, eine Unterhaltungssteuerungseinheit, eine digitale Kamera, ein tragbarer Musikabspieler oder ein digitaler Videorecorder sein. Bei weiteren Realisierungen kann die Datenverarbeitungsvorrichtung 1000 eine beliebige andere elektronische Vorrichtung sein, die Daten verarbeitet.
  • Beispiel 1 ist eine Einrichtung, die aufweist: ein Silicium(111)-Substrat; einen Galliumnitridtransistor, der in einem Graben in dem Silicium(111)-Substrat ausgebildet ist, wobei der Galliumnitridtransistor eine Source-Elektrode, eine Gate-Elektrode und eine Drain-Elektrode umfasst; eine auf dem Galliumnitridtransistor ausgebildete Polysiliciumschicht, wobei die Polysiliciumschicht koplanar mit einer Oberseite des Silicium(111)-Substrats ist; ein erstes, auf der Source-Elektrode angeordnetes Metall-Via; ein zweites, auf der Gate-Elektrode angeordnetes und gegen das erste Metall-Via durch eine Polysiliciumschicht isoliertes Metall-Via; einen auf dem ersten Metall-Via ausgebildeten ersten Grabenkontakt und einen auf dem zweiten Metall-Via ausgebildeten zweiten Grabenkontakt; wobei der erste Grabenkontakt gegen den zweiten Grabenkontakt durch mindestens eine Polysiliciuminsel isoliert ist.
  • Beispiel 2 kann den Gegenstand von Beispiel 1 beinhalten, der ferner einen Siliciumtransistor umfasst, der auf dem Silicium(111)-Substrat in der Nähe des Galliumnitridtransistors ausgebildet ist.
  • Beispiel 3 kann den Gegenstand von Beispiel 2 beinhalten, wobei der Siliciumtransistor einen Metalloxid-Halbleiter-Transistor des p-Typs (PMOS-Transistor) umfasst.
  • Beispiel 4 kann den Gegenstand von Beispiel 2 oder 3 beinhalten, wobei der Siliciumtransistor außerdem eine Gate-Elektrode aufweisen kann, ein dielektrisches Material auf dem Siliciumsubstrat aufweisen kann, ein Gate-Metall auf dem dielektrischen Material und einen dielektrischen Abstandhalter auf jeder Seitenwand des Gate-Metalls; und der Siliciumtransistor außerdem eine Source-Elektrode auf einer ersten Seite der Gate-Elektrode aufweisen kann und eine Drain-Elektrode auf einer zweiten Seite der Gate-Elektrode, entgegengesetzt zu der Source-Elektrode.
  • Beispiel 5 kann den Gegenstand von Beispiel 4 beinhalten, wobei das RMG-Polysilicium-Gate auch einen Oxidabstandhalter zum Isolieren des Polysiliciums gegen den Source-Grabenkontakt und den Drain-Grabenkontakt aufweisen kann.
  • Beispiel 6 kann den Gegenstand von Beispiel 1 beinhalten, wobei der Galliumnitridtransistor auch einen Metalloxid-Halbleiter-Transistor des n-Typs (NMOS-Transistor) aufweisen kann.
  • Beispiel 7 kann den Gegenstand von Beispiel 1 beinhalten, wobei die mindestens eine (RMG)-Polysiliciuminsel auch einen Oxidabstandhalter zum Isolieren der mindestens einen RMG-Polysiliciuminsel gegen den ersten Grabenkontakt aufweisen kann.
  • Beispiel 8 kann den Gegenstand von Beispiel 1 beinhalten, der ferner eine oder mehrere Oxidinselstrukturen umfasst, die sich auf der Polysiliciumschicht zwischen dem ersten Metall-Via und dem zweiten Metall-Via befinden.
  • Beispiel 9 ist ein Verfahren zum Ausbilden einer CMOS-Vorrichtung (complementary metal oxide semiconductor (CMOS) device) auf einem Silicium(111)-Substrat, wobei das Verfahren beinhaltet: Ausbilden eines Substratgrabens in dem Silicium(111)-Substrat; Ausbilden eines Galliumnitridtransistors in dem Substratgraben; Ausbilden einer ersten Oxidschicht auf dem Galliumnitridtransistor; Ausbilden einer Polysiliciumschicht auf der ersten Oxidschicht und Planarisieren der Polysiliciumschicht derart, dass sie koplanar mit dem Silicium(111)-Substtat ist; Ätzen des Polysiliciums, um eine Polysiliciumrippe auszubilden; Aufbringen eines High-k-Dielektrikums auf die Polysiliciumrippe; Aufbringen eines Polysiliciums auf das High-k-Dielektrikum; selektives Ätzen des Polysiliciums und des High-k-Dielektrikums, um Polysiliciuminseln auszubilden und die Polysiliciumschicht freizulegen; Ausbilden isolierender Abstände auf Seitenwänden der Polysiliciuminseln; Ausbilden einer zweiten Oxidschicht auf dem freiliegenden Polysilicium und auf den Polysiliciuminseln; selektives Ätzen der zweiten Oxidschicht und der Polysiliciumschicht, um eine Source-Elektrode oder Drain-Elektrode oder Gate-Elektrode des Galliumnitridtransistors freizulegen; Aufbringen eines Metall-Via auf die freiliegende Source-Elektrode oder Drain-Elektrode oder Gate-Elektrode und Ausbilden eines Grabenkontakts auf dem Metall-Via.
  • Beispiel 10 kann den Gegenstand von Beispiel 9 beinhalten, wobei ein Ausbilden des Galliumnitridtransistors auch beinhalten kann: Ausbilden eines flachen Grabenisolationsoxids in dem Substratgraben, wobei das flache Grabenisolationsoxid eine Mehrzahl von Oxidinseln umfasst, die jeweils durch einen Isolationsgraben getrennt werden, wobei jede Oxidinsel eine lange Achse in einer Richtung parallel zu der [11-2]-Richtung umfasst; Ausbilden einer Galliumnitridschicht in den Isolationsgräben und auf den Oxidinseln; Ausbilden einer Polarisationsschicht auf der Galliumnitridschicht; Ätzen der Polarisationsschicht an einer ersten Stelle, um einen ersten Abschnitt des Galliumnitrids freizulegen; Ausbilden einer Source-Elektrode in dem ersten Abschnitt des Galliumnitrids; Ätzen der Polarisationsschicht an einer zweiten Stelle, um einen ersten Abschnitt des Galliumnitrids freizulegen; Ausbilden einer Drain-Elektrode in dem zweiten Abschnitt des Galliumnitrids; Ätzen der Polarisationsschicht an einer dritten Stelle, um einen ersten Abschnitt des Galliumnitrids freizulegen und Ausbilden einer Gate-Elektrode in dem dritten Abschnitt des Galliumnitrids, wobei sich die Gate-Elektrode zwischen der Source-Elektrode und der Drain-Elektrode befindet.
  • Beispiel 11 kann den Gegenstand von Beispiel beinhalten und außerdem ein Ätzen des Silicium(111)-Substrats zum Ausbilden von Silicium(111)-Rippen beinhalten, die im Wesentlichen kollinear mit den Polysiliciumrippen sind.
  • Beispiel 12 kann den Gegenstand von Beispiel 11 beinhalten und außerdem beinhalten: Aufbringen eines High-k-Dielektrikums auf die Silicium(111)-Rippe; Aufbringen eines Polysiliciums auf das High-k-Dielektrikum; selektives Ätzen des Polysiliciums und des High-k-Dielektrikums, um Polysiliciuminseln auszubilden und die Silicium(111)-Rippe freizulegen; Ausbilden isolierender Abstände auf den Seitenwänden der Polysiliciuminseln und Ausbilden eines Grabenkontakts zwischen den RMG-Polysiliciuminseln.
  • Beispiel 13 ist eine Datenverarbeitungsvorrichtung, die aufweist: einen auf einem Substrat angebrachten Prozessor; eine Datenübertragungs-Logikeinheit in dem Prozessor; einen Speicher in dem Prozessor; eine Grafikverarbeitungseinheit in der Datenverarbeitungsvorrichtung; eine Antenne in der Datenverarbeitungsvorrichtung; eine Anzeige an der Datenverarbeitungsvorrichtung; eine Batterie in der Datenverarbeitungsvorrichtung; einen Leistungsverstärker in dem Prozessor und einen Spannungsregler in dem Prozessor. Die Datenverarbeitungsvorrichtung kann aufweisen: einen CMOS-Transistor, der ein Silicium(111)-Substrat aufweist; einen in einem Graben in dem Silicium(111)-Substrat ausgebildeten Galliumnitridtransistor, wobei der Galliumnitridtransistor eine Source-Elektrode, eine Gate-Elektrode und eine Drain-Elektrode umfasst; eine auf dem Galliumnitridtransistor ausgebildete Polysiliciumschicht, wobei die Polysiliciumschicht koplanar mit einer Oberseite des Silicium(111)-Substrats ist; ein erstes, auf der Source-Elektrode angeordnetes Metall-Via; ein zweites, auf der Gate-Elektrode angeordnetes und gegen das erste Metall-Via durch eine Polysiliciumschicht isoliertes Metall-Via; einen auf dem ersten Metall-Via ausgebildeten ersten Grabenkontakt und einen auf dem zweiten Metall-Via ausgebildeten zweiten Grabenkontakt; wobei der erste Grabenkontakt gegen den zweiten Grabenkontakt durch mindestens eine Polysiliciuminsel isoliert ist.
  • Beispiel 14 kann den Gegenstand von Beispiel 13 beinhalten und kann außerdem einen Siliciumtransistor beinhalten, der auf dem Silicium(111)-Substrat in der Nähe des Galliumnitridtransistors ausgebildet ist.
  • Beispiel 15 kann den Gegenstand von Beispiel 14 beinhalten, wobei der Siliciumtransistor einen Metalloxid-Halbleiter-Transistor des p-Typs (PMOS-Transistor) umfasst.
  • Beispiel 16 kann den Gegenstand von Beispiel 14 beinhalten, wobei der Siliciumtransistor außerdem einen Source-Grabenkontakt aufweisen kann, der sich auf dem Silicium(111)-Substrat befindet; ein dem Grabenkontakt auf dem Silicium(111)-Substrat benachbartes Polysilicium-Gate und einen Drain-Grabenkontakt, der sich auf dem Siliciumsubstrat befindet, wobei sich das RMG-Polysilicium-Gate zwischen dem Source-Grabenkontakt und dem Drain-Grabenkontakt befindet.
  • Beispiel 17 kann den Gegenstand von Beispiel 16 beinhalten, wobei das RMG-Polysilicium-Gate einen Oxidabstandhalter zum Isolieren des Polysiliciums gegen den Source-Grabenkontakt und den Drain-Grabenkontakt umfasst.
  • Beispiel 18 kann den Gegenstand von Beispiel 13 beinhalten, wobei der Galliumnitridtransistor einen Metalloxid-Halbleiter-Transistor des n-Typs (NMOS-Transistor) umfasst.
  • Beispiel 19 kann den Gegenstand von Beispiel 13 beinhalten, wobei die mindestens eine Polysiliciuminsel einen Oxidabstandhalter zum Isolieren der mindestens einen Polysiliciuminsel gegen den ersten Grabenkontakt umfasst.
  • Beispiel 20 kann den Gegenstand von Beispiel 13 beinhalten und kann außerdem eine oder mehrere Oxidinselstrukturen beinhalten, die sich auf der Polysiliciumschicht zwischen dem ersten Metall-Via und dem zweiten Metall-Via befinden.
  • Die vorstehende Beschreibung veranschaulichter Realisierungen der Erfindung einschließlich des in der Zusammenfassung Beschriebenen soll nicht vollständig sein oder die Erfindung auf die genauen offenbarten Formen beschränken. Obwohl spezifische Realisierungen der und Beispiele für die Erfindung hier zum Zweck der Veranschaulichung beschrieben werden, sind verschiedene gleichwertige Modifikationen innerhalb des Schutzbereichs der Erfindung möglich, wie Fachleute für die relevante Technik erkennen werden.
  • Diese Modifikationen können in Anbetracht der vorstehenden ausführlichen Beschreibung an der Erfindung vorgenommen werden. Die in den nachfolgenden Ansprüchen verwendeten Begriffe sollten nicht so aufgefasst werden, dass sie die Erfindung auf die spezifischen in der Beschreibung und den Ansprüchen offenbarten Realisierungen einschränken. Vielmehr soll der Schutzbereich der Erfindung vollständig durch die nachfolgenden Ansprüche festgelegt sein, die gemäß gängigen Grundsätzen der Auslegung von Ansprüchen auszulegen sind.

Claims (25)

  1. Einrichtung, die umfasst: ein Siliciumsubstrat; einen Galliumnitridtransistor, der in einem Graben in dem Siliciumsubstrat ausgebildet ist, wobei der Galliumnitridtransistor eine Source-Elektrode, eine Gate-Elektrode und eine Drain-Elektrode umfasst; eine über dem Galliumnitridtransistor ausgebildete Siliciumschicht, wobei die Siliciumschicht koplanar mit einer Oberseite des Siliciumsubstrats ist; ein erstes, auf der Source-Elektrode angeordnetes Metall-Via; ein zweites, auf der Gate-Elektrode angeordnetes und gegen das erste Metall-Via isoliertes Metall-Via; einen auf dem ersten Metall-Via ausgebildeten ersten Grabenkontakt und einen auf dem zweiten Metall-Via ausgebildeten zweiten Grabenkontakt.
  2. Einrichtung nach Anspruch 1, die ferner einen Transistor umfasst, der auf dem Siliciumsubstrat in der Nähe des Galliumnitridtransistors ausgebildet ist.
  3. Einrichtung nach Anspruch 2, wobei der Transistor einen Metalloxid-Halbleiter-Transistor des p-Typs (p-type metal oxide semiconductor (PMOS) transistor) umfasst.
  4. Einrichtung nach Anspruch 2 oder 3, wobei der Transistor umfasst: eine Gate-Elektrode, die umfasst: ein dielektrisches Material auf dem Siliciumsubstrat, ein Gate-Metall auf dem dielektrischen Material und einen dielektrischen Abstandhalter auf jeder Seitenwand des Gate-Metalls; und eine Source-Elektrode auf einer ersten Seite der Gate-Elektrode und eine Drain-Elektrode auf einer zweiten Seite der Gate-Elektrode, entgegengesetzt zu der Source-Elektrode.
  5. Einrichtung nach Anspruch 4, wobei das Polysilicium-Gate einen Oxidabstandhalter zum Isolieren des RMG-Polysiliciums gegen den Source-Grabenkontakt und den Drain-Grabenkontakt umfasst.
  6. Einrichtung nach Anspruch 1, wobei der Galliumnitridtransistor einen Metalloxid-Halbleiter-Transistor des n-Typs (n-type metal oxide semiconductor (NMOS) transistor) umfasst
  7. Einrichtung nach Anspruch 1, wobei die mindestens eine Polysiliciuminsel einen Oxidabstandhalter zum Isolieren der mindestens einen Polysiliciuminsel gegen den ersten Grabenkontakt umfasst.
  8. Einrichtung nach Anspruch 1, die ferner eine oder mehrere Oxidinselstrukturen umfasst, die sich auf der Polysiliciumschicht zwischen dem ersten Metall-Via und dem zweiten Metall-Via befinden.
  9. Einrichtung nach einem der Ansprüche 1 bis 8, wobei das Siliciumsubstrat ein Silicium(11 1)-Substrat umfasst.
  10. Einrichtung nach Anspruch 1, wobei der erste Grabenkontakt von dem zweiten Grabenkontakt durch eine Polysiliciuminsel getrennt ist, wobei sich die Polysiliciuminsel zwischen zwei nicht leitenden Abstandhaltern befindet.
  11. Verfahren zum Ausbilden einer CMOS-Vorrichtung (complementary metal oxide semiconductor (CMOS) device) auf einem Siliciumsubstrat, wobei das Verfahren umfasst: Ausbilden eines Substratgrabens in dem Siliciumsubstrat; Ausbilden eines Galliumnitridtransistors in dem Substratgraben; Ausbilden einer ersten Oxidschicht auf dem Galliumnitridtransistor; Ausbilden einer ersten Polysiliciumschicht auf der ersten Oxidschicht; und Planarisieren der ersten Polysiliciumschicht derart, dass sie koplanar mit dem Siliciumsubstrat ist; Ätzen des ersten Polysiliciums, um eine Polysiliciumrippe auszubilden; Aufbringen eines High-k-Dielektrikums auf die Polysiliciumrippe; Aufbringen einer zweiten Polysiliciumschicht auf das High-k-Dielektrikum; selektives Ätzen der zweiten Polysiliciumschicht und des High-k-Dielektrikums, um Polysiliciuminseln auszubilden und die erste Polysiliciumschicht freizulegen; Ausbilden isolierender Abstände auf Seitenwänden der Polysiliciuminseln; Ausbilden einer zweiten Oxidschicht auf der freiliegenden ersten Polysiliciumschicht und auf den Polysiliciuminseln; selektives Ätzen der zweiten Oxidschicht und der ersten Polysiliciumschicht, um eine Source-Elektrode oder Drain-Elektrode oder Gate-Elektrode des Galliumnitridtransistors freizulegen; Aufbringen eines Metall-Via auf die freiliegende Source-Elektrode oder Drain-Elektrode oder Gate-Elektrode; und Ausbilden eines Grabenkontakts auf dem Metall-Via.
  12. Verfahren nach Anspruch 11, wobei ein Ausbilden des Galliumnitridtransistors umfasst: Ausbilden eines flachen Grabenisolationsoxids in dem Substratgraben, wobei das flache Grabenisolationsoxid eine Mehrzahl von Oxidinseln umfasst, die jeweils durch einen Isolationsgraben getrennt sind, wobei jede Oxidinsel eine lange Achse in einer Richtung parallel zu der [11-2]-Richtung umfasst; Ausbilden einer Galliumnitridschicht in den Isolationsgräben und auf den Oxidinseln; Ausbilden einer Polarisationsschicht auf der Galliumnitridschicht; Ätzen der Polarisationsschicht an einer ersten Stelle, um einen ersten Abschnitt des Galliumnitrids freizulegen; Ausbilden einer Source-Elektrode in dem ersten Abschnitt des Galliumnitrids; Ätzen der Polarisationsschicht an einer zweiten Stelle, um einen ersten Abschnitt des Galliumnitrids freizulegen; Ausbilden einer Drain-Elektrode in dem zweiten Abschnitt des Galliumnitrids; Ätzen der Polarisationsschicht an einer dritten Stelle, um einen ersten Abschnitt des Galliumnitrids freizulegen; und Ausbilden einer Gate-Elektrode in dem dritten Abschnitt des Galliumnitrids, wobei sich die Gate-Elektrode zwischen der Source-Elektrode und der Drain-Elektrode befindet.
  13. Verfahren nach Anspruch 11, das ferner ein Ätzen des Siliciumsubstrats zum Ausbilden von Siliciumrippen umfasst, die im Wesentlichen kollinear mit den Polysiliciumrippen sind.
  14. Verfahren nach Anspruch 13, das ferner umfasst: Aufbringen eines High-k-Dielektrikums auf die Siliciumrippe; Aufbringen einer dritten Polysiliciumschicht auf das High-k-Dielektrikum; selektives Ätzen der dritten Polysiliciumschicht und des High-k-Dielektrikums, um Polysiliciuminseln auszubilden und die Siliciumrippe freizulegen; Ausbilden isolierender Abstände auf Seitenwänden der Polysiliciuminseln; und Ausbilden eines Grabenkontakts zwischen den Polysiliciuminseln.
  15. Verfahren nach Anspruch 11, das ferner ein Ausbilden eines Transistors auf dem Siliciumsubstrat umfasst.
  16. Verfahren nach Anspruch 15, wobei ein Ausbilden des Transistors umfasst: Ätzen des Siliciumsubstrats; Ausbilden eines Source-Bereichs und eines Drain-Bereichs in dem geätzten Gebiet, wobei ein Ausbilden des Source- oder Drain-Bereichs ein Implantieren und Tempern des Siliciums umfasst; Ausbilden eines Grabenkontakts auf dem Source-Bereich und eines Grabenkontakts auf dem Drain-Bereich; Ausbilden eines High-k-Dielektrikums auf dem Silicium zwischen den Grabenkontakten; Ausbilden eines Gate-Metalls auf dem High-k-Dielektrikum; und Ausbilden eines Abstandhalters auf einer Seitenwand des dem Source-Grabenkontakt benachbarten Gate-Metalls; und Ausbilden eines Abstandhalters auf einer Seitenwand des dem Drain-Grabenkontakt benachbarten Gate-Metalls.
  17. Verfahren nach einem der Ansprüche 11 bis 16, wobei das Siliciumsubstrat ein Silicium(111)-Substrat umfasst.
  18. Datenverarbeitungsvorrichtung, die umfasst: einen auf einem Substrat angebrachten Prozessor; eine Datenübertragungs-Logikeinheit in dem Prozessor; einen Speicher in dem Prozessor; eine Grafikverarbeitungseinheit in der Datenverarbeitungsvorrichtung; eine Antenne in der Datenverarbeitungsvorrichtung; eine Anzeige an der Datenverarbeitungsvorrichtung; eine Batterie in der Datenverarbeitungsvorrichtung; einen Leistungsverstärker in dem Prozessor und einen Spannungsregler in dem Prozessor; wobei die Datenverarbeitungsvorrichtung einen Transistor umfasst, der umfasst: ein Siliciumsubstrat; einen Galliumnitridtransistor, der in einem Graben in dem Siliciumsubstrat ausgebildet ist, wobei der Galliumnitridtransistor eine Source-Elektrode, eine Gate-Elektrode und eine Drain-Elektrode umfasst; eine auf dem Galliumnitridtransistor ausgebildete Polysiliciumschicht, wobei die Polysiliciumschicht koplanar mit einer Oberseite des Siliciumsubstrats ist; ein erstes, auf der Source-Elektrode angeordnetes Metall-Via; ein zweites, auf der Gate-Elektrode angeordnetes und gegen das erste Metall-Via durch eine Polysiliciumschicht isoliertes Metall-Via; einen auf dem ersten Metall-Via ausgebildeten ersten Grabenkontakt und einen auf dem zweiten Metall-Via ausgebildeten zweiten Grabenkontakt; wobei der erste Grabenkontakt von dem zweiten Grabenkontakt durch mindestens eine Polysiliciuminsel getrennt ist.
  19. Datenverarbeitungsvorrichtung nach Anspruch 13, die ferner einen Siliciumtransistor umfasst, der auf dem Siliciumsubstrat in der Nähe des Galliumnitridtransistors ausgebildet ist.
  20. Datenverarbeitungsvorrichtung nach Anspruch 14, wobei der Siliciumtransistor einen Metalloxid-Halbleiter-Transistor des p-Typs (p-type metal oxide semiconductor (PMOS) transistor) umfasst.
  21. Datenverarbeitungsvorrichtung nach Anspruch 14, wobei der Siliciumtransistor umfasst: eine Gate-Elektrode, die umfasst: ein dielektrisches Material auf dem Siliciumsubstrat, ein Gate-Metall auf dem dielektrischen Material und einen dielektrischen Abstandhalter auf jeder Seitenwand des Gate-Metalls; und eine Source-Elektrode auf einer ersten Seite der Gate-Elektrode; und eine Drain-Elektrode auf einer zweiten Seite der Gate-Elektrode, entgegengesetzt zu der Source-Elektrode.
  22. Datenverarbeitungsvorrichtung nach Anspruch 16, wobei das Polysilicium-Gate einen Oxidabstandhalter zum Isolieren des Polysiliciums gegen den Source-Grabenkontakt und den Drain-Grabenkontakt umfasst.
  23. Datenverarbeitungsvorrichtung nach Anspruch 13, wobei der Galliumnitridtransistor einen Metalloxid-Halbleiter-Transistor des n-Typs (n-type metal oxide semiconductor (NMOS) transistor) umfasst.
  24. Datenverarbeitungsvorrichtung nach Anspruch 13, wobei die mindestens eine Polysiliciuminsel einen Oxidabstandhalter zum Isolieren der mindestens einen Polysiliciuminsel gegen den ersten Grabenkontakt umfasst.
  25. Datenverarbeitungsvorrichtung nach Anspruch 13, die ferner eine oder mehrere Oxidinselstrukturen umfasst, die sich auf der Polysiliciumschicht zwischen dem ersten Metall-Via und dem zweiten Metall-Via befinden.
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